JP2002063795A - 半導体記憶装置 - Google Patents

半導体記憶装置

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Abstract

(57)【要約】 【課題】ワード線に高電圧を電位降下なく転送すること
ができ、且つロウデコーダ回路のパターン面積を削減で
きる半導体記憶装置を提供することを目的としている。 【解決手段】ロウデコーダ回路105内にPMOSトラ
ンジスタQP11,QP12を含む電圧切換回路54A
を設けることにより、ロウデコーダ回路内にてワード線
に接続するトランジスタをワード線CG(1)〜CG
(8)1本あたりNMOSトランジスタQN1〜QN1
0を1個のみとし、ワード線を駆動することを特徴とし
ている。ポンプ回路を設けることなくNMOSトランジ
スタQN1〜QN10のゲートを高い電圧に設定するこ
とができ、ワード線に高電圧を電位降下なく転送するこ
とができる。この結果、パターン面積の小さいロウデコ
ーダ回路を実現できるため、安価で信頼性の高いチップ
を実現することができる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体記憶装置に
係わり、特にNANDセル、NORセル、DINORセ
ル、ANDセル型EEPROM等の不揮発性半導体記憶
装置に関する。
【0002】
【従来の技術】従来、半導体記憶装置の一つとして、電
気的書き替えを可能としたEEPROMが知られてい
る。なかでも、メモリセルを複数個直列接続してNAN
Dセルブロックを構成するNANDセル型EEPROM
は、高集積化ができるものとして注目されている。
【0003】NANDセル型EEPROMの一つのメモ
リセルは、半導体基板上に絶縁膜を介して浮遊ゲート
(電荷蓄積層)と制御ゲートが積層されたFET−MO
S構造を有する。そして、複数個のメモリセルが隣接す
るもの同士でソース・ドレインを共用する形で直列接続
されてNANDセルを構成し、これを一単位としてビッ
ト線に接続するものである。このようなNANDセルが
マトリックス配列されてメモリセルアレイが構成され
る。メモリセルアレイは、p型半導体基板、又はp型ウ
ェル領域内に集積形成される。
【0004】メモリセルアレイの列方向に並ぶNAND
セルの一端側のドレインは、それぞれ選択ゲートトラン
ジスタを介してビット線に共通接続され、他端側ソース
はやはり選択ゲートトランジスタを介して共通ソース線
に接続されている。メモリトランジスタの制御ゲート及
び選択ゲートトランジスタのゲート電極は、メモリセル
アレイの行方向にそれぞれ制御ゲート線(ワード線)、
選択ゲート線として共通接続される。
【0005】このNANDセル型EEPROMの動作
は、次の通りである。データ書き込みの動作は、主にビ
ット線コンタクトから最も離れた位置のメモリセルから
順に行う。まず、データ書き込み動作が開始されると、
書き込みデータに応じてビット線には0V(“1”デー
タ書き込みビット線)又は電源電圧Vcc(“0”デー
タ書き込みビット線)が与えられ、選択されたビット線
コンタクト側の選択ゲート線にはVccが与えられる。
この場合、“1”データ書き込みビット線に接続された
選択NANDセルでは、選択ゲートトランジスタを介し
てNANDセル内のチャネル部が0Vに固定される。一
方、“0”データ書き込みビット線に接続された選択N
ANDセルでは、NANDセル内のチャネル部は、選択
ゲートトランジスタを介して[Vcc−Vtsg](但
し、Vtsgは選択ゲートトランジスタの閾値電圧)ま
で充電された後、フローティング状態となる。続いて、
選択NANDセル内の選択メモリセルにおける制御ゲー
ト線が0V→Vpp(=20V程度:書き込み用高電
圧)、選択NANDセル内の他の制御ゲート線が0V→
Vmg(=10V程度:中間電圧)となる。
【0006】“1”データ書き込みビット線に接続され
た選択NANDセルでは、NANDセル内のチャネル部
が0Vに固定されているため、選択NANDセル内の選
択メモリセルの制御ゲート線(=Vpp電位)とチャネ
ル部(=0V)に大きな電位差(=20V程度)が発生
し、チャネル部から浮遊ゲートに電子の注入が生じる。
これにより、その選択されたメモリセルの閾値電圧は正
方向にシフトし、“1”データの書き込みが完了する。
【0007】これに対し、“0”データ書き込みビット
線に接続された選択NANDセルでは、NANDセル内
のチャネル部がフローティング状態にあるため、選択N
ANDセル内の制御ゲート線とチャネル部との間の容量
カップリングの影響により、制御ゲート線の電圧上昇
(0V→Vpp,Vmg)に伴い、チャネル部の電位が
フローティング状態を維持したまま[Vcc−Vts
g]電位→Vmch(=8V程度)と上昇する。この時
には、選択NANDセル内の選択メモリセルの制御ゲー
ト線(=Vpp電位)とチャネル部(=Vmch)との
間の電位差が12V程度と比較的小さいため、電子注入
が起こらない。従って、選択メモリセルの閾値電圧は変
化せず、負の状態に維持される。
【0008】データ消去は、選択されたNANDセルブ
ロック内の全てのメモリセルに対して同時に行われる。
即ち、選択されたNANDセルブロック内の全ての制御
ゲート線を0Vとし、ビット線、ソース線、p型ウェル
領域(もしくはp型半導体基板)、非選択NANDセル
ブロック中の制御ゲート線及び全ての選択ゲート線に2
0V程度の高電圧を印加する。これにより、選択NAN
Dセルブロック中の全てのメモリセルで浮遊ゲート中の
電子がp型ウェル領域(もしくはp型半導体基板)に放
出され、閾値電圧は負方向にシフトする。
【0009】一方、データ読み出し動作は、選択された
メモリセルの制御ゲート線を0Vとし、それ以外のメモ
リセルの制御ゲート線及び選択ゲート線を読み出し用の
中間電圧Vread(〜4V)に設定して、選択メモリ
セルで電流が流れるか否かを検出することにより行われ
る。
【0010】以上の動作説明から明らかなように、NA
NDセル型EEPROMでは、データ書き込み動作時に
は、選択ブロック内の選択された制御ゲート線にVpp
(〜20V)、選択ブロック内の非選択の制御ゲート線
にVmg(〜10V)という電源電圧より高い電圧を転
送する必要がある。
【0011】上記電圧Vpp,Vmgを転送するため、
ロウデコーダ回路内にて、制御ゲート線に極性が異なる
2種類の素子であるNMOSトランジスタ(nチャネル
型MOSトランジスタ)とPMOSトランジスタ(pチ
ャネル型MOSトランジスタ)の電流通路が並列接続さ
れ、選択ブロックではNMOSトランジスタとPMOS
トランジスタの両方がオン状態、非選択ブロックでは両
方がオフ状態となるように制御されていた。
【0012】図38は、このような従来の半導体記憶装
置におけるロウデコーダ回路の構成例を示す回路図であ
る。
【0013】図38に示す回路では、各制御ゲート線1
本に対し、[NMOSトランジスタ1個(Qn1〜Qn
8)+PMOSトランジスタ1個(Qp1〜Qp8)]
が接続されている。これらのトランジスタQn1〜Qn
8,Qp1〜Qp8にはそれぞれ、ノードN1,N2か
ら相補的な制御信号が供給される。
【0014】データ書き込み時には、電源ノードVPP
RW=[選択された制御ゲート線電圧]=20Vのよう
に、電源ノードVPPRWと選択された制御ゲート線電
圧が同じレベルとなる。この場合には、各制御ゲート線
1本に対し、[NMOSトランジスタ1個+PMOSト
ランジスタ1個]が接続されているため、電源ノードV
PPRWが20Vの場合でも制御ゲート線に20Vを転
送可能である。よって、電源ノードVPPRWを(20
V+Vtn)まで高くする必要はなく、選択ブロックで
は、0V,Vppの両方の電圧の転送が可能となる。
【0015】なお、図38において、M1〜M8はメモ
リセル、QN0,QN9,QN10は電圧を転送するト
ランジスタ、CG(1)〜CG(8)は制御ゲート線、
S1,S2は選択ゲートトランジスタ、SG(1),S
G(2)は選択ゲート線、BL1〜BLmはビット線、
CGD1〜CGD8,SGD,SGS,SGDSは信号
入力ノードである。また、RDECはロウデコーダ起動
信号であり、通常データ書き込み・読み出し・消去動作
中はVcc、非動作中は0Vにある。RA1,RA2,
RA3はそれぞれブロックアドレス信号であり、選択ブ
ロック中では全てVcc,非選択ブロック中では少なく
とも1つは0Vとなる。
【0016】ここで、破線で示す領域HV内に設けられ
ている全てのPMOSトランジスタは、書き込み用高電
圧Vppが印加されるn型ウェル領域内に形成されてお
り、上記ノードN1,N2のいずれか一方は書き込み動
作時には、必ずVppと同電位である。また、ノードS
GDSの電位は、書き込み動作時に0Vとなる。
【0017】しかし、上記のような構成では、各制御ゲ
ート線CG(1)〜CG(8)に対してそれぞれ2個の
トランジスタQp1〜Qp8,Qn1〜Qn8が必要に
なるため、ロウデコーダ回路内の素子数が増加し、ロウ
デコーダ回路のパターン占有面積の増加によりチップコ
ストが増加する、という問題があった。
【0018】一方、ロウデコーダ回路内の素子数の増加
を防ぐために、図39に示すように制御ゲート線1本に
接続されるトランジスタの数を1個(例えばNMOSト
ランジスタQN1〜QN8のみ)とする回路が用いられ
ることがある。図39において、2はメモリセルブロッ
ク、5a,5bはロウデコーダ回路の一部(制御ゲート
線CG(1)〜CG(8)、及び選択ゲートトランジス
タS1,S2に電圧を転送するトランジスタ部)を示し
ている。
【0019】この回路構成の場合、制御ゲート線CG
(1)〜CG(8)に書き込み用高電圧Vppを転送す
るためには、これらの制御ゲート線CG(1)〜CG
(8)に接続されたNMOSトランジスタQN1〜QN
8のゲートに与える電圧としては[Vpp+Vtn]が
必要となる(但し、Vtnは制御ゲート線CG(1)〜
CG(8)に接続されたNMOSトランジスタQN1〜
QN8の閾値電圧)。このため、ロウデコーダ回路内に
ポンプ回路PUMPを設けている。
【0020】このポンプ回路PUMPは、キャパシタC
1,C2、NMOSトランジスタQN21〜QN23、
インバータ6、ナンドゲート7、及びディプリッション
型NMOSトランジスタQN24,QN25等から構成
されている。
【0021】図39に示す回路において、信号OSCR
Dはデータ書き込み・読み出し動作中には発振信号とな
り、ポンプ回路PUMP内にて昇圧された電圧がノード
N1に出力され、トランジスタQN1〜QN8の電流通
路を介して制御ゲート線CG(1)〜CG(8)に電圧
が転送される。なお、信号TRANは、通常は0Vに固
定されている。
【0022】しかし、上記ポンプ回路PUMPは、複数
の素子やキャパシタC1,C2を含むため回路面積が大
きくなる。特に、2個のキャパシタC1,C2は通常他
の素子よりも大きなパターン面積が必要となるため、電
圧転送用のトランジスタの数を削減できるものの、ロウ
デコーダ回路のパターン面積を充分に小さくすることは
できない、という問題があった。
【0023】
【発明が解決しようとする課題】このように、従来のN
ANDセル型等のEEPROMにおいては、ワード線に
高電圧を送る機能が必要となるために、ロウデコーダ回
路内にてワード線に接続するトランジスタがワード線1
本あたり複数個必要となる。このため、ロウデコーダ回
路のパターン面積が増加するという問題があった。
【0024】また、この問題を解決するため、ロウデコ
ーダ回路内にてワード線に接続するトランジスタをワー
ド線1本あたり1個とすると、ロウデコーダ回路内にポ
ンプ回路が必要となり、このポンプ回路のパターン面積
が大きくなって、やはりロウデコーダ回路のパターン面
積が増加するという問題があった。
【0025】更に、ロウデコーダ回路内にてワード線に
接続するトランジスタをワード線1本あたり1個とし、
かつロウデコーダ回路内にポンプ回路を設けない場合に
は、ワード線に書き込み用高電圧を電位降下なく転送で
きなくなり、十分なデータ書き込み動作を実現できなく
なる危険性が高くなるという問題があった。
【0026】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、ワード線に電位
降下なく高電圧を転送することができ、且つロウデコー
ダ回路のパターン面積を削減できる半導体記憶装置を提
供することにある。
【0027】また、この発明の他の目的は、安価で信頼
性の高いチップを実現することができる半導体記憶装置
を提供することである。
【0028】この発明の更に他の目的は、ワード線に電
位降下なく高電圧を転送でき、十分なデータ書き込み動
作を実現できる半導体記憶装置を提供することである。
【0029】
【課題を解決するための手段】この発明の半導体記憶装
置は、メモリセルがマトリクス配列されたメモリセルア
レイと、前記メモリセルアレイのワード線を選択すると
ともに、ワード線に電圧を転送するロウデコーダ回路と
を具備し、前記ロウデコーダ回路は、電流通路の一端が
各々のワード線にそれぞれ直接的に接続された第1導電
型の複数の第1トランジスタと、選択したワード線に電
圧を転送する動作時に、選択したワード線に接続された
前記第1トランジスタのゲートに電圧を転送する、第1
導電型とは逆極性の第2導電型の第2トランジスタとを
備え、前記選択したワード線への電圧の転送を、第1導
電型の第1トランジスタのみで行うことを特徴としてい
る。
【0030】また、上記半導体記憶装置において、下記
(a)〜(m)のような特徴を備えている。
【0031】(a)前記選択したワード線に電圧を転送
する動作時に、前記第1トランジスタのゲートに、前記
第2トランジスタを介して、選択したワード線よりも高
い電圧を転送する。
【0032】(b)前記ロウデコーダ回路内に設けら
れ、前記第1トランジスタのゲートに電圧を印加する電
圧切換回路を更に具備し、前記第2トランジスタはこの
電圧切換回路内に設けられ、前記選択したワード線に電
圧を転送する動作時に、選択したワード線の電圧よりも
高い電圧を前記電圧切換回路に入力し、前記第2トラン
ジスタを介して、選択したワード線に接続された前記第
1トランジスタのゲートに転送する。
【0033】(c)前記電圧切換回路は、前記第2トラ
ンジスタと前記選択したワード線の電圧よりも高い電圧
ノード間に接続された第1導電型の第3トランジスタを
更に具備し、前記第3トランジスタのゲートを、前記第
1トランジスタのゲートと同電位に設定する。
【0034】(d)前記メモリセルアレイは複数のブロ
ックにより構成され、各ブロックは1本もしくは複数の
ワード線に接続されたメモリセルから構成されるととも
に、前記ロウデコーダ回路はブロック毎に設けられる。
【0035】(e)前記第2トランジスタが形成される
ウェル領域は第1導電型であり、前記ウェル領域は前記
ブロック毎に分離して形成される。
【0036】(f)前記第2トランジスタが形成される
ウェル領域は第1導電型であり、前記ロウデコーダ回路
のパターン領域が隣接した2つのブロックに対し1個の
割合で前記ウェル領域が形成され、前記2つのブロック
に対応するロウデコーダ回路内素子のみが前記ウェル領
域に形成される。
【0037】(g)前記各ブロックに対応する前記ロウ
デコーダ回路を構成する素子は、前記各ブロックにおけ
るワード線の一端側にまとめて配置される。
【0038】(h)前記ワード線に直接接続されるトラ
ンジスタは、第1導電型のトランジスタのみである。
【0039】(i)前記ワード線に直接接続されるトラ
ンジスタは、第1導電型の1個のトランジスタのみであ
る。
【0040】(j)前記選択したワード線に電圧を転送
する動作時の前記第1トランジスタのゲート電圧は、選
択されたワード線の電圧と前記第1トランジスタの閾値
電圧との和以上の電圧である。
【0041】(k)前記選択したワード線に電圧を転送
する動作は、データ書き込み動作である。
【0042】(l)前記メモリセルは、選択ゲートトラ
ンジスタを有する不揮発性半導体記憶装置のメモリセル
である。
【0043】(m)前記メモリセルは、NAND型EE
PROMのメモリセルである。
【0044】また、この発明の半導体記憶装置は、メモ
リセルがマトリクス配列されたメモリセルアレイと、前
記メモリセルアレイのワード線を選択するとともに、ワ
ード線に電圧を転送するロウデコーダ回路とを具備し、
前記ロウデコーダ回路は、電流通路の一端が各々のワー
ド線にそれぞれ直接的に接続された第1導電型の複数の
第1トランジスタと、選択したワード線に電圧を転送す
る動作時に、選択したワード線に接続された前記第1ト
ランジスタのゲートに電圧を転送する、第1導電型とは
逆極性の第2導電型の第2トランジスタとを備え、前記
選択したワード線への電圧の転送を、第1導電型の第1
トランジスタのみで行うとともに、非選択ブロック中の
前記第2トランジスタのゲートに印加される電圧が電源
電圧よりも高い電圧となる動作を備えたことを特徴とし
ている。
【0045】そして、上記半導体記憶装置において、下
記(n)〜(r)のような特徴を備えている。
【0046】(n)ブロックアドレス信号を受けてブロ
ックの選択・非選択の判定結果に対応する判定信号を出
力するロジック回路と、前記第2トランジスタを含み、
上記ロジック回路から出力される判定信号を受けて、前
記第1トランジスタのゲート電圧をそれぞれ設定する第
1の電圧切換回路と、上記ロジック回路から出力される
判定信号を受け、上記第1の電圧切換回路に上記判定信
号のレベルを変換して供給する第2の電圧切換回路とを
更に具備し、前記非選択ブロック中の前記第2トランジ
スタのゲートに印加される電圧は、上記第2の電圧切換
回路から出力される判定信号の電圧レベルである。
【0047】(o)ブロックアドレス信号を受けてブロ
ックの選択・非選択の判定結果に対応する判定信号を出
力するロジック回路と、前記第2トランジスタを含み、
前記第1トランジスタのゲート電圧をそれぞれ設定する
第1の電圧切換回路と、上記ロジック回路から出力され
る判定信号を受け、上記第1の電圧切換回路に上記判定
信号のレベルを変換して供給する第2の電圧切換回路と
を更に具備し、前記非選択ブロック中の前記第2トラン
ジスタのゲートに印加される電圧は、上記第2の電圧切
換回路から出力される判定信号の電圧レベルである。
【0048】(p)前記非選択ブロック中の前記第2ト
ランジスタのゲートへの印加電圧が前記電源電圧よりも
高い電圧となる動作時には、前記印加電圧は前記ロジッ
ク回路内の最高電圧よりも高い電圧となる。
【0049】(q)前記電源電圧よりも高い電圧となる
動作は、データ書き込み動作である。
【0050】(r)前記非選択ブロック中の前記第2ト
ランジスタのゲートへの印加電圧が前記電源電圧よりも
高い電圧となる動作にある時に、前記印加電圧のレベル
が選択ブロック中の前記第1トランジスタの電圧レベル
よりも低い。
【0051】更に、この発明の半導体記憶装置は、メモ
リセルがマトリクス配列されたメモリセルアレイと、前
記メモリセルアレイのワード線を選択するとともに、ワ
ード線に電圧を転送するロウデコーダ回路とを具備し、
前記ロウデコーダ回路は、電流通路の一端が各々のワー
ド線にそれぞれ直接的に接続された第1導電型の複数の
第1トランジスタと、選択したワード線に電圧を転送す
る動作時に、選択したワード線に接続された前記第1ト
ランジスタのゲートに電圧を転送する、第1導電型とは
逆極性の第2導電型の第2トランジスタを含み、前記第
1トランジスタのゲートに電圧を印加する第1の電圧切
換回路と、ロウアドレス信号を受けてブロックの選択・
非選択の判定結果を出力するロジック回路と、前記ロジ
ック回路の出力信号を受けて前記第1の電圧切換回路に
信号を出力する第2の電圧切換回路とを備え、前記選択
したワード線への電圧の転送を、第1導電型の第1トラ
ンジスタのみで行うとともに、前記第2の電圧切換回路
中の最高電圧レベルが前記第1の電圧切換回路中の最高
電圧レベルよりも低いことを特徴としている。
【0052】そして、上記半導体記憶装置において、下
記(s)〜(v)のような特徴を備えている。
【0053】(s)前記第1の電圧切換回路中に設けら
れた第1のディプリッション型トランジスタと、前記第
2の電圧切換回路中に設けられた第2のディプリッショ
ン型トランジスタとを更に具備し、前記第1のディプリ
ッション型トランジスタのゲート酸化膜は、前記第2の
ディプリッション型トランジスタのゲート酸化膜よりも
厚い。
【0054】(t)前記第2の電圧切換回路は第2導電
型の第3トランジスタを具備し、前記第2トランジスタ
のゲート酸化膜は、前記第3トランジスタのゲート酸化
膜よりも厚い。
【0055】(u)前記第1のディプリッション型トラ
ンジスタに前記第1の電圧切換回路の最高電圧が印加さ
れる第1の動作、及び前記第2のディプリッション型ト
ランジスタに前記第2の電圧切換回路の最高電圧が印加
される第2の動作を備える。
【0056】(v)前記第1の動作と前記第2の動作が
ともにデータ書き込み動作である。
【0057】上記のような構成によれば、選択したワー
ド線への電圧の転送を、第1導電型の第1トランジスタ
のみで行うので、ロウデコーダ回路内にてワード線に接
続するトランジスタはワード線1本あたり1個であり、
ロウデコーダ回路のパターン面積を削減できる。また、
上記第1トランジスタのゲートには、第2導電型の第2
トランジスタを介して電圧を転送するので、例えば第1
導電型としてnチャネル型、第2導電型としてpチャネ
ル型のトランジスタを用いれば、第2トランジスタの閾
値電圧による転送電圧のレベル低下を防止でき、ポンプ
回路を設けることなく第1トランジスタのゲートを高い
電圧に設定できる。この結果、ワード線に高電圧を電位
降下なく転送することができる。
【0058】よって、ワード線に電位降下なく高電圧を
転送することができ、且つロウデコーダ回路のパターン
面積を削減できる。
【0059】また、パターン面積の小さいロウデコーダ
回路を実現できるため、安価で信頼性の高いチップを実
現できる。
【0060】更に、ワード線に電位降下なく高電圧を転
送でき、十分なデータ書き込み動作を実現できる。
【0061】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図1は、本発明の実施の形
態に係わる半導体記憶装置について説明するためのもの
で、NANDセル型EEPROMの概略構成を示すブロ
ック図である。メモリセルアレイ101に対して、デー
タ書き込み・読み出し・再書き込み及びベリファイ読み
出しを行うためのビット線制御回路(センスアンプ兼デ
ータラッチ)102が設けられている。このビット線制
御回路102はデータ入出力バッファ106につなが
り、アドレスバッファ104からのアドレス信号を受け
るカラムデコーダ103の出力を入力として受ける。
【0062】また、上記メモリセルアレイ101に対し
て、制御ゲート及び選択ゲートを制御するためのロウデ
コーダ105、及びこのメモリセルアレイ101が形成
されるp型シリコン基板(または、p型ウェル領域)の
電位を制御するための基板電位制御回路107が設けら
れている。また、データ書き込み動作時に、書き込み用
高電圧Vpp(〜20V)と中間電圧Vmg(〜10
V)をそれぞれ発生するために、書き込み用高電圧発生
回路109と書き込み用中間電圧発生回路110が設け
られている。更に、データ読み出し時に、読み出し用中
間電圧Vreadを発生するために、読み出し用中間電
圧発生回路111が設けられている。また、消去動作時
に、消去用高電圧Vpp(〜20V)を発生するため
に、消去用高電圧発生回路112が設けられている。
【0063】ビット線制御回路102は主にCMOSフ
リップフロップから成り、書き込みのためのデータのラ
ッチやビット線の電位を読むためのセンス動作、また書
き込み後のベリファイ読み出しのためのセンス動作、さ
らに再書き込みデータのラッチを行う。
【0064】図2(a),(b)はそれぞれ、上記メモ
リセルアレイ101における一つのNANDセル部分の
平面図と等価回路図であり、図3(a),(b)はそれ
ぞれ図2(a)のA−A’,及びB−B’断面図であ
る。素子分離酸化膜12で囲まれたp型シリコン基板
(又はp型ウェル領域)11に、複数のNANDセルか
らなるメモリセルアレイが形成されている。一つのNA
NDセルに着目して説明すると、この実施の形態では、
8個のメモリセルM1〜M8が直列接続されて一つのN
ANDセルを構成している。
【0065】メモリセルM1〜M8はそれぞれ、基板1
1にゲート絶縁膜13を介して浮遊ゲート14(14
1,142,…,148)が形成され、この上に絶縁膜
15を介して制御ゲート16(=ワード線:161,1
62,…,168)が形成されて構成されている。これ
らのメモリセルのソース、ドレインであるn型拡散層1
9(190,191,…,1910)は隣接するもの同
士共用する形で接続され、これによりメモリセルが直列
接続されている。
【0066】NANDセルのドレイン側、ソース側には
それぞれ、メモリセルの浮遊ゲート、制御ゲートと同時
に形成された選択ゲート149,169及び1410,
1610が設けられている。素子形成された基板11上
はCVD酸化膜17により覆われ、この上にビット線1
8が配設されている。ビット線18はNANDセルの一
端のドレイン側拡散層19にコンタクトさせている。行
方向に並ぶNANDセルの制御ゲート16は、共通に制
御ゲート線CG(1),CG(2),…,CG(8)と
して配設されている。これら制御ゲートはワード線とな
る。選択ゲート149,169及び1410,1610
もそれぞれ行方向に連続的に選択ゲート線SG(1),
SG(2)として配設されている。
【0067】図4は、このようなNANDセルがマトリ
クス配列されたメモリセルアレイの等価回路を示してい
る。同一のワード線や選択ゲート線を共有するNAND
セル群をブロックと呼び、図4中の破線で囲まれた領域
を1個のブロックとすることにする。通常の読み出し・
書き込み動作時には、複数のブロックのうち1個だけが
選択(選択ブロックと呼ぶ)される。
【0068】図5に、本発明の第1の実施の形態に係る
半導体記憶装置におけるロウデコーダ回路及びメモリセ
ルアレイの構成例を示す。図5では、1ブロック分の回
路内の素子がメモリセルブロック2の両側に配置された
場合の構成を示している。図5の回路の特徴は、制御ゲ
ート線CG(1)〜CG(8)及び選択ゲート線SG
(1),SG(2)に接続されるトランジスタQN0〜
QN10がnチャネル型のみであること、制御ゲート線
CG(1)〜CG(8)に接続されるトランジスタQN
1〜QN8は制御ゲート線1本あたり1個であること、
制御ゲート線CG(1)〜CG(8)や選択ゲート線S
G(1),SG(2)に接続されるトランジスタQN0
〜QN10のゲート電圧を設定する電圧切換回路54A
の出力ノードN1と電源ノードVPPRWの間にPMO
SトランジスタQP11,QP12を設けたことであ
る。
【0069】即ち、制御ゲート線CG(1)〜CG
(8)と信号入力ノードCGD1〜CGD8間にはそれ
ぞれ、NMOSトランジスタQN1〜QN8の電流通路
が接続される。また、選択ゲート線SG(1)と信号入
力ノードSGD,SGDS間にはそれぞれ、NMOSト
ランジスタQN0,QN9の電流通路が接続される。更
に、選択ゲート線SG(2)と信号入力ノードSGS間
には、NMOSトランジスタQN10の電流通路が接続
される。
【0070】上記電圧切換回路54Aは、PMOSトラ
ンジスタQP11,QP12、NMOSトランジスタQ
N11,QN12、及びインバータ55を含んで構成さ
れている。上記PMOSトランジスタQP11,QP1
2、NMOSトランジスタQN11,QN12は、フリ
ップフロップ56として働くように接続されており、上
記PMOSトランジスタQP11,QP12の電流通路
の一端及びバックゲートはそれぞれ、一方の電源ノード
VPPRWに共通接続される。上記NMOSトランジス
タQN11,QN12の電流通路は、上記PMOSトラ
ンジスタQP11,QP12の電流通路の他端と他方の
電源ノード、例えば接地点間に接続される。上記PMO
SトランジスタQP11のゲートは、上記PMOSトラ
ンジスタQP12の電流通路の他端及びノードN1に接
続され、上記PMOSトランジスタQP12のゲート
は、上記PMOSトランジスタQP11の電流通路の他
端に接続される。そして、インバータ55の出力端がN
MOSトランジスタQN12のゲートに、入力端がNM
OSトランジスタQN11のゲートに接続されている。
【0071】ナンドゲート57の第1の入力端には信号
RDECが供給され、第2乃至第4の入力端には信号R
A1,RA2,RA3がそれぞれ供給される。このナン
ドゲート57の出力端にはインバータ58の入力端及び
ノードN2が接続される。そして、上記インバータ58
の出力端(ノードN0)には、上記インバータ55の入
力端及びNMOSトランジスタQN11のゲートが接続
される。
【0072】なお、図5中の信号RDECはロウデコー
ダ起動信号であり、通常データ書き込み・読み出し・消
去動作中はVcc、非動作中は0Vにある。また、信号
RA1,RA2,RA3はそれぞれブロックアドレス信
号であり、選択ブロック中では全てVcc,非選択ブロ
ック中では少なくとも1つは0Vとなる。従って、動作
中の選択ブロックのみノードN0がVcc、非動作中も
しくは非選択ブロック中では常にノードN0は0Vにな
る。
【0073】図5の回路を用いた場合のデータ書き込
み、データ読み出し、及びデータ消去の動作を表すタイ
ミング図をそれぞれ図6乃至図8に示す。以下に簡単に
各動作タイミングについて説明する。なお、図6及び図
7や以降のデータ書き込み・読み出し動作では、選択ブ
ロック中の8本の制御ゲート線CG(1)〜CG(8)
のうち、制御ゲート線CG(2)が選択された場合を例
にとって動作説明を行うが、他の制御ゲート線が選択さ
れた場合も同様である。
【0074】図6に示したデータ書き込み動作では、動
作が開始されると、まず選択ブロックのロウデコーダ回
路が選択状態となり、ノードN0,N1がVcc、ノー
ドN2が0Vとなる。また、書き込みデータが“0”デ
ータであるビット線が0V→Vccと充電されるととも
に、選択ブロック内のSG(1)が[Vcc−Vts
g]となる。続いて、電源ノードVPPRWがVcc→
(20V+Vtn)(但し、Vtnは制御ゲート線CG
(1)〜CG(8)に直接接続されたNMOSトランジ
スタQN1〜QN8の閾値電圧)となることにより、電
圧切換回路54Aの出力ノードN1もVcc→(20V
+Vtn)となる。
【0075】続いて、信号入力ノードCGD2が0V→
20V,信号入力ノードCGD1,CGD3〜CGD8
が0V→10Vとなると、制御ゲート線に接続されたN
MOSトランジスタのゲート電圧がこの時には(20V
+Vtn)にあるため、信号入力ノードCGDiから制
御ゲート線CG(i)へ電位降下なしに電圧が転送さ
れ、制御ゲート線CG(2)が0V→20V、制御ゲー
ト線CG(1),CG(3)〜CG(8)が0V→10
Vとなる。この時には、“1”書き込みビット線に接続
された選択ブロック内NANDセルのチャネル部電圧V
channelは0Vに固定され、“0”書き込みビッ
ト線に接続された選択ブロック内のNANDセルのチャ
ネル部電圧Vchannelは制御ゲート線との容量カ
ップリングの影響により8V程度まで上昇する。この状
態がしばらく保たれることにより、書き込みデータが
“1”であるメモリセルの浮遊ゲートヘの電子注入が行
われ、データ書き込みが実行される。続いて、選択ブロ
ック内の制御ゲート線CG(1)〜CG(8)が全て0
Vとなった後、“0”データ書き込みビット線や選択ゲ
ート線SG(1)が0Vとなるとともに、電源ノードV
PPRWがVccとなる。最後に、ソース線(Cell
−Source)が0Vとなるとともに、ノードN0,
N1,N2がそれぞれ0V,0V,Vccとなり、デー
タ書き込み動作が終了する。
【0076】図7に示したデータ読み出し動作では、動
作が開始されると、まず選択ブロックのロウデコーダ回
路が選択状態となり、ノードN0,N1がVcc,ノー
ドN2が0Vとなる。また、データの読み出しを行うビ
ット線をVccにプリチャージする。続いて、電源ノー
ドVPPRWやノードN1が(4V+Vtn)となると
ともに、信号入力ノードCGD1,CGD3〜CGD8
や信号入力ノードSGD,SGSが0V→4V、信号入
力ノードCGD2が0V固定となると、制御ゲート線や
選択ゲート線に接続されたNMOSトランジスタのゲー
トには4Vよりも閾値電圧分高い電圧が印加されている
ため、制御ゲート線や選択ゲート線には電位降下なく電
圧が転送される。従って、この時には、選択ブロック内
の非選択の制御ゲート線CG(1),CG(3)〜CG
(8)、選択ゲート線SG(1),SG(2)が0V→
4V、選択された制御ゲート線は0V固定となる。この
状態がしばらく保たれることにより、選択されたメモリ
セルのデータが読み出される。続いて、選択されたブロ
ック内の制御ゲート線CG(1)〜CG(8)及び選択
ゲート線SG(1),SG(2)が全て0Vとなるとと
もに、電源ノードVPPRWが(4V+Vtn)→Vc
c、ビット線が0Vとなり、またノードN0,N1,N
2がそれぞれ0V,0V,Vccとなることにより、デ
ータ読み出し動作が終了する。
【0077】図8に示したデータ消去動作では、動作が
開始されると、まず選択ブロックのロウデコーダ回路が
選択状態となり、ノードN0,N1がVcc、ノードN
2が0Vとなる。また、信号入力ノードSGD,SG
S,SGDSが全てVccとなるため、選択ブロック・
非選択ブロックの両方の選択ゲート線SG(1)、選択
ブロックの選択ゲート線SG(2)は全て(Vcc−V
tn)まで充電された後、フローティング状態となる。
また、この時には、非選択ブロック中の制御ゲート線や
選択ゲート線SG(2)は全て0V程度の電圧のままフ
ローティング状態となっている。続いて、メモリセルア
レイが構成されているp型ウェル領域(Cell−pw
ell)が0V→20Vとなると、フローティング状態
にある選択ブロック・非選択ブロックの両方の選択ゲー
ト線SG(1),SG(2)や非選択ブロック中の制御
ゲート線は全てp型ウェル領域との容量カップリングの
影響で20V程度まで上昇し、選択ブロック中の制御ゲ
ート線のみ0Vに固定される。この状態がしばらく保た
れることにより、選択ブロック中のメモリセルの浮遊ゲ
ートからp型ウェル領域への電子放出が行われ、データ
の消去が実行される。続いて、p型ウェル領域が0Vと
なることにより、フローティング状態にある選択ブロッ
ク・非選択ブロックの両方の選択ゲート線SG(1),
SG(2)や非選択ブロック中の制御ゲート線は全てp
型ウェル領域との容量カップリングの影響で0V〜Vc
c程度の電圧まで低下し、その後0Vに固定される。最
後に、ノードN0,N1,N2がそれぞれ0V,0V,
Vccとなり、データ消去動作が終了する。
【0078】上記したように、図5に示したロウデコー
ダ回路では、データ書き込み動作時やデータ読み出し動
作時に、制御ゲート線・選択ゲート線に印加する最高電
圧よりもVtn(電圧を転送するトランジスタQN0〜
QN10の閾値電圧)以上高い電圧を電源ノードVPP
RWに印加することにより、1本の制御ゲート線・選択
ゲート線に接続されるトランジスタがNMOSトランジ
スタのみであっても、電位降下なしに書き込み用高電圧
や読み出し用高電圧を制御ゲート線に印加することがで
き、信頼性の高い動作を実現できる。
【0079】また、1本の制御ゲート線に接続するトラ
ンジスタをNMOSトランジスタ1個とすることによ
り、素子数が少ないロウデコーダ回路を実現でき、ロウ
デコーダ回路のパターン面積縮小によるチップサイズ縮
小、つまりチップコスト減少を実現できる。
【0080】更に、制御ゲート線や選択ゲート線に接続
されるトランジスタと逆極性であるPMOSトランジス
タQP11,QP12を介して“High”レベル電圧
が出力される電圧切換回路54Aを用いることにより、
素子数が少なく且つパターン占有面積の小さい電圧切換
回路54を構成できるため、素子数が少なく且つパター
ン占有面積の小さいロウデコーダ回路を実現でき、ロウ
デコーダ回路のパターン面積縮小によるチップサイズ縮
小、つまりチップコスト減少を実現できる。
【0081】図9に、本発明の第2の実施の形態に係る
半導体記憶装置におけるロウデコーダ回路の他の構成例
を示す。図9の回路が図5と異なる部分は電圧切換回路
54Bの回路構成であり、電源ノードVPPRWとトラ
ンジスタQP11,QP12の間にディプリッション型
NMOSトランジスタQD1が設けられている。図9の
回路を用いた場合のデータ書き込み・読み出し・消去の
それぞれの動作を表すタイミング図は図6乃至図8と同
一である。
【0082】次に、上記トランジスタQD1を設けるこ
とによる利点について説明する。
【0083】図5の回路では、PMOSトランジスタQ
P11,QP12のソースやQP11,QP12を構成
するn型ウェル領域に、直接電源ノードVPPRWの電
位レベルが印加されるため、選択ブロック・非選択ブロ
ックに関係なく、全てのブロック中のトランジスタQP
11,QP12のソース・n型ウェル領域を電源ノード
VPPRWの電位レベルに充電する必要がある。通常、
ブロック数は1つのチップ内に数百個〜数千個程度ある
ため、数百〜数千個の素子のソースやn型ウェル領域を
同時に充電することになり、電源ノードVPPRWの容
量値は大変大きい値となる。データ書き込み動作や読み
出し動作では、電源ノードVPPRWには(20V+V
tn)や(4V+Vtn)といった昇圧電圧を印加する
ため、電源ノードVPPRWの容量値が大きいと、昇圧
電圧発生回路の面積増加、消費電力増加、昇圧電圧の充
電所要時間が長くなることによる動作の長時間化、など
の問題が発生することになる。
【0084】一方、図9の回路では、選択ブロック中で
は、ノードN0の電圧が“High”レベル(=Vc
c)であるため、トランジスタQD1のゲートに入力さ
れているノードN1の電圧が“High”レベル(=V
PPRW電位レベル)、トランジスタQP11,QP1
2のソース・n型ウェル電位であるノードN3の電位も
“High”レベル(=VPPRW電位レベル)となる
ため、トランジスタQD1の有無に関わらず図6乃至図
8の動作を実現できる。図9の回路使用時の非選択ブロ
ック中では、ノードN0の電圧が“Low”レベルであ
る0Vにあるため、トランジスタQD1のゲートに入力
されているノードN1の電圧が0Vに固定され、従って
ノードN3はVtd(但し、VtdはトランジスタQD
1のゲート電圧=0Vの時にトランジスタQD1を介し
て転送可能な電圧の最高値であり、通常Vcc以下の電
圧)にある。
【0085】このように、図9の回路を用いることによ
り、選択ブロックと非選択ブロックにて、トランジスタ
QP11,QP12のソース・n型ウェル電位を変える
ことができる。
【0086】前記トランジスタQP11,QP12を構
成するn型ウェル領域の形状を図10に示す。図10
(a),(b)はそれぞれ、図5及び図9の回路構成を
用いた場合のn型ウェル領域の形成例を表している。図
5の回路では、全ブロック中においてn型ウェル電圧が
同電位であるため、図10(a)に示したように、全ブ
ロックBlock1〜BlockNにまたがった1個の
n型ウェル領域NWを形成し、この領域NWにPMOS
トランジスタQP11,QP12を形成する方式を通常
は用いる。
【0087】一方、図9の回路では、選択ブロック・非
選択ブロック間にてn型ウェル電圧が異なるため、図1
0(b)に示したように、各ブロックBlock1〜B
lockN毎に1個のn型ウェル領域NW1〜NWNを
形成し、これらの領域NW1〜NWNにPMOSトラン
ジスタQP11,QP12を形成する方式が有効とな
る。ブロック毎にn型ウェル領域を分割し、選択n型ウ
ェル領域のみを電源電圧より高い昇圧電圧(20Vや4
Vなど)で充電することにより、昇圧電圧の負荷容量値
を大幅に減少できる。従って、昇圧電圧発生回路の面積
削減、消費電力低減、昇圧電圧の充電所要時間の短縮に
よる動作の高速化等を実現できる。
【0088】図11に、本発明の第3の実施の形態に係
る半導体記憶装置におけるロウデコーダ回路の更に他の
構成例を示す。図11の回路が図5及び図9の回路と異
なるのは電圧切換回路54Cの構成である。この電圧切
換回路54Cは、ディプリッション型NMOSトランジ
スタQD2、PMOSトランジスタQP13、及びディ
プリッション型NMOSトランジスタQD3,QD4を
含んで構成されている。上記NMOSトランジスタQD
2の電流通路の一端は電源ノードVPPRWに接続さ
れ、ゲートはノードN1に接続される。上記PMOSト
ランジスタQP13の電流通路の一端及びバックゲート
は、上記NMOSトランジスタQD2の電流通路の他端
に接続され、電流通路の他端はノードN1に接続され、
ゲートはナンドゲート57の出力端に接続される。上記
NMOSトランジスタQD3の電流通路の一端はノード
N1に接続され、ゲートに電源電圧Vccが印加され
る。そして、上記NMOSトランジスタQD4の電流通
路の一端は上記NMOSトランジスタQD3の電流通路
の他端に接続され、電流通路の他端はインバータ58の
出力端に接続され、ゲートに信号TRANが供給され
る。
【0089】図11の回路の動作波形は、図6乃至図8
に示した波形と同様であり、また図11中のノードN4
の電圧は図9中のノードN3と同様となる。従って、図
11の回路を用いた場合にも、図9の回路を用いた場合
と同様に、選択ブロック・非選択ブロック間にてノード
N4の電圧が異なる、つまりノードN1に“High”
レベル(=昇圧電圧)を転送するPMOSトランジスタ
QP13のソースやn型ウェル領域の電圧が選択・非選
択ブロック間にて異なる。従って、図10(b)のよう
なn型ウェル構成を用いることができ、この結果昇圧電
圧の負荷容量を減少させることができる。また、信号T
RANは通常は0V固定として使用され、非選択ブロッ
ク中ではノードN0が0Vであるため、ディプリッショ
ン型NMOSトランジスタQD4,QD3を介して0V
がノードN1に転送される。更に、選択ブロック中で
は、ノードN0=Vcc、ノードN1≧Vccであるた
め、NMOSトランジスタQD4はオフ状態となり、ノ
ードN1の“High”レベルが保たれる。
【0090】上記図11の回路の他の長所としては、第
1に図9の回路よりも電圧切換回路54Cを構成する素
子数が少なくなる(7個(図9)→4個(図11))と
いう点、第2にPMOSトランジスタQP13のソース
・ドレイン・n型ウェル領域の間の電位差が小さくなる
という点がある。後者に関しては、トランジスタQP1
3がオンしている場合には常にソース=ドレイン=n型
ウェル領域、オフしている場合にはソース=n型ウェル
領域=Vtd(但し、VtdはQD2のゲート電圧=0
Vの時にトランジスタQD2を介して転送可能な電圧の
最高値であり、通常Vcc以下の電圧)且つドレイン=
0Vなので、書き込み用高電圧(〜20V)が印加され
る動作があるにも拘わらず、ソース・ドレイン・n型ウ
ェル領域の間の電位差は最高でもVcc程度しかつかな
い。
【0091】なお、上記実施の形態では、図5、図9及
び図11に示したように、1つのブロック内の制御ゲー
ト線・選択ゲート線を駆動するロウデコーダ回路がメモ
リセルアレイの両側に配置された場合を例にとって本発
明の説明を行ってきたが、他の場合、例えば図12のよ
うに、1つのブロックに対応するロウデコーダ回路がメ
モリセルアレイの片側に配置された場合にも本発明は有
効である。図12では、電圧切換回路54Dとしては具
体的な回路構成は示されていないが、例えば図5、図9
及び図11の回路のように、種々の回路構成が使用可能
である。
【0092】次に、ロウデコーダ回路の配置例を図13
乃至図15に示す。図13は、1つのブロック内の制御
ゲート線・選択ゲート線を駆動するロウデコーダ回路が
メモリセルアレイの両側に配置された場合を表し、図9
及び図11の実施の形態に相当する。図14及び図15
は、共に1つのブロックに対応するロウデコーダ回路が
メモリセルアレイの片側に配置された場合を表し、図1
2に相当する。1ブロック分のロウデコーダのパターン
を作成する幅(ピッチ)としては、図13の方式を用い
た場合には1個のNANDセル長(1個のNANDセル
のビット線方向の長さ)であるのに対し、図14及び図
15の方式を用いた場合には2個のNANDセル長とな
るため広いピッチを確保できる。
【0093】上記図13乃至図15に、PMOSトラン
ジスタ形成用n型ウェル領域を加えたものを図16乃至
図18に示す。図13乃至図15はそれぞれ図16乃至
図18に対応する。図16乃至図18からも分かるよう
に、図12の方式を用いた場合には、図9及び図11を
用いた場合に較べ、ロウデコーダ回路のパターン形成用
のピッチが2倍となり、この場合にはPMOSトランジ
スタ形成用n型ウェル領域のピッチも2倍となる。この
ため、デザインルールを緩和することができ、より信頼
性が高く歩留まりも高いチップを実現できる。また、将
来的にさらにデザインルールが縮小された場合でも、図
12の方式を用いた場合には、図9及び図11の方式を
用いた場合よりも、ブロック毎にn型ウェル領域を分割
して形成することができる可能性が高い(あるいは確率
が高い)という特長がある。
【0094】ところで、上記n型ウェル形成の方法は、
上記した方法以外にも考えられ、例えば図19(a)〜
(e)に示したように配置しても良い。図19(a)〜
(e)はロウデコーダ領域を表す図であり、ロウデコー
ダのパターン形成領域にて隣接したブロックのみが描か
れている。
【0095】図19(a)は、図16、図17及び図1
8の方式(=図19(a)の方式を図13乃至図15の
ブロック配置に対して適用した方式)を表したもので、
隣接したブロックであるBlock−i,Block−
jのそれぞれの領域内にn型ウェル領域NWi,NWj
が形成される。
【0096】図19(b),(c),(d)は、各ブロ
ックに対応するロウデコーダ領域に対し、n型ウェル領
域NWi,NWjが複数のブロックBlock−i,B
lock−jにまたがって形成される場合であり、n型
ウェル領域NWi,NWjまわりのデザインルールがロ
ウデコーダ形成用の1ブロック分のピッチに入らなくな
った場合には、図19(b),(c),(d)のように
2ブロック分の領域内で1個のn型ウェル領域を形成す
る方法が有効となる。
【0097】将来的にさらにデザインルールが厳しくな
った時には、図19(e)のように、4ブロックBlo
ck−i〜Block−l分の領域内に1個のn型ウェ
ル領域NWi〜NWlを形成すれば良く、さらに3個や
5個以上のブロック分の領域内に1個のn型ウェル領域
を形成するなど、種々の方式に応用できる。
【0098】このように、図19(b)〜(e)の方式
を、図13乃至図15のブロック配置に対して適用する
方式は、デザインルール縮小時には大変有効となる。特
に、上記PMOSトランジスタQP11,QP12,Q
P13等のように、電源電圧より高い電圧(昇圧電圧な
ど)が印加されるn型ウェル領域はデザインルール縮小
が困難であるため、上記方法によるピッチ増加・デザイ
ンルール緩和は極めて効果が高い方法である。
【0099】また、図9乃至図12、図16乃至図19
では、1ブロック分のロウデコーダ回路に対し1個の割
合でPMOSトランジスタ形成用n型ウェル領域を設け
る場合の実施の形態を説明した。しかし、本発明は、他
の場合、例えば隣接ブロック間で1個のn型ウェル領域
を共有する場合などにも有効である。
【0100】図20乃至図23に、上記の回路の場合、
及び隣接ブロック間で1個のn型ウェル領域を共有する
場合の隣接する2ブロック分のロウデコーダ回路のう
ち、アドレスデコード部・電圧切換回路部54(54
A,54B,54C,54D)の回路構成例を示す。図
20は図9の回路に相当し、図21は図11の回路に相
当する。図22は、隣接ブロック間で1個のn型ウェル
領域を共有する場合の回路構成例であり、図9の回路を
ベースにしたものに相当する。図23は、隣接ブロック
間で1個のn型ウェル領域を共有する場合の回路構成例
であり、図11の回路をベースにしたものに相当する。
図22は図20からの素子数増加はないが、図23は図
21に対して1ブロックあたり1個のディプリッション
型NMOSトランジスタが追加されている。
【0101】図22及び図23に示した回路を使用する
時には、n型ウェル領域を共有する2ブロックのうちの
いずれか、もしくは両方が選択された場合には、n型ウ
ェル領域は選択時電圧(書き込み時20V+Vtn、読
み出し時4V+Vtn、消去時Vcc)となり、他の場
合にはn型ウェル領域は非選択時電圧Vtdに設定され
る。この場合も、昇圧電圧が印加されるn型ウェル領域
は選択ブロックを含むものだけになるので、昇圧電圧の
負荷容量が従来の場合(図10(a)に相当)よりも大
幅に低減できるという長所がある。
【0102】なお、図20乃至図23では、隣接ブロッ
クとして、Block−iとBlock−(i+1)と
いう連続したアドレスのブロックがロウデコーダ回路領
域において隣接した場合を例にとって本発明の説明を行
っているが、連続アドレスのブロックでない場合でも、
ロウデコーダ回路領域において隣接したブロック間でn
型ウェル領域を共通化する場合は本発明が有効となるの
はいうまでもない。
【0103】図24乃至図26に、図22及び図23使
用時のn型ウェル領域の形成例が示されており、隣接ブ
ロック間で1個のn型ウェル領域を共有する構成となっ
ている。図22及び図23及び図24乃至図26の方式
を用いることにより、図20、図21及び図16乃至図
18を用いる場合よりもn型ウェル領域形成のピッチを
広げることができ、従ってn型ウェル領域まわりのデザ
インルールが緩和されるため、信頼性の向上や歩留まり
増加などを実現できる。特に、上記PMOSトランジス
タQP11,QP12,QP13等のように、電源電圧
より高い電圧(昇圧電圧など)が印加されるn型ウェル
領域はデザインルール縮小が困難であるため、上記方法
によるピッチ増加・デザインルール緩和は極めて効果が
高い方法である。
【0104】更に、図22、図23及び図24乃至図2
6の方法を用いると、n型ウェル領域数が半減するた
め、ロウデコーダ回路のパターン面積縮小を実現できる
という長所がある。さらにデザインルールを緩和する方
法として、図27のように、2ブロック共通n型ウェル
領域を3〜4ブロックピッチに1個設ける方法があり、
これは図16乃至図18に対する図19(b)〜(d)
の方式と同様の考え方である。図27の方法も非常に効
果的である。
【0105】図28に、本発明の第5の実施の形態に係
わる半導体記憶装置におけるロウデコーダ回路の別の構
成例を示す。この図28に示す回路は、図12に示した
回路に電圧切換回路54Eを付加した構成となってい
る。すなわち、ナンドゲート57の第1の入力端にはロ
ウデコーダ起動信号RDECが供給され、第2乃至第4
の入力端にはブロックアドレス信号RA1,RA2,R
A3がそれぞれ供給される。このナンドゲート57の出
力端にはインバータ58の入力端が接続され、このイン
バータ58の出力信号in1が電圧切換回路54D,5
4Eに供給される。上記電圧切換回路54Eには、動作
電源電圧として電圧Vmが印加されている。そして、上
記電圧切換回路54Eの出力信号out1が、電圧切換
回路54Dに供給されるようになっている。他の回路部
は図12に示した回路と同様であるので、同一部分に同
じ符号を付してその詳細な説明は省略する。
【0106】図29(a)〜(d)はそれぞれ、上記図
28に示した回路における電圧切換回路54Eの具体的
な構成例を示す回路図である。いずれの電圧切換回路5
4Eにも、インバータ58の出力信号in1が入力さ
れ、この信号in1が“high”レベルのときに0
V、信号in1が“low”レベルのときにVmレベル
の信号out1を出力するようになっている。
【0107】(a)図に示す回路は、インバータINV
a、NMOSトランジスタQN13,QN14、及びP
MOSトランジスタQP14,QP15から構成されて
いる。インバータ58の出力信号in1は、インバータ
INVaの入力端及びNMOSトランジスタQN14の
ゲートにそれぞれ供給される。上記インバータINVa
の出力端には、NMOSトランジスタQN13のゲート
が接続されている。NMOSトランジスタQN13,Q
N14のソースは他方の電源ノード、例えば接地点に接
続され、各ドレインと電圧ノードVmとの間にはそれぞ
れ、PMOSトランジスタQP14,QP15のドレイ
ン,ソース間が接続されている。上記PMOSトランジ
スタQP14のゲートは、PMOSトランジスタQP1
5とNMOSトランジスタQN14のドレイン共通接続
点に接続され、上記PMOSトランジスタQP15のゲ
ートは、PMOSトランジスタQP14とNMOSトラ
ンジスタQN13のドレイン共通接続点に接続される。
そして、上記トランジスタQP15,QN14のドレイ
ン共通接続点から得た出力信号out1を、電圧切換回
路54Dの入力端に供給するようになっている。
【0108】また、(b)図に示す回路は、インバータ
INVb、NMOSトランジスタQN15,QN16、
PMOSトランジスタQP16,QP17、及びディプ
リッション型NMOSトランジスタQD5から構成され
ている。インバータ58の出力信号in1は、インバー
タINVbの入力端及びNMOSトランジスタQN16
のゲートにそれぞれ供給される。上記インバータINV
bの出力端には、NMOSトランジスタQN15のゲー
トが接続されている。NMOSトランジスタQN15,
QN16のソースは接地点に共通接続され、各ドレイン
にはPMOSトランジスタQP16,QP17のドレイ
ンがそれぞれ接続されている。上記PMOSトランジス
タQP16のゲートは、PMOSトランジスタQP17
とNMOSトランジスタQN16のドレイン共通接続点
に接続され、上記PMOSトランジスタQP17のゲー
トは、PMOSトランジスタQP16とNMOSトラン
ジスタQN15のドレイン共通接続点に接続される。上
記PMOSトランジスタQP16,QP17のソースと
電圧ノードVmとの間には、ディプリッション型NMO
SトランジスタQD5のドレイン,ソース間が接続さ
れ、そのゲートはトランジスタQP17,QN16のド
レイン共通接続点に接続される。そして、上記トランジ
スタQP17,QN16のドレイン共通接続点から得た
出力信号out1を、電圧切換回路54Dの入力端に供
給するようになっている。
【0109】(c)図に示す回路は、NMOSトランジ
スタQN17、PMOSトランジスタQP18、及びデ
ィプリッション型NMOSトランジスタQD6から構成
されている。上記各トランジスタQN17,QP18,
QD6の電流通路は、接地点と電圧ノードVm間に直列
接続されており、上記インバータ58の出力信号in1
は、上記トランジスタQN17,QP18のゲートに供
給される。また、上記トランジスタQD6のゲートは、
上記トランジスタQN17,QP18のドレイン共通接
続点に接続される。そして、上記トランジスタQN1
7,QP18のドレイン共通接続点から得た出力信号o
ut1を、電圧切換回路54Dの入力端に供給するよう
になっている。
【0110】更に、(d)図に示す回路は、インバータ
INVd、NMOSトランジスタQN18、PMOSト
ランジスタQP19、及びディプリッション型NMOS
トランジスタQD7から構成されている。インバータ5
8の出力信号in1は、インバータINVdの入力端及
びPMOSトランジスタQP19のゲートに供給され
る。上記インバータINVdの出力端には、NMOSト
ランジスタQN18の電流通路の一端が接続され、この
トランジスタQN18のゲートには電源電圧Vccが印
加される。上記トランジスタQN18の電流通路の他端
と電圧ノードVmとの間には、PMOSトランジスタQ
P19及びディプリッション型NMOSトランジスタQ
D7の電流通路が直列接続される。上記トランジスタQ
D7のゲートは、上記トランジスタQN18とQP19
の電流通路の接続点に接続される。そして、上記トラン
ジスタQN18,QP19の電流通路の接続点から得た
出力信号out1を、電圧切換回路54Dの入力端に供
給するようになっている。
【0111】なお、上記電圧切換回路54Dの回路構成
としては、図5に示した回路における電圧切換回路54
A、図9に示した回路における電圧切換回路54B、図
11に示した回路における電圧切換回路54C、あるい
は図20乃至図23に示した方式のいずれの回路も適用
可能である。
【0112】上記図28に示した回路における電圧ノー
ドVmの電圧は、例えば電源電圧(あるいはナンドゲー
ト57やインバータ58の電源電圧)よりも高く、電源
ノードVPPRWの最高電圧レベル(通常は書き込み用
高電圧Vppのレベル)よりも低い電圧を使用可能であ
る。図28の方式を用いた場合、電圧切換回路54Dに
入力される2個の信号の片方(図28中のout1に相
当する信号)の“high”状態時の電圧レベルが電源
電圧から電圧Vmと高くなる。つまり、非選択ブロック
に対応するロウデコーダ回路内では、ナンドゲート57
の出力は“high”となるため、インバータ58から
出力される信号in1は“low”レベルとなるので、
信号out1はVmレベルとなる。この結果、電圧切換
回路54DにVmレベルの信号が入力される。
【0113】上記図28のような回路方式を用いた場合
に特に効果があるのは、電圧切換回路54Dとして図1
1に示した回路における電圧切換回路54C、あるいは
図21及び図23に示したような回路構成を用いる場合
である。
【0114】次に、上記電圧切換回路54Dとして、図
11に示した回路における電圧切換回路54Cを用いる
場合を例にとってこの効果を説明する。図28のような
回路構成を用いる場合には、非選択ブロックに対応する
ロウデコーダではトランジスタQP13のゲートに入力
される電圧が電源電圧からVmレベルと高くなるため、
トランジスタQP13を介したリーク電流を低減できる
という長所がある。通常、ロウデコーダ回路は、チップ
中に数百〜数万個程度設けられるため、1個のロウデコ
ーダ回路内ではリーク電流があまり大きくない場合でも
チップ全体では大きな電流となってしまう。このため、
図28に示したような回路を用いたリーク電流低減方式
は大きな効果が得られる。この効果は、図11に示した
回路における電圧切換回路54Cを図28の電圧切換回
路54Dに適用した場合だけでなく、図21及び図23
の回路方式に適用した場合も同様に得られる。
【0115】しかも、図29(b)〜(d)に示した回
路では、ディプリッション型NMOSトランジスタQD
5〜QD7が使用されている。これらのトランジスタQ
D5〜QD7に印加される電圧レベルの最高値Vmは、
図9、図11、図20乃至図23に示した回路における
ディプリッション型NMOSトランジスタQD1〜QD
4に印加される電圧レベルの最高値であるVPPRW最
高レベル(通常はVpp)よりも低い。このため、トラ
ンジスタQD5〜QD7のゲート酸化膜厚は、トランジ
スタQD1〜QD4のゲート酸化膜厚よりも薄くするこ
とができる。よって、ゲート酸化膜厚が厚い場合よりも
トランジスタQD5〜QD7の面積を小さくできる(印
加最高電圧が低いほど、ゲート酸化膜厚の薄膜化による
単位面積当たりのトランジスタの電流量が増加するた
め、トランジスタのパターン占有面積の縮小が可能)と
いう特長がある。
【0116】同様な理由により、トランジスタQP14
〜QP19,QN13〜QN18のゲート酸化膜厚も、
トランジスタQP11〜QP13、QN13〜QN18
のゲート酸化膜厚よりも薄くできる。従って、この場合
には、トランジスタのパターン占有面積をゲート酸化膜
厚が薄い場合よりも小さくできるという特長がある。
【0117】これまでは、図28及び図29(a)〜
(d)を用いて第5の実施の形態の説明を行ってきた
が、本発明は種々変更可能であり、例えば図30及び図
31(a)〜(d)のような回路構成を用いる場合にも
本発明は有効である。
【0118】図30は、本発明の第6の実施の形態に係
る半導体記憶装置におけるロウデコーダ回路の構成例を
示している。この図30に示す回路は、上記図28に示
した回路におけるインバータ58の出力信号in1とナ
ンドゲート57の出力信号in2をそれぞれ電圧切換回
路54Fに供給し、この電圧切換回路54Fの出力信号
out1,out2を電圧切換回路54Dに供給するも
のである。
【0119】図31(a)〜(d)はそれぞれ、上記図
30に示した回路における電圧切換回路54Fの具体的
な構成例を示す回路図である。これらの電圧切換回路5
4Fには、インバータ58の出力信号in1とナンドゲ
ート57の出力信号in2が入力され、(a)図及び
(b)図に示す回路では、信号in1が“high”レ
ベル(信号in2は“low”レベル)のときに信号o
ut1が0V、信号out2がVmレベルとなり、信号
in1が“low”レベル(信号in2は“high”
レベル)のときに信号out1がVmレベル、信号ou
t2が0Vとなる。また、(c)図及び(d)図に示す
回路では、信号in1が“high”レベル(信号in
2は“low”レベル)のときに信号out1が0V、
信号out2がVccレベルとなり、信号in1が“l
ow”レベル(信号in2は“high”レベル)のと
きに信号out1がVmレベル、信号out2が0Vと
なる。
【0120】(a)図に示す回路は、NMOSトランジ
スタQN13,QN14、及びPMOSトランジスタQ
P14,QP15から構成されている。インバータ58
の出力信号in1はNMOSトランジスタQN14のゲ
ートに供給され、ナンドゲート57の出力信号in2は
NMOSトランジスタQN13のゲートに供給される。
上記NMOSトランジスタQN13,QN14のソース
は接地点に接続され、ドレインと電圧ノードVmとの間
にはそれぞれ、PMOSトランジスタQP14,QP1
5のドレイン,ソース間が接続されている。上記PMO
SトランジスタQP14のゲートは、PMOSトランジ
スタQP15とNMOSトランジスタQN14のドレイ
ン共通接続点に接続され、上記PMOSトランジスタQ
P15のゲートは、PMOSトランジスタQP14とN
MOSトランジスタQN13のドレイン共通接続点に接
続される。そして、上記トランジスタQP15,QN1
4のドレイン共通接続点から得た出力信号out1、及
び上記トランジスタQP14,QN13のドレイン共通
接続点から得た出力信号out2をそれぞれ、電圧切換
回路54Dの入力端に供給するようになっている。
【0121】また、(b)図に示す回路は、NMOSト
ランジスタQN15,QN16、PMOSトランジスタ
QP16,QP17、及びディプリッション型NMOS
トランジスタQD5から構成されている。インバータ5
8の出力信号in1はNMOSトランジスタQN16の
ゲートに供給され、ナンドゲート57の出力信号in2
はNMOSトランジスタQN15のゲートに供給され
る。上記NMOSトランジスタQN15,QN16のソ
ースは接地点に接続され、ドレインにはそれぞれPMO
SトランジスタQP16,QP17のドレインが接続さ
れている。上記PMOSトランジスタQP16のゲート
は、PMOSトランジスタQP17とNMOSトランジ
スタQN16のドレイン共通接続点に接続され、上記P
MOSトランジスタQP17のゲートは、PMOSトラ
ンジスタQP16とNMOSトランジスタQN15のド
レイン共通接続点に接続される。上記PMOSトランジ
スタQP16,QP17のソースと電圧ノードVmとの
間には、ディプリッション型NMOSトランジスタQD
5のドレイン,ソース間が接続され、そのゲートはトラ
ンジスタQP17,QN16のドレイン共通接続点に接
続される。そして、上記トランジスタQP17,QN1
6のドレイン共通接続点から得た出力信号out1、及
び上記トランジスタQP16,QN15のドレイン共通
接続点から得た出力信号out2をそれぞれ、電圧切換
回路54Dの入力端に供給するようになっている。
【0122】(c)図に示す回路は、インバータINV
e、NMOSトランジスタQN17、PMOSトランジ
スタQP18、及びディプリッション型NMOSトラン
ジスタQD6から構成されている。上記各トランジスタ
QN17,QP18,QD6の電流通路は、接地点と電
圧ノードVm間に直列接続されており、上記インバータ
58の出力信号in1は、上記トランジスタQN17,
QP18のゲートに供給される。また、上記トランジス
タQD6のゲートは、上記トランジスタQN17,QP
18のドレイン共通接続点に接続される。更に、上記ナ
ンドゲート57の出力信号in2は、インバータINV
eの入力端に供給される。そして、上記トランジスタQ
N17,QP18のドレイン共通接続点から得た出力信
号out1、及び上記インバータINVeの出力端から
出力される出力信号out2をそれぞれ、電圧切換回路
54Dの入力端に供給するようになっている。
【0123】更に、(d)図に示す回路は、インバータ
INVf、NMOSトランジスタQN18、PMOSト
ランジスタQP19、及びディプリッション型NMOS
トランジスタQD7から構成されている。インバータ5
8の出力信号in1はPMOSトランジスタQP19の
ゲートに供給され、ナンドゲート57の出力信号in2
はNMOSトランジスタQN18の電流通路の一端及び
インバータINVfの入力端にそれぞれ供給される。上
記トランジスタQN18のゲートには電源電圧Vccが
印加されており、このトランジスタQN18の電流通路
の他端と電圧ノードVmとの間には、PMOSトランジ
スタQP19及びディプリッション型NMOSトランジ
スタQD7の電流通路が直列接続される。上記トランジ
スタQD7のゲートは、上記トランジスタQN18とQ
P19の電流通路の接続点に接続される。そして、上記
トランジスタQN18,QP19のドレイン共通接続点
から得た出力信号out1、及び上記インバータINV
fの出力端から出力される信号out2をそれぞれ、電
圧切換回路54Dの入力端に供給するようになってい
る。
【0124】上記図30及び図31(a)〜(d)のよ
うな回路構成を用いた場合にも、図28及び図29
(a)〜(d)により前述した回路構成と同様な特長が
あり、実質的に同じ作用効果が得られる。
【0125】なお、上記図29(a)〜(d)及び図3
1(a)〜(d)に示した回路におけるPMOSトラン
ジスタQP14〜QP19を構成するためのn型ウェル
領域としては、図29(a)と図31(a)に示した回
路の場合は各ブロック間にて共通にn型ウェル領域に電
圧VPPRWが印加されるため、前述した図10(a)
のような構成が適している。一方、図29(b)〜
(d)及び図31(b)〜(d)に示す構成では、n型
ウェル電圧が共通ではないため、図10(b)、図16
乃至図19、図24乃至図27に示したような構成が適
している。
【0126】図32及び図33はそれぞれ、本発明の他
の実施の形態に係かる半導体記憶装置について説明する
ためのもので、前述した第1乃至第5の実施の形態にお
ける電圧切換回路54(54A〜54D)に電圧VPP
RWを与える回路部を抽出して示している。これらの回
路は、信号Activeにより、スタンバイ時とアクテ
ィブ時とで電源ノードVPPRWの状態を切り替えるも
のである。
【0127】すなわち、図32に示す回路部は、高電圧
発生回路60、インバータ61、PMOSトランジスタ
QP20及びディプレッション型NMOSトランジスタ
QD8から構成されている。上記高電圧発生回路60の
出力端には、電圧切換回路54の電源ノードVPPRW
が接続されており、このノードVPPRWと電源電圧V
cc間に前記トランジスタQD8,QP20の電流通路
が直列接続されている。上記PMOSトランジスタQP
20のゲートには、信号Activeがインバータ61
を介して供給され、上記ディプレッション型NMOSト
ランジスタQD8のゲートには、上記信号Active
が供給される。
【0128】上記のような構成において、信号Acti
veは、スタンバイ時には0V、アクティブ時にはVc
cレベルとなる信号であり、例えば/CEピンから入力
されるチップイネーブル信号に基づいて作られる。ま
た、上記高電圧発生回路60は、スタンバイ時には非動
作状態となるように構成されている。
【0129】スタンバイ時には、上記信号Active
の0Vにより、トランジスタQP20がオフ状態となる
ので、電源ノードVPPRWはフローティング状態とな
る。これに対し、アクティブ時に信号ActiveがV
ccレベルとなると、トランジスタQP20がオン状態
となるので、ノードVPPRWは電源電圧Vccに充電
される。その後、高電圧発生回路60により、ノードV
PPRWが高電圧に設定されるとともに、信号Acti
veが0VとなってトランジスタQD8がオフ状態とな
り、電源ノードVPPRWが電源Vccから切り離され
る。
【0130】従って、スタンバイ時には、リーク電流の
発生を抑え、且つアクティブ時には(Vccまでの高速
充電が可能となるため)電源ノードVPPRWの電圧上
昇を速めることができる。
【0131】一方、図33に示す回路部は、高電圧発生
回路60とディプレッション型NMOSトランジスタQ
D9から構成されている。高電圧発生回路60の出力端
には、電圧切換回路54の電源ノードVPPRWが接続
されており、このノードVPPRWと電源Vcc間にト
ランジスタQD9の電流通路が接続されている。そし
て、上記ディプレッション型NMOSトランジスタQD
9のゲートには、信号Activeが供給されるように
なっている。
【0132】このような構成においても、上述した図3
2の回路と同様な動作を行い、同じ作用効果が得られ
る。
【0133】以上、実施の形態を用いて本発明の説明を
行ったが、本発明は前記実施の形態に限定されるもので
はなく、種々変更可能である。
【0134】例えば、上記実施の形態では、選択ワード
線に0V以上の電圧を転送する場合を例にとって本発明
の説明を行ったが、極性が逆の場合、つまり選択ワード
線に0V以下の電圧を転送する場合にも本発明は有効で
あり、この場合には、上記した電圧切換回路内のNMO
SトランジスタをPMOSトランジスタに、また上記し
た電圧切換回路内のPMOSトランジスタをNMOSト
ランジスタに変えるとともにワード線に直接接続される
トランジスタをNMOSトランジスタからPMOSトラ
ンジスタに変えるなどのように極性を逆にするなどの方
法で本発明を適用できる。
【0135】また、上記実施の形態では、ロウデコーダ
回路に本発明を適用した場合を例にとって本発明の説明
を行ったが、他の場合、例えば他の周辺回路において、
上記実施の形態中の電圧切換回路やワード線接続トラン
ジスタの構成・接続関係を用いて、電圧転送を行う場合
など、種々変更可能である。
【0136】また、上記実施の形態では1個のNAND
セル中で直列接続されたメモリセルの数が8個の場合に
ついて説明したが、直列接続するメモリセルの数が8個
ではなく、例えば2,4,16,32,64個などの場
合においても同様に本発明は適用可能である。また、選
択ゲートトランジスタの間にあるメモリセル数が1個の
場合に対しても、同様に本発明を適用できる。また、上
記実施の形態中では、NANDセル型EEPROMを例
にとって本発明の説明を行ったが、本発明は上記実施の
形態に限られるものではなく他のデバイス、例えばNO
Rセル型EEPROM、DINORセル型EEPRO
M、ANDセル型EEPROM、選択トランジスタ付N
ORセル型EEPROMなどにおいても適用可能であ
る。
【0137】図34にNORセル型EEPROMにおけ
るメモリセルアレイの等価回路図を示す。このメモリセ
ルアレイは、ワード線WLj,WLj+1,WLj+
2,…とビット線BL0,BL1,…,BLmとの各交
差位置に、NORセルMj0〜Mj+2mが設けられ、
各NORセルMj0〜Mj+2mの制御ゲートは行毎に
ワード線WLj,WLj+1,WLj+2,…に、ドレ
インは列毎にビット線BL0,BL1,…,BLmにそ
れぞれ接続され、ソースはソース線SLに共通接続され
て構成されている。
【0138】また、図35にDINORセル型EEPR
OMにおけるメモリセルアレイの等価回路図を示す。D
INORセル型のメモリセルアレイでは、各メインビッ
ト線D0,D1,…,Dnに対応してDINORセルが
設けられる。各DINORセルは選択ゲートトランジス
タSQ0,SQ1,…,SQnとメモリセルM00〜M
31nとから構成されており、上記選択ゲートトランジ
スタSQ0,SQ1,…,SQnのドレインは各メイン
ビット線D0,D1,…,Dnに、ゲートは選択ゲート
線STに、ソースはローカルビット線LB0,LB1,
…,LBnにそれぞれ接続される。各メモリセルM00
〜M31nのドレインは列毎に上記ローカルビット線L
B0,LB1,…,LBnに接続され、制御ゲートは行
毎にワード線W0〜W31に接続され、ソースはソース
線SLに共通接続される。
【0139】図36は、ANDセル型EEPROMにお
けるメモリセルアレイの等価回路図を示している。AN
Dセル型のメモリセルアレイにあっては、各メインビッ
ト線D0,D1,…,Dnに対応してANDセルが設け
られる。各ANDセルは第1の選択ゲートトランジスタ
SQ10,SQ11,…,SQ1n、メモリセルM00
〜M31n及び第2の選択ゲートトランジスタSQ2
0,SQ21,…,SQ2nから構成されており、上記
第1の選択ゲートトランジスタSQ10,SQ11,
…,SQ1nのドレインは各メインビット線D0,D
1,…,Dnに、ゲートは第1の選択ゲート線ST1
に、ソースはローカルビット線LB0,LB1,…,L
Bnにそれぞれ接続される。各メモリセルM00〜M3
1nのドレインは列毎にローカルビット線LB0,LB
1,…,LBnに接続され、制御ゲートは行毎にワード
線W0〜W31に接続され、ソースはローカルソース線
LS0,LS1,…,LSnに接続される。上記第2の
選択ゲートトランジスタSQ20,SQ21,…,SQ
2nのドレインは各ローカルソース線LS0,LS1,
…,LSnにそれぞれ接続され、ゲートは第2の選択ゲ
ート線ST2に、ソースはメインソース線MSLに共通
接続される。
【0140】更に、図37に選択トランジスタ付NOR
セル型EEPROMにおけるメモリセルアレイの等価回
路図を示す。このメモリセルアレイは、選択トランジス
タSQとメモリセルトランジスタMとから成るメモリセ
ルMCがマトリクス配列されて構成される。各選択トラ
ンジスタSQのドレインは列毎にビット線BL0,BL
1,…,BLnに接続され、ゲートは行毎に選択ゲート
線STに接続され、ソースは対応するメモリセルトラン
ジスタMのドレインに接続される。上記メモリセルトラ
ンジスタMの制御ゲートは行毎にワード線WLに接続さ
れ、ソースはソース線SLに共通接続される。
【0141】なお、DINORセル型EEPROMの詳
細に関しては“H.Onoda et al.,IED
M Tech.Digest,1992,pp.599
−602”を、上記ANDセル型EEPROMの詳細に
関しては“H.Kume et al.,IEDM T
ech.Digest,1992,pp.991−99
3”を参照されたい。
【0142】また、上記各実施の形態では電気的に書き
替えが可能な不揮発性半導体記憶装置を例にとって本発
明の説明を行ったが、本発明は他のデバイスでも使用可
能であり、例えば他の不揮発性記憶装置やDRAM、S
RAM等のデバイスにても同様に適用可能である。
【0143】以上実施の形態を用いて本発明の説明を行
ったが、本発明は上記実施の形態に限定されるものでは
なく、実施段階ではその要旨を逸脱しない範囲で種々に
変形することが可能である。更に、上記実施の形態には
種々の段階の発明が含まれており、開示される複数の構
成要件の適宜な組み合わせにより種々の発明が抽出され
得る。例えば実施の形態に示される全構成要件からいく
つかの構成要件が削除されても、発明が解決しようとす
る課題の欄で述べた課題の少なくとも1つが解決でき、
発明の効果の欄で述べられている効果の少なくとも1つ
が得られる場合には、この構成要件が削除された構成が
発明として抽出され得る。
【0144】
【発明の効果】以上説明したように本発明によれば、ロ
ウデコーダ回路内にPMOSトランジスタを含む電圧切
換回路を設けることにより、ロウデコーダ回路内にてワ
ード線に接続するトランジスタをワード線1本あたりN
MOSトランジスタを1個のみとする場合にも、ポンプ
回路を設けることなくNMOSトランジスタのゲートを
高い電圧に設定することができる。
【0145】従って、ワード線に電位降下なく高電圧を
転送することができ、且つロウデコーダ回路のパターン
面積を削減できる半導体記憶装置が得られる。
【0146】また、パターン面積の小さいロウデコーダ
回路を実現できるため、安価で信頼性の高いチップを実
現することができる半導体記憶装置が得られる。
【0147】更に、ワード線に電位降下なく高電圧を転
送でき、十分なデータ書き込み動作を実現できる半導体
記憶装置が得られる。
【図面の簡単な説明】
【図1】本発明の実施の形態に係わる半導体記憶装置に
ついて説明するためのもので、NANDセル型EEPR
OMの概略構成を示すブロック図。
【図2】図1に示したメモリセルアレイにおける一つの
NANDセル部分の平面図と等価回路図。
【図3】図2(a)のA−A’及びB−B’断面図。
【図4】同じくNANDセルがマトリクス配列されたメ
モリセルアレイの等価回路図。
【図5】本発明の第1の実施の形態に係る半導体記憶装
置におけるロウデコーダ回路及びメモリセルアレイの構
成例を示す回路図。
【図6】第1の実施の形態に係わるデータ書き込み動作
タイミングを示す図。
【図7】第1の実施の形態に係わるデータ読み出し動作
タイミングを示す図。
【図8】第1の実施の形態に係わるデータ消去動作タイ
ミングを示す図。
【図9】本発明の第2の実施の形態に係る半導体記憶装
置におけるロウデコーダ回路及びメモリセルアレイの構
成例を示す回路図。
【図10】第1、第2の実施の形態に係わる半導体記憶
装置におけるロウデコーダ回路内のn型ウェル形状を示
す図。
【図11】本発明の第3の実施の形態に係る半導体記憶
装置におけるロウデコーダ回路及びメモリセルアレイの
構成例を示す回路図。
【図12】本発明の第4の実施の形態に係る半導体記憶
装置におけるロウデコーダ回路及びメモリセルアレイの
構成例を示す回路図。
【図13】本発明の実施の形態に係わる半導体記憶装置
におけるメモリセルアレイとロウデコーダ回路の第1の
ブロック配置例を示す図。
【図14】本発明の実施の形態に係わる半導体記憶装置
におけるメモリセルアレイとロウデコーダ回路の第2の
ブロック配置例を示す図。
【図15】本発明の実施の形態に係わる半導体記憶装置
におけるメモリセルアレイとロウデコーダ回路の第3の
ブロック配置例を示す図。
【図16】本発明の実施の形態に係わる半導体記憶装置
におけるメモリセルアレイとロウデコーダ回路のブロッ
ク配置、及びn型ウェル形状の第1の例を示す図。
【図17】本発明の実施の形態に係わる半導体記憶装置
におけるメモリセルアレイとロウデコーダ回路のブロッ
ク配置、及びn型ウェル形状の第2の例を示す図。
【図18】本発明の実施の形態に係わる半導体記憶装置
におけるメモリセルアレイとロウデコーダ回路のブロッ
ク配置、及びn型ウェル形状の第3の例を示す図。
【図19】本発明の第1乃至第4の実施の形態に係る半
導体記憶装置、及びその他多数の実施の形態に係わる半
導体記憶装置におけるロウデコーダ回路のブロック配
置、及びn型ウェル形状について説明するための図。
【図20】本発明の第1乃至第4の実施の形態に係る半
導体記憶装置、及びその他多数の実施の形態に係わる半
導体記憶装置におけるロウデコーダ回路内ブロックアド
レスデコード部及び電圧切換回路の第1の構成を示す回
路図。
【図21】本発明の第1乃至第4の実施の形態に係る半
導体記憶装置、及びその他多数の実施の形態に係わる半
導体記憶装置におけるロウデコーダ回路内のブロックア
ドレスデコード部及び電圧切換回路の第2の構成を示す
回路図。
【図22】本発明の第1乃至第4の実施の形態に係る半
導体記憶装置、及びその他多数の実施の形態に係わる半
導体記憶装置におけるロウデコーダ回路内のブロックア
ドレスデコード部及び電圧切換回路の第3の構成を示す
回路図。
【図23】本発明の第1乃至第4の実施の形態に係る半
導体記憶装置、及びその他多数の実施の形態に係わる半
導体記憶装置におけるロウデコーダ回路内のブロックア
ドレスデコード部及び電圧切換回路の第4の構成を示す
回路図。
【図24】別の多数の実施の形態に係わる半導体記憶装
置におけるロウデコーダ回路のブロック配置、及びn型
ウェル形状について説明するための図。
【図25】別の多数の実施の形態に係わる半導体記憶装
置におけるロウデコーダ回路のブロック配置、及びn型
ウェル形状について説明するための図。
【図26】別の多数の実施の形態に係わる半導体記憶装
置におけるロウデコーダ回路のブロック配置、及びn型
ウェル形状について説明するための図。
【図27】さらに別の多数の実施の形態に係わる半導体
記憶装置におけるロウデコーダ回路のブロック配置、及
びn型ウェル形状について説明するための図。
【図28】本発明の第5の実施の形態に係わる半導体記
憶装置におけるロウデコーダ回路の別の構成例を示す回
路図。
【図29】図28に示した回路における電圧切換回路の
具体的な構成例を示す回路図。
【図30】本発明の第6の実施の形態に係わる半導体記
憶装置におけるロウデコーダ回路の別の構成例を示す回
路図。
【図31】図30に示した回路における電圧切換回路の
具体的な構成例を示す回路図。
【図32】本発明の他の実施の形態に係かる半導体記憶
装置について説明するためのもので、前述した各実施の
形態における電圧切換回路に高電圧を与える回路部を抽
出して示す回路図。
【図33】本発明の更に他の実施の形態に係かる半導体
記憶装置について説明するためのもので、前述した各実
施の形態における電圧切換回路に高電圧を与える回路部
を抽出して示す回路図。
【図34】NORセル型EEPROMにおけるメモリセ
ルアレイを示す等価回路図。
【図35】DINORセル型EEPROMにおけるメモ
リセルアレイを示す等価回路図。
【図36】ANDセル型EEPROMにおけるメモリセ
ルアレイを示す等価回路図。
【図37】選択トランジスタ付NORセル型EEPRO
Mにおけるメモリセルアレイを示す等価回路図。
【図38】従来の半導体記憶装置におけるロウデコーダ
回路、及びメモリセルアレイの構成例を示す回路図。
【図39】従来の半導体記憶装置における他のロウデコ
ーダ回路、及びメモリセルアレイの構成例を示す回路
図。
【符号の説明】
101…メモリセルアレイ、 102…ビット線制御回路、 103…カラムデコーダ、 104…アドレスバッファ、 105…ロウデコーダ、 106…データ入出力バッファ、 107…基板バイアス回路、 109…書き込み用高電圧発生回路、 110…書き込み用中間電圧発生回路、 111…読み出し用中間電圧発生回路、 112…消去用高電圧発生回路、 54A,54B,54C,54D,54E,54F…電
圧切換回路、 M1〜M8…メモリセル、 2…メモリセルブロック、 5a,5b,5c…ロウデコーダ回路、 QN1〜QN8…NMOSトランジスタ(第1トランジ
スタ)、 QP11,QP12,QP13…PMOSトランジスタ
(第2トランジスタ)、 QD1,QD2…ディプリッション型NMOSトランジ
スタ(第3トランジスタ)、 CG(1)〜CG(8)…制御ゲート線(ワード線)、 SG(1),SG(2)…選択ゲート線、 VPPRW…電源ノード、 Vm…電圧ノード。
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5B015 HH01 HH03 JJ32 KB44 KB74 PP02 5B025 AA02 AC01 AC03 AD02 AD03 AD09 AE08

Claims (25)

    【特許請求の範囲】
  1. 【請求項1】 メモリセルがマトリクス配列されたメモ
    リセルアレイと、 前記メモリセルアレイのワード線を選択するとともに、
    ワード線に電圧を転送するロウデコーダ回路とを具備
    し、 前記ロウデコーダ回路は、電流通路の一端が各々のワー
    ド線にそれぞれ直接的に接続された第1導電型の複数の
    第1トランジスタと、選択したワード線に電圧を転送す
    る動作時に、選択したワード線に接続された前記第1ト
    ランジスタのゲートに電圧を転送する、第1導電型とは
    逆極性の第2導電型の第2トランジスタとを備え、 前記選択したワード線への電圧の転送を、第1導電型の
    第1トランジスタのみで行うことを特徴とする半導体記
    憶装置。
  2. 【請求項2】 前記選択したワード線に電圧を転送する
    動作時に、前記第1トランジスタのゲートに、前記第2
    トランジスタを介して、選択したワード線よりも高い電
    圧を転送することを特徴とする請求項1に記載の半導体
    記憶装置。
  3. 【請求項3】 前記ロウデコーダ回路内に設けられ、前
    記第1トランジスタのゲートに電圧を印加する電圧切換
    回路を更に具備し、 前記第2トランジスタはこの電圧切換回路内に設けら
    れ、前記選択したワード線に電圧を転送する動作時に、
    選択したワード線の電圧よりも高い電圧を前記電圧切換
    回路に入力し、前記第2トランジスタを介して、選択し
    たワード線に接続された前記第1トランジスタのゲート
    に転送することを特徴とする請求項1に記載の半導体記
    憶装置。
  4. 【請求項4】 前記電圧切換回路は、前記第2トランジ
    スタと前記選択したワード線の電圧よりも高い電圧ノー
    ド間に接続された第1導電型の第3トランジスタを更に
    具備し、前記第3トランジスタのゲートを、前記第1ト
    ランジスタのゲートと同電位に設定することを特徴とす
    る請求項3に記載の半導体記憶装置。
  5. 【請求項5】 前記メモリセルアレイは複数のブロック
    により構成され、各ブロックは1本もしくは複数のワー
    ド線に接続されたメモリセルから構成されるとともに、
    前記ロウデコーダ回路はブロック毎に設けられることを
    特徴とする請求項1乃至4いずれか1つの項に記載の半
    導体記憶装置。
  6. 【請求項6】 前記第2トランジスタが形成されるウェ
    ル領域は第1導電型であり、前記ウェル領域は前記ブロ
    ック毎に分離して形成されることを特徴とする請求項5
    に記載の半導体記憶装置。
  7. 【請求項7】 前記第2トランジスタが形成されるウェ
    ル領域は第1導電型であり、前記ロウデコーダ回路のパ
    ターン領域が隣接した2つのブロックに対し1個の割合
    で前記ウェル領域が形成され、前記2つのブロックに対
    応するロウデコーダ回路内素子のみが前記ウェル領域に
    形成されることを特徴とする請求項5に記載の半導体記
    憶装置。
  8. 【請求項8】 前記各ブロックに対応する前記ロウデコ
    ーダ回路を構成する素子は、前記各ブロックにおけるワ
    ード線の一端側にまとめて配置されることを特徴とする
    請求項5乃至7いずれか1つの項に記載の半導体記憶装
    置。
  9. 【請求項9】 前記ワード線に直接接続されるトランジ
    スタは、第1導電型のトランジスタのみであることを特
    徴とする請求項1乃至8いずれか1つの項に記載の半導
    体記憶装置。
  10. 【請求項10】 前記ワード線に直接接続されるトラン
    ジスタは、第1導電型の1個のトランジスタのみである
    ことを特徴とする請求項1乃至9いずれか1つの項に記
    載の半導体記憶装置。
  11. 【請求項11】 前記選択したワード線に電圧を転送す
    る動作時の前記第1トランジスタのゲート電圧は、選択
    されたワード線の電圧と前記第1トランジスタの閾値電
    圧との和以上の電圧であることを特徴とする請求項1乃
    至10いずれか1つの項に記載の半導体記憶装置。
  12. 【請求項12】 前記選択したワード線に電圧を転送す
    る動作は、データ書き込み動作であることを特徴とする
    請求項1乃至11いずれか1つの項に記載の半導体記憶
    装置。
  13. 【請求項13】 前記メモリセルは、選択ゲートトラン
    ジスタを有する不揮発性半導体記憶装置のメモリセルで
    あることを特徴とする請求項1乃至12いずれか1つの
    項に記載の半導体記憶装置。
  14. 【請求項14】 前記メモリセルは、NAND型EEP
    ROMのメモリセルであることを特徴とする請求項1乃
    至13いずれか1つの項に記載の半導体記憶装置。
  15. 【請求項15】 メモリセルがマトリクス配列されたメ
    モリセルアレイと、 前記メモリセルアレイのワード線を選択するとともに、
    ワード線に電圧を転送するロウデコーダ回路とを具備
    し、 前記ロウデコーダ回路は、電流通路の一端が各々のワー
    ド線にそれぞれ直接的に接続された第1導電型の複数の
    第1トランジスタと、選択したワード線に電圧を転送す
    る動作時に、選択したワード線に接続された前記第1ト
    ランジスタのゲートに電圧を転送する、第1導電型とは
    逆極性の第2導電型の第2トランジスタとを備え、 前記選択したワード線への電圧の転送を、第1導電型の
    第1トランジスタのみで行うとともに、非選択ブロック
    中の前記第2トランジスタのゲートに印加される電圧が
    電源電圧よりも高い電圧となる動作を備えたことを特徴
    とする半導体記憶装置。
  16. 【請求項16】 ブロックアドレス信号を受けてブロッ
    クの選択・非選択の判定結果に対応する判定信号を出力
    するロジック回路と、前記第2トランジスタを含み、上
    記ロジック回路から出力される判定信号を受けて、前記
    第1トランジスタのゲート電圧をそれぞれ設定する第1
    の電圧切換回路と、上記ロジック回路から出力される判
    定信号を受け、上記第1の電圧切換回路に上記判定信号
    のレベルを変換して供給する第2の電圧切換回路とを更
    に具備し、前記非選択ブロック中の前記第2トランジス
    タのゲートに印加される電圧は、上記第2の電圧切換回
    路から出力される判定信号の電圧レベルであることを特
    徴とする請求項15に記載の半導体記憶装置。
  17. 【請求項17】 ブロックアドレス信号を受けてブロッ
    クの選択・非選択の判定結果に対応する判定信号を出力
    するロジック回路と、前記第2トランジスタを含み、前
    記第1トランジスタのゲート電圧をそれぞれ設定する第
    1の電圧切換回路と、上記ロジック回路から出力される
    判定信号を受け、上記第1の電圧切換回路に上記判定信
    号のレベルを変換して供給する第2の電圧切換回路とを
    更に具備し、前記非選択ブロック中の前記第2トランジ
    スタのゲートに印加される電圧は上記第2の電圧切換回
    路から出力される判定信号の電圧レベルであることを特
    徴とする請求項15に記載の半導体記憶装置。
  18. 【請求項18】 前記非選択ブロック中の前記第2トラ
    ンジスタのゲートへの印加電圧が前記電源電圧よりも高
    い電圧となる動作時には、前記印加電圧は前記ロジック
    回路内の最高電圧よりも高い電圧となることを特徴とす
    る請求項16または17に記載の半導体記憶装置。
  19. 【請求項19】 前記電源電圧よりも高い電圧となる動
    作は、データ書き込み動作であることを特徴とする請求
    項15に記載の半導体記憶装置。
  20. 【請求項20】 前記非選択ブロック中の前記第2トラ
    ンジスタのゲートへの印加電圧が前記電源電圧よりも高
    い電圧となる動作にある時に、前記印加電圧のレベルが
    選択ブロック中の前記第1トランジスタの電圧レベルよ
    りも低いことを特徴とする請求項15乃至19いずれか
    1つの項に記載の半導体記憶装置。
  21. 【請求項21】 メモリセルがマトリクス配列されたメ
    モリセルアレイと、 前記メモリセルアレイのワード線を選択するとともに、
    ワード線に電圧を転送するロウデコーダ回路とを具備
    し、 前記ロウデコーダ回路は、電流通路の一端が各々のワー
    ド線にそれぞれ直接的に接続された第1導電型の複数の
    第1トランジスタと、選択したワード線に電圧を転送す
    る動作時に、選択したワード線に接続された前記第1ト
    ランジスタのゲートに電圧を転送する、第1導電型とは
    逆極性の第2導電型の第2トランジスタを含み、前記第
    1トランジスタのゲートに電圧を印加する第1の電圧切
    換回路と、ロウアドレス信号を受けてブロックの選択・
    非選択の判定結果を出力するロジック回路と、前記ロジ
    ック回路の出力信号を受けて前記第1の電圧切換回路に
    信号を出力する第2の電圧切換回路とを備え、 前記選択したワード線への電圧の転送を、第1導電型の
    第1トランジスタのみで行うとともに、前記第2の電圧
    切換回路中の最高電圧レベルが前記第1の電圧切換回路
    中の最高電圧レベルよりも低いことを特徴とする半導体
    記憶装置。
  22. 【請求項22】 前記第1の電圧切換回路中に設けられ
    た第1のディプリッション型トランジスタと、前記第2
    の電圧切換回路中に設けられた第2のディプリッション
    型トランジスタとを更に具備し、前記第1のディプリッ
    ション型トランジスタのゲート酸化膜は、前記第2のデ
    ィプリッション型トランジスタのゲート酸化膜よりも厚
    いことを特徴とする請求項21に記載の半導体記憶装
    置。
  23. 【請求項23】 前記第2の電圧切換回路は第2導電型
    の第3トランジスタを具備し、前記第2トランジスタの
    ゲート酸化膜は、前記第3トランジスタのゲート酸化膜
    よりも厚いことを特徴とする請求項21に記載の半導体
    記憶装置。
  24. 【請求項24】 前記第1のディプリッション型トラン
    ジスタに前記第1の電圧切換回路の最高電圧が印加され
    る第1の動作、及び前記第2のディプリッション型トラ
    ンジスタに前記第2の電圧切換回路の最高電圧が印加さ
    れる第2の動作を備えたことを特徴とする請求項21に
    記載の半導体記憶装置。
  25. 【請求項25】 前記第1の動作と前記第2の動作がと
    もにデータ書き込み動作であることを特徴とする請求項
    24に記載の半導体記憶装置。
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