JP2002063795A

JP2002063795A - 半導体記憶装置

Info

Publication number: JP2002063795A
Application number: JP2000330972A
Authority: JP
Inventors: Hiroshi Nakamura; 寛中村; Kenichi Imamiya; 賢一今宮
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-06-09
Filing date: 2000-10-30
Publication date: 2002-02-28
Anticipated expiration: 2020-10-30
Also published as: US7085162B2; US7974148B2; US20040062079A1; US7800973B2; US20060158936A1; US20130294160A1; US6621735B2; US8493814B2; US20050190632A1; JP4157269B2; KR100403102B1; US8724424B2; US20110216594A1; US20140204670A1; US20080019179A1; US6912157B2; US8130589B2; CN1238901C; US20010054737A1; US20120147673A1

Abstract

(57)【要約】【課題】ワード線に高電圧を電位降下なく転送すること
ができ、且つロウデコーダ回路のパターン面積を削減で
きる半導体記憶装置を提供することを目的としている。【解決手段】ロウデコーダ回路１０５内にＰＭＯＳトラ
ンジスタＱＰ１１，ＱＰ１２を含む電圧切換回路５４Ａ
を設けることにより、ロウデコーダ回路内にてワード線
に接続するトランジスタをワード線ＣＧ（１）〜ＣＧ
（８）１本あたりＮＭＯＳトランジスタＱＮ１〜ＱＮ１
０を１個のみとし、ワード線を駆動することを特徴とし
ている。ポンプ回路を設けることなくＮＭＯＳトランジ
スタＱＮ１〜ＱＮ１０のゲートを高い電圧に設定するこ
とができ、ワード線に高電圧を電位降下なく転送するこ
とができる。この結果、パターン面積の小さいロウデコ
ーダ回路を実現できるため、安価で信頼性の高いチップ
を実現することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
係わり、特にＮＡＮＤセル、ＮＯＲセル、ＤＩＮＯＲセ
ル、ＡＮＤセル型ＥＥＰＲＯＭ等の不揮発性半導体記憶
装置に関する。

【０００２】

【従来の技術】従来、半導体記憶装置の一つとして、電
気的書き替えを可能としたＥＥＰＲＯＭが知られてい
る。なかでも、メモリセルを複数個直列接続してＮＡＮ
Ｄセルブロックを構成するＮＡＮＤセル型ＥＥＰＲＯＭ
は、高集積化ができるものとして注目されている。

【０００３】ＮＡＮＤセル型ＥＥＰＲＯＭの一つのメモ
リセルは、半導体基板上に絶縁膜を介して浮遊ゲート
（電荷蓄積層）と制御ゲートが積層されたＦＥＴ−ＭＯ
Ｓ構造を有する。そして、複数個のメモリセルが隣接す
るもの同士でソース・ドレインを共用する形で直列接続
されてＮＡＮＤセルを構成し、これを一単位としてビッ
ト線に接続するものである。このようなＮＡＮＤセルが
マトリックス配列されてメモリセルアレイが構成され
る。メモリセルアレイは、ｐ型半導体基板、又はｐ型ウ
ェル領域内に集積形成される。

【０００４】メモリセルアレイの列方向に並ぶＮＡＮＤ
セルの一端側のドレインは、それぞれ選択ゲートトラン
ジスタを介してビット線に共通接続され、他端側ソース
はやはり選択ゲートトランジスタを介して共通ソース線
に接続されている。メモリトランジスタの制御ゲート及
び選択ゲートトランジスタのゲート電極は、メモリセル
アレイの行方向にそれぞれ制御ゲート線（ワード線）、
選択ゲート線として共通接続される。

【０００５】このＮＡＮＤセル型ＥＥＰＲＯＭの動作
は、次の通りである。データ書き込みの動作は、主にビ
ット線コンタクトから最も離れた位置のメモリセルから
順に行う。まず、データ書き込み動作が開始されると、
書き込みデータに応じてビット線には０Ｖ（“１”デー
タ書き込みビット線）又は電源電圧Ｖｃｃ（“０”デー
タ書き込みビット線）が与えられ、選択されたビット線
コンタクト側の選択ゲート線にはＶｃｃが与えられる。
この場合、“１”データ書き込みビット線に接続された
選択ＮＡＮＤセルでは、選択ゲートトランジスタを介し
てＮＡＮＤセル内のチャネル部が０Ｖに固定される。一
方、“０”データ書き込みビット線に接続された選択Ｎ
ＡＮＤセルでは、ＮＡＮＤセル内のチャネル部は、選択
ゲートトランジスタを介して［Ｖｃｃ−Ｖｔｓｇ］（但
し、Ｖｔｓｇは選択ゲートトランジスタの閾値電圧）ま
で充電された後、フローティング状態となる。続いて、
選択ＮＡＮＤセル内の選択メモリセルにおける制御ゲー
ト線が０Ｖ→Ｖｐｐ（＝２０Ｖ程度：書き込み用高電
圧）、選択ＮＡＮＤセル内の他の制御ゲート線が０Ｖ→
Ｖｍｇ（＝１０Ｖ程度：中間電圧）となる。

【０００６】“１”データ書き込みビット線に接続され
た選択ＮＡＮＤセルでは、ＮＡＮＤセル内のチャネル部
が０Ｖに固定されているため、選択ＮＡＮＤセル内の選
択メモリセルの制御ゲート線（＝Ｖｐｐ電位）とチャネ
ル部（＝０Ｖ）に大きな電位差（＝２０Ｖ程度）が発生
し、チャネル部から浮遊ゲートに電子の注入が生じる。
これにより、その選択されたメモリセルの閾値電圧は正
方向にシフトし、“１”データの書き込みが完了する。

【０００７】これに対し、“０”データ書き込みビット
線に接続された選択ＮＡＮＤセルでは、ＮＡＮＤセル内
のチャネル部がフローティング状態にあるため、選択Ｎ
ＡＮＤセル内の制御ゲート線とチャネル部との間の容量
カップリングの影響により、制御ゲート線の電圧上昇
（０Ｖ→Ｖｐｐ，Ｖｍｇ）に伴い、チャネル部の電位が
フローティング状態を維持したまま［Ｖｃｃ−Ｖｔｓ
ｇ］電位→Ｖｍｃｈ（＝８Ｖ程度）と上昇する。この時
には、選択ＮＡＮＤセル内の選択メモリセルの制御ゲー
ト線（＝Ｖｐｐ電位）とチャネル部（＝Ｖｍｃｈ）との
間の電位差が１２Ｖ程度と比較的小さいため、電子注入
が起こらない。従って、選択メモリセルの閾値電圧は変
化せず、負の状態に維持される。

【０００８】データ消去は、選択されたＮＡＮＤセルブ
ロック内の全てのメモリセルに対して同時に行われる。
即ち、選択されたＮＡＮＤセルブロック内の全ての制御
ゲート線を０Ｖとし、ビット線、ソース線、ｐ型ウェル
領域（もしくはｐ型半導体基板）、非選択ＮＡＮＤセル
ブロック中の制御ゲート線及び全ての選択ゲート線に２
０Ｖ程度の高電圧を印加する。これにより、選択ＮＡＮ
Ｄセルブロック中の全てのメモリセルで浮遊ゲート中の
電子がｐ型ウェル領域（もしくはｐ型半導体基板）に放
出され、閾値電圧は負方向にシフトする。

【０００９】一方、データ読み出し動作は、選択された
メモリセルの制御ゲート線を０Ｖとし、それ以外のメモ
リセルの制御ゲート線及び選択ゲート線を読み出し用の
中間電圧Ｖｒｅａｄ（〜４Ｖ）に設定して、選択メモリ
セルで電流が流れるか否かを検出することにより行われ
る。

【００１０】以上の動作説明から明らかなように、ＮＡ
ＮＤセル型ＥＥＰＲＯＭでは、データ書き込み動作時に
は、選択ブロック内の選択された制御ゲート線にＶｐｐ
（〜２０Ｖ）、選択ブロック内の非選択の制御ゲート線
にＶｍｇ（〜１０Ｖ）という電源電圧より高い電圧を転
送する必要がある。

【００１１】上記電圧Ｖｐｐ，Ｖｍｇを転送するため、
ロウデコーダ回路内にて、制御ゲート線に極性が異なる
２種類の素子であるＮＭＯＳトランジスタ（ｎチャネル
型ＭＯＳトランジスタ）とＰＭＯＳトランジスタ（ｐチ
ャネル型ＭＯＳトランジスタ）の電流通路が並列接続さ
れ、選択ブロックではＮＭＯＳトランジスタとＰＭＯＳ
トランジスタの両方がオン状態、非選択ブロックでは両
方がオフ状態となるように制御されていた。

【００１２】図３８は、このような従来の半導体記憶装
置におけるロウデコーダ回路の構成例を示す回路図であ
る。

【００１３】図３８に示す回路では、各制御ゲート線１
本に対し、［ＮＭＯＳトランジスタ１個（Ｑｎ１〜Ｑｎ
８）＋ＰＭＯＳトランジスタ１個（Ｑｐ１〜Ｑｐ８）］
が接続されている。これらのトランジスタＱｎ１〜Ｑｎ
８，Ｑｐ１〜Ｑｐ８にはそれぞれ、ノードＮ１，Ｎ２か
ら相補的な制御信号が供給される。

【００１４】データ書き込み時には、電源ノードＶＰＰ
ＲＷ＝［選択された制御ゲート線電圧］＝２０Ｖのよう
に、電源ノードＶＰＰＲＷと選択された制御ゲート線電
圧が同じレベルとなる。この場合には、各制御ゲート線
１本に対し、［ＮＭＯＳトランジスタ１個＋ＰＭＯＳト
ランジスタ１個］が接続されているため、電源ノードＶ
ＰＰＲＷが２０Ｖの場合でも制御ゲート線に２０Ｖを転
送可能である。よって、電源ノードＶＰＰＲＷを（２０
Ｖ＋Ｖｔｎ）まで高くする必要はなく、選択ブロックで
は、０Ｖ，Ｖｐｐの両方の電圧の転送が可能となる。

【００１５】なお、図３８において、Ｍ１〜Ｍ８はメモ
リセル、ＱＮ０，ＱＮ９，ＱＮ１０は電圧を転送するト
ランジスタ、ＣＧ（１）〜ＣＧ（８）は制御ゲート線、
Ｓ１，Ｓ２は選択ゲートトランジスタ、ＳＧ（１），Ｓ
Ｇ（２）は選択ゲート線、ＢＬ１〜ＢＬｍはビット線、
ＣＧＤ１〜ＣＧＤ８，ＳＧＤ，ＳＧＳ，ＳＧＤＳは信号
入力ノードである。また、ＲＤＥＣはロウデコーダ起動
信号であり、通常データ書き込み・読み出し・消去動作
中はＶｃｃ、非動作中は０Ｖにある。ＲＡ１，ＲＡ２，
ＲＡ３はそれぞれブロックアドレス信号であり、選択ブ
ロック中では全てＶｃｃ，非選択ブロック中では少なく
とも１つは０Ｖとなる。

【００１６】ここで、破線で示す領域ＨＶ内に設けられ
ている全てのＰＭＯＳトランジスタは、書き込み用高電
圧Ｖｐｐが印加されるｎ型ウェル領域内に形成されてお
り、上記ノードＮ１，Ｎ２のいずれか一方は書き込み動
作時には、必ずＶｐｐと同電位である。また、ノードＳ
ＧＤＳの電位は、書き込み動作時に０Ｖとなる。

【００１７】しかし、上記のような構成では、各制御ゲ
ート線ＣＧ（１）〜ＣＧ（８）に対してそれぞれ２個の
トランジスタＱｐ１〜Ｑｐ８，Ｑｎ１〜Ｑｎ８が必要に
なるため、ロウデコーダ回路内の素子数が増加し、ロウ
デコーダ回路のパターン占有面積の増加によりチップコ
ストが増加する、という問題があった。

【００１８】一方、ロウデコーダ回路内の素子数の増加
を防ぐために、図３９に示すように制御ゲート線１本に
接続されるトランジスタの数を１個（例えばＮＭＯＳト
ランジスタＱＮ１〜ＱＮ８のみ）とする回路が用いられ
ることがある。図３９において、２はメモリセルブロッ
ク、５ａ，５ｂはロウデコーダ回路の一部（制御ゲート
線ＣＧ（１）〜ＣＧ（８）、及び選択ゲートトランジス
タＳ１，Ｓ２に電圧を転送するトランジスタ部）を示し
ている。

【００１９】この回路構成の場合、制御ゲート線ＣＧ
（１）〜ＣＧ（８）に書き込み用高電圧Ｖｐｐを転送す
るためには、これらの制御ゲート線ＣＧ（１）〜ＣＧ
（８）に接続されたＮＭＯＳトランジスタＱＮ１〜ＱＮ
８のゲートに与える電圧としては［Ｖｐｐ＋Ｖｔｎ］が
必要となる（但し、Ｖｔｎは制御ゲート線ＣＧ（１）〜
ＣＧ（８）に接続されたＮＭＯＳトランジスタＱＮ１〜
ＱＮ８の閾値電圧）。このため、ロウデコーダ回路内に
ポンプ回路ＰＵＭＰを設けている。

【００２０】このポンプ回路ＰＵＭＰは、キャパシタＣ
１，Ｃ２、ＮＭＯＳトランジスタＱＮ２１〜ＱＮ２３、
インバータ６、ナンドゲート７、及びディプリッション
型ＮＭＯＳトランジスタＱＮ２４，ＱＮ２５等から構成
されている。

【００２１】図３９に示す回路において、信号ＯＳＣＲ
Ｄはデータ書き込み・読み出し動作中には発振信号とな
り、ポンプ回路ＰＵＭＰ内にて昇圧された電圧がノード
Ｎ１に出力され、トランジスタＱＮ１〜ＱＮ８の電流通
路を介して制御ゲート線ＣＧ（１）〜ＣＧ（８）に電圧
が転送される。なお、信号ＴＲＡＮは、通常は０Ｖに固
定されている。

【００２２】しかし、上記ポンプ回路ＰＵＭＰは、複数
の素子やキャパシタＣ１，Ｃ２を含むため回路面積が大
きくなる。特に、２個のキャパシタＣ１，Ｃ２は通常他
の素子よりも大きなパターン面積が必要となるため、電
圧転送用のトランジスタの数を削減できるものの、ロウ
デコーダ回路のパターン面積を充分に小さくすることは
できない、という問題があった。

【００２３】

【発明が解決しようとする課題】このように、従来のＮ
ＡＮＤセル型等のＥＥＰＲＯＭにおいては、ワード線に
高電圧を送る機能が必要となるために、ロウデコーダ回
路内にてワード線に接続するトランジスタがワード線１
本あたり複数個必要となる。このため、ロウデコーダ回
路のパターン面積が増加するという問題があった。

【００２４】また、この問題を解決するため、ロウデコ
ーダ回路内にてワード線に接続するトランジスタをワー
ド線１本あたり１個とすると、ロウデコーダ回路内にポ
ンプ回路が必要となり、このポンプ回路のパターン面積
が大きくなって、やはりロウデコーダ回路のパターン面
積が増加するという問題があった。

【００２５】更に、ロウデコーダ回路内にてワード線に
接続するトランジスタをワード線１本あたり１個とし、
かつロウデコーダ回路内にポンプ回路を設けない場合に
は、ワード線に書き込み用高電圧を電位降下なく転送で
きなくなり、十分なデータ書き込み動作を実現できなく
なる危険性が高くなるという問題があった。

【００２６】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、ワード線に電位
降下なく高電圧を転送することができ、且つロウデコー
ダ回路のパターン面積を削減できる半導体記憶装置を提
供することにある。

【００２７】また、この発明の他の目的は、安価で信頼
性の高いチップを実現することができる半導体記憶装置
を提供することである。

【００２８】この発明の更に他の目的は、ワード線に電
位降下なく高電圧を転送でき、十分なデータ書き込み動
作を実現できる半導体記憶装置を提供することである。

【００２９】

【課題を解決するための手段】この発明の半導体記憶装
置は、メモリセルがマトリクス配列されたメモリセルア
レイと、前記メモリセルアレイのワード線を選択すると
ともに、ワード線に電圧を転送するロウデコーダ回路と
を具備し、前記ロウデコーダ回路は、電流通路の一端が
各々のワード線にそれぞれ直接的に接続された第１導電
型の複数の第１トランジスタと、選択したワード線に電
圧を転送する動作時に、選択したワード線に接続された
前記第１トランジスタのゲートに電圧を転送する、第１
導電型とは逆極性の第２導電型の第２トランジスタとを
備え、前記選択したワード線への電圧の転送を、第１導
電型の第１トランジスタのみで行うことを特徴としてい
る。

【００３０】また、上記半導体記憶装置において、下記
（ａ）〜（ｍ）のような特徴を備えている。

【００３１】（ａ）前記選択したワード線に電圧を転送
する動作時に、前記第１トランジスタのゲートに、前記
第２トランジスタを介して、選択したワード線よりも高
い電圧を転送する。

【００３２】（ｂ）前記ロウデコーダ回路内に設けら
れ、前記第１トランジスタのゲートに電圧を印加する電
圧切換回路を更に具備し、前記第２トランジスタはこの
電圧切換回路内に設けられ、前記選択したワード線に電
圧を転送する動作時に、選択したワード線の電圧よりも
高い電圧を前記電圧切換回路に入力し、前記第２トラン
ジスタを介して、選択したワード線に接続された前記第
１トランジスタのゲートに転送する。

【００３３】（ｃ）前記電圧切換回路は、前記第２トラ
ンジスタと前記選択したワード線の電圧よりも高い電圧
ノード間に接続された第１導電型の第３トランジスタを
更に具備し、前記第３トランジスタのゲートを、前記第
１トランジスタのゲートと同電位に設定する。

【００３４】（ｄ）前記メモリセルアレイは複数のブロ
ックにより構成され、各ブロックは１本もしくは複数の
ワード線に接続されたメモリセルから構成されるととも
に、前記ロウデコーダ回路はブロック毎に設けられる。

【００３５】（ｅ）前記第２トランジスタが形成される
ウェル領域は第１導電型であり、前記ウェル領域は前記
ブロック毎に分離して形成される。

【００３６】（ｆ）前記第２トランジスタが形成される
ウェル領域は第１導電型であり、前記ロウデコーダ回路
のパターン領域が隣接した２つのブロックに対し１個の
割合で前記ウェル領域が形成され、前記２つのブロック
に対応するロウデコーダ回路内素子のみが前記ウェル領
域に形成される。

【００３７】（ｇ）前記各ブロックに対応する前記ロウ
デコーダ回路を構成する素子は、前記各ブロックにおけ
るワード線の一端側にまとめて配置される。

【００３８】（ｈ）前記ワード線に直接接続されるトラ
ンジスタは、第１導電型のトランジスタのみである。

【００３９】（ｉ）前記ワード線に直接接続されるトラ
ンジスタは、第１導電型の１個のトランジスタのみであ
る。

【００４０】（ｊ）前記選択したワード線に電圧を転送
する動作時の前記第１トランジスタのゲート電圧は、選
択されたワード線の電圧と前記第１トランジスタの閾値
電圧との和以上の電圧である。

【００４１】（ｋ）前記選択したワード線に電圧を転送
する動作は、データ書き込み動作である。

【００４２】（ｌ）前記メモリセルは、選択ゲートトラ
ンジスタを有する不揮発性半導体記憶装置のメモリセル
である。

【００４３】（ｍ）前記メモリセルは、ＮＡＮＤ型ＥＥ
ＰＲＯＭのメモリセルである。

【００４４】また、この発明の半導体記憶装置は、メモ
リセルがマトリクス配列されたメモリセルアレイと、前
記メモリセルアレイのワード線を選択するとともに、ワ
ード線に電圧を転送するロウデコーダ回路とを具備し、
前記ロウデコーダ回路は、電流通路の一端が各々のワー
ド線にそれぞれ直接的に接続された第１導電型の複数の
第１トランジスタと、選択したワード線に電圧を転送す
る動作時に、選択したワード線に接続された前記第１ト
ランジスタのゲートに電圧を転送する、第１導電型とは
逆極性の第２導電型の第２トランジスタとを備え、前記
選択したワード線への電圧の転送を、第１導電型の第１
トランジスタのみで行うとともに、非選択ブロック中の
前記第２トランジスタのゲートに印加される電圧が電源
電圧よりも高い電圧となる動作を備えたことを特徴とし
ている。

【００４５】そして、上記半導体記憶装置において、下
記（ｎ）〜（ｒ）のような特徴を備えている。

【００４６】（ｎ）ブロックアドレス信号を受けてブロ
ックの選択・非選択の判定結果に対応する判定信号を出
力するロジック回路と、前記第２トランジスタを含み、
上記ロジック回路から出力される判定信号を受けて、前
記第１トランジスタのゲート電圧をそれぞれ設定する第
１の電圧切換回路と、上記ロジック回路から出力される
判定信号を受け、上記第１の電圧切換回路に上記判定信
号のレベルを変換して供給する第２の電圧切換回路とを
更に具備し、前記非選択ブロック中の前記第２トランジ
スタのゲートに印加される電圧は、上記第２の電圧切換
回路から出力される判定信号の電圧レベルである。

【００４７】（ｏ）ブロックアドレス信号を受けてブロ
ックの選択・非選択の判定結果に対応する判定信号を出
力するロジック回路と、前記第２トランジスタを含み、
前記第１トランジスタのゲート電圧をそれぞれ設定する
第１の電圧切換回路と、上記ロジック回路から出力され
る判定信号を受け、上記第１の電圧切換回路に上記判定
信号のレベルを変換して供給する第２の電圧切換回路と
を更に具備し、前記非選択ブロック中の前記第２トラン
ジスタのゲートに印加される電圧は、上記第２の電圧切
換回路から出力される判定信号の電圧レベルである。

【００４８】（ｐ）前記非選択ブロック中の前記第２ト
ランジスタのゲートへの印加電圧が前記電源電圧よりも
高い電圧となる動作時には、前記印加電圧は前記ロジッ
ク回路内の最高電圧よりも高い電圧となる。

【００４９】（ｑ）前記電源電圧よりも高い電圧となる
動作は、データ書き込み動作である。

【００５０】（ｒ）前記非選択ブロック中の前記第２ト
ランジスタのゲートへの印加電圧が前記電源電圧よりも
高い電圧となる動作にある時に、前記印加電圧のレベル
が選択ブロック中の前記第１トランジスタの電圧レベル
よりも低い。

【００５１】更に、この発明の半導体記憶装置は、メモ
リセルがマトリクス配列されたメモリセルアレイと、前
記メモリセルアレイのワード線を選択するとともに、ワ
ード線に電圧を転送するロウデコーダ回路とを具備し、
前記ロウデコーダ回路は、電流通路の一端が各々のワー
ド線にそれぞれ直接的に接続された第１導電型の複数の
第１トランジスタと、選択したワード線に電圧を転送す
る動作時に、選択したワード線に接続された前記第１ト
ランジスタのゲートに電圧を転送する、第１導電型とは
逆極性の第２導電型の第２トランジスタを含み、前記第
１トランジスタのゲートに電圧を印加する第１の電圧切
換回路と、ロウアドレス信号を受けてブロックの選択・
非選択の判定結果を出力するロジック回路と、前記ロジ
ック回路の出力信号を受けて前記第１の電圧切換回路に
信号を出力する第２の電圧切換回路とを備え、前記選択
したワード線への電圧の転送を、第１導電型の第１トラ
ンジスタのみで行うとともに、前記第２の電圧切換回路
中の最高電圧レベルが前記第１の電圧切換回路中の最高
電圧レベルよりも低いことを特徴としている。

【００５２】そして、上記半導体記憶装置において、下
記（ｓ）〜（ｖ）のような特徴を備えている。

【００５３】（ｓ）前記第１の電圧切換回路中に設けら
れた第１のディプリッション型トランジスタと、前記第
２の電圧切換回路中に設けられた第２のディプリッショ
ン型トランジスタとを更に具備し、前記第１のディプリ
ッション型トランジスタのゲート酸化膜は、前記第２の
ディプリッション型トランジスタのゲート酸化膜よりも
厚い。

【００５４】（ｔ）前記第２の電圧切換回路は第２導電
型の第３トランジスタを具備し、前記第２トランジスタ
のゲート酸化膜は、前記第３トランジスタのゲート酸化
膜よりも厚い。

【００５５】（ｕ）前記第１のディプリッション型トラ
ンジスタに前記第１の電圧切換回路の最高電圧が印加さ
れる第１の動作、及び前記第２のディプリッション型ト
ランジスタに前記第２の電圧切換回路の最高電圧が印加
される第２の動作を備える。

【００５６】（ｖ）前記第１の動作と前記第２の動作が
ともにデータ書き込み動作である。

【００５７】上記のような構成によれば、選択したワー
ド線への電圧の転送を、第１導電型の第１トランジスタ
のみで行うので、ロウデコーダ回路内にてワード線に接
続するトランジスタはワード線１本あたり１個であり、
ロウデコーダ回路のパターン面積を削減できる。また、
上記第１トランジスタのゲートには、第２導電型の第２
トランジスタを介して電圧を転送するので、例えば第１
導電型としてｎチャネル型、第２導電型としてｐチャネ
ル型のトランジスタを用いれば、第２トランジスタの閾
値電圧による転送電圧のレベル低下を防止でき、ポンプ
回路を設けることなく第１トランジスタのゲートを高い
電圧に設定できる。この結果、ワード線に高電圧を電位
降下なく転送することができる。

【００５８】よって、ワード線に電位降下なく高電圧を
転送することができ、且つロウデコーダ回路のパターン
面積を削減できる。

【００５９】また、パターン面積の小さいロウデコーダ
回路を実現できるため、安価で信頼性の高いチップを実
現できる。

【００６０】更に、ワード線に電位降下なく高電圧を転
送でき、十分なデータ書き込み動作を実現できる。

【００６１】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は、本発明の実施の形
態に係わる半導体記憶装置について説明するためのもの
で、ＮＡＮＤセル型ＥＥＰＲＯＭの概略構成を示すブロ
ック図である。メモリセルアレイ１０１に対して、デー
タ書き込み・読み出し・再書き込み及びベリファイ読み
出しを行うためのビット線制御回路（センスアンプ兼デ
ータラッチ）１０２が設けられている。このビット線制
御回路１０２はデータ入出力バッファ１０６につなが
り、アドレスバッファ１０４からのアドレス信号を受け
るカラムデコーダ１０３の出力を入力として受ける。

【００６２】また、上記メモリセルアレイ１０１に対し
て、制御ゲート及び選択ゲートを制御するためのロウデ
コーダ１０５、及びこのメモリセルアレイ１０１が形成
されるｐ型シリコン基板（または、ｐ型ウェル領域）の
電位を制御するための基板電位制御回路１０７が設けら
れている。また、データ書き込み動作時に、書き込み用
高電圧Ｖｐｐ（〜２０Ｖ）と中間電圧Ｖｍｇ（〜１０
Ｖ）をそれぞれ発生するために、書き込み用高電圧発生
回路１０９と書き込み用中間電圧発生回路１１０が設け
られている。更に、データ読み出し時に、読み出し用中
間電圧Ｖｒｅａｄを発生するために、読み出し用中間電
圧発生回路１１１が設けられている。また、消去動作時
に、消去用高電圧Ｖｐｐ（〜２０Ｖ）を発生するため
に、消去用高電圧発生回路１１２が設けられている。

【００６３】ビット線制御回路１０２は主にＣＭＯＳフ
リップフロップから成り、書き込みのためのデータのラ
ッチやビット線の電位を読むためのセンス動作、また書
き込み後のベリファイ読み出しのためのセンス動作、さ
らに再書き込みデータのラッチを行う。

【００６４】図２（ａ），（ｂ）はそれぞれ、上記メモ
リセルアレイ１０１における一つのＮＡＮＤセル部分の
平面図と等価回路図であり、図３（ａ），（ｂ）はそれ
ぞれ図２（ａ）のＡ−Ａ’，及びＢ−Ｂ’断面図であ
る。素子分離酸化膜１２で囲まれたｐ型シリコン基板
（又はｐ型ウェル領域）１１に、複数のＮＡＮＤセルか
らなるメモリセルアレイが形成されている。一つのＮＡ
ＮＤセルに着目して説明すると、この実施の形態では、
８個のメモリセルＭ１〜Ｍ８が直列接続されて一つのＮ
ＡＮＤセルを構成している。

【００６５】メモリセルＭ１〜Ｍ８はそれぞれ、基板１
１にゲート絶縁膜１３を介して浮遊ゲート１４（１４
１，１４２，…，１４８）が形成され、この上に絶縁膜
１５を介して制御ゲート１６（＝ワード線：１６１，１
６２，…，１６８）が形成されて構成されている。これ
らのメモリセルのソース、ドレインであるｎ型拡散層１
９（１９０，１９１，…，１９１０）は隣接するもの同
士共用する形で接続され、これによりメモリセルが直列
接続されている。

【００６６】ＮＡＮＤセルのドレイン側、ソース側には
それぞれ、メモリセルの浮遊ゲート、制御ゲートと同時
に形成された選択ゲート１４９，１６９及び１４１０，
１６１０が設けられている。素子形成された基板１１上
はＣＶＤ酸化膜１７により覆われ、この上にビット線１
８が配設されている。ビット線１８はＮＡＮＤセルの一
端のドレイン側拡散層１９にコンタクトさせている。行
方向に並ぶＮＡＮＤセルの制御ゲート１６は、共通に制
御ゲート線ＣＧ（１），ＣＧ（２），…，ＣＧ（８）と
して配設されている。これら制御ゲートはワード線とな
る。選択ゲート１４９，１６９及び１４１０，１６１０
もそれぞれ行方向に連続的に選択ゲート線ＳＧ（１），
ＳＧ（２）として配設されている。

【００６７】図４は、このようなＮＡＮＤセルがマトリ
クス配列されたメモリセルアレイの等価回路を示してい
る。同一のワード線や選択ゲート線を共有するＮＡＮＤ
セル群をブロックと呼び、図４中の破線で囲まれた領域
を１個のブロックとすることにする。通常の読み出し・
書き込み動作時には、複数のブロックのうち１個だけが
選択（選択ブロックと呼ぶ）される。

【００６８】図５に、本発明の第１の実施の形態に係る
半導体記憶装置におけるロウデコーダ回路及びメモリセ
ルアレイの構成例を示す。図５では、１ブロック分の回
路内の素子がメモリセルブロック２の両側に配置された
場合の構成を示している。図５の回路の特徴は、制御ゲ
ート線ＣＧ（１）〜ＣＧ（８）及び選択ゲート線ＳＧ
（１），ＳＧ（２）に接続されるトランジスタＱＮ０〜
ＱＮ１０がｎチャネル型のみであること、制御ゲート線
ＣＧ（１）〜ＣＧ（８）に接続されるトランジスタＱＮ
１〜ＱＮ８は制御ゲート線１本あたり１個であること、
制御ゲート線ＣＧ（１）〜ＣＧ（８）や選択ゲート線Ｓ
Ｇ（１），ＳＧ（２）に接続されるトランジスタＱＮ０
〜ＱＮ１０のゲート電圧を設定する電圧切換回路５４Ａ
の出力ノードＮ１と電源ノードＶＰＰＲＷの間にＰＭＯ
ＳトランジスタＱＰ１１，ＱＰ１２を設けたことであ
る。

【００６９】即ち、制御ゲート線ＣＧ（１）〜ＣＧ
（８）と信号入力ノードＣＧＤ１〜ＣＧＤ８間にはそれ
ぞれ、ＮＭＯＳトランジスタＱＮ１〜ＱＮ８の電流通路
が接続される。また、選択ゲート線ＳＧ（１）と信号入
力ノードＳＧＤ，ＳＧＤＳ間にはそれぞれ、ＮＭＯＳト
ランジスタＱＮ０，ＱＮ９の電流通路が接続される。更
に、選択ゲート線ＳＧ（２）と信号入力ノードＳＧＳ間
には、ＮＭＯＳトランジスタＱＮ１０の電流通路が接続
される。

【００７０】上記電圧切換回路５４Ａは、ＰＭＯＳトラ
ンジスタＱＰ１１，ＱＰ１２、ＮＭＯＳトランジスタＱ
Ｎ１１，ＱＮ１２、及びインバータ５５を含んで構成さ
れている。上記ＰＭＯＳトランジスタＱＰ１１，ＱＰ１
２、ＮＭＯＳトランジスタＱＮ１１，ＱＮ１２は、フリ
ップフロップ５６として働くように接続されており、上
記ＰＭＯＳトランジスタＱＰ１１，ＱＰ１２の電流通路
の一端及びバックゲートはそれぞれ、一方の電源ノード
ＶＰＰＲＷに共通接続される。上記ＮＭＯＳトランジス
タＱＮ１１，ＱＮ１２の電流通路は、上記ＰＭＯＳトラ
ンジスタＱＰ１１，ＱＰ１２の電流通路の他端と他方の
電源ノード、例えば接地点間に接続される。上記ＰＭＯ
ＳトランジスタＱＰ１１のゲートは、上記ＰＭＯＳトラ
ンジスタＱＰ１２の電流通路の他端及びノードＮ１に接
続され、上記ＰＭＯＳトランジスタＱＰ１２のゲート
は、上記ＰＭＯＳトランジスタＱＰ１１の電流通路の他
端に接続される。そして、インバータ５５の出力端がＮ
ＭＯＳトランジスタＱＮ１２のゲートに、入力端がＮＭ
ＯＳトランジスタＱＮ１１のゲートに接続されている。

【００７１】ナンドゲート５７の第１の入力端には信号
ＲＤＥＣが供給され、第２乃至第４の入力端には信号Ｒ
Ａ１，ＲＡ２，ＲＡ３がそれぞれ供給される。このナン
ドゲート５７の出力端にはインバータ５８の入力端及び
ノードＮ２が接続される。そして、上記インバータ５８
の出力端（ノードＮ０）には、上記インバータ５５の入
力端及びＮＭＯＳトランジスタＱＮ１１のゲートが接続
される。

【００７２】なお、図５中の信号ＲＤＥＣはロウデコー
ダ起動信号であり、通常データ書き込み・読み出し・消
去動作中はＶｃｃ、非動作中は０Ｖにある。また、信号
ＲＡ１，ＲＡ２，ＲＡ３はそれぞれブロックアドレス信
号であり、選択ブロック中では全てＶｃｃ，非選択ブロ
ック中では少なくとも１つは０Ｖとなる。従って、動作
中の選択ブロックのみノードＮ０がＶｃｃ、非動作中も
しくは非選択ブロック中では常にノードＮ０は０Ｖにな
る。

【００７３】図５の回路を用いた場合のデータ書き込
み、データ読み出し、及びデータ消去の動作を表すタイ
ミング図をそれぞれ図６乃至図８に示す。以下に簡単に
各動作タイミングについて説明する。なお、図６及び図
７や以降のデータ書き込み・読み出し動作では、選択ブ
ロック中の８本の制御ゲート線ＣＧ（１）〜ＣＧ（８）
のうち、制御ゲート線ＣＧ（２）が選択された場合を例
にとって動作説明を行うが、他の制御ゲート線が選択さ
れた場合も同様である。

【００７４】図６に示したデータ書き込み動作では、動
作が開始されると、まず選択ブロックのロウデコーダ回
路が選択状態となり、ノードＮ０，Ｎ１がＶｃｃ、ノー
ドＮ２が０Ｖとなる。また、書き込みデータが“０”デ
ータであるビット線が０Ｖ→Ｖｃｃと充電されるととも
に、選択ブロック内のＳＧ（１）が［Ｖｃｃ−Ｖｔｓ
ｇ］となる。続いて、電源ノードＶＰＰＲＷがＶｃｃ→
（２０Ｖ＋Ｖｔｎ）（但し、Ｖｔｎは制御ゲート線ＣＧ
（１）〜ＣＧ（８）に直接接続されたＮＭＯＳトランジ
スタＱＮ１〜ＱＮ８の閾値電圧）となることにより、電
圧切換回路５４Ａの出力ノードＮ１もＶｃｃ→（２０Ｖ
＋Ｖｔｎ）となる。

【００７５】続いて、信号入力ノードＣＧＤ２が０Ｖ→
２０Ｖ，信号入力ノードＣＧＤ１，ＣＧＤ３〜ＣＧＤ８
が０Ｖ→１０Ｖとなると、制御ゲート線に接続されたＮ
ＭＯＳトランジスタのゲート電圧がこの時には（２０Ｖ
＋Ｖｔｎ）にあるため、信号入力ノードＣＧＤｉから制
御ゲート線ＣＧ（ｉ）へ電位降下なしに電圧が転送さ
れ、制御ゲート線ＣＧ（２）が０Ｖ→２０Ｖ、制御ゲー
ト線ＣＧ（１），ＣＧ（３）〜ＣＧ（８）が０Ｖ→１０
Ｖとなる。この時には、“１”書き込みビット線に接続
された選択ブロック内ＮＡＮＤセルのチャネル部電圧Ｖ
ｃｈａｎｎｅｌは０Ｖに固定され、“０”書き込みビッ
ト線に接続された選択ブロック内のＮＡＮＤセルのチャ
ネル部電圧Ｖｃｈａｎｎｅｌは制御ゲート線との容量カ
ップリングの影響により８Ｖ程度まで上昇する。この状
態がしばらく保たれることにより、書き込みデータが
“１”であるメモリセルの浮遊ゲートヘの電子注入が行
われ、データ書き込みが実行される。続いて、選択ブロ
ック内の制御ゲート線ＣＧ（１）〜ＣＧ（８）が全て０
Ｖとなった後、“０”データ書き込みビット線や選択ゲ
ート線ＳＧ（１）が０Ｖとなるとともに、電源ノードＶ
ＰＰＲＷがＶｃｃとなる。最後に、ソース線（Ｃｅｌｌ
−Ｓｏｕｒｃｅ）が０Ｖとなるとともに、ノードＮ０，
Ｎ１，Ｎ２がそれぞれ０Ｖ，０Ｖ，Ｖｃｃとなり、デー
タ書き込み動作が終了する。

【００７６】図７に示したデータ読み出し動作では、動
作が開始されると、まず選択ブロックのロウデコーダ回
路が選択状態となり、ノードＮ０，Ｎ１がＶｃｃ，ノー
ドＮ２が０Ｖとなる。また、データの読み出しを行うビ
ット線をＶｃｃにプリチャージする。続いて、電源ノー
ドＶＰＰＲＷやノードＮ１が（４Ｖ＋Ｖｔｎ）となると
ともに、信号入力ノードＣＧＤ１，ＣＧＤ３〜ＣＧＤ８
や信号入力ノードＳＧＤ，ＳＧＳが０Ｖ→４Ｖ、信号入
力ノードＣＧＤ２が０Ｖ固定となると、制御ゲート線や
選択ゲート線に接続されたＮＭＯＳトランジスタのゲー
トには４Ｖよりも閾値電圧分高い電圧が印加されている
ため、制御ゲート線や選択ゲート線には電位降下なく電
圧が転送される。従って、この時には、選択ブロック内
の非選択の制御ゲート線ＣＧ（１），ＣＧ（３）〜ＣＧ
（８）、選択ゲート線ＳＧ（１），ＳＧ（２）が０Ｖ→
４Ｖ、選択された制御ゲート線は０Ｖ固定となる。この
状態がしばらく保たれることにより、選択されたメモリ
セルのデータが読み出される。続いて、選択されたブロ
ック内の制御ゲート線ＣＧ（１）〜ＣＧ（８）及び選択
ゲート線ＳＧ（１），ＳＧ（２）が全て０Ｖとなるとと
もに、電源ノードＶＰＰＲＷが（４Ｖ＋Ｖｔｎ）→Ｖｃ
ｃ、ビット線が０Ｖとなり、またノードＮ０，Ｎ１，Ｎ
２がそれぞれ０Ｖ，０Ｖ，Ｖｃｃとなることにより、デ
ータ読み出し動作が終了する。

【００７７】図８に示したデータ消去動作では、動作が
開始されると、まず選択ブロックのロウデコーダ回路が
選択状態となり、ノードＮ０，Ｎ１がＶｃｃ、ノードＮ
２が０Ｖとなる。また、信号入力ノードＳＧＤ，ＳＧ
Ｓ，ＳＧＤＳが全てＶｃｃとなるため、選択ブロック・
非選択ブロックの両方の選択ゲート線ＳＧ（１）、選択
ブロックの選択ゲート線ＳＧ（２）は全て（Ｖｃｃ−Ｖ
ｔｎ）まで充電された後、フローティング状態となる。
また、この時には、非選択ブロック中の制御ゲート線や
選択ゲート線ＳＧ（２）は全て０Ｖ程度の電圧のままフ
ローティング状態となっている。続いて、メモリセルア
レイが構成されているｐ型ウェル領域（Ｃｅｌｌ−ｐｗ
ｅｌｌ）が０Ｖ→２０Ｖとなると、フローティング状態
にある選択ブロック・非選択ブロックの両方の選択ゲー
ト線ＳＧ（１），ＳＧ（２）や非選択ブロック中の制御
ゲート線は全てｐ型ウェル領域との容量カップリングの
影響で２０Ｖ程度まで上昇し、選択ブロック中の制御ゲ
ート線のみ０Ｖに固定される。この状態がしばらく保た
れることにより、選択ブロック中のメモリセルの浮遊ゲ
ートからｐ型ウェル領域への電子放出が行われ、データ
の消去が実行される。続いて、ｐ型ウェル領域が０Ｖと
なることにより、フローティング状態にある選択ブロッ
ク・非選択ブロックの両方の選択ゲート線ＳＧ（１），
ＳＧ（２）や非選択ブロック中の制御ゲート線は全てｐ
型ウェル領域との容量カップリングの影響で０Ｖ〜Ｖｃ
ｃ程度の電圧まで低下し、その後０Ｖに固定される。最
後に、ノードＮ０，Ｎ１，Ｎ２がそれぞれ０Ｖ，０Ｖ，
Ｖｃｃとなり、データ消去動作が終了する。

【００７８】上記したように、図５に示したロウデコー
ダ回路では、データ書き込み動作時やデータ読み出し動
作時に、制御ゲート線・選択ゲート線に印加する最高電
圧よりもＶｔｎ（電圧を転送するトランジスタＱＮ０〜
ＱＮ１０の閾値電圧）以上高い電圧を電源ノードＶＰＰ
ＲＷに印加することにより、１本の制御ゲート線・選択
ゲート線に接続されるトランジスタがＮＭＯＳトランジ
スタのみであっても、電位降下なしに書き込み用高電圧
や読み出し用高電圧を制御ゲート線に印加することがで
き、信頼性の高い動作を実現できる。

【００７９】また、１本の制御ゲート線に接続するトラ
ンジスタをＮＭＯＳトランジスタ１個とすることによ
り、素子数が少ないロウデコーダ回路を実現でき、ロウ
デコーダ回路のパターン面積縮小によるチップサイズ縮
小、つまりチップコスト減少を実現できる。

【００８０】更に、制御ゲート線や選択ゲート線に接続
されるトランジスタと逆極性であるＰＭＯＳトランジス
タＱＰ１１，ＱＰ１２を介して“Ｈｉｇｈ”レベル電圧
が出力される電圧切換回路５４Ａを用いることにより、
素子数が少なく且つパターン占有面積の小さい電圧切換
回路５４を構成できるため、素子数が少なく且つパター
ン占有面積の小さいロウデコーダ回路を実現でき、ロウ
デコーダ回路のパターン面積縮小によるチップサイズ縮
小、つまりチップコスト減少を実現できる。

【００８１】図９に、本発明の第２の実施の形態に係る
半導体記憶装置におけるロウデコーダ回路の他の構成例
を示す。図９の回路が図５と異なる部分は電圧切換回路
５４Ｂの回路構成であり、電源ノードＶＰＰＲＷとトラ
ンジスタＱＰ１１，ＱＰ１２の間にディプリッション型
ＮＭＯＳトランジスタＱＤ１が設けられている。図９の
回路を用いた場合のデータ書き込み・読み出し・消去の
それぞれの動作を表すタイミング図は図６乃至図８と同
一である。

【００８２】次に、上記トランジスタＱＤ１を設けるこ
とによる利点について説明する。

【００８３】図５の回路では、ＰＭＯＳトランジスタＱ
Ｐ１１，ＱＰ１２のソースやＱＰ１１，ＱＰ１２を構成
するｎ型ウェル領域に、直接電源ノードＶＰＰＲＷの電
位レベルが印加されるため、選択ブロック・非選択ブロ
ックに関係なく、全てのブロック中のトランジスタＱＰ
１１，ＱＰ１２のソース・ｎ型ウェル領域を電源ノード
ＶＰＰＲＷの電位レベルに充電する必要がある。通常、
ブロック数は１つのチップ内に数百個〜数千個程度ある
ため、数百〜数千個の素子のソースやｎ型ウェル領域を
同時に充電することになり、電源ノードＶＰＰＲＷの容
量値は大変大きい値となる。データ書き込み動作や読み
出し動作では、電源ノードＶＰＰＲＷには（２０Ｖ＋Ｖ
ｔｎ）や（４Ｖ＋Ｖｔｎ）といった昇圧電圧を印加する
ため、電源ノードＶＰＰＲＷの容量値が大きいと、昇圧
電圧発生回路の面積増加、消費電力増加、昇圧電圧の充
電所要時間が長くなることによる動作の長時間化、など
の問題が発生することになる。

【００８４】一方、図９の回路では、選択ブロック中で
は、ノードＮ０の電圧が“Ｈｉｇｈ”レベル（＝Ｖｃ
ｃ）であるため、トランジスタＱＤ１のゲートに入力さ
れているノードＮ１の電圧が“Ｈｉｇｈ”レベル（＝Ｖ
ＰＰＲＷ電位レベル）、トランジスタＱＰ１１，ＱＰ１
２のソース・ｎ型ウェル電位であるノードＮ３の電位も
“Ｈｉｇｈ”レベル（＝ＶＰＰＲＷ電位レベル）となる
ため、トランジスタＱＤ１の有無に関わらず図６乃至図
８の動作を実現できる。図９の回路使用時の非選択ブロ
ック中では、ノードＮ０の電圧が“Ｌｏｗ”レベルであ
る０Ｖにあるため、トランジスタＱＤ１のゲートに入力
されているノードＮ１の電圧が０Ｖに固定され、従って
ノードＮ３はＶｔｄ（但し、ＶｔｄはトランジスタＱＤ
１のゲート電圧＝０Ｖの時にトランジスタＱＤ１を介し
て転送可能な電圧の最高値であり、通常Ｖｃｃ以下の電
圧）にある。

【００８５】このように、図９の回路を用いることによ
り、選択ブロックと非選択ブロックにて、トランジスタ
ＱＰ１１，ＱＰ１２のソース・ｎ型ウェル電位を変える
ことができる。

【００８６】前記トランジスタＱＰ１１，ＱＰ１２を構
成するｎ型ウェル領域の形状を図１０に示す。図１０
（ａ），（ｂ）はそれぞれ、図５及び図９の回路構成を
用いた場合のｎ型ウェル領域の形成例を表している。図
５の回路では、全ブロック中においてｎ型ウェル電圧が
同電位であるため、図１０（ａ）に示したように、全ブ
ロックＢｌｏｃｋ１〜ＢｌｏｃｋＮにまたがった１個の
ｎ型ウェル領域ＮＷを形成し、この領域ＮＷにＰＭＯＳ
トランジスタＱＰ１１，ＱＰ１２を形成する方式を通常
は用いる。

【００８７】一方、図９の回路では、選択ブロック・非
選択ブロック間にてｎ型ウェル電圧が異なるため、図１
０（ｂ）に示したように、各ブロックＢｌｏｃｋ１〜Ｂ
ｌｏｃｋＮ毎に１個のｎ型ウェル領域ＮＷ１〜ＮＷＮを
形成し、これらの領域ＮＷ１〜ＮＷＮにＰＭＯＳトラン
ジスタＱＰ１１，ＱＰ１２を形成する方式が有効とな
る。ブロック毎にｎ型ウェル領域を分割し、選択ｎ型ウ
ェル領域のみを電源電圧より高い昇圧電圧（２０Ｖや４
Ｖなど）で充電することにより、昇圧電圧の負荷容量値
を大幅に減少できる。従って、昇圧電圧発生回路の面積
削減、消費電力低減、昇圧電圧の充電所要時間の短縮に
よる動作の高速化等を実現できる。

【００８８】図１１に、本発明の第３の実施の形態に係
る半導体記憶装置におけるロウデコーダ回路の更に他の
構成例を示す。図１１の回路が図５及び図９の回路と異
なるのは電圧切換回路５４Ｃの構成である。この電圧切
換回路５４Ｃは、ディプリッション型ＮＭＯＳトランジ
スタＱＤ２、ＰＭＯＳトランジスタＱＰ１３、及びディ
プリッション型ＮＭＯＳトランジスタＱＤ３，ＱＤ４を
含んで構成されている。上記ＮＭＯＳトランジスタＱＤ
２の電流通路の一端は電源ノードＶＰＰＲＷに接続さ
れ、ゲートはノードＮ１に接続される。上記ＰＭＯＳト
ランジスタＱＰ１３の電流通路の一端及びバックゲート
は、上記ＮＭＯＳトランジスタＱＤ２の電流通路の他端
に接続され、電流通路の他端はノードＮ１に接続され、
ゲートはナンドゲート５７の出力端に接続される。上記
ＮＭＯＳトランジスタＱＤ３の電流通路の一端はノード
Ｎ１に接続され、ゲートに電源電圧Ｖｃｃが印加され
る。そして、上記ＮＭＯＳトランジスタＱＤ４の電流通
路の一端は上記ＮＭＯＳトランジスタＱＤ３の電流通路
の他端に接続され、電流通路の他端はインバータ５８の
出力端に接続され、ゲートに信号ＴＲＡＮが供給され
る。

【００８９】図１１の回路の動作波形は、図６乃至図８
に示した波形と同様であり、また図１１中のノードＮ４
の電圧は図９中のノードＮ３と同様となる。従って、図
１１の回路を用いた場合にも、図９の回路を用いた場合
と同様に、選択ブロック・非選択ブロック間にてノード
Ｎ４の電圧が異なる、つまりノードＮ１に“Ｈｉｇｈ”
レベル（＝昇圧電圧）を転送するＰＭＯＳトランジスタ
ＱＰ１３のソースやｎ型ウェル領域の電圧が選択・非選
択ブロック間にて異なる。従って、図１０（ｂ）のよう
なｎ型ウェル構成を用いることができ、この結果昇圧電
圧の負荷容量を減少させることができる。また、信号Ｔ
ＲＡＮは通常は０Ｖ固定として使用され、非選択ブロッ
ク中ではノードＮ０が０Ｖであるため、ディプリッショ
ン型ＮＭＯＳトランジスタＱＤ４，ＱＤ３を介して０Ｖ
がノードＮ１に転送される。更に、選択ブロック中で
は、ノードＮ０＝Ｖｃｃ、ノードＮ１≧Ｖｃｃであるた
め、ＮＭＯＳトランジスタＱＤ４はオフ状態となり、ノ
ードＮ１の“Ｈｉｇｈ”レベルが保たれる。

【００９０】上記図１１の回路の他の長所としては、第
１に図９の回路よりも電圧切換回路５４Ｃを構成する素
子数が少なくなる（７個（図９）→４個（図１１））と
いう点、第２にＰＭＯＳトランジスタＱＰ１３のソース
・ドレイン・ｎ型ウェル領域の間の電位差が小さくなる
という点がある。後者に関しては、トランジスタＱＰ１
３がオンしている場合には常にソース＝ドレイン＝ｎ型
ウェル領域、オフしている場合にはソース＝ｎ型ウェル
領域＝Ｖｔｄ（但し、ＶｔｄはＱＤ２のゲート電圧＝０
Ｖの時にトランジスタＱＤ２を介して転送可能な電圧の
最高値であり、通常Ｖｃｃ以下の電圧）且つドレイン＝
０Ｖなので、書き込み用高電圧（〜２０Ｖ）が印加され
る動作があるにも拘わらず、ソース・ドレイン・ｎ型ウ
ェル領域の間の電位差は最高でもＶｃｃ程度しかつかな
い。

【００９１】なお、上記実施の形態では、図５、図９及
び図１１に示したように、１つのブロック内の制御ゲー
ト線・選択ゲート線を駆動するロウデコーダ回路がメモ
リセルアレイの両側に配置された場合を例にとって本発
明の説明を行ってきたが、他の場合、例えば図１２のよ
うに、１つのブロックに対応するロウデコーダ回路がメ
モリセルアレイの片側に配置された場合にも本発明は有
効である。図１２では、電圧切換回路５４Ｄとしては具
体的な回路構成は示されていないが、例えば図５、図９
及び図１１の回路のように、種々の回路構成が使用可能
である。

【００９２】次に、ロウデコーダ回路の配置例を図１３
乃至図１５に示す。図１３は、１つのブロック内の制御
ゲート線・選択ゲート線を駆動するロウデコーダ回路が
メモリセルアレイの両側に配置された場合を表し、図９
及び図１１の実施の形態に相当する。図１４及び図１５
は、共に１つのブロックに対応するロウデコーダ回路が
メモリセルアレイの片側に配置された場合を表し、図１
２に相当する。１ブロック分のロウデコーダのパターン
を作成する幅（ピッチ）としては、図１３の方式を用い
た場合には１個のＮＡＮＤセル長（１個のＮＡＮＤセル
のビット線方向の長さ）であるのに対し、図１４及び図
１５の方式を用いた場合には２個のＮＡＮＤセル長とな
るため広いピッチを確保できる。

【００９３】上記図１３乃至図１５に、ＰＭＯＳトラン
ジスタ形成用ｎ型ウェル領域を加えたものを図１６乃至
図１８に示す。図１３乃至図１５はそれぞれ図１６乃至
図１８に対応する。図１６乃至図１８からも分かるよう
に、図１２の方式を用いた場合には、図９及び図１１を
用いた場合に較べ、ロウデコーダ回路のパターン形成用
のピッチが２倍となり、この場合にはＰＭＯＳトランジ
スタ形成用ｎ型ウェル領域のピッチも２倍となる。この
ため、デザインルールを緩和することができ、より信頼
性が高く歩留まりも高いチップを実現できる。また、将
来的にさらにデザインルールが縮小された場合でも、図
１２の方式を用いた場合には、図９及び図１１の方式を
用いた場合よりも、ブロック毎にｎ型ウェル領域を分割
して形成することができる可能性が高い（あるいは確率
が高い）という特長がある。

【００９４】ところで、上記ｎ型ウェル形成の方法は、
上記した方法以外にも考えられ、例えば図１９（ａ）〜
（ｅ）に示したように配置しても良い。図１９（ａ）〜
（ｅ）はロウデコーダ領域を表す図であり、ロウデコー
ダのパターン形成領域にて隣接したブロックのみが描か
れている。

【００９５】図１９（ａ）は、図１６、図１７及び図１
８の方式（＝図１９（ａ）の方式を図１３乃至図１５の
ブロック配置に対して適用した方式）を表したもので、
隣接したブロックであるＢｌｏｃｋ−ｉ，Ｂｌｏｃｋ−
ｊのそれぞれの領域内にｎ型ウェル領域ＮＷｉ，ＮＷｊ
が形成される。

【００９６】図１９（ｂ），（ｃ），（ｄ）は、各ブロ
ックに対応するロウデコーダ領域に対し、ｎ型ウェル領
域ＮＷｉ，ＮＷｊが複数のブロックＢｌｏｃｋ−ｉ，Ｂ
ｌｏｃｋ−ｊにまたがって形成される場合であり、ｎ型
ウェル領域ＮＷｉ，ＮＷｊまわりのデザインルールがロ
ウデコーダ形成用の１ブロック分のピッチに入らなくな
った場合には、図１９（ｂ），（ｃ），（ｄ）のように
２ブロック分の領域内で１個のｎ型ウェル領域を形成す
る方法が有効となる。

【００９７】将来的にさらにデザインルールが厳しくな
った時には、図１９（ｅ）のように、４ブロックＢｌｏ
ｃｋ−ｉ〜Ｂｌｏｃｋ−ｌ分の領域内に１個のｎ型ウェ
ル領域ＮＷｉ〜ＮＷｌを形成すれば良く、さらに３個や
５個以上のブロック分の領域内に１個のｎ型ウェル領域
を形成するなど、種々の方式に応用できる。

【００９８】このように、図１９（ｂ）〜（ｅ）の方式
を、図１３乃至図１５のブロック配置に対して適用する
方式は、デザインルール縮小時には大変有効となる。特
に、上記ＰＭＯＳトランジスタＱＰ１１，ＱＰ１２，Ｑ
Ｐ１３等のように、電源電圧より高い電圧（昇圧電圧な
ど）が印加されるｎ型ウェル領域はデザインルール縮小
が困難であるため、上記方法によるピッチ増加・デザイ
ンルール緩和は極めて効果が高い方法である。

【００９９】また、図９乃至図１２、図１６乃至図１９
では、１ブロック分のロウデコーダ回路に対し１個の割
合でＰＭＯＳトランジスタ形成用ｎ型ウェル領域を設け
る場合の実施の形態を説明した。しかし、本発明は、他
の場合、例えば隣接ブロック間で１個のｎ型ウェル領域
を共有する場合などにも有効である。

【０１００】図２０乃至図２３に、上記の回路の場合、
及び隣接ブロック間で１個のｎ型ウェル領域を共有する
場合の隣接する２ブロック分のロウデコーダ回路のう
ち、アドレスデコード部・電圧切換回路部５４（５４
Ａ，５４Ｂ，５４Ｃ，５４Ｄ）の回路構成例を示す。図
２０は図９の回路に相当し、図２１は図１１の回路に相
当する。図２２は、隣接ブロック間で１個のｎ型ウェル
領域を共有する場合の回路構成例であり、図９の回路を
ベースにしたものに相当する。図２３は、隣接ブロック
間で１個のｎ型ウェル領域を共有する場合の回路構成例
であり、図１１の回路をベースにしたものに相当する。
図２２は図２０からの素子数増加はないが、図２３は図
２１に対して１ブロックあたり１個のディプリッション
型ＮＭＯＳトランジスタが追加されている。

【０１０１】図２２及び図２３に示した回路を使用する
時には、ｎ型ウェル領域を共有する２ブロックのうちの
いずれか、もしくは両方が選択された場合には、ｎ型ウ
ェル領域は選択時電圧（書き込み時２０Ｖ＋Ｖｔｎ、読
み出し時４Ｖ＋Ｖｔｎ、消去時Ｖｃｃ）となり、他の場
合にはｎ型ウェル領域は非選択時電圧Ｖｔｄに設定され
る。この場合も、昇圧電圧が印加されるｎ型ウェル領域
は選択ブロックを含むものだけになるので、昇圧電圧の
負荷容量が従来の場合（図１０（ａ）に相当）よりも大
幅に低減できるという長所がある。

【０１０２】なお、図２０乃至図２３では、隣接ブロッ
クとして、Ｂｌｏｃｋ−ｉとＢｌｏｃｋ−（ｉ＋１）と
いう連続したアドレスのブロックがロウデコーダ回路領
域において隣接した場合を例にとって本発明の説明を行
っているが、連続アドレスのブロックでない場合でも、
ロウデコーダ回路領域において隣接したブロック間でｎ
型ウェル領域を共通化する場合は本発明が有効となるの
はいうまでもない。

【０１０３】図２４乃至図２６に、図２２及び図２３使
用時のｎ型ウェル領域の形成例が示されており、隣接ブ
ロック間で１個のｎ型ウェル領域を共有する構成となっ
ている。図２２及び図２３及び図２４乃至図２６の方式
を用いることにより、図２０、図２１及び図１６乃至図
１８を用いる場合よりもｎ型ウェル領域形成のピッチを
広げることができ、従ってｎ型ウェル領域まわりのデザ
インルールが緩和されるため、信頼性の向上や歩留まり
増加などを実現できる。特に、上記ＰＭＯＳトランジス
タＱＰ１１，ＱＰ１２，ＱＰ１３等のように、電源電圧
より高い電圧（昇圧電圧など）が印加されるｎ型ウェル
領域はデザインルール縮小が困難であるため、上記方法
によるピッチ増加・デザインルール緩和は極めて効果が
高い方法である。

【０１０４】更に、図２２、図２３及び図２４乃至図２
６の方法を用いると、ｎ型ウェル領域数が半減するた
め、ロウデコーダ回路のパターン面積縮小を実現できる
という長所がある。さらにデザインルールを緩和する方
法として、図２７のように、２ブロック共通ｎ型ウェル
領域を３〜４ブロックピッチに１個設ける方法があり、
これは図１６乃至図１８に対する図１９（ｂ）〜（ｄ）
の方式と同様の考え方である。図２７の方法も非常に効
果的である。

【０１０５】図２８に、本発明の第５の実施の形態に係
わる半導体記憶装置におけるロウデコーダ回路の別の構
成例を示す。この図２８に示す回路は、図１２に示した
回路に電圧切換回路５４Ｅを付加した構成となってい
る。すなわち、ナンドゲート５７の第１の入力端にはロ
ウデコーダ起動信号ＲＤＥＣが供給され、第２乃至第４
の入力端にはブロックアドレス信号ＲＡ１，ＲＡ２，Ｒ
Ａ３がそれぞれ供給される。このナンドゲート５７の出
力端にはインバータ５８の入力端が接続され、このイン
バータ５８の出力信号ｉｎ１が電圧切換回路５４Ｄ，５
４Ｅに供給される。上記電圧切換回路５４Ｅには、動作
電源電圧として電圧Ｖｍが印加されている。そして、上
記電圧切換回路５４Ｅの出力信号ｏｕｔ１が、電圧切換
回路５４Ｄに供給されるようになっている。他の回路部
は図１２に示した回路と同様であるので、同一部分に同
じ符号を付してその詳細な説明は省略する。

【０１０６】図２９（ａ）〜（ｄ）はそれぞれ、上記図
２８に示した回路における電圧切換回路５４Ｅの具体的
な構成例を示す回路図である。いずれの電圧切換回路５
４Ｅにも、インバータ５８の出力信号ｉｎ１が入力さ
れ、この信号ｉｎ１が“ｈｉｇｈ”レベルのときに０
Ｖ、信号ｉｎ１が“ｌｏｗ”レベルのときにＶｍレベル
の信号ｏｕｔ１を出力するようになっている。

【０１０７】（ａ）図に示す回路は、インバータＩＮＶ
ａ、ＮＭＯＳトランジスタＱＮ１３，ＱＮ１４、及びＰ
ＭＯＳトランジスタＱＰ１４，ＱＰ１５から構成されて
いる。インバータ５８の出力信号ｉｎ１は、インバータ
ＩＮＶａの入力端及びＮＭＯＳトランジスタＱＮ１４の
ゲートにそれぞれ供給される。上記インバータＩＮＶａ
の出力端には、ＮＭＯＳトランジスタＱＮ１３のゲート
が接続されている。ＮＭＯＳトランジスタＱＮ１３，Ｑ
Ｎ１４のソースは他方の電源ノード、例えば接地点に接
続され、各ドレインと電圧ノードＶｍとの間にはそれぞ
れ、ＰＭＯＳトランジスタＱＰ１４，ＱＰ１５のドレイ
ン，ソース間が接続されている。上記ＰＭＯＳトランジ
スタＱＰ１４のゲートは、ＰＭＯＳトランジスタＱＰ１
５とＮＭＯＳトランジスタＱＮ１４のドレイン共通接続
点に接続され、上記ＰＭＯＳトランジスタＱＰ１５のゲ
ートは、ＰＭＯＳトランジスタＱＰ１４とＮＭＯＳトラ
ンジスタＱＮ１３のドレイン共通接続点に接続される。
そして、上記トランジスタＱＰ１５，ＱＮ１４のドレイ
ン共通接続点から得た出力信号ｏｕｔ１を、電圧切換回
路５４Ｄの入力端に供給するようになっている。

【０１０８】また、（ｂ）図に示す回路は、インバータ
ＩＮＶｂ、ＮＭＯＳトランジスタＱＮ１５，ＱＮ１６、
ＰＭＯＳトランジスタＱＰ１６，ＱＰ１７、及びディプ
リッション型ＮＭＯＳトランジスタＱＤ５から構成され
ている。インバータ５８の出力信号ｉｎ１は、インバー
タＩＮＶｂの入力端及びＮＭＯＳトランジスタＱＮ１６
のゲートにそれぞれ供給される。上記インバータＩＮＶ
ｂの出力端には、ＮＭＯＳトランジスタＱＮ１５のゲー
トが接続されている。ＮＭＯＳトランジスタＱＮ１５，
ＱＮ１６のソースは接地点に共通接続され、各ドレイン
にはＰＭＯＳトランジスタＱＰ１６，ＱＰ１７のドレイ
ンがそれぞれ接続されている。上記ＰＭＯＳトランジス
タＱＰ１６のゲートは、ＰＭＯＳトランジスタＱＰ１７
とＮＭＯＳトランジスタＱＮ１６のドレイン共通接続点
に接続され、上記ＰＭＯＳトランジスタＱＰ１７のゲー
トは、ＰＭＯＳトランジスタＱＰ１６とＮＭＯＳトラン
ジスタＱＮ１５のドレイン共通接続点に接続される。上
記ＰＭＯＳトランジスタＱＰ１６，ＱＰ１７のソースと
電圧ノードＶｍとの間には、ディプリッション型ＮＭＯ
ＳトランジスタＱＤ５のドレイン，ソース間が接続さ
れ、そのゲートはトランジスタＱＰ１７，ＱＮ１６のド
レイン共通接続点に接続される。そして、上記トランジ
スタＱＰ１７，ＱＮ１６のドレイン共通接続点から得た
出力信号ｏｕｔ１を、電圧切換回路５４Ｄの入力端に供
給するようになっている。

【０１０９】（ｃ）図に示す回路は、ＮＭＯＳトランジ
スタＱＮ１７、ＰＭＯＳトランジスタＱＰ１８、及びデ
ィプリッション型ＮＭＯＳトランジスタＱＤ６から構成
されている。上記各トランジスタＱＮ１７，ＱＰ１８，
ＱＤ６の電流通路は、接地点と電圧ノードＶｍ間に直列
接続されており、上記インバータ５８の出力信号ｉｎ１
は、上記トランジスタＱＮ１７，ＱＰ１８のゲートに供
給される。また、上記トランジスタＱＤ６のゲートは、
上記トランジスタＱＮ１７，ＱＰ１８のドレイン共通接
続点に接続される。そして、上記トランジスタＱＮ１
７，ＱＰ１８のドレイン共通接続点から得た出力信号ｏ
ｕｔ１を、電圧切換回路５４Ｄの入力端に供給するよう
になっている。

【０１１０】更に、（ｄ）図に示す回路は、インバータ
ＩＮＶｄ、ＮＭＯＳトランジスタＱＮ１８、ＰＭＯＳト
ランジスタＱＰ１９、及びディプリッション型ＮＭＯＳ
トランジスタＱＤ７から構成されている。インバータ５
８の出力信号ｉｎ１は、インバータＩＮＶｄの入力端及
びＰＭＯＳトランジスタＱＰ１９のゲートに供給され
る。上記インバータＩＮＶｄの出力端には、ＮＭＯＳト
ランジスタＱＮ１８の電流通路の一端が接続され、この
トランジスタＱＮ１８のゲートには電源電圧Ｖｃｃが印
加される。上記トランジスタＱＮ１８の電流通路の他端
と電圧ノードＶｍとの間には、ＰＭＯＳトランジスタＱ
Ｐ１９及びディプリッション型ＮＭＯＳトランジスタＱ
Ｄ７の電流通路が直列接続される。上記トランジスタＱ
Ｄ７のゲートは、上記トランジスタＱＮ１８とＱＰ１９
の電流通路の接続点に接続される。そして、上記トラン
ジスタＱＮ１８，ＱＰ１９の電流通路の接続点から得た
出力信号ｏｕｔ１を、電圧切換回路５４Ｄの入力端に供
給するようになっている。

【０１１１】なお、上記電圧切換回路５４Ｄの回路構成
としては、図５に示した回路における電圧切換回路５４
Ａ、図９に示した回路における電圧切換回路５４Ｂ、図
１１に示した回路における電圧切換回路５４Ｃ、あるい
は図２０乃至図２３に示した方式のいずれの回路も適用
可能である。

【０１１２】上記図２８に示した回路における電圧ノー
ドＶｍの電圧は、例えば電源電圧（あるいはナンドゲー
ト５７やインバータ５８の電源電圧）よりも高く、電源
ノードＶＰＰＲＷの最高電圧レベル（通常は書き込み用
高電圧Ｖｐｐのレベル）よりも低い電圧を使用可能であ
る。図２８の方式を用いた場合、電圧切換回路５４Ｄに
入力される２個の信号の片方（図２８中のｏｕｔ１に相
当する信号）の“ｈｉｇｈ”状態時の電圧レベルが電源
電圧から電圧Ｖｍと高くなる。つまり、非選択ブロック
に対応するロウデコーダ回路内では、ナンドゲート５７
の出力は“ｈｉｇｈ”となるため、インバータ５８から
出力される信号ｉｎ１は“ｌｏｗ”レベルとなるので、
信号ｏｕｔ１はＶｍレベルとなる。この結果、電圧切換
回路５４ＤにＶｍレベルの信号が入力される。

【０１１３】上記図２８のような回路方式を用いた場合
に特に効果があるのは、電圧切換回路５４Ｄとして図１
１に示した回路における電圧切換回路５４Ｃ、あるいは
図２１及び図２３に示したような回路構成を用いる場合
である。

【０１１４】次に、上記電圧切換回路５４Ｄとして、図
１１に示した回路における電圧切換回路５４Ｃを用いる
場合を例にとってこの効果を説明する。図２８のような
回路構成を用いる場合には、非選択ブロックに対応する
ロウデコーダではトランジスタＱＰ１３のゲートに入力
される電圧が電源電圧からＶｍレベルと高くなるため、
トランジスタＱＰ１３を介したリーク電流を低減できる
という長所がある。通常、ロウデコーダ回路は、チップ
中に数百〜数万個程度設けられるため、１個のロウデコ
ーダ回路内ではリーク電流があまり大きくない場合でも
チップ全体では大きな電流となってしまう。このため、
図２８に示したような回路を用いたリーク電流低減方式
は大きな効果が得られる。この効果は、図１１に示した
回路における電圧切換回路５４Ｃを図２８の電圧切換回
路５４Ｄに適用した場合だけでなく、図２１及び図２３
の回路方式に適用した場合も同様に得られる。

【０１１５】しかも、図２９（ｂ）〜（ｄ）に示した回
路では、ディプリッション型ＮＭＯＳトランジスタＱＤ
５〜ＱＤ７が使用されている。これらのトランジスタＱ
Ｄ５〜ＱＤ７に印加される電圧レベルの最高値Ｖｍは、
図９、図１１、図２０乃至図２３に示した回路における
ディプリッション型ＮＭＯＳトランジスタＱＤ１〜ＱＤ
４に印加される電圧レベルの最高値であるＶＰＰＲＷ最
高レベル（通常はＶｐｐ）よりも低い。このため、トラ
ンジスタＱＤ５〜ＱＤ７のゲート酸化膜厚は、トランジ
スタＱＤ１〜ＱＤ４のゲート酸化膜厚よりも薄くするこ
とができる。よって、ゲート酸化膜厚が厚い場合よりも
トランジスタＱＤ５〜ＱＤ７の面積を小さくできる（印
加最高電圧が低いほど、ゲート酸化膜厚の薄膜化による
単位面積当たりのトランジスタの電流量が増加するた
め、トランジスタのパターン占有面積の縮小が可能）と
いう特長がある。

【０１１６】同様な理由により、トランジスタＱＰ１４
〜ＱＰ１９，ＱＮ１３〜ＱＮ１８のゲート酸化膜厚も、
トランジスタＱＰ１１〜ＱＰ１３、ＱＮ１３〜ＱＮ１８
のゲート酸化膜厚よりも薄くできる。従って、この場合
には、トランジスタのパターン占有面積をゲート酸化膜
厚が薄い場合よりも小さくできるという特長がある。

【０１１７】これまでは、図２８及び図２９（ａ）〜
（ｄ）を用いて第５の実施の形態の説明を行ってきた
が、本発明は種々変更可能であり、例えば図３０及び図
３１（ａ）〜（ｄ）のような回路構成を用いる場合にも
本発明は有効である。

【０１１８】図３０は、本発明の第６の実施の形態に係
る半導体記憶装置におけるロウデコーダ回路の構成例を
示している。この図３０に示す回路は、上記図２８に示
した回路におけるインバータ５８の出力信号ｉｎ１とナ
ンドゲート５７の出力信号ｉｎ２をそれぞれ電圧切換回
路５４Ｆに供給し、この電圧切換回路５４Ｆの出力信号
ｏｕｔ１，ｏｕｔ２を電圧切換回路５４Ｄに供給するも
のである。

【０１１９】図３１（ａ）〜（ｄ）はそれぞれ、上記図
３０に示した回路における電圧切換回路５４Ｆの具体的
な構成例を示す回路図である。これらの電圧切換回路５
４Ｆには、インバータ５８の出力信号ｉｎ１とナンドゲ
ート５７の出力信号ｉｎ２が入力され、（ａ）図及び
（ｂ）図に示す回路では、信号ｉｎ１が“ｈｉｇｈ”レ
ベル（信号ｉｎ２は“ｌｏｗ”レベル）のときに信号ｏ
ｕｔ１が０Ｖ、信号ｏｕｔ２がＶｍレベルとなり、信号
ｉｎ１が“ｌｏｗ”レベル（信号ｉｎ２は“ｈｉｇｈ”
レベル）のときに信号ｏｕｔ１がＶｍレベル、信号ｏｕ
ｔ２が０Ｖとなる。また、（ｃ）図及び（ｄ）図に示す
回路では、信号ｉｎ１が“ｈｉｇｈ”レベル（信号ｉｎ
２は“ｌｏｗ”レベル）のときに信号ｏｕｔ１が０Ｖ、
信号ｏｕｔ２がＶｃｃレベルとなり、信号ｉｎ１が“ｌ
ｏｗ”レベル（信号ｉｎ２は“ｈｉｇｈ”レベル）のと
きに信号ｏｕｔ１がＶｍレベル、信号ｏｕｔ２が０Ｖと
なる。

【０１２０】（ａ）図に示す回路は、ＮＭＯＳトランジ
スタＱＮ１３，ＱＮ１４、及びＰＭＯＳトランジスタＱ
Ｐ１４，ＱＰ１５から構成されている。インバータ５８
の出力信号ｉｎ１はＮＭＯＳトランジスタＱＮ１４のゲ
ートに供給され、ナンドゲート５７の出力信号ｉｎ２は
ＮＭＯＳトランジスタＱＮ１３のゲートに供給される。
上記ＮＭＯＳトランジスタＱＮ１３，ＱＮ１４のソース
は接地点に接続され、ドレインと電圧ノードＶｍとの間
にはそれぞれ、ＰＭＯＳトランジスタＱＰ１４，ＱＰ１
５のドレイン，ソース間が接続されている。上記ＰＭＯ
ＳトランジスタＱＰ１４のゲートは、ＰＭＯＳトランジ
スタＱＰ１５とＮＭＯＳトランジスタＱＮ１４のドレイ
ン共通接続点に接続され、上記ＰＭＯＳトランジスタＱ
Ｐ１５のゲートは、ＰＭＯＳトランジスタＱＰ１４とＮ
ＭＯＳトランジスタＱＮ１３のドレイン共通接続点に接
続される。そして、上記トランジスタＱＰ１５，ＱＮ１
４のドレイン共通接続点から得た出力信号ｏｕｔ１、及
び上記トランジスタＱＰ１４，ＱＮ１３のドレイン共通
接続点から得た出力信号ｏｕｔ２をそれぞれ、電圧切換
回路５４Ｄの入力端に供給するようになっている。

【０１２１】また、（ｂ）図に示す回路は、ＮＭＯＳト
ランジスタＱＮ１５，ＱＮ１６、ＰＭＯＳトランジスタ
ＱＰ１６，ＱＰ１７、及びディプリッション型ＮＭＯＳ
トランジスタＱＤ５から構成されている。インバータ５
８の出力信号ｉｎ１はＮＭＯＳトランジスタＱＮ１６の
ゲートに供給され、ナンドゲート５７の出力信号ｉｎ２
はＮＭＯＳトランジスタＱＮ１５のゲートに供給され
る。上記ＮＭＯＳトランジスタＱＮ１５，ＱＮ１６のソ
ースは接地点に接続され、ドレインにはそれぞれＰＭＯ
ＳトランジスタＱＰ１６，ＱＰ１７のドレインが接続さ
れている。上記ＰＭＯＳトランジスタＱＰ１６のゲート
は、ＰＭＯＳトランジスタＱＰ１７とＮＭＯＳトランジ
スタＱＮ１６のドレイン共通接続点に接続され、上記Ｐ
ＭＯＳトランジスタＱＰ１７のゲートは、ＰＭＯＳトラ
ンジスタＱＰ１６とＮＭＯＳトランジスタＱＮ１５のド
レイン共通接続点に接続される。上記ＰＭＯＳトランジ
スタＱＰ１６，ＱＰ１７のソースと電圧ノードＶｍとの
間には、ディプリッション型ＮＭＯＳトランジスタＱＤ
５のドレイン，ソース間が接続され、そのゲートはトラ
ンジスタＱＰ１７，ＱＮ１６のドレイン共通接続点に接
続される。そして、上記トランジスタＱＰ１７，ＱＮ１
６のドレイン共通接続点から得た出力信号ｏｕｔ１、及
び上記トランジスタＱＰ１６，ＱＮ１５のドレイン共通
接続点から得た出力信号ｏｕｔ２をそれぞれ、電圧切換
回路５４Ｄの入力端に供給するようになっている。

【０１２２】（ｃ）図に示す回路は、インバータＩＮＶ
ｅ、ＮＭＯＳトランジスタＱＮ１７、ＰＭＯＳトランジ
スタＱＰ１８、及びディプリッション型ＮＭＯＳトラン
ジスタＱＤ６から構成されている。上記各トランジスタ
ＱＮ１７，ＱＰ１８，ＱＤ６の電流通路は、接地点と電
圧ノードＶｍ間に直列接続されており、上記インバータ
５８の出力信号ｉｎ１は、上記トランジスタＱＮ１７，
ＱＰ１８のゲートに供給される。また、上記トランジス
タＱＤ６のゲートは、上記トランジスタＱＮ１７，ＱＰ
１８のドレイン共通接続点に接続される。更に、上記ナ
ンドゲート５７の出力信号ｉｎ２は、インバータＩＮＶ
ｅの入力端に供給される。そして、上記トランジスタＱ
Ｎ１７，ＱＰ１８のドレイン共通接続点から得た出力信
号ｏｕｔ１、及び上記インバータＩＮＶｅの出力端から
出力される出力信号ｏｕｔ２をそれぞれ、電圧切換回路
５４Ｄの入力端に供給するようになっている。

【０１２３】更に、（ｄ）図に示す回路は、インバータ
ＩＮＶｆ、ＮＭＯＳトランジスタＱＮ１８、ＰＭＯＳト
ランジスタＱＰ１９、及びディプリッション型ＮＭＯＳ
トランジスタＱＤ７から構成されている。インバータ５
８の出力信号ｉｎ１はＰＭＯＳトランジスタＱＰ１９の
ゲートに供給され、ナンドゲート５７の出力信号ｉｎ２
はＮＭＯＳトランジスタＱＮ１８の電流通路の一端及び
インバータＩＮＶｆの入力端にそれぞれ供給される。上
記トランジスタＱＮ１８のゲートには電源電圧Ｖｃｃが
印加されており、このトランジスタＱＮ１８の電流通路
の他端と電圧ノードＶｍとの間には、ＰＭＯＳトランジ
スタＱＰ１９及びディプリッション型ＮＭＯＳトランジ
スタＱＤ７の電流通路が直列接続される。上記トランジ
スタＱＤ７のゲートは、上記トランジスタＱＮ１８とＱ
Ｐ１９の電流通路の接続点に接続される。そして、上記
トランジスタＱＮ１８，ＱＰ１９のドレイン共通接続点
から得た出力信号ｏｕｔ１、及び上記インバータＩＮＶ
ｆの出力端から出力される信号ｏｕｔ２をそれぞれ、電
圧切換回路５４Ｄの入力端に供給するようになってい
る。

【０１２４】上記図３０及び図３１（ａ）〜（ｄ）のよ
うな回路構成を用いた場合にも、図２８及び図２９
（ａ）〜（ｄ）により前述した回路構成と同様な特長が
あり、実質的に同じ作用効果が得られる。

【０１２５】なお、上記図２９（ａ）〜（ｄ）及び図３
１（ａ）〜（ｄ）に示した回路におけるＰＭＯＳトラン
ジスタＱＰ１４〜ＱＰ１９を構成するためのｎ型ウェル
領域としては、図２９（ａ）と図３１（ａ）に示した回
路の場合は各ブロック間にて共通にｎ型ウェル領域に電
圧ＶＰＰＲＷが印加されるため、前述した図１０（ａ）
のような構成が適している。一方、図２９（ｂ）〜
（ｄ）及び図３１（ｂ）〜（ｄ）に示す構成では、ｎ型
ウェル電圧が共通ではないため、図１０（ｂ）、図１６
乃至図１９、図２４乃至図２７に示したような構成が適
している。

【０１２６】図３２及び図３３はそれぞれ、本発明の他
の実施の形態に係かる半導体記憶装置について説明する
ためのもので、前述した第１乃至第５の実施の形態にお
ける電圧切換回路５４（５４Ａ〜５４Ｄ）に電圧ＶＰＰ
ＲＷを与える回路部を抽出して示している。これらの回
路は、信号Ａｃｔｉｖｅにより、スタンバイ時とアクテ
ィブ時とで電源ノードＶＰＰＲＷの状態を切り替えるも
のである。

【０１２７】すなわち、図３２に示す回路部は、高電圧
発生回路６０、インバータ６１、ＰＭＯＳトランジスタ
ＱＰ２０及びディプレッション型ＮＭＯＳトランジスタ
ＱＤ８から構成されている。上記高電圧発生回路６０の
出力端には、電圧切換回路５４の電源ノードＶＰＰＲＷ
が接続されており、このノードＶＰＰＲＷと電源電圧Ｖ
ｃｃ間に前記トランジスタＱＤ８，ＱＰ２０の電流通路
が直列接続されている。上記ＰＭＯＳトランジスタＱＰ
２０のゲートには、信号Ａｃｔｉｖｅがインバータ６１
を介して供給され、上記ディプレッション型ＮＭＯＳト
ランジスタＱＤ８のゲートには、上記信号Ａｃｔｉｖｅ
が供給される。

【０１２８】上記のような構成において、信号Ａｃｔｉ
ｖｅは、スタンバイ時には０Ｖ、アクティブ時にはＶｃ
ｃレベルとなる信号であり、例えば／ＣＥピンから入力
されるチップイネーブル信号に基づいて作られる。ま
た、上記高電圧発生回路６０は、スタンバイ時には非動
作状態となるように構成されている。

【０１２９】スタンバイ時には、上記信号Ａｃｔｉｖｅ
の０Ｖにより、トランジスタＱＰ２０がオフ状態となる
ので、電源ノードＶＰＰＲＷはフローティング状態とな
る。これに対し、アクティブ時に信号ＡｃｔｉｖｅがＶ
ｃｃレベルとなると、トランジスタＱＰ２０がオン状態
となるので、ノードＶＰＰＲＷは電源電圧Ｖｃｃに充電
される。その後、高電圧発生回路６０により、ノードＶ
ＰＰＲＷが高電圧に設定されるとともに、信号Ａｃｔｉ
ｖｅが０ＶとなってトランジスタＱＤ８がオフ状態とな
り、電源ノードＶＰＰＲＷが電源Ｖｃｃから切り離され
る。

【０１３０】従って、スタンバイ時には、リーク電流の
発生を抑え、且つアクティブ時には（Ｖｃｃまでの高速
充電が可能となるため）電源ノードＶＰＰＲＷの電圧上
昇を速めることができる。

【０１３１】一方、図３３に示す回路部は、高電圧発生
回路６０とディプレッション型ＮＭＯＳトランジスタＱ
Ｄ９から構成されている。高電圧発生回路６０の出力端
には、電圧切換回路５４の電源ノードＶＰＰＲＷが接続
されており、このノードＶＰＰＲＷと電源Ｖｃｃ間にト
ランジスタＱＤ９の電流通路が接続されている。そし
て、上記ディプレッション型ＮＭＯＳトランジスタＱＤ
９のゲートには、信号Ａｃｔｉｖｅが供給されるように
なっている。

【０１３２】このような構成においても、上述した図３
２の回路と同様な動作を行い、同じ作用効果が得られ
る。

【０１３３】以上、実施の形態を用いて本発明の説明を
行ったが、本発明は前記実施の形態に限定されるもので
はなく、種々変更可能である。

【０１３４】例えば、上記実施の形態では、選択ワード
線に０Ｖ以上の電圧を転送する場合を例にとって本発明
の説明を行ったが、極性が逆の場合、つまり選択ワード
線に０Ｖ以下の電圧を転送する場合にも本発明は有効で
あり、この場合には、上記した電圧切換回路内のＮＭＯ
ＳトランジスタをＰＭＯＳトランジスタに、また上記し
た電圧切換回路内のＰＭＯＳトランジスタをＮＭＯＳト
ランジスタに変えるとともにワード線に直接接続される
トランジスタをＮＭＯＳトランジスタからＰＭＯＳトラ
ンジスタに変えるなどのように極性を逆にするなどの方
法で本発明を適用できる。

【０１３５】また、上記実施の形態では、ロウデコーダ
回路に本発明を適用した場合を例にとって本発明の説明
を行ったが、他の場合、例えば他の周辺回路において、
上記実施の形態中の電圧切換回路やワード線接続トラン
ジスタの構成・接続関係を用いて、電圧転送を行う場合
など、種々変更可能である。

【０１３６】また、上記実施の形態では１個のＮＡＮＤ
セル中で直列接続されたメモリセルの数が８個の場合に
ついて説明したが、直列接続するメモリセルの数が８個
ではなく、例えば２，４，１６，３２，６４個などの場
合においても同様に本発明は適用可能である。また、選
択ゲートトランジスタの間にあるメモリセル数が１個の
場合に対しても、同様に本発明を適用できる。また、上
記実施の形態中では、ＮＡＮＤセル型ＥＥＰＲＯＭを例
にとって本発明の説明を行ったが、本発明は上記実施の
形態に限られるものではなく他のデバイス、例えばＮＯ
Ｒセル型ＥＥＰＲＯＭ、ＤＩＮＯＲセル型ＥＥＰＲＯ
Ｍ、ＡＮＤセル型ＥＥＰＲＯＭ、選択トランジスタ付Ｎ
ＯＲセル型ＥＥＰＲＯＭなどにおいても適用可能であ
る。

【０１３７】図３４にＮＯＲセル型ＥＥＰＲＯＭにおけ
るメモリセルアレイの等価回路図を示す。このメモリセ
ルアレイは、ワード線ＷＬｊ，ＷＬｊ＋１，ＷＬｊ＋
２，…とビット線ＢＬ０，ＢＬ１，…，ＢＬｍとの各交
差位置に、ＮＯＲセルＭｊ０〜Ｍｊ＋２ｍが設けられ、
各ＮＯＲセルＭｊ０〜Ｍｊ＋２ｍの制御ゲートは行毎に
ワード線ＷＬｊ，ＷＬｊ＋１，ＷＬｊ＋２，…に、ドレ
インは列毎にビット線ＢＬ０，ＢＬ１，…，ＢＬｍにそ
れぞれ接続され、ソースはソース線ＳＬに共通接続され
て構成されている。

【０１３８】また、図３５にＤＩＮＯＲセル型ＥＥＰＲ
ＯＭにおけるメモリセルアレイの等価回路図を示す。Ｄ
ＩＮＯＲセル型のメモリセルアレイでは、各メインビッ
ト線Ｄ０，Ｄ１，…，Ｄｎに対応してＤＩＮＯＲセルが
設けられる。各ＤＩＮＯＲセルは選択ゲートトランジス
タＳＱ０，ＳＱ１，…，ＳＱｎとメモリセルＭ００〜Ｍ
３１ｎとから構成されており、上記選択ゲートトランジ
スタＳＱ０，ＳＱ１，…，ＳＱｎのドレインは各メイン
ビット線Ｄ０，Ｄ１，…，Ｄｎに、ゲートは選択ゲート
線ＳＴに、ソースはローカルビット線ＬＢ０，ＬＢ１，
…，ＬＢｎにそれぞれ接続される。各メモリセルＭ００
〜Ｍ３１ｎのドレインは列毎に上記ローカルビット線Ｌ
Ｂ０，ＬＢ１，…，ＬＢｎに接続され、制御ゲートは行
毎にワード線Ｗ０〜Ｗ３１に接続され、ソースはソース
線ＳＬに共通接続される。

【０１３９】図３６は、ＡＮＤセル型ＥＥＰＲＯＭにお
けるメモリセルアレイの等価回路図を示している。ＡＮ
Ｄセル型のメモリセルアレイにあっては、各メインビッ
ト線Ｄ０，Ｄ１，…，Ｄｎに対応してＡＮＤセルが設け
られる。各ＡＮＤセルは第１の選択ゲートトランジスタ
ＳＱ１０，ＳＱ１１，…，ＳＱ１ｎ、メモリセルＭ００
〜Ｍ３１ｎ及び第２の選択ゲートトランジスタＳＱ２
０，ＳＱ２１，…，ＳＱ２ｎから構成されており、上記
第１の選択ゲートトランジスタＳＱ１０，ＳＱ１１，
…，ＳＱ１ｎのドレインは各メインビット線Ｄ０，Ｄ
１，…，Ｄｎに、ゲートは第１の選択ゲート線ＳＴ１
に、ソースはローカルビット線ＬＢ０，ＬＢ１，…，Ｌ
Ｂｎにそれぞれ接続される。各メモリセルＭ００〜Ｍ３
１ｎのドレインは列毎にローカルビット線ＬＢ０，ＬＢ
１，…，ＬＢｎに接続され、制御ゲートは行毎にワード
線Ｗ０〜Ｗ３１に接続され、ソースはローカルソース線
ＬＳ０，ＬＳ１，…，ＬＳｎに接続される。上記第２の
選択ゲートトランジスタＳＱ２０，ＳＱ２１，…，ＳＱ
２ｎのドレインは各ローカルソース線ＬＳ０，ＬＳ１，
…，ＬＳｎにそれぞれ接続され、ゲートは第２の選択ゲ
ート線ＳＴ２に、ソースはメインソース線ＭＳＬに共通
接続される。

【０１４０】更に、図３７に選択トランジスタ付ＮＯＲ
セル型ＥＥＰＲＯＭにおけるメモリセルアレイの等価回
路図を示す。このメモリセルアレイは、選択トランジス
タＳＱとメモリセルトランジスタＭとから成るメモリセ
ルＭＣがマトリクス配列されて構成される。各選択トラ
ンジスタＳＱのドレインは列毎にビット線ＢＬ０，ＢＬ
１，…，ＢＬｎに接続され、ゲートは行毎に選択ゲート
線ＳＴに接続され、ソースは対応するメモリセルトラン
ジスタＭのドレインに接続される。上記メモリセルトラ
ンジスタＭの制御ゲートは行毎にワード線ＷＬに接続さ
れ、ソースはソース線ＳＬに共通接続される。

【０１４１】なお、ＤＩＮＯＲセル型ＥＥＰＲＯＭの詳
細に関しては“Ｈ．Ｏｎｏｄａｅｔａｌ．，ＩＥＤ
ＭＴｅｃｈ．Ｄｉｇｅｓｔ，１９９２，ｐｐ．５９９
−６０２”を、上記ＡＮＤセル型ＥＥＰＲＯＭの詳細に
関しては“Ｈ．Ｋｕｍｅｅｔａｌ．，ＩＥＤＭＴ
ｅｃｈ．Ｄｉｇｅｓｔ，１９９２，ｐｐ．９９１−９９
３”を参照されたい。

【０１４２】また、上記各実施の形態では電気的に書き
替えが可能な不揮発性半導体記憶装置を例にとって本発
明の説明を行ったが、本発明は他のデバイスでも使用可
能であり、例えば他の不揮発性記憶装置やＤＲＡＭ、Ｓ
ＲＡＭ等のデバイスにても同様に適用可能である。

【０１４３】以上実施の形態を用いて本発明の説明を行
ったが、本発明は上記実施の形態に限定されるものでは
なく、実施段階ではその要旨を逸脱しない範囲で種々に
変形することが可能である。更に、上記実施の形態には
種々の段階の発明が含まれており、開示される複数の構
成要件の適宜な組み合わせにより種々の発明が抽出され
得る。例えば実施の形態に示される全構成要件からいく
つかの構成要件が削除されても、発明が解決しようとす
る課題の欄で述べた課題の少なくとも１つが解決でき、
発明の効果の欄で述べられている効果の少なくとも１つ
が得られる場合には、この構成要件が削除された構成が
発明として抽出され得る。

【０１４４】

【発明の効果】以上説明したように本発明によれば、ロ
ウデコーダ回路内にＰＭＯＳトランジスタを含む電圧切
換回路を設けることにより、ロウデコーダ回路内にてワ
ード線に接続するトランジスタをワード線１本あたりＮ
ＭＯＳトランジスタを１個のみとする場合にも、ポンプ
回路を設けることなくＮＭＯＳトランジスタのゲートを
高い電圧に設定することができる。

【０１４５】従って、ワード線に電位降下なく高電圧を
転送することができ、且つロウデコーダ回路のパターン
面積を削減できる半導体記憶装置が得られる。

【０１４６】また、パターン面積の小さいロウデコーダ
回路を実現できるため、安価で信頼性の高いチップを実
現することができる半導体記憶装置が得られる。

【０１４７】更に、ワード線に電位降下なく高電圧を転
送でき、十分なデータ書き込み動作を実現できる半導体
記憶装置が得られる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係わる半導体記憶装置に
ついて説明するためのもので、ＮＡＮＤセル型ＥＥＰＲ
ＯＭの概略構成を示すブロック図。

【図２】図１に示したメモリセルアレイにおける一つの
ＮＡＮＤセル部分の平面図と等価回路図。

【図３】図２（ａ）のＡ−Ａ’及びＢ−Ｂ’断面図。

【図４】同じくＮＡＮＤセルがマトリクス配列されたメ
モリセルアレイの等価回路図。

【図５】本発明の第１の実施の形態に係る半導体記憶装
置におけるロウデコーダ回路及びメモリセルアレイの構
成例を示す回路図。

【図６】第１の実施の形態に係わるデータ書き込み動作
タイミングを示す図。

【図７】第１の実施の形態に係わるデータ読み出し動作
タイミングを示す図。

【図８】第１の実施の形態に係わるデータ消去動作タイ
ミングを示す図。

【図９】本発明の第２の実施の形態に係る半導体記憶装
置におけるロウデコーダ回路及びメモリセルアレイの構
成例を示す回路図。

【図１０】第１、第２の実施の形態に係わる半導体記憶
装置におけるロウデコーダ回路内のｎ型ウェル形状を示
す図。

【図１１】本発明の第３の実施の形態に係る半導体記憶
装置におけるロウデコーダ回路及びメモリセルアレイの
構成例を示す回路図。

【図１２】本発明の第４の実施の形態に係る半導体記憶
装置におけるロウデコーダ回路及びメモリセルアレイの
構成例を示す回路図。

【図１３】本発明の実施の形態に係わる半導体記憶装置
におけるメモリセルアレイとロウデコーダ回路の第１の
ブロック配置例を示す図。

【図１４】本発明の実施の形態に係わる半導体記憶装置
におけるメモリセルアレイとロウデコーダ回路の第２の
ブロック配置例を示す図。

【図１５】本発明の実施の形態に係わる半導体記憶装置
におけるメモリセルアレイとロウデコーダ回路の第３の
ブロック配置例を示す図。

【図１６】本発明の実施の形態に係わる半導体記憶装置
におけるメモリセルアレイとロウデコーダ回路のブロッ
ク配置、及びｎ型ウェル形状の第１の例を示す図。

【図１７】本発明の実施の形態に係わる半導体記憶装置
におけるメモリセルアレイとロウデコーダ回路のブロッ
ク配置、及びｎ型ウェル形状の第２の例を示す図。

【図１８】本発明の実施の形態に係わる半導体記憶装置
におけるメモリセルアレイとロウデコーダ回路のブロッ
ク配置、及びｎ型ウェル形状の第３の例を示す図。

【図１９】本発明の第１乃至第４の実施の形態に係る半
導体記憶装置、及びその他多数の実施の形態に係わる半
導体記憶装置におけるロウデコーダ回路のブロック配
置、及びｎ型ウェル形状について説明するための図。

【図２０】本発明の第１乃至第４の実施の形態に係る半
導体記憶装置、及びその他多数の実施の形態に係わる半
導体記憶装置におけるロウデコーダ回路内ブロックアド
レスデコード部及び電圧切換回路の第１の構成を示す回
路図。

【図２１】本発明の第１乃至第４の実施の形態に係る半
導体記憶装置、及びその他多数の実施の形態に係わる半
導体記憶装置におけるロウデコーダ回路内のブロックア
ドレスデコード部及び電圧切換回路の第２の構成を示す
回路図。

【図２２】本発明の第１乃至第４の実施の形態に係る半
導体記憶装置、及びその他多数の実施の形態に係わる半
導体記憶装置におけるロウデコーダ回路内のブロックア
ドレスデコード部及び電圧切換回路の第３の構成を示す
回路図。

【図２３】本発明の第１乃至第４の実施の形態に係る半
導体記憶装置、及びその他多数の実施の形態に係わる半
導体記憶装置におけるロウデコーダ回路内のブロックア
ドレスデコード部及び電圧切換回路の第４の構成を示す
回路図。

【図２４】別の多数の実施の形態に係わる半導体記憶装
置におけるロウデコーダ回路のブロック配置、及びｎ型
ウェル形状について説明するための図。

【図２５】別の多数の実施の形態に係わる半導体記憶装
置におけるロウデコーダ回路のブロック配置、及びｎ型
ウェル形状について説明するための図。

【図２６】別の多数の実施の形態に係わる半導体記憶装
置におけるロウデコーダ回路のブロック配置、及びｎ型
ウェル形状について説明するための図。

【図２７】さらに別の多数の実施の形態に係わる半導体
記憶装置におけるロウデコーダ回路のブロック配置、及
びｎ型ウェル形状について説明するための図。

【図２８】本発明の第５の実施の形態に係わる半導体記
憶装置におけるロウデコーダ回路の別の構成例を示す回
路図。

【図２９】図２８に示した回路における電圧切換回路の
具体的な構成例を示す回路図。

【図３０】本発明の第６の実施の形態に係わる半導体記
憶装置におけるロウデコーダ回路の別の構成例を示す回
路図。

【図３１】図３０に示した回路における電圧切換回路の
具体的な構成例を示す回路図。

【図３２】本発明の他の実施の形態に係かる半導体記憶
装置について説明するためのもので、前述した各実施の
形態における電圧切換回路に高電圧を与える回路部を抽
出して示す回路図。

【図３３】本発明の更に他の実施の形態に係かる半導体
記憶装置について説明するためのもので、前述した各実
施の形態における電圧切換回路に高電圧を与える回路部
を抽出して示す回路図。

【図３４】ＮＯＲセル型ＥＥＰＲＯＭにおけるメモリセ
ルアレイを示す等価回路図。

【図３５】ＤＩＮＯＲセル型ＥＥＰＲＯＭにおけるメモ
リセルアレイを示す等価回路図。

【図３６】ＡＮＤセル型ＥＥＰＲＯＭにおけるメモリセ
ルアレイを示す等価回路図。

【図３７】選択トランジスタ付ＮＯＲセル型ＥＥＰＲＯ
Ｍにおけるメモリセルアレイを示す等価回路図。

【図３８】従来の半導体記憶装置におけるロウデコーダ
回路、及びメモリセルアレイの構成例を示す回路図。

【図３９】従来の半導体記憶装置における他のロウデコ
ーダ回路、及びメモリセルアレイの構成例を示す回路
図。

【符号の説明】

１０１…メモリセルアレイ、１０２…ビット線制御回路、１０３…カラムデコーダ、１０４…アドレスバッファ、１０５…ロウデコーダ、１０６…データ入出力バッファ、１０７…基板バイアス回路、１０９…書き込み用高電圧発生回路、１１０…書き込み用中間電圧発生回路、１１１…読み出し用中間電圧発生回路、１１２…消去用高電圧発生回路、５４Ａ，５４Ｂ，５４Ｃ，５４Ｄ，５４Ｅ，５４Ｆ…電
圧切換回路、Ｍ１〜Ｍ８…メモリセル、２…メモリセルブロック、５ａ，５ｂ，５ｃ…ロウデコーダ回路、ＱＮ１〜ＱＮ８…ＮＭＯＳトランジスタ（第１トランジ
スタ）、ＱＰ１１，ＱＰ１２，ＱＰ１３…ＰＭＯＳトランジスタ
（第２トランジスタ）、ＱＤ１，ＱＤ２…ディプリッション型ＮＭＯＳトランジ
スタ（第３トランジスタ）、ＣＧ（１）〜ＣＧ（８）…制御ゲート線（ワード線）、ＳＧ（１），ＳＧ（２）…選択ゲート線、ＶＰＰＲＷ…電源ノード、Ｖｍ…電圧ノード。

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Claims

【特許請求の範囲】

【請求項１】メモリセルがマトリクス配列されたメモ
リセルアレイと、前記メモリセルアレイのワード線を選択するとともに、
ワード線に電圧を転送するロウデコーダ回路とを具備
し、前記ロウデコーダ回路は、電流通路の一端が各々のワー
ド線にそれぞれ直接的に接続された第１導電型の複数の
第１トランジスタと、選択したワード線に電圧を転送す
る動作時に、選択したワード線に接続された前記第１ト
ランジスタのゲートに電圧を転送する、第１導電型とは
逆極性の第２導電型の第２トランジスタとを備え、前記選択したワード線への電圧の転送を、第１導電型の
第１トランジスタのみで行うことを特徴とする半導体記
憶装置。
【請求項２】前記選択したワード線に電圧を転送する
動作時に、前記第１トランジスタのゲートに、前記第２
トランジスタを介して、選択したワード線よりも高い電
圧を転送することを特徴とする請求項１に記載の半導体
記憶装置。
【請求項３】前記ロウデコーダ回路内に設けられ、前
記第１トランジスタのゲートに電圧を印加する電圧切換
回路を更に具備し、前記第２トランジスタはこの電圧切換回路内に設けら
れ、前記選択したワード線に電圧を転送する動作時に、
選択したワード線の電圧よりも高い電圧を前記電圧切換
回路に入力し、前記第２トランジスタを介して、選択し
たワード線に接続された前記第１トランジスタのゲート
に転送することを特徴とする請求項１に記載の半導体記
憶装置。
【請求項４】前記電圧切換回路は、前記第２トランジ
スタと前記選択したワード線の電圧よりも高い電圧ノー
ド間に接続された第１導電型の第３トランジスタを更に
具備し、前記第３トランジスタのゲートを、前記第１ト
ランジスタのゲートと同電位に設定することを特徴とす
る請求項３に記載の半導体記憶装置。
【請求項５】前記メモリセルアレイは複数のブロック
により構成され、各ブロックは１本もしくは複数のワー
ド線に接続されたメモリセルから構成されるとともに、
前記ロウデコーダ回路はブロック毎に設けられることを
特徴とする請求項１乃至４いずれか１つの項に記載の半
導体記憶装置。
【請求項６】前記第２トランジスタが形成されるウェ
ル領域は第１導電型であり、前記ウェル領域は前記ブロ
ック毎に分離して形成されることを特徴とする請求項５
に記載の半導体記憶装置。
【請求項７】前記第２トランジスタが形成されるウェ
ル領域は第１導電型であり、前記ロウデコーダ回路のパ
ターン領域が隣接した２つのブロックに対し１個の割合
で前記ウェル領域が形成され、前記２つのブロックに対
応するロウデコーダ回路内素子のみが前記ウェル領域に
形成されることを特徴とする請求項５に記載の半導体記
憶装置。
【請求項８】前記各ブロックに対応する前記ロウデコ
ーダ回路を構成する素子は、前記各ブロックにおけるワ
ード線の一端側にまとめて配置されることを特徴とする
請求項５乃至７いずれか１つの項に記載の半導体記憶装
置。
【請求項９】前記ワード線に直接接続されるトランジ
スタは、第１導電型のトランジスタのみであることを特
徴とする請求項１乃至８いずれか１つの項に記載の半導
体記憶装置。
【請求項１０】前記ワード線に直接接続されるトラン
ジスタは、第１導電型の１個のトランジスタのみである
ことを特徴とする請求項１乃至９いずれか１つの項に記
載の半導体記憶装置。
【請求項１１】前記選択したワード線に電圧を転送す
る動作時の前記第１トランジスタのゲート電圧は、選択
されたワード線の電圧と前記第１トランジスタの閾値電
圧との和以上の電圧であることを特徴とする請求項１乃
至１０いずれか１つの項に記載の半導体記憶装置。
【請求項１２】前記選択したワード線に電圧を転送す
る動作は、データ書き込み動作であることを特徴とする
請求項１乃至１１いずれか１つの項に記載の半導体記憶
装置。
【請求項１３】前記メモリセルは、選択ゲートトラン
ジスタを有する不揮発性半導体記憶装置のメモリセルで
あることを特徴とする請求項１乃至１２いずれか１つの
項に記載の半導体記憶装置。
【請求項１４】前記メモリセルは、ＮＡＮＤ型ＥＥＰ
ＲＯＭのメモリセルであることを特徴とする請求項１乃
至１３いずれか１つの項に記載の半導体記憶装置。
【請求項１５】メモリセルがマトリクス配列されたメ
モリセルアレイと、前記メモリセルアレイのワード線を選択するとともに、
ワード線に電圧を転送するロウデコーダ回路とを具備
し、前記ロウデコーダ回路は、電流通路の一端が各々のワー
ド線にそれぞれ直接的に接続された第１導電型の複数の
第１トランジスタと、選択したワード線に電圧を転送す
る動作時に、選択したワード線に接続された前記第１ト
ランジスタのゲートに電圧を転送する、第１導電型とは
逆極性の第２導電型の第２トランジスタとを備え、前記選択したワード線への電圧の転送を、第１導電型の
第１トランジスタのみで行うとともに、非選択ブロック
中の前記第２トランジスタのゲートに印加される電圧が
電源電圧よりも高い電圧となる動作を備えたことを特徴
とする半導体記憶装置。
【請求項１６】ブロックアドレス信号を受けてブロッ
クの選択・非選択の判定結果に対応する判定信号を出力
するロジック回路と、前記第２トランジスタを含み、上
記ロジック回路から出力される判定信号を受けて、前記
第１トランジスタのゲート電圧をそれぞれ設定する第１
の電圧切換回路と、上記ロジック回路から出力される判
定信号を受け、上記第１の電圧切換回路に上記判定信号
のレベルを変換して供給する第２の電圧切換回路とを更
に具備し、前記非選択ブロック中の前記第２トランジス
タのゲートに印加される電圧は、上記第２の電圧切換回
路から出力される判定信号の電圧レベルであることを特
徴とする請求項１５に記載の半導体記憶装置。
【請求項１７】ブロックアドレス信号を受けてブロッ
クの選択・非選択の判定結果に対応する判定信号を出力
するロジック回路と、前記第２トランジスタを含み、前
記第１トランジスタのゲート電圧をそれぞれ設定する第
１の電圧切換回路と、上記ロジック回路から出力される
判定信号を受け、上記第１の電圧切換回路に上記判定信
号のレベルを変換して供給する第２の電圧切換回路とを
更に具備し、前記非選択ブロック中の前記第２トランジ
スタのゲートに印加される電圧は上記第２の電圧切換回
路から出力される判定信号の電圧レベルであることを特
徴とする請求項１５に記載の半導体記憶装置。
【請求項１８】前記非選択ブロック中の前記第２トラ
ンジスタのゲートへの印加電圧が前記電源電圧よりも高
い電圧となる動作時には、前記印加電圧は前記ロジック
回路内の最高電圧よりも高い電圧となることを特徴とす
る請求項１６または１７に記載の半導体記憶装置。
【請求項１９】前記電源電圧よりも高い電圧となる動
作は、データ書き込み動作であることを特徴とする請求
項１５に記載の半導体記憶装置。
【請求項２０】前記非選択ブロック中の前記第２トラ
ンジスタのゲートへの印加電圧が前記電源電圧よりも高
い電圧となる動作にある時に、前記印加電圧のレベルが
選択ブロック中の前記第１トランジスタの電圧レベルよ
りも低いことを特徴とする請求項１５乃至１９いずれか
１つの項に記載の半導体記憶装置。
【請求項２１】メモリセルがマトリクス配列されたメ
モリセルアレイと、前記メモリセルアレイのワード線を選択するとともに、
ワード線に電圧を転送するロウデコーダ回路とを具備
し、前記ロウデコーダ回路は、電流通路の一端が各々のワー
ド線にそれぞれ直接的に接続された第１導電型の複数の
第１トランジスタと、選択したワード線に電圧を転送す
る動作時に、選択したワード線に接続された前記第１ト
ランジスタのゲートに電圧を転送する、第１導電型とは
逆極性の第２導電型の第２トランジスタを含み、前記第
１トランジスタのゲートに電圧を印加する第１の電圧切
換回路と、ロウアドレス信号を受けてブロックの選択・
非選択の判定結果を出力するロジック回路と、前記ロジ
ック回路の出力信号を受けて前記第１の電圧切換回路に
信号を出力する第２の電圧切換回路とを備え、前記選択したワード線への電圧の転送を、第１導電型の
第１トランジスタのみで行うとともに、前記第２の電圧
切換回路中の最高電圧レベルが前記第１の電圧切換回路
中の最高電圧レベルよりも低いことを特徴とする半導体
記憶装置。
【請求項２２】前記第１の電圧切換回路中に設けられ
た第１のディプリッション型トランジスタと、前記第２
の電圧切換回路中に設けられた第２のディプリッション
型トランジスタとを更に具備し、前記第１のディプリッ
ション型トランジスタのゲート酸化膜は、前記第２のデ
ィプリッション型トランジスタのゲート酸化膜よりも厚
いことを特徴とする請求項２１に記載の半導体記憶装
置。
【請求項２３】前記第２の電圧切換回路は第２導電型
の第３トランジスタを具備し、前記第２トランジスタの
ゲート酸化膜は、前記第３トランジスタのゲート酸化膜
よりも厚いことを特徴とする請求項２１に記載の半導体
記憶装置。
【請求項２４】前記第１のディプリッション型トラン
ジスタに前記第１の電圧切換回路の最高電圧が印加され
る第１の動作、及び前記第２のディプリッション型トラ
ンジスタに前記第２の電圧切換回路の最高電圧が印加さ
れる第２の動作を備えたことを特徴とする請求項２１に
記載の半導体記憶装置。
【請求項２５】前記第１の動作と前記第２の動作がと
もにデータ書き込み動作であることを特徴とする請求項
２４に記載の半導体記憶装置。