KR100403102B1 - 선택한 워드선으로의 전압 전송을 단일 채널의트랜지스터만으로 행하는 반도체 기억 장치 - Google Patents
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Abstract
Description
Claims (26)
- 반도체 기억 장치에 있어서,메모리 셀이 매트릭스 배열된 메모리 셀 어레이, 및상기 메모리 셀 어레이의 워드선을 선택함과 함께, 워드선에 전압을 전송하는 로우 디코더 회로를 포함하고,상기 로우 디코더 회로는,전류 통로의 일단이 각각의 워드선에 각각 직접적으로 접속된 제1 도전형의 복수의 제1 트랜지스터, 및선택한 워드선에 전압을 전송하는 동작시, 선택한 워드선에 접속된 상기 제1 트랜지스터의 게이트에 전압을 전송하는, 제1 도전형과는 역극성의 제2 도전형의 제2 트랜지스터를 포함하고,상기 선택한 워드선으로의 전압의 전송은, 제1 도전형의 제1 트랜지스터만으로 행하는 반도체 기억 장치.
- 제1항에 있어서,상기 선택한 워드선에 전압을 전송하는 동작시, 상기 제1 트랜지스터의 게이트에 상기 제2 트랜지스터를 통해 선택한 워드선보다도 높은 전압을 전송하는 반도체 기억 장치.
- 제1항에 있어서,상기 로우 디코더 회로 내에 설치되어 상기 제1 트랜지스터의 게이트에 전압을 인가하는 전압 전환 회로를 더 포함하고,상기 제2 트랜지스터는 상기 전압 전환 회로 내에 설치되어, 상기 선택한 워드선에 전압을 전송하는 동작시, 선택한 워드선의 전압보다도 높은 전압을 상기 전압 전환 회로에 입력하고, 상기 제2 트랜지스터를 통해 선택한 워드선에 접속된 상기 제1 트랜지스터의 게이트에 전송하는 반도체 기억 장치.
- 제3항에 있어서,상기 전압 전환 회로는 상기 제2 트랜지스터와 상기 선택한 워드선의 전압보다도 높은 전압 노드 간에 접속된 제1 도전형의 제3 트랜지스터를 더 포함하고, 상기 제3 트랜지스터의 게이트를 상기 제1 트랜지스터의 게이트와 동일 전위로 설정하는 반도체 기억 장치.
- 제1항에 있어서,상기 메모리 셀 어레이는 복수의 블록에 의해 구성되고, 각 블록은 1개 혹은 복수의 워드선에 접속된 메모리 셀로 구성됨과 함께, 상기 로우 디코더 회로는 블록마다 설치되는 반도체 기억 장치.
- 제5항에 있어서,상기 제2 트랜지스터가 형성되는 웰 영역은 제1 도전형이고, 상기 웰 영역은 상기 블록마다 분리되어 형성되는 반도체 기억 장치.
- 제5항에 있어서,상기 제2 트랜지스터가 형성되는 웰 영역은 제1 도전형이고, 상기 로우 디코더 회로의 패턴 영역이 인접한 두개의 블록에 대하여 1개의 비율로 상기 웰 영역이 형성되고, 상기 두개의 블록에 대응하는 로우 디코더 회로 내 소자만이 상기 웰 영역에 형성되는 반도체 기억 장치.
- 제5항에 있어서,상기 각 블록에 대응하는 상기 로우 디코더 회로를 구성하는 소자는 상기 각 블록에 있어서의 워드선의 일측단에 통합하여 배치되는 반도체 기억 장치.
- 제1항에 있어서,상기 워드선에 직접 접속되는 트랜지스터는 제1 도전형만인 반도체 기억 장치.
- 제1항에 있어서,상기 워드선에 직접 접속되는 트랜지스터는 제1 도전형의 1개의 트랜지스터만인 반도체 기억 장치.
- 제1항에 있어서,상기 선택한 워드선에 전압을 전송하는 동작시의 상기 제1 트랜지스터의 게이트 전압은 선택된 워드선의 전압과 상기 제1 트랜지스터의 임계치 전압과의 합 이상의 전압인 반도체 기억 장치.
- 제1항에 있어서,상기 선택한 워드선에 전압을 전송하는 동작은 데이터 기입 동작인 반도체 기억 장치.
- 제1항에 있어서,상기 메모리 셀은 선택 게이트 트랜지스터를 포함하는 불휘발성 반도체 기억 장치의 메모리 셀인 반도체 기억 장치.
- 제1항에 있어서,상기 메모리 셀은 NAND형 EEPROM의 메모리 셀인 반도체 기억 장치.
- 반도체 기억 장치에 있어서,메모리 셀이 매트릭스 배열된 메모리 셀 어레이, 및상기 메모리 셀 어레이의 워드선을 선택함과 함께, 워드선에 전압을 전송하는 로우 디코더 회로를 포함하고,상기 로우 디코더 회로는,전류 통로의 일단이 각각의 워드선에 각각 직접적으로 접속된 제1 도전형의 복수의 제1 트랜지스터, 및선택한 워드선에 전압을 전송하는 동작시, 선택한 워드선에 접속된 상기 제1 트랜지스터의 게이트에 전압을 전송하는 제1 도전형과는 역극성의 제2 도전형의 제2 트랜지스터를 포함하고,상기 선택한 워드선으로의 전압의 전송은 제1 도전형의 제1 트랜지스터만으로 행하고, 또한 비선택 블록 중의 상기 제2 트랜지스터의 게이트에 인가되는 전압이 전원 전압보다도 높은 전압이 되는 동작을 포함하는 반도체 기억 장치.
- 제15항에 있어서,블록 어드레스 신호를 받아 블록의 선택·비선택의 판정 결과에 대응하는 판정 신호를 출력하는 논리 회로와, 상기 제2 트랜지스터를 포함하며, 상기 논리 회로로부터 출력되는 판정 신호를 받아 상기 제1 트랜지스터의 게이트 전압을 각각 설정하는 제1 전압 전환 회로와, 상기 논리 회로로부터 출력되는 판정 신호를 받아 상기 제1 전압 전환 회로에 상기 판정 신호의 레벨을 변환하여 공급하는 제2 전압 전환 회로를 더 포함하고,상기 비선택 블록 중의 상기 제2 트랜지스터의 게이트에 인가되는 전압은 상기 제2 전압 전환 회로로부터 출력되는 판정 신호의 전압 레벨인 반도체 기억 장치.
- 제16항에 있어서,상기 비선택 블록 중의 상기 제2 트랜지스터의 게이트로의 인가 전압이 상기 전원 전압보다도 높은 전압이 되는 동작시에는, 상기 인가 전압은 상기 논리 회로 내의 최고 전압보다도 높은 전압이 되는 반도체 기억 장치.
- 제15항에 있어서,블록 어드레스 신호를 받아 블록의 선택·비선택의 판정 결과에 대응하는 판정 신호를 출력하는 논리 회로와, 상기 제2 트랜지스터를 포함하며, 상기 제1 트랜지스터의 게이트 전압을 각각 설정하는 제1 전압 전환 회로와, 상기 논리 회로로부터 출력되는 판정 신호를 받아 상기 제1 전압 전환 회로에 상기 판정 신호의 레벨을 변환하여 공급하는 제2 전압 전환 회로를 더 포함하고,상기 비선택 블록 중의 상기 제2 트랜지스터의 게이트에 인가되는 전압은 상기 제2 전압 전환 회로로부터 출력되는 판정 신호의 전압 레벨인 반도체 기억 장치.
- 제18항에 있어서,상기 비선택 블록 중의 상기 제2 트랜지스터의 게이트로의 인가 전압이 상기 전원 전압보다도 높은 전압이 되는 동작시에는, 상기 인가 전압은 상기 논리 회로내의 최고 전압보다도 높은 전압이 되는 반도체 기억 장치.
- 제15항에 있어서,상기 전원 전압보다도 높은 전압이 되는 동작은 데이터 기입 동작인 반도체 기억 장치.
- 제15항에 있어서,상기 비선택 블록 중의 상기 제2 트랜지스터의 게이트로의 인가 전압이 상기 전원 전압보다도 높은 전압이 되는 동작에 있을 때, 상기 인가 전압의 레벨이 선택 블록 중의 상기 제1 트랜지스터의 전압 레벨보다도 낮은 반도체 기억 장치.
- 반도체 기억 장치에 있어서,메모리 셀이 매트릭스 배열된 메모리 셀 어레이, 및상기 메모리 셀 어레이의 워드선을 선택함과 함께, 워드선에 전압을 전송하는 로우 디코더 회로를 포함하고,상기 로우 디코더 회로는,전류 통로의 일단이 각각의 워드선에 각각 직접적으로 접속된 제1 도전형의 복수의 제1 트랜지스터와,선택한 워드선에 전압을 전송하는 동작시, 선택한 워드선에 접속된 상기 제1 트랜지스터의 게이트에 전압을 전송하는 제1 도전형과는 역극성의 제2 도전형의제2 트랜지스터를 포함하고, 상기 제1 트랜지스터의 게이트에 전압을 인가하는 제1 전압 전환 회로,로우 어드레스 신호를 받아 블록의 선택·비선택의 판정 결과를 출력하는 논리 회로, 및상기 논리 회로의 출력 신호를 받아 상기 제1 전압 전환 회로에 신호를 출력하는 제2 전압 전환 회로를 포함하고,상기 선택한 워드선으로의 전압의 전송은 제1 도전형의 제1 트랜지스터만으로 행하고, 또한 상기 제2 전압 전환 회로 중의 최고 전압 레벨은 상기 제1 전압 전환 회로 중의 최고 전압 레벨보다도 낮은 반도체 기억 장치.
- 제22항에 있어서,상기 제1 전압 전환 회로 중에 설치된 제1 디플리션형 트랜지스터와, 상기 제2 전압 전환 회로 중에 설치된 제2 디플리션형 트랜지스터를 더 포함하고, 상기 제1 디플리션형 트랜지스터의 게이트 산화막은 상기 제2 디플리션형 트랜지스터의 게이트 산화막보다도 두꺼운 반도체 기억 장치.
- 제22항에 있어서,상기 제2 전압 전환 회로는 제2 도전형의 제3 트랜지스터를 포함하고, 상기 제2 트랜지스터의 게이트 산화막은 상기 제3 트랜지스터의 게이트 산화막보다도 두꺼운 반도체 기억 장치.
- 제22항에 있어서,상기 제1 디플리션형 트랜지스터에 상기 제1 전압 전환 회로의 최고 전압이 인가되는 제1 동작 및 상기 제2 디플리션형 트랜지스터에 상기 제2 전압 전환 회로의 최고 전압이 인가되는 제2 동작을 포함하는 반도체 기억 장치.
- 제25항에 있어서,상기 제1 동작과 상기 제2 동작은 모두 데이터 기입 동작인 반도체 기억 장치.
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