KR960007636B1

KR960007636B1 - 불휘발성 반도체 기억장치

Info

Publication number: KR960007636B1
Application number: KR1019930008530A
Authority: KR
Inventors: 도모하루 다나카; 리이치로 시로타
Original assignee: 가부시키가이샤 도시바; 사토 후미오
Priority date: 1992-05-19
Filing date: 1993-05-19
Publication date: 1996-06-07
Also published as: US5394372A; JP3170038B2; JPH05325578A; KR930024010A

Abstract

내용 없음.

Description

불휘발성 반도체 기억장치

제1도는 본 발명에 따른 불휘발성 반도체 기억장치의 제1실시예를 나타낸 블럭도.

제2도는 제1실시예에서의 NAND셀의 구성을 나타낸 평면도 및 등가회로도.

제3도는 제2도(a)의 A-A'선 단면도 및 B-B'선 단면도.

제4도는 제1실시예에서의 메모리셀어레이의 등가회로도.

제5도는 제1실시예에서의 승압회로의 구성을 나타낸 회로도.

제6도는 상기 승압회로의 구동신호를 나타낸 타이밍차트.

제7도는 제1실시예에서의 링오실레이터의 제 1구성예를 나타낸 회로도.

제8도는 제1실시예에서의 링오실레이터의 제2구성예를 나타낸 회로도.

제9도는 제7도 및 제8도의 링오실레이터에서의 전압변환회로의 다른 구성예를 나타낸 회로도.

제10도는 제1실시예에서의 전압변환회로를 구성하는 E형 n채널 MOS트랜지스터의 다른 게이트전압을 발생하는 회로예를 나타낸 도면.

제11도는 본 발영의 제2실시예를 나타낸 사시도.

제12도는 제2실시예의 시스템구성을 나타낸 블럭도.

제13도는 제2실시예에 적용되는 강압회로의 예를 나타낸 회로도.

제14도는 상기 강압회로의 구동신호를 나타낸 타이밍차트이다.

* 도면의 주요부분에 대한 부호의 설명

1 : 메모리셀어레이 (메모리수단) 8 : 승압회로

9 : 링오실레이터 (발진회로) 10 : 메모리본체

20 : 승압장치

Qpl∼Qp4,Qnl8∼Qn2l : 인버터회로를 구성하는E형n채널 MOS트랜지스터 및 E형 p채널 MOS트랜지스터

QD16∼QD30 : 전하전송동 D형 n채널 MOS트랜지스터

Qp7,Qn24 : 전압변환회로를 구성하는 E형 p채널MOS트랜 지스티와 E형 n채널 MOS트렌지스터

[산업상의 이용분야]

본 발명은 전기적으로 재기입이 가능한 불휘발성 반도체 기억장치 (EEPROM)에 관한 것으로, 특히 기입 ·소거시에 필요한 고전압을 발생하는 승압회로를 장치내부에 갖추고서 단일전원으로 동작가능한 불휘발성 반도체 기억 장치에 관한 것이다.

[종래의 기술 및 그 문제점]

단일전원(예컨대 Vcc=5V)에 의해 기입 ·소거가 이루어지는 EEPROM중의 하나로서, 예컨대 NAND형 EEPROM이 알려져 있다. 이것은 복수개의 메모리셀의 소오스, 드레인을 인접하는 것끼리에서 공유하는 형태로 직렬접속하여 이를 1단위로 해서, 비트선에 접속하는 것이다. 메모리셀은 통상 전하축적층과 제어게이트가 적층된 FETMOS구조를 갖추고 있고, 메모리셀어레이는 p형 기관 또는 n형 기판에 형성된 p형 웰내에 집적 · 형성되어 있다.

EEPROM에서는, 통상 기입 ·소거시에는 메모리셀에 전원전압보다 높은 전압을 인가하여 터널전류 등에 의해 전하축적층의 전하량을 제어해서 데이터를 기억시킨다.

예컨대, 상술한 NAND형 EEPROM의 데이터 기입 ·소거동작은 다음과 같다. 즉, 데이터기입은 비트선으로부터 가장 떨어진 위치의 메모리셀로부터 차례로 수행한다. 선택된 메모리셀의 제어게이트에는 고전압(Vpp ; =20V 정도)을 인가하고, 그것보다 비트선측에 있는 메모리셀의 제어게이트 및 선택게이트에는 중간전위(VppM ; =10V)를 인가하며, 비트선에는 데이터에 따라 0V 또는 중간전위를 인가한다. 비트선에 0V가 인가된 때, 그 전위는 선택메모리셀의 드레인까지 전달되어, 드레인으로부터 부유게이트로 전자가 주입된다. 이에 따라, 선택된 메모리셀의 문턱치는 정(正)방향으로 시프트한다. 이 상태를 예컨대 1로 한다. 비트선에 중간전위가 인가된 때는 전자주입이 일어나지 않고, 따라서 문턱치는 변화하지 않고 부(負)에 머무른다. 이 상태는 0이다. 한편, 데이터소거는 NAND셀내의 모든 메모리셀에 대해 동시에 수행된다.

즉, 모든 제어게이트 및 선택게이트를 0V로 하여 비트선 및 소오스선을 부유상태로 하고, p형 웰 및 n형기판에 고전압(20V)을 인가한다. 이에 따라, 모든 메모리셀에서 부유게이트의 전자가 p형 웰로 방출되어, 문턱치는 부방향으로 시프트한다.

이상의 설명으로부터 알 수 있는 바와 같이, 일반적으로 단일전원동작의 EEPROM에서는 그 내부에서 전원전압보다 높은 전압을 발생하는 것이 필요하다. 이 때문에, 종래부터 승압회로를 이용하여 이 고전압을 발생시키도록 하고 있다. 승압회로의 전류공급능력은 일반적으로 전원전압의 강하와 더불어 저하한다. 또, 승압회로는 링오실레이터(ring oscillator)에 의해 구동되는데, 이 링오실레이터의 발진주파수도 전원전압의 강하와 더불어 저하한다. 이 때문에, 최저의 전원전압치로 동작하도록 설계된 승압회로는, 예컨대 최대의 전원전압치에서는 필요이상의 전류공급능력을 갖게 되어 전원파워를 헛되이 소비하게 된다.

상술한 바와 같이 종래의 승압회로를 갖춘 EEPROM에서는, 기입 · 소거시에 전원전압의 변동에 따라 야기되는 승압회로의 전류공급능력의 변동에 의해 전원파워를 헛되이 소비하게 되는 문제가 있었다.

[발명의 목적]

이에 본 발명은 상술한 문제를 감안하여 이루어진 것으로, 전원전압의 변동에 의존하지 않는 승압능력을 갖춘 승압회로를 탑재함으로써 기입 · 소거시에 전원파워를 헛되이 소비하지 않고, 또 저가로 소형의 불휘발성 반도체 기억장치를 제공하고자 함에 그 목적이 있다.

[발명의 구성]

상기와 같은 목적을 달성하기 위해 본 발명의 발휘발성 반도체 기억장치는, 제1로, 불휘발성 메모리기능을 갖춘 메모기수단을 구비한 메모리본체와, 전원전압의 강하와 더불어 발진주파수가 높아지는 발진회로 및, 승압능력에 구동주파수 의존성을 가지며, 상기 발진치로의 구동에 의해 전원전압을 승압하여 상기 메모리수단의 데이터 기입 ·소거시에 필요한 전압을 발생하는 승압회로를 갖춘 것을 요기로 한다.

제2로, 상기 제1의 구성에 있어서, 상기 발신회로로서 링오실레이터가 이용되고, 상기 링오실레이터는, 복수개의 인버터회로를 서로 전하전송용 MOS트랜지스터를 매개로 하여 고리모양(環狀)으로 접속다고, 상기 MOS트랜지스터의 게이트전각을 출력전압이 전원전압의 강하와 더불어 당해 MOS트랜지스터의 전송능력을 향상시키는 방향으로 변화하는 전압변환회로의 출력단자에 접속하여 구성된 것들 요지로 한다.

제3으로, 상기 제1의 구성에 있어서, 상기 발진회로로서 링오실레이터가 이용되고, 상기 링오실레이터는, 복수개의 인버터회로를 서로 고리모양으로 접속하고, 상기 복수개의 인버터회로를 각각 전하전송용MOS트랜지스터를 매개로 하여 전원전위, 접지전위에 접속하며, 상기 MOS트랜지스터의 게이트전극을 출력전압이 전원전압의 강하와 더불어 당해 MOS트랜지스터의 전송능력을 향상시키는 방향으로 변화하는 전압변환회로의 출력단자에 접속하여 구성된 것을 요지로 한다.

제4로, 불휘발성 메모리기능을 갖춘 메모리수단을 각각 구비한 복수개의 메모리본체와, 이 복수개의 메모리본체에 대해 전원전압을 승압하여 상기 각 메모리수단의 기입·소거시에 필요한 전압을 발생하는 공통의 승압장치를 갖춘 것을 요지로 한다.

[작용]

상기 구성에 있어서, 제1로 승압회로의 전류공급능력은 전원전압의 강하와 더불어 저하하는 경항이 있지만, 이것을 구동하는 발진회로의 발진주파수가 전원전압의 강하와 더불어 높아져서 이 저하경향이 해소된다. 이에 따라, 전원전압 의존성이 없는 전류공급능력을 갖춘 승압회로가 실현되어, 기입 ·소거시에 전원전압의 변동레 따라 전원파워가 헛되이 소비되지 않게 된다.

제2로, 상기 발진회로로 되는 링오실레이터는, 전원전압의 강하와 더불어 전하전송용 MOS트랜지스터의 전송능력이 상승하여 발진주파수가 높아진다.

제3으로, 상기 발진회로로 되는 링오실레이터는, 상기와 마찬가지로 전원전압의 강하와 더불어 전하전송용 MOS트랜지스처의 전송능력이 상승하여 발진주파수가 높아지고, 그와 더불어 링오실레이터를 구성하는 인버터회로의 동작시의 관통전류가 전원전압의 상승과 더불어 증가하는 것이 억제된다.

제4로, 복수개의 메모리본체에 대하여 공통의 승압장치를 갖춤으로써, 메모리카드 등으로서 기능하는 불휘발성 반도체 기억장치가 소형이면서 저가로 실현된다.

[실시 예]

이하, 본 발명의 실시예를 도면을 참조하여 상세히 설명한다

제1도는 본 발명의 제1실시예에 따른 NAND형 EEPROM을 이용한 불휘발성 반도체 기억장치의 구성을 나타낸 블럭도이다. 메모리수단으로서의 메모리셀어레이(1)에 대해 데이터 기입 · 독출을 수행하기 위한 비트선 제어회로(2)가 설치되어 있다. 이 비트선 제어회로(2)는 데이터 입출력버퍼 (6)에 연결되고, 어드레스버퍼 (4)로부터의 어드레스신호를 받는 열디코더 (3)의 출력을 입력으로서 받도록 되어 있다. 또, 메모리셀어레이 (1)에 대해 제어게이트 및 선택게이트를 제어하기 위해 행디코더 (5)가 설치되어 있고, 메모리셀어레이(1)가 형성되는 p형 기판(또는 p형 웰)의 전위를 제어하기 위한 기판전위 제어회로(7)가 설치되어 있다.

상술한 메모리셀어레이 (1) 내지 기판전위제어회로(7)의 가 기능을 담당하는 회로 등에 의해 메모리본체 (10)가 구성되어 있다. 승압회로(8)는 발진회로로서의 링오실레이터(9)로부터의 구동신호를 받아서 전원전압으로부터 승압된 고전압을, 메모리셀어레이(1)의 기입 · 소거시에 비트선 제어회로(2), 행디코더 (5), 기판전위 제어회로(7)에 공급한다.

제2도(a) 및 제2도(b)는 메모리셀어레이 (1)에서의 하나의 NAND셀부분의 평면도와 등가회로도이고, 제3도(a) 및 제3도(b)는 각각 제2도(a)의 A-A'선 단면도 및 B-B'선 단면도이다. 소자분리산화막(12)으로 둘러쌓인 p형 실리콘기관(또는 p형 웰 ; 11)에 복수개의 NAND셀로 이루어진 메오리셀어레이(1)가 형성되어 있다 1개의 NAND셀에 주목해서 설명하면, 이 실시예에서는 8개의 메모리셀(M₁∼M₈)이 직렬접속되어 하나의 NAND셀을 구성하고 있다. 메모리셀은 각각, 기판(11)에 게이트절연막(13)을 매개로 하여 부유게이트(14 ; 14₁, 14_2,‥‥‥, 14₈)가 형성되고, 그 위에 충간절연막(15)을 매개로 하여 제어게이트(16 ; 16_1,16_2,‥‥‥, 16₈)가 형성되어 구성되어 있다. 이들 메모리셀의 소오스·드레인인 n형 확산층(19)은 인접하는 것끼리 공용하는 형태로 직렬접속되어 있다.

NAND셀의 드레인측, 소오스측에는 각각 메모리셀의 부유게이트, 제어게이트와 동시에 형성된 선택게이트(14₉,16₉,14₁₀,16₁₀)가 설치되어 있다. 소자형성된 기판상은 CVD산화막(17)으로 피복되고, 그 위에 비트선(18)이 배설되어 있다. 비트선(18)은 NAND셀의 일단의 드레인측 화산층(19)에 접촉되어 있다. 행방향으로 배열된 NAND셀의 제어게이트(16)는 공통으로 제어게이트선(CG₁,CG₂,‥‥‥CG₈)으로서 배설되어 있다. 이들 제어게이트선은 워드선으로 된다. 선택게이트(14₉,16₉,14₁₀,16₁₀)도 각각 행방향으로 연속적으로 선택게이트선(SG₁,SG₂)으로서 배설되어 있다.

제4도는 이와 같은 NAND셀이 매트릭스형태로 배열된 메모리셀어레이 (1)의 등가회로를 나타낸 것이고, 제5도는 제1도중의 승압회로(8)의 구체적인 구성을 나타낸 것이며, 제6도는 승압회로(8)의 구동신호(ØR1,ØR2,ØR3,ØR4)로 되는 링오실레이터 (9)의 출력신호를 나타낸 것이다.

전압의 승압은, D형 n채널 MOS트랜지스터 (QD1∼QD4)를 캐패시터로서 이용하고. E형 n채널 MOS트랜지스터 (Qnl∼Qn4,Qnl7)를 전송게이트로서 이용하여 수행하도록 되어 있다. 전송게이트(Qnl∼Qn4)의 게이트전압을 승압하여 문턱치 전압에 의한 전압강하가 발생하지 않도록 하기 위해서, 캐패시터로서의 D형 n채널 MOS트랜지스터 (QD5∼QD8) 및 전송게이트로서의 E형 n채널 MOS트랜지스터 (Qn5∼Qn8)가 설치되어 있다. 또, E형 n채널 MOS트랜지스터 (Qnl3,Qnl4), D형 n채널 MOS트랜지스터 (QD9,QD10)가 전송게이트(Qnl7)의 게이트전압을 승압하여 상기와 마찬가지로 문턱치전압에 의안 전압강하가 발생하지 않도록하기 위해 설치되어 있다. E형 n채널 MOS트랜지스터(Qnl6)는 Qnl4의 게이트전극과 출력전압(Vpp)을 등화하기 위해 설치되어 있다. 이들 MOS트랜지스터(Qnl3,Qnl4,Qnl5,QD9,QD10)로 이루어진 부분은 더미(dummy)의 숭압단으로서 동작한다. 또한, 본 실시예에서는 4단 승압이지만, 필요에 따라 단수를 조정하면 좋다.

그리고, 구동신호((ØR1)가 L일 때 전원천압(Vcc)에 의해 캐패시터 (QD1,QD3)가 충전된다. 구동신호(ØR1)가 H일 때 전송게이트(Qn6,Qn8)을 각각 통하여 캐패시터 (QD1,QD3)의 충전전하가 캐패시터(QD6,QD8)로 각각 전송되어 충전되며, 전송게이트(Qn2,Qn4)의 게이트전압이 승압된다. 이 상태에서. 구동신호(ØR2)가 L, 구동신호(ØR4)가 H로 되면 캐패시터 (QD1,QD3)의 충전전하가 전송게이트(Qn2, Qn4)를 각각 통하여 캐패시터 (QD2,QD4)로 전송되어 충전된다. 이와 같은 동작이 반복되어, 전원전압(Vcc)을 소요치(所要値)까지 승압시킨 승압전압(Vpp)이 발생한다. 승압회로(8)의 승압능력은 전원전압(Vcc)의 강하와 더불어 저하하는 경향이 있지만, 구동신호(ØR1,ØR2,ØR3,ØR4)의 주파수가 높아짐으로써 이 저하경향은 해소된다.

제7도는 제1도중의 링오실레이터(9)의 구체적인 제1구성예를 나타낸 것이다 E형 n채널 MOS트랜지스터 (Qnl8∼Qn21), E형 p채널 MOS트랜지스터 (Qpl∼Qp4)는 가각 게이트전극, 드레인이 접속되어 인버터회로를 구싱하고, E형 n채널 MOS트랜지스터((Qn22.Qn23). E형 p채널 MOS트랜지스터((Qp5,Qp6)는 NAND회로론 구성하고 있다. D형 n채널 MOS트랜지스터 (QD11∼QD15)는 캐패시터로서 이용되고, 트랜지스터 (QD16∼QC20)는 전하전송용 D형 n채닐 MOS프랜지스터이다. 이들 트랜기스터(QD16∼QD20)의 게이트전극은 노드(Nl)에 접속되고, 노드(Nl)의 전압은 E형 P채널 MOS트랜기스터(Qp7)와 E형 n채널 MOS트랜지스터(Qn24)로 구성되는 전압변환회로의 출력에 의해 전원전압(Vcc)의 강하와 더불어 상승하도록 되어 있다. 한편, 참조부호 Vs_T는 정전압회로의 출력전압으로, 선원건압(Vcc)에 의존하지 않는다.

링오실레이터·이네이블신호(/Ø_RON)가 L로 되면 링오실레이터가 동작한다. 그리고, 전원전압(Vcc)이 강하하면, 노드(Nl)의 전압이 상승하고, MOS트랜지스터 (QDl6∼QD20)의 전하전송능력이 상승하여 링오실레이터의 발진주파수가 높아진다. 인버터 (I₂∼I₉)와 NOR회로(G1,G4), NAND회로(G2,G3), 지연회로(Dl∼D3)에 의해 출력신호(ØRl∼ØR4)의 타이밍이 제어된다. 여기에서, 지연회로(D1,D3)는 상기 제 6도에 나타낸 지연시간(τ₂)을, 지연회로(D2)는 지연시간(τ₁)을 각각 발생시키는 것이다.

제8도는 링오실레이터 (9)의 제2구성예를 나타낸 것으로, 이 구성예에서는 제7도에서의 전하전송용 D형 n채널 MOS트랜지스터 (QDl6∼QD20) 대신에, 각각의 인버터회로와 전원전위 및 접지전위 사이에 전하전송용 D형 n채널 MOS트랜지스터 (QD2l∼QD25,QD26-QD30)가 접속되어 있다. 이 구성예에서는, 각각의 인버터회로에 대하여 D형 n채널 MOS트랜지스터가 2개 필요하므로, 회로면적은 제7도의 구서예에 비해 증가하지만, 링오실레이터를 구성하는 인버터회로 동작시의 관통전류가 전원전압(Vcc)의 상승가 더불어 증가하는 것이 억제되거나 방지된다

여기에서, 제7도 및 제8도의 링오실레이터에 있어서, 정전압회로의 출력전압/Vs_T)이 OV로부터 전원전압(Vcc) 사이의 어떤 전위로 설정되는 경우, 노드(Nl)의 전압(VN1)도 0VVN1Vs_T,Vcc로 된다. 이때, 전하전송용 D형 n채널 MOS트랜지스터 (QDl6∼QD20,QD2l∼QD25,QD26∼QD30)의 문턱치전압은, 게이트전극에 전압(VN1)이 인가된 경우에 드레인에 인가된 전원전압(Vcc)이 문턱치전압에 의한 전압강하없이 소오스에 전달되도록 설정된다. 상술한 바와 같이 문턱치전압을 설정하는 것이 불가능한 경우라도, 게이트전극에 전압(VN1)이 인가된 경우에 드레인에 인가된 전원전압(Vcc이 링오실레이터를 구성하는 인버터회로의 문턱치전압을 넘도록, 소오스에 전달되지 않으면 안된다. 이 경우, 예컨대 제7도의 링오실레이터에서는 링오실레이터를 구성하는 인버터회로의 입력전압이 충분히 상승하지 않으므로, 인버터회로에 관통전류가 흘러 소비전력이 커진다.

또한, 제7도 및 제8도중의 E형 p채널 MOS트랜지스터 (Qp7)와 E형 n채널 MOS트랜지스터(Qn24)로 구성되는 전압변환회로는, 제9도(a) 및 제9도(b)와 같이 변형해도 좋다. 즉, E형 p채널 MOS트랜지스터(Qp7)측에, 게이트·소오스간이 결합된 E형 n채널 MOS트랜지스터 (QD3l)를 접속해도 좋다. 이 제9도(a) 및 제9도(b)의 회로에 쪽이 노드(Nl)의 전압의 전원전압(Vcc) 의존성이 커진다. 또, 제7도 및 제8도중 또는 제9도(a) 및 제9도(b)에 나타낸 전압변환회로에서는, E형 n채널 MOS트랜지스터 (Qn24)의 게이트전극에 전원전압(Vcc)이 인가되고 있지만, 이것은 Vcc의 증가와 더불어 증가하는 전압, 예컨대 (1/2)Vcc나 (2/5)Vcc라도 좋다. 이들 전압[Vgate ; 트랜지스터(Qn24)의 게이트전압]은 예컨대 제10도의 회로를 이용하여 발생시키면 좋다. 이 회로에서 저항(Rl,R2)의 값을 Rl=R2로 하면 출력전압(Vgate)은 (1/2) Vcc로 된다. 더욱이, 사용 전원전압범위에 따라서는 제7도, 제8도, 제9도(a) 및 제9도(b)의 정전압(V_ST)은 Vcc로 해도 동일하게 동작한다.

또 제7도 및 제8도에서는 5단링이지만, 필요에 따라 단수를 조정할 수 있다.

제11도는 본 발명의 제2실시예를 나타낸 것으로, 이 실시예는 메모리카드에 적용된 경우의 실시예이다.

동일의 기판(21)위에 복수개(이 예에서는 5개)의 메모리본체(10)와, 승압회로 및 링오실레이터를 내장한 공통의 승압장치 (20)가 구비되어 있다. 여기에서, 참조부호 22는 외부단자이다. 메모리본체(10)에는 상기 제1 실시예에서 설명한 바와 같이, NAND셀이 매트릭스형태로 배열된 매모리셀어레이 등이 내장되어 있다.

승압장치 (20)는, 제12도의 시스템 구성에 나타낸 바와 같이 정(正)승압회로(23a). 보조(spare) (23b) 및 이들 승압회로(23a,23b)를 구동하는 링오실레이터(24)를 내장함으로써, 신뢰성이 향상되고 있다. 이 실시예의 메모리카드는, 승압회로와 링오실레이터를 갖추지 않고 복수개의 메모리본체(10)에 대하여 공통의 승압장치 (20)를 갖추고 있기 때문에, 소형으로 구성할 수 있으며 저가이다

메모러본체(10)의 재기입시에 부(負)전압을 이용하는 경우. 예컨대 NAND형 EEPROM에서 소거시에 p형 기판(또는 P형 웰)을 고전압으로 하는 방법을 이용하지 않고 제어게이트에 부전압을 인가하는 방법을 이용할 때는, 제13도에 나타낸 강압회로를 승압회로와 더불어 탑재하면 좋다. 이때의 구동신호는, 제14도에 나타낸 바와 같이 상기 제6도의 구동신호(ØR,ØR2,ØR3,ØR4)를 발전시킨 반전신호(/ØRl,/ØR2,/ØR3,/ØR4)로 족하다. 제13도중 참조부호 Qp8∼Qp24는 E형 P채널 MOS트랜지스터이고, QPD1∼QpD10은 D형 p채널 MOS트랜지스터이다. D형 P채널 MOS트랜지스터(QpD1∼QpD10) 대신에 p형 웰과 p형 웰상의 배선 재료로 캐패시터를 형성하고, p형 웰에 구동신호(/ØR1∼/ØR4)를 인가하도록 해도 좋다.

또, 이 실시예에서는 4단 승압이지만, 필요에 따라 단수를 조정할 수 있다.

[발명의 효과]

이상 설명한 바와 같이 본 발명에 의하면, 제1로 전원전압의 강하와 더불어 발진주파수가 높아지는 발진회로와, 승압능력에 구동주파수 의존성을 가지며 상기 발진회로의 구동에 의해 전원전압을 승압하여 메모리 수단의 데이터 기입 ·소거시에 필요한 전압을 발생하는 승압회로를 구비하고 있기 때문에, 전원전압 의존성이 없는 전류공급능력을 갖춘 승압회로가 실현되어, 기입 ·소거시에 전원전압의 변동에 따라 전원파워가 헛되이 소비되지 않게 된다.

제2로, 발진회로로서 복수개의 인버터회로를 서로 전하전송용 MOS트랜지스터를 매개로 하여 고리모양으로 접속하고, 상기 MOS트랜지스터의 게이트전극을 출력전압이 전원전압의 강하와 더불어 당해 MOS트랜지스터의 전송능력을 향상시키는 방향으로 변화하는 전압변환회로로 구동하도록 된 링오실레이터를 이용하고 있기 때문에, 불휘발성 반도체 기억장치로서 대단히 적절한 발진회로를 실현할 수 있게 된다.

제3으로, 링오실레이터를 구성하는 복수개의 인버터회로를 각각 전하전송용 MOS트랜지르터를 매개로 하여 전원전위, 접지전위에 접속하도록 하고 있기 때문에, 상기 제2의 효과에 더하여 인버터회로 동작시의 관통전류가 전원전압의 상승과 더불어 증가하는 것을 억제하거나 방지할 수 있게 된다.

제4로, 복수개의 메모리본체에 대하여 공통의 승압장치를 구비하고 있기 때문에, 소형이면서 저가이고, 메모리카드 등으로서 기능시키기에 대단히 적절한 불휘발성 반도체 기억장치를 실현할 수 있게 된다.

Claims

전원전압으로 동작하는 전기적으로 재기입이 가능한 불휘발성 반도체 기억장치에 있어서, 불휘발성 메모리기능을 갖춘 메모리수단을 구비한 메모리본체와, 상기 전원전압의 강하에 응답하여 높아지는 주파수를 갖는 신호를 발생하는 발진회로 및, 상기 발진회로에 의해 발생된 상기 신호에 따라 상기 전원전압을 승압하여 상기 메모리수단의 데이터 기입 · 소거시에 필요한 전압을 발생하는 승압회로를 구비한 것을 특징으로 하는 불휘발성 반도체 기억장치.
제1항에 있어서, 상기 발진회로는. 복수개의 인버터회로를 서로 전하전송용 제1MOS트랜지스터를 매개로 하여 고리모양(環狀)으로 접속하고 상기 제1MOS트랜지스터의 게이트전극를 상기 전원전압의 강하와 더불어 상기 제1MOS트랜지스터의 전송능력을 상승시키는 전압변환회로의 출력단자에 접속하여 구성된 링오실레이터을 갖춘 것을 특징으로 하는 불휘발성 반도체 기억장치.
제1항에 있어서, 상기 발진회로로서 링오실레이터가 이용되고, 상기 링오실레이터는, 복수개의 인버터회로를 서로 고리모양으로 접속하고, 상기 복수개의 인버터회로를 각각 전하전송용 제1MOS트랜지스터를 매개로 하여 전원전위, 접지전위에 접속하며, 상기 제1MOS트랜지스터의 게이트전극을 상기 전원전압의 강하와 더불어 상기 제1MOS트랜지스터의 전송능력을 상승시키는 전압변환치로의 출력단자에 접속하여 구성된 것을 특징으로 하는 불휘발성 반도체 기억장치.
불휘발성 메모리기능을 갖춘 메모리수단을 각각 구비한 복수개의 메모리본체와, 상기 복수개의 메모리본체의 각각에 공통으로 접속되어 전원전압을 변압시켜 상기 각 메모리수단의 데이터 기입 · 소거시에 필요한 고전압을 발생하는 제1고전압발생회로 및, 상기 제1고전압발생회로가 동작하지 않을 때에 상기 제1고전압발생회로의 동작을 계속하는 제2고전압발생회로를 구비한 것을 특징으로 하는 불휘발성 반도체 기억장치.
제1항에 있어서, 상기 메모리본체와 상기 승압회로가 메오리카드에 이용되는 것을 특징으로 하는 불휘발성 반도체 기억장치.
제2항 또는 제3항에 있어서, 상기 제1MOS트랜지스터는, n채널 MOS트랜지스터로 구성되고, 상기전압변환회로는, 저항소자와, 정전압회로의 출력레벨과 접지전위간의 전압레벨 시프트용 제2n채널 MOS트랜지스터로 구성되며, 상기 전압변환회로의 출력단자는, 상기 저항소자와 상기 제2n채널 MOS트랜지스터의 접속점이고, 상기 전원전압 또는 상기 전원전압에 비례한 전압이 상기 제2n채널 MOS트랜지스터의 게이트 전극에 인가되는 것을 특징으로 하는 불휘발성 반도체 기억장치.
제4항에 있어서, 상기 전원전압의 필요한 강하에 응답하여 높아지는 주파수를 갖는 신호를 발생하는 발진회로를 더 구비한 것을 특징으로 하는 불휘발성 반도체 기억장치.
제4항에 있어서, 상기 복수개의 메모리본체와 상기 제1고전압발생회로가 메즈리카드에 이용되는 것을 특징으로 하는 불휘발성 반도체 기억장치.
제7항에 있어서, 상기 발진회로는, 복수개의 인버터회로를 서로 전하전송용 제1MOS트랜지스터를 매개로 하여 고리모양으로 접속하고, 상기 제1MOS트랜지스터의 게이트전극을 상기 전원전압의 강하와 더불어 상기 제1MOS트랜지스터의 전송능력을 상승시키는 전압변환회로의 출력단자에 접속하여 구성된 링오실레이터를 갖춘 것을 특징으로 하는 불휘발성 반도체 기억장치.
제7항에 있어서, 상기 발진회로로서 링오실레이터가 이용되고, 상기 링오실레이터는, 복수개의 인버터회로를 서로 고리모양으로 접속하고, 상기 복수개의 인버터회로를 각각 전하전송용 제1MOS트랜지스터를 매개로 하여 전원전위, 접지전위에 접속하며, 상기 제1MOS트랜지스터의 게이트전극을 상기 전원전압의 강하와 더불어 상기 제1MOS트랜지스터의 전송능력을 상승시키는 전압변환회로의 출력단자에 접속하여 구성된 것을 특징으로 하는 불휘발성 반도체 기억장치.
제9항 또는 제10항에 있어서, 상기 제1MOS트랜지스터는, n채널 MOS트랜지스터로 구성되고, 상기 전압변환회로는, 저항소자와, 정전압회로의 출력레벨파 접지전위간의 전압레벨 시프트용 제2n채널 MOS트런지스터로 구성되며, 상기 전압변환회로의 출력단자는. 상기 저항소자와 상기 제2n채널 MOS트랜지스터의 접속점이고, 상기 전원전압 또는 상기 전원전압에 비례한 전압이 상기 제2n채널 MOS트랜지스터의 게이트 전극에 인가되는 것을 특징으로 하는 불휘발성 반도체 기억장치.
전원전압의 강하에 응답하여 높아지는 주파수를 갖는 신호를 발생하는 발진회로와, 상기 발진회로에 의해 발생된 상기 신호에 따라 상기 전원전압을 승압하여 메모리수단의 데이터 기입 · 소거시에 필요한 전압을 발생하는 승압회로를 구비하고, 복수개의 인버터회로를 서로 전하전송용 제1MOS트랜지스터를 매개로 하여 고리모양으로 접속하고, 상기 제1MOS트랜지스터의 게이트전극을 상기 전원전압의 강하와 더불어 상기 제1MOS트랜지스터의 전송능력을 상승시키는 전압변환회로의 출력단자에 접속하여 된 것을 특징으로 하는 반도체 장치.
제4항에 있어서, 상기 제1고전압발생회로는, 상기 복수개의 메모리본체의 각각에 공통으로 접속되어 전원전압을 변압시켜 상기 각 메모리수단의 데이터 기입 ·소거시에 필요한 고전압을 발생하는 메모리카드 수단을 갖춘 것을 특징으로 하는 불휘발성 반도체 기억장치.