KR100234358B1 - 기준전압 발생회로 - Google Patents

Abstract

본 발명은 기준 전압 발생회로에 관한 것으로, 제1 공핍형 N채널 트랜지스터(DN1) 및 제1 증가형 N 채널 트랜지스터(EN1)가 직렬로 연결되고, 이와 병렬로 제2 공핍형 N 채널 트랜지스터(DN2) 및 다이오드 구성을 갖는 제2 증가형 N 채널 트랜지스터(EN2)가 직렬로 연결되어 구성되거나 또는 제1 증가형 P 채널 트랜지스터(EP1) 및 제1 공핍형 P 채널 트랜지스터(DP1)이 직렬로 연결되고, 이와 병렬로 전원단자(V_DD)와 전원단자(V_SS) 사이에 다이오드 구성을 갖는 제2 증가형 P 채널 트랜지스터(EP2) 및 제2 공핍형 P 채널 트랜지스터(DP2)가 직렬로 연결되어 구성된다. 이와 같은 기준 전압 발생회로는 온도에 무관하게 일정한 전압을 제공함으로써 이를 채용하는 많은 응용회로의 성능을 개선하는 효과가 있다.

Description

기준전압 발생회로

제1도는 종래의 기준전압 발생회로를 나타낸 도면이다.

제2도는 본 발명의 일실시예에 따른 기준 전압 발생회로의 회로도이다.

제3도는 본 발명의 다른 실시예에 따른 기준 전압 발생회로의 회로도이다.

〈도면의 주요부분에 대한 부호의 설명 〉

DN1 : 제1 공핍형 N 채널 트랜지스터

DN2 : 제2 공핍형 N 채널 트랜지스터

EN1 : 제1 증가형 N 채널 트랜지스터

EN2 : 제2 증가형 N 채널 트랜지스터

DP1 : 제1 공핍형 P 채널 트랜지스터

DP2 : 제2 공핍형 P 채널 트랜지스터

EP1 : 제1 증가형 P 채널 트랜지스터

EP2 : 제2 증가형 P 채널 트랜지스터

본 발명은 기준 전압 발생회로에 관한 것으로, 특히 반도체 장치로 구성되는 기준 전압발생회로에 관한 것이다.

기준 전압 발생회로는 대부분의 응용회로에 사용되는 회로로서, 그 중요도가 매우 크다고 볼 수 있으며, 다양한 회로들이 제안되어 있다.

제1도는 종래의 기준 전압 발생회로를 나타낸 도면으로서, 게이트가 접지에 연결되고 소스가 제1 전원단자(V_DD)에 연결되는 PMOS트랜지스터(PQ)와 애노드(anode)가 상기 PMOS트랜지스터(PQ)의 소스에 연결되고 캐소우드(cathode)가 접지에 연결되는 정전압 다이오드(D_Z)를 포함하여 구성되는 PMOS트랜지스터(PQ)의 드레인에서 출력단자가 인출된다.

제1도에 있어서, PMOS트랜지스터(PQ)는 게이트가 접지되어 있으므로, PMOS트랜지스터(PQ)는 항상 포화영역에 위치하게 되어 소정 전류가 흐르게 되며, 이와 같은 전류는 그대로 정전압 다이오드(D_Z)로 흐르게 된다. 정전압 다이오드(D_Z)는 흐르는 전류가 수 ㎂ 이상일때는 일정한 전압을 나타내므로, 출력단에는 일정한 크기를 갖는 기준 전압이 출력된다. 그러나 이와 같은 기준 전압 발생회로의 출력전압은 정전압 다이오드(D_Z)의 온도특성에 따라 달라지는 특성을 잦게 된다. 따라서 온도가 변화함에 따라 출력되는 전압이 달라지는 문제점이 있다.

따라서 본 발명의 목적은 온도에 무관하게 일정한 전압을 발생할 수 있는 기준 전압 발생회로를 제공하는 것에 있다.

상기 목적을 달성하기 위하여 본 발명인 기준전압 발생회로는 외부전압이 인가되는 제1 전원단자(V_DD) 및 제2 전원단자(V_SS)와, 그 자신의 드레인이 상기 제1 전원단자(V_DD)에 연결되고 그 자신의 소스 및 게이트가 상호 접속되는 제1 공핍형 N 채널 트랜지스터(DN1)와, 그 자신의 드레인이 상기 제1 전원단자(V_DD)에 연결되고 그 자신의 게이트가 상기 제1 공핍형 N 채널 트랜지스터(DN1)의 게이트에 연결되는 제2 공핍형 N 채널 트랜지스터(DN2)와, 그 자신의 드레인이 제1 공핍형 N 채널 트랜지스터(DN1)의 소스에 연결되고 그 자신의 소스가 상기 제2 전원단자(V_SS)에 연결되는 제1 증가형 N 채널 트랜지스터(EN1)와 그 자신의 드레인이 상기 제2 공핍형 N 채널 트랜지스터(DN1)의 소스에 연결되고 그 자신의 게이트가 그 자신의 드레인에 연결됨과 동시에 상기 제1 증가형 N 채널 트랜지스터(EN1)의 게이트에 연결되며 그 자신의 소스가 상기 제2 전원단자(V_SS)에 연결되는 제2 증가형 N 채널 트랜지스터(EN2) 및 상기 제2 공핍형 N 채널 트랜지스터(DN2)와 상기 제2 증가형 N 채널 트랜지스터(EN2)의 연결점에서 인출되어 기준전압을 출력하는 출력단자를 포함하여 구성되거나 ; 외부전압이 인가되는 제1 전원단자(V_DD) 및 제2 전원단자(V_SS)와, 그 자신의 소스가 상기 제1 전원단자(V_DD)에 연결되는 제1 증가형 P 채널 트랜지스터(EP1)와, 그 자신의 소스가 상기 제1 전원단자(V_DD)에 연결되고 그 자신의 게이트가 상기 제1 증가형 P 채널 트랜지스터(EP1)의 게이트에 연결됨과 동시에 그 자신의 드레인에 연결되는 제2 증가형 P 채널 트랜지스터(EP2)와, 그 자신의 소스가 상기 제1 증가형 P 채널 트랜지스터(EP1)의 드레인에 연결됨과 동시에 그 자신의 게이트에 연결되고 그 자신의 드레인이 상기 제2 전원단자(V_SS)에 연결되는 제1 공핍형 P 채널 트랜지스터(DP1)와, 그 자신의 드레인이 상기 제2 증가형 P 채널 트랜지스터(EP2)의 소스에 연결되고 그 자신의 게이트가 상기 제1 공핍형 P 채널 트랜지스터(DP1)의 게이트에 연결되며 그 자신의 드레인이 상기 제2 전원단자(V_SS)에 연결되는 제2 공핍형 P 채널 트랜지스터(DP2) 및 상기 제2 증가형 P 채널 트랜지스터(EP2)와 상기 제2 공핍형 P 채널 트랜지스터(DP2)의 연결점으로부터 인출되어 기준전압을 출력하는 출력단자를 포함하여 구성된다.

이어서 첨부한 도면을 이용하여 본 발명의 기준 전압 발생회로에 관하여 좀 더 상세히 설명하기로 한다.

제2도는 본 발명의 일실시예에 따른 기준 전압 발생회로의 회로도로서, 제1 공핍형 N 채널 트랜지스터(DN1), 제2 공핍형 N 채널 트랜지스터(DN2), 제1 증가형 N 채널 트랜지스터(EN1) 및 제2 증가형 N 채널 트랜지스터(EN2)를 포함하여 구성된다.

제2도를 참조하여 기준 전압 발생회로의 구성을 설명하면 다음과 같다. 제1 공핍형 N 채널 트랜지스터(DN1)의 드레인(drain)은 제1 전원단자(V_DD)에 연결되며, 게이트(gate)는 그 자신의 소스(source)에 연결됨과 동시에 제2 공핍형 N 채널 트랜지스터(DN2)의 게이트에 연결된다. 제2 공핍형 N 채널 트랜지스터(DN2)의 드레인은 제1 공핍형 N 채널 트랜지스터(DN1)의 드레인과 마찬가지로 제1 전원단자에 연결된다.

제1 증가형 N 채널 트랜지스터(EN1)의 드레인은 상기 제1 공핍형 N 채널 트랜지스터(DN1)의 소스에 연결되고, 게이트는 제2 증가형 N 채널 트랜지스터(EN2)의 게이트에 연결되며, 소스는 제2 전원단자(V_SS)에 연결된다. 제2 증가형 N 채널 트랜지스터(EN2)의 드레인은 상기 제2 공핍형 N 채널 트랜지스터(DN2)의 소스에 연결됨과 동시에 그 자신의 게이트에 연결되며, 소스단은 상기 제1 증가형 N 채널 트랜지스터(EN1)의 소스와 마찬가지로 제2 전원단자(V_SS)에 연결된다.

상기와 같은 회로에서 기준 전압(V_REF)을 발생하기 위한 출력단은 상기 제2 공핍형 N 채널 트랜지스터(DN2)와 상기 제2 증가형 N 채널 트랜지스터(EN2)의 연결점으로부터 외부로 인출된다.

이와 같이 구성되는 회로에서 제1 공핍형 N 채널 트랜지스터(DN1)은 포화영역에 위치하므로 그 자신의 드레인으로 흐르는 전류(I₁)는 다음 식(1)과 같이 나타낼 수 있다.

여기서 β₁은 상기 제1 공핍형 N 채널 트랜지스터(DN1)의 장치 트랜스콘덕턴스 상수(device transconductance parameter)이며 V_T1은 제1 공핍형 N 채널 트랜지스터(DN1)의 문턱전압(threshold voltage)을 나타내는 것이다.

또한, 제2 공핍형 N 채널 트랜지스터(DN2)의 드레인으로 흐르는 전류(I₂)는 다음 식(2)와 같이 나타낼 수 있다.

여기서 β₂상기 제2 공핍형 N 채널 트랜지스터(DN2)의 장치 트랜스콘덕턴스 상수(device transconductance parameter)이며 V_T2은 제2 공핍형 N 채널 트랜지스터(DN2)의 문턱전압(threshold voltage)을 나타내는 것이다.

한편, 제1 증가형 N 채널 트랜지스터(EN1)의 드레인으로 흐르는 전류는 다음 식(3)과 같이 나타낼 수 있으며, 제2 증가형 N 채널 트랜지스터(EN2)의 드레인으로 흐르는 전류는 다음 식(4)과 같이 나타낼 수 있다.

여기서 β₃및 β₄은 상기 제1 증가형 N 채널 트랜지스터(EN1) 및 제2 증가형 N 채널 트랜지스터(EN2)의 장치 트랜스콘덕턴스 상수(device transconductance parameter)들이며 V_T3및 V_T4은 제1 증가형 N 채널 트랜지스터(EN1) 및 제2 증가형 N 채널 트랜지스터(EN2)의 문턱전압들을 나타내는 것이다.

상기 식(1) 내지 식(4)에서 β₁, β₂, β₃, β₄는 각각 K를 프로세스 트랜스콘덕턴스 상수(process conductance parameter)라 하고 W를 채널의 넓이(channel width)라고 하며, L을 채널의 길이(channel length)라고 할 때 다음 식(5)와 같이 정해지는 상수값들이다.

이 때, 각 트랜지스터에서 채널의 넓이에 대한 채널의 길이에 대한 비(W/L)를 동일하게 하고, 제1 공핍형 N 채널 트랜지스터(DN1)과 제1 증가형 N 채널 트랜지스터(EN1)가 동일한 프로세스 트랜스콘덕턴스 상수(K)를 갖게 되면, β₁=β₃인 관계식이 만족하게 된다. 여기서 상기 제1 공핍형 N 채널 트랜지스터(DN1)로 흐르는 전류(I₁)은 그대로 제1 증가형 N 채널 트랜지스터(EN1)로 흐르는 전류(I₃)가 되며, 제2 공핍형 N 채널 트랜지스터(DN2)로 흐르는 전류(I₂)는 그대로 제2 증가형 N 채널 트랜지스터(EN2)로 흐르는 전류(I₄)가 된다. 또한 상기 제1 공핍형 N 채널 트랜지스터(DN1) 및 제2 공핍형 N 채널 트랜지스터(DN2)의 문턱전압들(V_T1, V_T2)이 V_TD로 동일하고, 제1 증가형 N 채널 트랜지스터(EN1) 및 제2 증가형 N 채널 트랜지스터(EN2)의 문턱전압들(V_T3, V_T4)이 V_TE로 동일하도록 구성하면, 상기 관계식들에 의거하여 다음 식(6)과 같이 기준전압을 나타낼 수 있다.

그런데 공정상

이 만족하게 되므로, 기준전압의 온도에 대한 변화율은

라고 말할 수 있다.

즉 상기 식(6)에 의하면, 본 발명에 따른 기준전압 발생회로로부터 발생되는 기준전압은 외부로부터 제1 전원단자(V_DD) 및 제2 전원단자(V_SS)를 통하여 인가되는 전압과는 무관함을 알 수 있다. 또한 상기 식(7)에 의하여, 본 발명에 따른 기준전압 발생회로로부터 발생되는 기준전압은 온도(T)변화에 무관함을 알 수 있다.

제3도는 본 발명의 다른 실시예에 따른 기준 전압 발생회로의 회로도로서, 제1 증가형 P 채널 트랜지스터(EP1), 제2 증가형 P 채널 트랜지스터(EP2), 제1 공핍형 P 채널 트랜지스터(DP1) 및 제2 공핍형 P 채널 트랜지스터(DP2)를 포함하여 구성된다.

제3도에 있어서, 제1 증가형 P 채널 트랜지스터(EP1)의 소스 및 제2 증가형 P 채널 트랜지스터(EP2)의 소스는 공통으로 제1 전원단자(V_DD)에 연결되며, 제2 증가형 P 채널 트랜지스터(EP2)의 게이트는 그 자신의 드레인에 연결됨과 동시에 제1 증가형 P 채널 트랜지스터(EP1)의 게이트에 연결된다. 제1 공핍형 P 채널 트랜지스터(DP1)의 소스는 제1 증가형 P 채널 트랜지스터(EP1)의 드레인에 연결됨과 동시에 그 자신의 게이트에 연결되며, 드레인은 제2 전원단자(V_SS)에 연결된다. 제2 공핍형 P 채널 트랜지스터(DP2)의 소스는 제2 증가형 P 채널 트랜지스터(EP2)의 드레인에 연결되고, 게이트는 제1 공핍형 P 채널 트랜지스터(DP1)의 게이트에 연결되며, 드레인은 제1 공핍형 P 채널 트랜지스터(DP1)의 드레인과 함께 제2 전원단자(V_SS)에 연결된다. 이와 같은 회로에서 기준전압을 출력하기 위한 출력단자는 상기 제1 증가형 P 채널 트랜지스터(EP2)와 제2 공핍형 P 채널 트랜지스터(DP2)의 연결점에서 인출된다.

여기서 제1 증가형 P 채널 트랜지스터(EP1)로 흐르는 전류(I₅)와 제2 증가형 P 채널 트랜지스터(EP2)로 흐르는 전류(I₆)와 제1 공핍형 P 채널 트랜지스터(DP1)로 흐르는 전류(I₇) 및 제2 공핍형 P 채널 트랜지스터(DP2)로 흐르는 전류(I₈)는 각 트랜지스터의 장치 트랜스콘덕턴스 상수(device transconductance parameter)를 β라고 할때 각각 다음 식(9), (10), (11), (12)와 같이 나타낼 수 있다.

여기서 V_TD및 V_TE는 각각 공핍형 P 채널 트랜지스터에서의 문턱전압과 증가형 P 채널 트랜지스터에서의 문턱전압을 나타낸다.

그런데 제2도에 도시한 회로에서 I₅= I₇이 되므로인 관계가 성립한다.

즉 V_REF= V_TE-V_TD가 된다.

여기서 우측에 첫번째항과 두번째항은 상기 식(7)이 적용될 수 있으므로, 제2도에 도시한 바와 같은 기준전압 발생회로부터 출력되는 기준 전압 역시 온도에 무관하게 발생됨을 알 수 있다.

상술한 바와 같이 본 발명은 온도에 무관하게 일정한 전압을 발생할 수 있는 기준 전압 발생회로로서 이를 채용하는 많은 응용회로의 성능을 개선하는 효과가 있다.

Claims (2)

1. 일정한 전압을 발생하기 위한 장치에 있어서, 외부전압이 인가되는 제1 전원단자(V_DD) 및 제2 전원단자(V_SS) ; 그 자신의 드레인이 상기 제1 전원단자(V_DD)에 연결되고 그 자신의 소스 및 게이트가 상호 접속되는 제1 공핍형 N 채널 트랜지스터(DN1) ; 그 자신의 드레인이 상기 제1 전원단자(V_DD)에 연결되고 그 자신의 게이트가 상기 제1 공핍형 N 채널 트랜지스터(DN1)의 게이트에 연결되는 제2 공핍형 N 채널 트랜지스터(DN2) ; 그 자신의 드레인이 제1 공핍형 N 채널 트랜지스터(DN1)의 소스에 연결되고 그 자신의 소스가 상기 제2 전원단자(V_SS)에 연결되는 제1 증가형 N 채널 트랜지스터(EN1) ; 그 자신의 드레인이 상기 제2 공핍형 N 채널 트랜지스터(DN2)의 소스에 연결되고 그 자신의 게이트가 그 자신의 드레인에 연결됨과 동시에 상기 제1 공핍형 N 채널 트랜지스터(EN1)의 게이트에 연결되며 그 자신의 소스가 상기 제2 전원단자(V_SS)에 연결되는 제2 증가형 N 채널 트랜지스터(EN2) ; 및 상기 제2 공핍형 N 채널 트랜지스터(DN2)와 상기 제2 증가형 N 채널 트랜지스터(EN2)의 연결점에서 인출되어 기준전압을 출력하는 출력단자를 구비하는 것을 특징으로 하는 기준전압 발생회로.
2. 일정한 전압을 발생하기 위한 장치에 있어서, 외부전압이 인가되는 제1 전원단자(V_DD) 및 제2 전원단자(V_SS) ; 그 자신의 소스가 상기 제1 전원단자(V_DD)에 연결되는 제1 증가형 P 채널 트랜지스터(EP1) ; 그 자신의 소스가 상기 제1 전원단자(V_DD)에 연결되고 그 자신의 게이트가 상기 제1 증가형 P 채널 트랜지스터(EP1)의 게이트에 연결됨과 동시에 그 자신의 드레인에 연결되는 제2 증가형 P 채널 트랜지스터(EP2) ; 그 자신의 소스가 상기 제1 증가형 P 채널 트랜지스터(EP1)의 드레인에 연결됨과 동시에 그 자신의 게이트에 연결되고 그 자신의 드레인이 상기 제2 전원단자(V_SS)에 연결되는 제1 공핍형 P 채널 트랜지스터(DP1) ; 그 자신의 드레인이 상기 제2 증가형 P 채널 트랜지스터(EP2)의 소스에 연결되고 그 자신의 게이트가 상기 제1 공핍형 P 채널 트랜지스터(DP1)의 게이트에 연결되며 그 자신의 드레인이 상기 제2 전원단자(V_SS)에 연결되는 제2 공핍형 P 채널 트랜지스터(DP2) ; 및 상기 제2 증가형 P 채널 트랜지스터(EP2)와 상기 제2 공핍형 P 채널 트랜지스터(DP2)의 연결점으로부터 인출되어 기준전압을 출력하는 출력단자를 구비하는 것을 특징으로 하는 기준 전압 발생회로.