CN104793676A - 稳压器及半导体装置 - Google Patents

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Abstract

本发明题为稳压器及半导体装置。提供不会限制输出晶体管的驱动性能而能够保护输出晶体管的栅极的具备钳位电路的稳压器。具备电平移位电路，其输入端子与输出晶体管的栅极连接，输出端子与钳位电路的输入连接，钳位电路构成为通过电平移位电路的输出电压进行控制。

Description

稳压器及半导体装置
技术领域
本发明涉及稳压器的输出晶体管的保护电路。
背景技术
对现有的稳压器进行说明。图6是示出现有的稳压器的电路图。
现有的稳压器具备：误差放大电路104；基准电压电路103；NMOS晶体管602；电阻105、106；二极管601；接地端子100；输出端子102；以及电源端子101。
电阻105、106串联设置在输出端子102与接地端子100间，将在输出端子102产生的输出电压Vout分压。若将在电阻105、106的连接点产生的电压设为Vfb，则误差放大电路104以使Vfb接近基准电压电路103的电压Vref的方式控制NMOS晶体管602的栅极电压，使输出端子102输出输出电压Vout。二极管601对NMOS晶体管602的栅极电压进行钳位，即便从电源端子101输入超过NMOS晶体管的栅极耐压的电压，也保护NMOS晶体管的栅极免受破坏（例如，参照专利文献1）。
现有技术文献
专利文献
专利文献1：日本特开2002－343874号公报。
发明内容
发明要解决的课题
然而，现有的稳压器存在这样的课题：由于以二极管单体来钳位NMOS晶体管602的栅极，因此会限制NMOS晶体管602的驱动性能。
本发明鉴于上述课题，提供不会限制输出晶体管的驱动性能的具备输出晶体管的栅极的保护电路的稳压器。
用于解决课题的方案
为了解决现有的课题，本发明的稳压器采用如下结构。
一种稳压器，其中包括：电源端子，被输入电源电压；基准电压电路，输出基准电压；输出晶体管；误差放大电路，对将输出晶体管输出的输出电压分压后的分压电压与基准电压之差进行放大并输出，控制输出晶体管的栅极；钳位电路，设置在输出晶体管的栅极与电源端子之间；电平移位电路，其输入端子与输出晶体管的栅极连接，输出端子与钳位电路的输入端子连接。
发明效果
本发明的稳压器的钳位电路构成为使钳位电路在误差放大电路的输出电压下降到比既定电压低时动作，因此不会限制输出晶体管的驱动性能，而能够保护输出晶体管的栅极。
附图说明
图1是示出第一实施方式的稳压器的结构的电路图；
图2是示出第二实施方式的稳压器的结构的电路图；
图3是示出第三实施方式的稳压器的结构的电路图；
图4是示出第四实施方式的稳压器的结构的电路图；
图5是示出第五实施方式的稳压器的结构的电路图；
图6是示出现有的稳压器的结构的电路图。
具体实施方式
以下，参照附图，对本发明的实施方式进行说明。
＜第一实施方式＞
图1是第一实施方式的稳压器的电路图。
第一实施方式的稳压器包括：误差放大电路104；基准电压电路103；输出晶体管110；PMOS晶体管112、113；电阻105、106；恒流电路111；接地端子100；输出端子102；以及电源端子101。由恒流电路111和PMOS晶体管112构成电平移位电路121。PMOS晶体管113是输出晶体管110的栅极的钳位电路。
接着，对第一实施方式的稳压器的连接进行说明。
电阻105和电阻106串联连接在输出端子102与接地端子100之间。误差放大电路104的反相输入端子与基准电压电路103的正极连接，同相输入端子与电阻106和105的连接点连接。输出晶体管110的栅极与误差放大电路104的输出端子连接，源极与电源端子101连接，漏极与输出端子102连接。PMOS晶体管112的栅极与误差放大电路104的输出端子连接，源极与PMOS晶体管113的栅极连接，漏极与接地端子100连接。PMOS晶体管113的漏极与误差放大电路104的输出端子连接，源极与电源端子101连接。恒流电路111的一个端子与电源端子101连接，另一个端子与PMOS晶体管113的栅极连接。
接着，对第一实施方式的稳压器的动作进行说明。
若电源电压VDD输入电源端子101，则稳压器从输出端子102输出输出电压Vout。电阻106和105对输出电压Vout进行分压，输出分压电压Vfb。基准电压电路103输出基准电压Vref。误差放大电路104以使基准电压Vref与分压电压Vfb相等的方式、即以使输出电压Vout恒定的方式控制输出晶体管110的栅极电压。
当输出电压Vout高于既定电压时，分压电压Vfb会比基准电压Vref高。因此，误差放大电路104的输出信号（输出晶体管110的栅极电压）变高，输出晶体管110截止，因此输出电压Vout变低。另外，当输出电压Vout低于既定电压时，进行与上述相反的动作，输出电压Vout变高。这样，稳压器以使输出电压Vout恒定的方式动作。
将PMOS晶体管113的阈值设为Vth，将电平移位电路121的输入输出电压差设为VLS，将输出晶体管110的栅极电压设为VDRVG，将PMOS晶体管113的栅极电压设为VDRVG＿H。电平移位电路121动作的条件表示为：
VDD－VDRVG＿H＞｜Vth｜　（1）
另外，电压VDRVG＿H表示为：
VDRVG＿H＝VDRVG＋VLS　（2）
从式（1）、（2）得到：
VDRVG＜VDD－｜Vth｜－VLS　（3）
基于以上，PMOS晶体管113在电压VDRVG从电源电压VDD开始下降并且小于VDD－｜Vth｜－VLS时开始流动电流，开始钳位动作。将PMOS晶体管113开始钳位动作的电压VDRVG称为钳位电平。通过使钳位电平成为输出晶体管110的栅极耐压附近的电压，不会破坏输出晶体管110的栅极而能够增大栅极源极间电压，因此能够使之在驱动性能大的区域动作。这样驱动性能变大，因此，即便增大输出电流也能减小输出电压Vout的下降（drop out）电压。
另外，若电压VDRVG＿H超过PMOS晶体管113的阈值，则PMOS晶体管113能够使电流急剧增加。因此，PMOS晶体管113在具备使比通常大的电流流过输出晶体管110的栅极而进行控制的升压电路的情况下，也能将电压VDRVG控制在期望的钳位电平。
若使PMOS晶体管112的阈值与PMOS晶体管113的阈值Vth相同，则VLS＝｜Vth｜，式（3）成为：
VDRVG＜VDD－2×｜Vth｜　（4）
由式（4）可知，PMOS晶体管113中电压VDRVG从电源电压VDD开始下降，当小于VDD－2×｜Vth｜时开始流动电流，开始钳位动作。通过将钳位电平增大到输出晶体管110的栅极耐压附近，不会破坏输出晶体管110的栅极而能够增大栅极源极间电压，因此能够使之在驱动性能大的区域动作。这样驱动性能变大，因此，即便增大输出电流，也能减小输出电压Vout的下降电压。
此外，使PMOS晶体管113和输出晶体管110使用相同种类的晶体管时，难以受到阈值偏差的影响，而输出晶体管110的驱动性能难以出现偏差。另外，使PMOS晶体管112和PMOS晶体管113为相同阈值而进行了说明，但不限于该结构而使用不同阈值的晶体管也可。而且，作为用作稳压器的例子进行了说明，但不限于稳压器，只要为运算放大电路等的使用输出晶体管的构成的电路，能够用作为任何构成的电路。
如以上说明的那样，第一实施方式的稳压器通过用电平移位电路121的输出控制钳位电路，不会限制输出晶体管110的驱动性能而能够保护栅极。
＜第二实施方式＞
图2是第二实施方式的稳压器的电路图。与图1的不同点是在PMOS晶体管112的源极与PMOS晶体管113的栅极之间连接有n个作为进行二极管连接的阻抗元件的PMOS晶体管201～20n。其他与图1同样。
对第二实施方式的稳压器的动作进行说明。通常时的动作与第一实施方式同样。
若与PMOS晶体管112的阈值同样地将进行二极管连接的PMOS晶体管的阈值设为Vth，则VLS＝｜Vth｜＋n×｜Vth｜＝（n＋1）×｜Vth｜，式（3）成为：
VDRVG＜VDD－（n＋2）×｜Vth｜　（5）
由式（5）可知，PMOS晶体管113中电压VDRVG从电源电压VDD开始下降，当小于VDD－（n＋2）×｜Vth｜时开始流动电流，开始钳位动作。
通过这样构成电平移位电路121，钳位电平能够通过变更进行二极管连接的PMOS晶体管的数量来简单进行调整。
如以上说明的那样，第二实施方式的稳压器通过以电平移位电路121的输出控制钳位电路，不会限制输出晶体管110的驱动性能而能保护栅极。另外，通过变更进行二极管连接的PMOS晶体管201到20n的数量，能够简单地调整钳位电平。
＜第三实施方式＞
图3是第三实施方式的稳压器的电路图。与图1的不同点是在PMOS晶体管112的源极与PMOS晶体管113的栅极之间连接有作为阻抗元件的电阻301。其他与图1同样。
对第三实施方式的稳压器的动作进行说明。通常时的动作与第一实施方式同样。
若电阻301的电阻值为R1、恒流电路111的电流为I1，则式（3）成为：
VDRVG＜VDD－2×｜Vth｜－I1×R1　（6）
由式（6）可知，PMOS晶体管113中电压VDRVG从电源电压VDD开始下降，当小于VDD－2×｜Vth｜－I1×R1时开始流动电流，开始钳位动作。
如果这样构成，钳位电平能够通过变更电阻301的电阻值R1就能简单进行调整。
如以上说明的那样，第三实施方式的稳压器通过以电平移位电路121的输出控制钳位电路，不会限制输出晶体管110的驱动性能而保护栅极，能够防止破坏。另外，通过变更电阻301的电阻值，能够简单地调整钳位电平。
＜第四实施方式＞
图4是第四实施方式的稳压器的电路图。与图1的不同点是在PMOS晶体管112的源极与PMOS晶体管113的栅极之间，设置有在各自的源极连接恒流电路411～41n的PMOS晶体管401～40n。其他与图1同样。
对第四实施方式的稳压器的动作进行说明。通常时的动作与第一实施方式同样。
将PMOS晶体管401～40n的阈值与PMOS晶体管112的阈值同样地设为Vth，则VLS＝｜Vth｜＋n×｜Vth｜＝（n＋1）×｜Vth｜，式（3）成为：
VDRVG＜VDD－（n＋2）×｜Vth｜　（7）
由式（7）可知，PMOS晶体管113中电压VDRVG从电源电压VDD开始下降，当小于VDD－（n＋2）×｜Vth｜时开始流动电流，开始钳位动作。这样构成时，钳位电平能够通过变更PMOS晶体管401到40n的数量来简单进行调整。
此外，以PMOS晶体管112和PMOS晶体管401到40n为相同阈值而进行了说明，但并不限于该结构，也可以使用不同阈值的晶体管。而且，作为用作稳压器的例子进行了说明，但不限于稳压器，只要为运算放大电路等的采用输出晶体管的构成的电路，能够采用任何构成的电路。
如以上说明的那样，第四实施方式的稳压器通过以电平移位电路121的输出控制钳位电路，从而能够不会限制输出晶体管110的驱动性能而保护栅极，并防止破坏。另外，通过变更PMOS晶体管401到40n的数量，能够简单地调整钳位电平。
＜第五实施方式＞
图5是第五实施方式的稳压器的电路图。与图1的不同点是除去PMOS晶体管112和恒流电路111，采用进行二极管连接的n个PMOS晶体管501～50n。
对第五实施方式的稳压器的连接进行说明。PMOS晶体管501到50n以栅极和漏极连接的状态串联连接。PMOS晶体管501的栅极及漏极与输出晶体管110的栅极连接，源极与PMOS晶体管502的栅极及漏极连接。串联连接的第n个PMOS晶体管50n的栅极及漏极与PMOS晶体管113的栅极连接，源极与电源端子101连接。其他与图1同样。
对第五实施方式的稳压器的动作进行说明。通常时的动作与第一实施方式同样。
将PMOS晶体管501到50n的阈值与PMOS晶体管113的阈值同样地设为Vth，则VLS＝（n－1）×｜Vth｜，式（3）成为：
VDRVG＜VDD－n×｜Vth｜　（8）
由式（8）可知，PMOS晶体管113中电压VDRVG从电源电压VDD开始下降，当小于VDD－n×｜Vth｜时开始流动电流，开始钳位动作。这样构成时，钳位电平能够通过变更PMOS晶体管501到50n的数量来简单进行调整。
此外，以PMOS晶体管113和PMOS晶体管501～50n为相同阈值而进行了说明，但并不限于该结构，也可以采用不同阈值的晶体管。而且，作为用作稳压器的例子进行了说明，但不限于稳压器，只要为运算放大电路等的采用输出晶体管的构成的电路，能够采用任何构成的电路。
如以上说明的那样，第五实施方式的稳压器通过以电平移位电路121的输出控制钳位电路，不会限制输出晶体管110的驱动性能而保护栅极，能够防止破坏。另外，通过变更PMOS晶体管501～50n的数量，能够简单地调整钳位电平。
[附图标记说明]
100　接地端子
101　电源端子
102　输出端子
103　基准电压电路
104　误差放大电路
111、401、40n　恒流电路
121　电平移位电路。

Claims (12)

1. 一种稳压器，包括：
电源端子，被输入电源电压；
基准电压电路，输出基准电压；
输出晶体管；以及
误差放大电路，对将所述输出晶体管输出的输出电压分压后的分压电压与所述基准电压之差进行放大并输出，控制所述输出晶体管的栅极，
所述稳压器的特征在于，具备：
钳位电路，设置在所述输出晶体管的栅极与所述电源端子之间；以及
电平移位电路，其输入端子与所述输出晶体管的栅极连接，输出端子与所述钳位电路的输入端子连接。
2. 如权利要求1所述的稳压器，其特征在于，
所述电平移位电路具备：
恒流电路，其一个端子与所述电源端子连接；以及
第一晶体管，其栅极与所述电平移位电路的输入端子连接，源极与所述恒流电路的另一个端子和所述电平移位电路的输出端子连接，漏极与接地端子连接。
3. 如权利要求2所述的稳压器，其特征在于，
所述电平移位电路还具备：
阻抗元件，位于所述恒流电路与所述第一晶体管之间。
4. 如权利要求3所述的稳压器，其特征在于，
所述阻抗元件由电阻或进行二极管连接的晶体管构成。
5. 如权利要求1所述的稳压器，其特征在于，
所述电平移位电路由串联连接在所述输出晶体管的栅极与所述电源端子之间的、栅极和漏极连接的n个晶体管构成，其中n为2以上的整数，
第一晶体管的栅极和漏极与所述电平移位电路的输入端子连接，
源极与所述电源端子连接的第n晶体管的栅极和漏极，与所述电平移位电路的输出端子连接。
6. 如权利要求1所述的稳压器，其特征在于，
所述电平移位电路具备：
第一恒流电路，其一个端子与所述电源端子连接；
第一晶体管，其栅极与所述电平移位电路的输入端子连接，源极与所述第一恒流电路的另一个端子连接，漏极与接地端子连接；
第二恒流电路，其一个端子与所述电源端子连接；
第二晶体管，其栅极与所述第一晶体管的源极连接，源极与所述第二恒流电路的另一个端子连接；
第n恒流电路，其一个端子与所述电源端子连接，其中n为2以上的整数；以及
第n晶体管，其栅极与第n－1晶体管的源极连接，源极与所述第n恒流电路的另一个端子和所述电平移位电路的输出端子连接。
7. 一种半导体装置，其特征在于，包括：
运算放大电路；
输出晶体管，其栅极与所述运算放大电路的输出连接；
钳位电路，设置在所述输出晶体管的栅极；以及
电平移位电路，其输入端子与所述输出晶体管的栅极连接，输出端子与所述钳位电路的输入端子连接。
8. 如权利要求7所述的半导体装置，其特征在于，
所述电平移位电路具备：
恒流电路；以及
第一晶体管，其栅极与所述电平移位电路的输入端子连接，源极与所述恒流电路和所述电平移位电路的输出端子连接。
9. 如权利要求8所述的半导体装置，其特征在于，
所述电平移位电路还具备：
阻抗元件，位于所述恒流电路与所述第一晶体管之间。
10. 如权利要求9所述的半导体装置，其特征在于，
所述阻抗元件由电阻或进行二极管连接的第二晶体管构成。
11. 如权利要求7所述的半导体装置，其特征在于，
所述电平移位电路由串联连接在所述输出晶体管的栅极与电源端子之间的、栅极和漏极连接的n个晶体管构成，其中n为2以上的整数，
第一晶体管的栅极和漏极与所述电平移位电路的输入端子连接，
源极与所述电源端子连接的第n晶体管的栅极和漏极，与所述电平移位电路的输出端子连接。
12. 如权利要求7所述的半导体装置，其特征在于，
所述电平移位电路具备：
第一恒流电路，其一个端子与电源端子连接；
第一晶体管，其栅极与所述电平移位电路的输入端子连接，源极与所述第一恒流电路的另一个端子连接，漏极与接地端子连接；
第二恒流电路，其一个端子与所述电源端子连接；
第二晶体管，其栅极与所述第一晶体管的源极连接，源极与所述第二恒流电路的另一个端子连接；
第n恒流电路，其一个端子与所述电源端子连接，其中n为2以上的整数；以及
第n晶体管，其栅极与第n－1晶体管的源极连接，源极与所述第n恒流电路的另一个端子和所述电平移位电路的输出端子连接。
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