TW201541220A - 電壓調節器及半導體裝置 - Google Patents

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Abstract

提供具備不限制輸出電晶體的操作性能，可保護輸出電晶體之閘極的箝位電路的電壓調節器。 作為具備輸入端子連接於輸出電晶體的閘極，輸出端子連接於箝位電路的輸入的位準移位電路，箝位電路係藉由位準移位電路的輸出電壓來控制的構造。

Description

電壓調節器及半導體裝置
本發明係關於電壓調節器的輸出電晶體的保護電路。
針對先前的電壓調節器進行說明。圖6係揭示先前的電壓調節器的電路圖。
先前的電壓調節器，係具備誤差放大電路104、基準電壓電路103、NMOS電晶體602、電阻105、106、二極體601、接地端子100、輸出端子102、電源端子101。
電阻105、106係串聯設置於輸出端子102與接地端子100之間，對輸出端子102所產生之輸出電壓Vout進行分壓。將電阻105、106的連接點所發生的電壓設為Vfb的話，誤差放大電路104係以Vfb接近基準電壓電路103的電壓Vref之方式控制NMOS電晶體602的閘極電壓，使輸出端子102輸出輸出電壓Vout。二極體601係對NMOS電晶體602的閘極電極進行箝位，即使從電源端子101輸入超過NMOS電晶體的閘極耐壓的電壓，也可 保護NMOS電晶體的閘極不被破壞(例如，參照專利文獻1)。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2002-343874號公報
但是，先前的電壓調節器係因為以二極體單體來對NMOS電晶體602的閘極進行箝位，故有限制了NMOS電晶體602的操作性能之課題。
本發明係有鑑於前述課題所發明者，提供具備不限制輸出電晶體的操作性能之輸出電晶體之閘極的保護電路的電壓調節器。
為了解決先前的課題，本發明的電壓調節器如以下的構造。
一種電壓調節器，係具備：電源端子，係輸入電源電壓；基準電壓電路，係輸出基準電壓；輸出電晶體；及誤差放大電路，係將對輸出電晶體所輸出之輸出電壓進行分壓的分壓電壓與基準電壓的差，予以放大並輸出，控制輸出電晶體的閘極；箝位電路，係設置在輸出電晶體的閘極 與電源端子之間；及位準移位電路，係輸入端子連接於輸出電晶體的閘極，輸出端子連接於箝位電路的輸入端子。
本發明的電壓調節器的箝位電路，係以使箝位電路在誤差放大電路的輸出電壓降低至低於所定電壓時動作之方式構成，所以，不會限制輸出電晶體的操作性能，可保護輸出電晶體的閘極。
100‧‧‧接地端子
101‧‧‧電源端子
102‧‧‧輸出端子
103‧‧‧基準電壓電路
104‧‧‧誤差放大電路
105‧‧‧電阻
106‧‧‧電阻
111‧‧‧定電流電路
112‧‧‧PMOS電晶體
113‧‧‧PMOS電晶體
121‧‧‧位準移位電路
201~20n‧‧‧PMOS電晶體
301‧‧‧電阻
401~40n‧‧‧定電流電路
411~41n‧‧‧定電流電路
501~50n‧‧‧PMOS電晶體
601‧‧‧二極體
602‧‧‧NMOS電晶體
[圖1]揭示第一實施形態的電壓調節器之構造的電路圖。
[圖2]揭示第二實施形態的電壓調節器之構造的電路圖。
[圖3]揭示第三實施形態的電壓調節器之構造的電路圖。
[圖4]揭示第四實施形態的電壓調節器之構造的電路圖。
[圖5]揭示第五實施形態的電壓調節器之構造的電路圖。
[圖6]揭示先前的電壓調節器之構造的電路圖。
以下，針對本發明的實施形態，參照圖面來進行說明。
<第1實施形態>
圖1係第一實施形態的電壓調節器的電路圖。
第一實施形態的電壓調節器，係具備誤差放大電路104、基準電壓電路103、輸出電晶體110、PMOS電晶體112、113、電阻105、106、定電流電路111、接地端子100、輸出端子102、電源端子101。以定電流電路111，與PMOS電晶體112構成位準移位電路121。PMOS電晶體113係輸出電晶體110之閘極的箝位電路。
接著，針對第一實施形態的電壓調節器的連接進行說明。
電阻105與電阻106係被串聯連接於輸出端子102與接地端子100之間。誤差放大電路104係反轉輸入端子連接於基準電壓電路103的正極，非反轉輸入端子連接於電阻105與106的連接點。輸出電晶體110係閘極連接於誤差放大電路104的輸出端子，源極連接於電源端子101，汲極連接於輸出端子102。PMOS電晶體112係閘極連接於誤差放大電路104的輸出端子，源極連接於PMOS電晶體113的閘極，汲極連接於接地端子100。PMOS電晶體113係汲極連接於誤差放大電路104的輸出端子，源極連接於電源端子101。定電流電路111係一方的端子連接於電源端子101，另一方的端子連接於PMOS電晶體113的 閘極。
接著，針對第一實施形態的電壓調節器的動作進行說明。
於電源端子101輸入電源電壓VDD時，電壓調節器係從輸出端子102輸出輸出電壓Vout。電阻106與105係對輸出電壓Vout進行分壓，輸出分壓電壓Vfb。基準電壓電路103係輸出基準電壓Vref。誤差放大電路104係以基準電壓Vref與分壓電壓Vfb相等之方式，亦即，以輸出電壓Vout成為一定之方式控制輸出電晶體110的閘極電壓。
輸出電壓Vout比所定電壓還高時，分壓電壓Vfb也比基準電壓Vref還高。所以，誤差放大電路104的輸出訊號(輸出電晶體110的閘極電壓)會變高，輸出電晶體110成為OFF，所以，輸出電壓Vout變低。又，輸出電壓Vout比所定電壓還低的話，則進行與前述相反的動作，輸出電壓Vout變高。如此一來，電壓調節器係以輸出電壓Vout成為一定之方式動作。
PMOS電晶體113的臨限值設為Vth，位準移位電路121的輸出入電壓差設為VLS，輸出電晶體110的閘極電壓設為VDRVG，PMOS電晶體113的閘極電壓設為VDRVG_H。位準移位電路121動作的條件以以下式表示。
VDD-VDRVG_H>| Vth |．．．(1)
又，電壓VDRVG_H以以下式表示。
VDRVG_H=VDRVG+VLS．．．(2)
根據式(1)、(2)，成為：VDRVG<VDD-| Vth |-VLS．．．(3)
根據以上，PMOS電晶體113係在電壓VDRVG從電源電壓VDD逐漸降低，成為VDD-|Vth|-VLS時，開始流通電流，並開始箝位動作。將PMOS電晶體113開始箝位動作的電壓VDRVG稱為箝位位準。利用使箝位位準成為輸出電晶體110的閘極耐壓附近的電壓，可不破壞輸出電晶體110的閘極，增加閘極源極間電壓，故可在操作性能較高的區域動作。如此，操作性能會增高，故即使增加輸出電壓，也可縮小輸出電壓Vout的回動電壓(dropout voltage)。
又，電壓VDRVG_H超過PMOS電晶體113的臨限值時，PMOS電晶體113可急遽使電流增加。因此，PMOS電晶體113係即使在具備對輸出電晶體110的閘極流通比通常還大的電流來進行控制的升壓電路之狀況中，也可將電壓VDRVG控制為所希望的箝位位準。
將PMOS電晶體112的臨限值設為與PMOS電晶體113的臨限值Vth相同時，則成為VLS=|Vth|，式(3)成為：VDRVG<VDD-2×| Vth |．．．(4)
根據式(4)，PMOS電晶體113係在電壓VDRVG從電源電壓VDD逐漸降低，成為比VDD-2×|Vth|還小時，開始流通電流，並開始箝位動作。利用將箝位位準增大到輸出電晶體110的閘極耐壓附近，可不破壞輸出電晶體110的閘極，增加閘極源極間電壓，故可在操作性能較高的區域動作。如此，操作性能會增高，故即使增加輸出電壓，也可縮小輸出電壓Vout的回動電壓。
再者，PMOS電晶體113與輸出電晶體110使用相同種類的電晶體的話，臨限值難以受到不均的影響，輸出電晶體110的操作性能也會難以成為不均。又，已針對PMOS電晶體112與PMOS電晶體113是相同臨限值進行說明，但是，不限定於此構造，使用不同臨限值的電晶體亦可。進而，已作為使用於電壓調節器的範例進行說明，但是，不限定於電壓調節器，只要是運算放大電路等的使用輸出電晶體的電路，任何構造的電路皆可使用。
如以上所說明般，第一實施形態的電壓調節器，係利用以位準移位電路121的輸出來控制箝位電路，可不限制輸出電晶體110的操作性能，保護閘極。
<第2實施形態>
圖2係第二實施形態的電壓調節器的電路圖。與圖1的不同，係PMOS電晶體112的源極與PMOS電晶體113的閘極之間連接n個二極體連接之阻抗元件的PMOS電晶 體201~20n之處。其他與圖1相同。
針對第二實施形態的電壓調節器的動作進行說明。通常時的動作與第一實施形態相同。
將二極體連接之PMOS電晶體的臨限值與PMOS電晶體112的臨限值相同設為Vth時，則成為VLS=|Vth|+n×|Vth|=(n+1)×|Vth|，式(3)成為：VDRVG<VDD-(n+2)×| Vth |．．．(5)
根據式(5)，PMOS電晶體113係在電壓VDRVG從電源電壓VDD逐漸降低，成為比VDD-(n+2)×|Vth|還小時，開始流通電流，並開始箝位動作。
利用如此構成位準移位電路121，箝位位準係可藉由變更二極體連接之PMOS電晶體的數量來簡單調整。
如以上所說明般，第二實施形態的電壓調節器，係利用以位準移位電路121的輸出來控制箝位電路，可不限制輸出電晶體110的操作性能，保護閘極。又，藉由變更二極體連接之PMOS電晶體201至20n的數量，可簡單地調整箝位位準。
<第三實施形態>
圖3係第三實施形態的電壓調節器的電路圖。與圖1的不同，係PMOS電晶體112的源極與PMOS電晶體113的閘極之間連接身為阻抗元件的電阻301之處。其他與圖 1相同。
針對第三實施形態的電壓調節器的動作進行說明。通常時的動作與第一實施形態相同。
將電阻301的電阻值設為R1，定電流電路111的電流設為I1的話，式(3)成為：VDRVG<VDD-2×| Vth |-I1×R1．．．(6)
根據式(6)，PMOS電晶體113係在電壓VDRVG從電源電壓VDD逐漸降低，成為比VDD-2×|Vth|-I1×R1還小時，開始流通電流，並開始箝位動作。
如此構成的話，箝位位準係可藉由變更電阻301的電阻值R1，來簡單調整。
如以上所說明般，第三實施形態的電壓調節器，係利用以位準移位電路121的輸出來控制箝位電路，可不限制輸出電晶體110的操作性能，保護閘極且防止破壞。又，可藉由變更電阻301的電阻值，簡單地調整箝位位準。
<第四實施形態>
圖4係第四實施形態的電壓調節器的電路圖。與圖1的不同，係PMOS電晶體112的源極與PMOS電晶體113的閘極之間，設置個別源極連接定電流電路411~41n的PMOS電晶體401~40n之處。其他與圖1相同。
針對第四實施形態的電壓調節器的動作進行說明。通常時的動作與第一實施形態相同。
將PMOS電晶體401~40n的臨限值與PMOS電晶體112的臨限值相同設為Vth時，則成為VLS=|Vth|+n×|Vth|=(n+1)×|Vth|，式(3)成為：VDRVG<VDD-(n+2)×| Vth |．．．(7)
根據式(7)，PMOS電晶體113係在電壓VDRVG從電源電壓VDD逐漸降低，成為比VDD-(n+2)×|Vth|還小時，開始流通電流，並開始箝位動作。如此構成的話，箝位位準係可藉由變更PMOS電晶體401至40n的數量，來簡單調整。
再者，已針對PMOS電晶體112與PMOS電晶體401至40n是相同臨限值進行說明，但是，不限定於此構造，使用不同臨限值的電晶體亦可。進而，已作為使用於電壓調節器的範例進行說明，但是，不限定於電壓調節器，只要是運算放大電路等的使用輸出電晶體的電路，任何構造的電路皆可使用。
如以上所說明般，第四實施形態的電壓調節器，係利用以位準移位電路121的輸出來控制箝位電路，可不限制輸出電晶體110的操作性能，保護閘極且防止破壞。又，藉由變更PMOS電晶體401至40n的數量，可簡單地調整箝位位準。
<第五實施形態>
圖5係第五實施形態的電壓調節器的電路圖。與圖1的不同，係刪除PMOS電晶體112與定電流電路111，使用二極體連接之n個PMOS電晶體501~50n之處。
針對第五實施形態的電壓調節器的連接進行說明。PMOS電晶體501至50n係以連接閘極與汲極之狀態串聯連接。PMOS電晶體501係閘極及汲極連接於輸出電晶體110的閘極，源極連接於PMOS電晶體502的閘極及汲極。被串聯連接之第n個PMOS電晶體50n係閘極及汲極連接於PMOS電晶體113的閘極，源極連接於電源端子101。其他與圖1相同。
針對第五實施形態的電壓調節器的動作進行說明。通常時的動作與第一實施形態相同。
將PMOS電晶體501至50n的臨限值與PMOS電晶體113的臨限值相同設為Vth時，則成為VLS=(n-1)×|Vth|，式(3)成為：VDRVG<VDD-n×| Vth |．．．(8)
根據式(8)，PMOS電晶體113係在電壓VDRVG從電源電壓VDD逐漸降低，成為比VDD-n×|Vth|還小時，開始流通電流，並開始箝位動作。如此構成的話，箝位位準係可藉由變更PMOS電晶體501至50n的數量，來簡單調 整。
再者，已針對PMOS電晶體113與PMOS電晶體501~50n是相同臨限值進行說明，但是，不限定於此構造，使用不同臨限值的電晶體亦可。進而，已作為使用於電壓調節器的範例進行說明，但是，不限定於電壓調節器，只要是運算放大電路等的使用輸出電晶體的電路，任何構造的電路皆可使用。
如以上所說明般，第五實施形態的電壓調節器，係利用以位準移位電路121的輸出來控制箝位電路，可不限制輸出電晶體110的操作性能，保護閘極且防止破壞。又，藉由變更PMOS電晶體501~50n的數量，可簡單地調整箝位位準。
100‧‧‧接地端子
101‧‧‧電源端子
102‧‧‧輸出端子
103‧‧‧基準電壓電路
104‧‧‧誤差放大電路
105‧‧‧電阻
106‧‧‧電阻
111‧‧‧定電流電路
112‧‧‧PMOS電晶體
113‧‧‧PMOS電晶體
121‧‧‧位準移位電路
110‧‧‧輸出電晶體

Claims (12)

  1. 一種電壓調節器，係具備：電源端子，係輸入電源電壓；基準電壓電路，係輸出基準電壓；輸出電晶體；及誤差放大電路，係將對前述輸出電晶體所輸出之輸出電壓進行分壓的分壓電壓與基準電壓的差，予以放大並輸出，控制前述輸出電晶體的閘極；其特徵為具備：箝位電路，係設置在前述輸出電晶體的閘極與前述電源端子之間；及位準移位電路，係輸入端子連接於前述輸出電晶體的閘極，輸出端子連接於前述箝位電路的輸入端子。
  2. 如申請專利範圍第1項所記載之電壓調節器，其中，前述位準移位電路，係具備：定電流電路，係一方的端子連接於前述電源端子；及第一電晶體，係閘極連接於前述位準移位電路的輸入端子，源極連接於前述定電流電路的另一方的端子與前述位準移位電路的輸出端子，汲極連接於接地端子。
  3. 如申請專利範圍第2項所記載之電壓調節器，其中，前述位準移位電路，係進而在前述定電流電路與前述第一電晶體之間具備阻抗元件。
  4. 如申請專利範圍第3項所記載之電壓調節器，其中，前述阻抗元件，係以電阻或二極體連接的電晶體所構成。
  5. 如申請專利範圍第1項所記載之電壓調節器，其中，前述位準移位電路，係以串聯連接於前述輸出電晶體的閘極與前述電源端子之間，連接閘極與汲極之n個(n為2以上的整數)的電晶體所構成，第一電晶體的閘極與汲極連接於前述位準移位電路的輸入端子，源極連接於前述電源端子的第n電晶體的閘極與汲極，連接於前述位準移位電路的輸出端子。
  6. 如申請專利範圍第1項所記載之電壓調節器，其中，前述位準移位電路，係具備：第一定電流電路，係一方的端子連接於前述電源端子；第一電晶體，係閘極連接於前述位準移位電路的輸入端子，源極連接於前述第一定電流電路的另一方的端子，汲極連接於接地端子；第二定電流電路，係一方的端子連接於前述電源端子；第二電晶體，係閘極連接於前述第一電晶體的源極， 源極連接於前述第二定電流電路的另一方的端子；第n(n為2以上的整數)定電流電路，係一方的端子連接於前述電源端子；及第n電晶體，係閘極連接於前述第n-1電晶體的源極，源極連接於前述第n定電流電路的另一方的端子與前述位準移位電路的輸出端子。
  7. 一種半導體裝置，其特徵為具備：運算放大電路；輸出電晶體，係閘極連接於前述運算放大電路的輸出；箝位電路，係設置於前述輸出電晶體的閘極；及位準移位電路，係輸入端子連接於前述輸出電晶體的閘極，輸出端子連接於前述箝位電路的輸入端子。
  8. 如申請專利範圍第7項所記載之半導體裝置，其中，前述位準移位電路，係具備：定電流電路；及第一電晶體，係閘極連接於前述位準移位電路的輸入端子，源極連接於前述定電流電路與前述位準移位電路的輸出端子。
  9. 如申請專利範圍第8項所記載之半導體裝置，其中，前述位準移位電路，係進而在前述定電流電路與前述第一電晶體之間具備阻抗元件。
  10. 如申請專利範圍第9項所記載之半導體裝置，其中，前述阻抗元件，係以電阻或二極體連接的第二電晶體所構成。
  11. 如申請專利範圍第7項所記載之半導體裝置，其中，前述位準移位電路，係以串聯連接於前述輸出電晶體的閘極與電源端子之間，連接閘極與汲極之n個(n為2以上的整數)的電晶體所構成，第一電晶體的閘極與汲極連接於前述位準移位電路的輸入端子，源極連接於前述電源端子的第n電晶體的閘極與汲極，連接於前述位準移位電路的輸出端子。
  12. 如申請專利範圍第7項所記載之半導體裝置，其中，前述位準移位電路，係具備：第一定電流電路，係一方的端子連接於電源端子；第一電晶體，係閘極連接於前述位準移位電路的輸入端子，源極連接於前述第一定電流電路的另一方的端子，汲極連接於接地端子；第二定電流電路，係一方的端子連接於前述電源端子；第二電晶體，係閘極連接於前述第一電晶體的源極，源極連接於前述第二定電流電路的另一方的端子； 第n(n為2以上的整數)定電流電路，係一方的端子連接於前述電源端子；及第n電晶體，係閘極連接於前述第n-1電晶體的源極，源極連接於前述第n定電流電路的另一方的端子與前述位準移位電路的輸出端子。
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