JPH06314783A - 入出力保護回路 - Google Patents
入出力保護回路Info
- Publication number
- JPH06314783A JPH06314783A JP5125496A JP12549693A JPH06314783A JP H06314783 A JPH06314783 A JP H06314783A JP 5125496 A JP5125496 A JP 5125496A JP 12549693 A JP12549693 A JP 12549693A JP H06314783 A JPH06314783 A JP H06314783A
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- JP
- Japan
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- transistor
- clamp
- potential
- field transistor
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Abstract
(57)【要約】
【目的】 クランプ素子の能力を所望の能力に設計でき
るようにするとともに、次段の入力ゲートに加わる電圧
をカットして入力ゲート破壊を確実に防止できるように
することを目的とする。 【構成】 入出力パット１、入力抵抗器２、フィールド
トランジスタ３（４）に加えて、前記フィールドトラン
ジスタ以外のトランジスタ７、１３（８、１４）を配設
して前記入出力パット１に加えられる電圧を所定値にク
ランプするとともに、後段への伝送路をカットする遮断
トランジスタ１１、１２を配設し、前記入出力パット１
に加わる電圧をカットすることで、入出力保護回路の特
性や能力を設計段階から把握できるようにするととも
に、後段の回路に悪影響を与えないようにする。
るようにするとともに、次段の入力ゲートに加わる電圧
をカットして入力ゲート破壊を確実に防止できるように
することを目的とする。 【構成】 入出力パット１、入力抵抗器２、フィールド
トランジスタ３（４）に加えて、前記フィールドトラン
ジスタ以外のトランジスタ７、１３（８、１４）を配設
して前記入出力パット１に加えられる電圧を所定値にク
ランプするとともに、後段への伝送路をカットする遮断
トランジスタ１１、１２を配設し、前記入出力パット１
に加わる電圧をカットすることで、入出力保護回路の特
性や能力を設計段階から把握できるようにするととも
に、後段の回路に悪影響を与えないようにする。
Description
【０００１】
【産業上の利用分野】本発明は入出力保護回路に係わ
り、更に詳しくは、静電気放電によるゲート電極に印加
される電圧を所望の特性や能力を備えた保護トランジス
タによって電圧降下させるようにした半導体集積回路に
用いて好適なものである。
り、更に詳しくは、静電気放電によるゲート電極に印加
される電圧を所望の特性や能力を備えた保護トランジス
タによって電圧降下させるようにした半導体集積回路に
用いて好適なものである。
【０００２】
【従来の技術】半導体集積回路（ＬＳＩ）は、高集積化
や高速化、或いは多機能化等に伴う微細加工技術の進歩
により、静電気に対する耐性が悪化している。そこで、
集積回路の劣化、或いは破壊等を防止するために、集積
回路の入出力部には保護回路が従来より設けられてい
る。
や高速化、或いは多機能化等に伴う微細加工技術の進歩
により、静電気に対する耐性が悪化している。そこで、
集積回路の劣化、或いは破壊等を防止するために、集積
回路の入出力部には保護回路が従来より設けられてい
る。
【０００３】図２は、従来の入出力保護回路の一例を示
す回路図である。この入出力保護回路は、入出力パッド
１と、抵抗器２と、ＮＭＯＳフィールドトランジスタ３
と、ＰＭＯＳフィールドトランジスタ４とで構成されて
いる。
す回路図である。この入出力保護回路は、入出力パッド
１と、抵抗器２と、ＮＭＯＳフィールドトランジスタ３
と、ＰＭＯＳフィールドトランジスタ４とで構成されて
いる。
【０００４】このような構成において、チップ外から帯
電した人体や物体が前記入力パッド１に触れたり、或い
は帯電した集積回路パッケージ自体による静電気放電の
高い正電圧が入力パッド１に印加されると、ＮＭＯＳフ
ィールドトランジスタ３がオンして入力パッド１の電圧
を降下させることにより、入力パッド１に加えられたエ
ネルギーをグランドに抜くことができる。
電した人体や物体が前記入力パッド１に触れたり、或い
は帯電した集積回路パッケージ自体による静電気放電の
高い正電圧が入力パッド１に印加されると、ＮＭＯＳフ
ィールドトランジスタ３がオンして入力パッド１の電圧
を降下させることにより、入力パッド１に加えられたエ
ネルギーをグランドに抜くことができる。
【０００５】また、前記とは逆に、負の高電圧が前記入
力パッド１に印加されると、今度はＰＭＯＳフィールド
トランジスタ４がオンして入力パッド１の電位を正常に
戻す働きをする。なお、入力保護回路の詳細について
は、例えば、「ＣＭＯＳ超ＬＳＩの設計」培風館，飯塚
哲哉編に記載されている。
力パッド１に印加されると、今度はＰＭＯＳフィールド
トランジスタ４がオンして入力パッド１の電位を正常に
戻す働きをする。なお、入力保護回路の詳細について
は、例えば、「ＣＭＯＳ超ＬＳＩの設計」培風館，飯塚
哲哉編に記載されている。
【０００６】
【発明が解決しようとする課題】しかしながら、前記の
入出力保護回路の場合は、クランプ素子にフィールドト
ランジスタを用いているため、クランプ能力を所望の値
に設計しにくいという問題があり、入出力保護回路が期
待した通りの能力を有するとは限らない不都合があっ
た。
入出力保護回路の場合は、クランプ素子にフィールドト
ランジスタを用いているため、クランプ能力を所望の値
に設計しにくいという問題があり、入出力保護回路が期
待した通りの能力を有するとは限らない不都合があっ
た。
【０００７】また、入力ゲートに高電圧が加わることに
よって、上記入力ゲートが破壊されてしまうことがあっ
た。本発明は前述の問題点にかんがみ、クランプ素子を
所望の能力に設計できるようにするとともに、ゲートに
加わる電圧をカットして入力ゲート破壊を防止できるよ
うにすることを目的とする。
よって、上記入力ゲートが破壊されてしまうことがあっ
た。本発明は前述の問題点にかんがみ、クランプ素子を
所望の能力に設計できるようにするとともに、ゲートに
加わる電圧をカットして入力ゲート破壊を防止できるよ
うにすることを目的とする。
【０００８】
【課題を解決するための手段】前記目的を達成するため
に、本発明の入力保護回路は、入出力パッドに接続され
た入力抵抗器と、前記入力抵抗器にゲート電極が接続さ
れるとともに、ドレイン電極が電源に接続され、かつソ
ース電極がプルダウン抵抗器に接続されたＮＭＯＳ型フ
ィールドトランジスタと、前記ＮＭＯＳ型フィールドト
ランジスタのソース電位によって制御されて、前記入力
パッドの電位をクランプする第１のクランプトランジス
タと、前記ＮＭＯＳ型フィールドトランジスタのソース
電位によって制御され前記入出力パッドからの信号の後
段への伝送路をカットする遮断手段と、前記ＮＭＯＳ型
フィールドトランジスタのソース電位によって制御され
前記遮断手段の後段の電位をクランプする第２のクラン
プトランジスタとを備えている。
に、本発明の入力保護回路は、入出力パッドに接続され
た入力抵抗器と、前記入力抵抗器にゲート電極が接続さ
れるとともに、ドレイン電極が電源に接続され、かつソ
ース電極がプルダウン抵抗器に接続されたＮＭＯＳ型フ
ィールドトランジスタと、前記ＮＭＯＳ型フィールドト
ランジスタのソース電位によって制御されて、前記入力
パッドの電位をクランプする第１のクランプトランジス
タと、前記ＮＭＯＳ型フィールドトランジスタのソース
電位によって制御され前記入出力パッドからの信号の後
段への伝送路をカットする遮断手段と、前記ＮＭＯＳ型
フィールドトランジスタのソース電位によって制御され
前記遮断手段の後段の電位をクランプする第２のクラン
プトランジスタとを備えている。
【０００９】また、本発明の他の特徴とするところは、
入出力パッドに接続された入力抵抗器と、前記入力抵抗
器にゲート電極が接続されるとともに、ドレイン電極が
電源に接続され、かつソース電極がプルアップ抵抗器に
接続されたＰＭＯＳ型フィールドトランジスタと、前記
ＰＭＯＳ型フィールドトランジスタのソース電位によっ
て制御されて、前記入力パッドの電位をクランプする第
１のクランプトランジスタと、前記ＰＭＯＳ型フィール
ドトランジスタのソース電位によって制御され前記入出
力パッドからの信号の後段への伝送路をカットする遮断
手段と、前記ＰＭＯＳ型フィールドトランジスタのソー
ス電位によって制御され前記遮断手段の後段の電位をク
ランプする第２のクランプトランジスタとを備えてい
る。
入出力パッドに接続された入力抵抗器と、前記入力抵抗
器にゲート電極が接続されるとともに、ドレイン電極が
電源に接続され、かつソース電極がプルアップ抵抗器に
接続されたＰＭＯＳ型フィールドトランジスタと、前記
ＰＭＯＳ型フィールドトランジスタのソース電位によっ
て制御されて、前記入力パッドの電位をクランプする第
１のクランプトランジスタと、前記ＰＭＯＳ型フィール
ドトランジスタのソース電位によって制御され前記入出
力パッドからの信号の後段への伝送路をカットする遮断
手段と、前記ＰＭＯＳ型フィールドトランジスタのソー
ス電位によって制御され前記遮断手段の後段の電位をク
ランプする第２のクランプトランジスタとを備えてい
る。
【００１０】
【作用】クランプ素子としてフィールドトランジスタ以
外のトランジスタを用いることにより、クランプ素子の
特性や能力を設計段階から把握することができるように
なる。また、遮断手段によって後段回路を入力パッドと
遮断するとともに、第２のクランプトランジスタによっ
て電源電圧または接地電位にクランプするので、前記入
力パッドに加えられる電圧によって後段の回路が悪影響
を受ける不都合が確実に防止される。
外のトランジスタを用いることにより、クランプ素子の
特性や能力を設計段階から把握することができるように
なる。また、遮断手段によって後段回路を入力パッドと
遮断するとともに、第２のクランプトランジスタによっ
て電源電圧または接地電位にクランプするので、前記入
力パッドに加えられる電圧によって後段の回路が悪影響
を受ける不都合が確実に防止される。
【００１１】
【実施例】以下、本発明の入出力保護回路の一実施例を
図面を参照して説明する。図１は、本発明の入出力保護
回路の一実施例を示す回路図である。
図面を参照して説明する。図１は、本発明の入出力保護
回路の一実施例を示す回路図である。
【００１２】図１に示す入出力保護回路は、入出力パッ
ド１と、抵抗器２と、ＮＭＯＳフィールドトランジスタ
３と、ＰＭＯＳフィールドトランジスタ４と、プルアッ
プ用抵抗器５と、プルダウン用抵抗器６と、ＮＭＯＳフ
ィールドトランジスタ３のソース電極にゲート電極が接
続されているＮＭＯＳトランジスタ７および１３と、同
じくＮＭＯＳフィールドトランジスタ３のソース電極に
ゲート電極が接続されているＰＭＯＳトランジスタ１１
と、ＰＭＯＳフィールドトランジスタ４のソース電極に
ゲート電極が接続されているＰＭＯＳトランジスタ８お
よび１４と、同じくＰＭＯＳフィールドトランジスタ４
のソース電極にゲート電極が接続されているＮＭＯＳト
ランジスタ１２とにより構成されている。
ド１と、抵抗器２と、ＮＭＯＳフィールドトランジスタ
３と、ＰＭＯＳフィールドトランジスタ４と、プルアッ
プ用抵抗器５と、プルダウン用抵抗器６と、ＮＭＯＳフ
ィールドトランジスタ３のソース電極にゲート電極が接
続されているＮＭＯＳトランジスタ７および１３と、同
じくＮＭＯＳフィールドトランジスタ３のソース電極に
ゲート電極が接続されているＰＭＯＳトランジスタ１１
と、ＰＭＯＳフィールドトランジスタ４のソース電極に
ゲート電極が接続されているＰＭＯＳトランジスタ８お
よび１４と、同じくＰＭＯＳフィールドトランジスタ４
のソース電極にゲート電極が接続されているＮＭＯＳト
ランジスタ１２とにより構成されている。
【００１３】前記ＮＭＯＳトランジスタ７、１２、１３
とＰＭＯＳトランジスタ８、１１、１４は、集積回路の
内部に使用されているトランジスタと同一のゲート酸化
膜厚を有している。但し、トランジスタサイズは必ずし
も同一ではない。
とＰＭＯＳトランジスタ８、１１、１４は、集積回路の
内部に使用されているトランジスタと同一のゲート酸化
膜厚を有している。但し、トランジスタサイズは必ずし
も同一ではない。
【００１４】前記のように構成された本実施例の入出力
保護回路の入出力パッド１に、帯電した人体や物体が触
れたり、或いは帯電した集積回路パッケージ自体による
静電気放電の高い正電圧が印加されると、ＮＭＯＳフィ
ールドトランジスタ３がオンしてＮＭＯＳフィールドト
ランジスタ３のソース電極側、すなわち、接続端子部Ｓ
の電位が電源電圧ＶDDまで上昇する。
保護回路の入出力パッド１に、帯電した人体や物体が触
れたり、或いは帯電した集積回路パッケージ自体による
静電気放電の高い正電圧が印加されると、ＮＭＯＳフィ
ールドトランジスタ３がオンしてＮＭＯＳフィールドト
ランジスタ３のソース電極側、すなわち、接続端子部Ｓ
の電位が電源電圧ＶDDまで上昇する。
【００１５】そして、接続端子部Ｓの電位がＮＭＯＳト
ランジスタ７、１３のしきい値電圧を越えたとき、これ
らのＮＭＯＳトランジスタ７、１３がオンして入出力パ
ッド１に印加された電圧がクランプされる。さらに、こ
の時ＰＭＯＳトランジスタ１１がオフし、次段ゲート入
力部Ｇへ高電圧が印加されるのを防止する。
ランジスタ７、１３のしきい値電圧を越えたとき、これ
らのＮＭＯＳトランジスタ７、１３がオンして入出力パ
ッド１に印加された電圧がクランプされる。さらに、こ
の時ＰＭＯＳトランジスタ１１がオフし、次段ゲート入
力部Ｇへ高電圧が印加されるのを防止する。
【００１６】一方、入出力パッド１に高い負電圧が印加
されると、ＰＭＯＳフィールドトランジスタ４がオンと
なる。これにより、ＰＭＯＳフィールドトランジスタ４
のソース電極側、すなわち、接続端子部Ｔの電位がグラ
ンド電位ＶSSまで下がる。
されると、ＰＭＯＳフィールドトランジスタ４がオンと
なる。これにより、ＰＭＯＳフィールドトランジスタ４
のソース電極側、すなわち、接続端子部Ｔの電位がグラ
ンド電位ＶSSまで下がる。
【００１７】そして、接続端子部Ｔの電位がＰＭＯＳト
ランジスタ８、１４のしきい値電圧を越えたとき、ＰＭ
ＯＳトランジスタ８、１４がオンして入出力パッド１に
印加された電圧がクランプされる。また、この時にＮＭ
ＯＳトランジスタ１２がオフして入力ゲートＧへの電圧
印加を防止する。
ランジスタ８、１４のしきい値電圧を越えたとき、ＰＭ
ＯＳトランジスタ８、１４がオンして入出力パッド１に
印加された電圧がクランプされる。また、この時にＮＭ
ＯＳトランジスタ１２がオフして入力ゲートＧへの電圧
印加を防止する。
【００１８】前述のように、本実施例の入出力保護回路
においては、クランプ素子はフィールドトランジスタで
なく集積回路内部に使用されているトランジスタが担っ
ている。このため、本実施例の入出力保護回路の場合
は、印加されたエネルギーを抜くトランジスタの特性や
性能を、設計段階で見積りやすくなる。さらに、フィー
ルドトランジスタがオンすると、それに伴い電気的な接
続が遮断され、放電電圧が次段の入力ゲートＧへ印加さ
れるのを防止するので、入力ゲートＧが破壊されるのを
確実に防止することができる。
においては、クランプ素子はフィールドトランジスタで
なく集積回路内部に使用されているトランジスタが担っ
ている。このため、本実施例の入出力保護回路の場合
は、印加されたエネルギーを抜くトランジスタの特性や
性能を、設計段階で見積りやすくなる。さらに、フィー
ルドトランジスタがオンすると、それに伴い電気的な接
続が遮断され、放電電圧が次段の入力ゲートＧへ印加さ
れるのを防止するので、入力ゲートＧが破壊されるのを
確実に防止することができる。
【００１９】なお、本発明は前述した実施例に限定され
るものではなく、その要旨の範囲内で種々の変形が可能
である。例えば、プルアップとプルダウンの両方の回路
を設けた例を示したが、用途によっては一方のみに設け
るようにしてもよい。
るものではなく、その要旨の範囲内で種々の変形が可能
である。例えば、プルアップとプルダウンの両方の回路
を設けた例を示したが、用途によっては一方のみに設け
るようにしてもよい。
【００２０】
【発明の効果】本発明は前述したように、本発明によれ
ば、クランプ素子の特性や能力を設計段階から把握する
ことができるようになるとともに、入力パッドに加えら
れたエネルギーを抜く入出力保護回路の特性を容易に操
作することができ、さらに、入力ゲートに加わる放電電
圧をカットして上記放電電圧が次段回路に加わらないよ
うにする作用を確実に達成することができる。
ば、クランプ素子の特性や能力を設計段階から把握する
ことができるようになるとともに、入力パッドに加えら
れたエネルギーを抜く入出力保護回路の特性を容易に操
作することができ、さらに、入力ゲートに加わる放電電
圧をカットして上記放電電圧が次段回路に加わらないよ
うにする作用を確実に達成することができる。
【図１】本発明の一実施例を示す入出力保護回路の回路
図である。
図である。
【図２】従来の入出力保護回路の一例を示す回路図であ
る。
る。
１ 入出力パッド ２ 抵抗器 ３ ＮＭＯＳフィールドトランジスタ ４ ＰＭＯＳフィールドトランジスタ ５ プルアップ用抵抗器 ６ プルダウン用抵抗器 ７、１２、１３ ＮＭＯＳトランジスタ ８、１１、１４ ＰＭＯＳトランジスタ Ｓ 接続端子部 Ｔ 接続端子部 Ｇ 次段ゲート入力部 ＶDD 電源 ＶSS グランド
Claims (2)
- 【請求項１】 入出力パッドに接続された入力抵抗器
と、 前記入力抵抗器にゲート電極が接続されるとともに、ド
レイン電極が電源に接続され、かつソース電極がプルダ
ウン抵抗器に接続されたＮＭＯＳ型フィールドトランジ
スタと、 前記ＮＭＯＳ型フィールドトランジスタのソース電位に
よって制御されて、前記入力パッドの電位をクランプす
る第１のクランプトランジスタと、 前記ＮＭＯＳ型フィールドトランジスタのソース電位に
よって制御され前記入出力パッドからの信号の後段への
伝送路をカットする遮断手段と、 前記ＮＭＯＳ型フィールドトランジスタのソース電位に
よって制御され前記遮断手段の後段の電位をクランプす
る第２のクランプトランジスタとを備えたことを特徴と
する入力保護回路。 - 【請求項２】 入出力パッドに接続された入力抵抗器
と、 前記入力抵抗器にゲート電極が接続されるとともに、ド
レイン電極が電源に接続され、かつソース電極がプルア
ップ抵抗器に接続されたＰＭＯＳ型フィールドトランジ
スタと、 前記ＰＭＯＳ型フィールドトランジスタのソース電位に
よって制御されて、前記入力パッドの電位をクランプす
る第１のクランプトランジスタと、 前記ＰＭＯＳ型フィールドトランジスタのソース電位に
よって制御され前記入出力パッドからの信号の後段への
伝送路をカットする遮断手段と、 前記ＰＭＯＳ型フィールドトランジスタのソース電位に
よって制御され前記遮断手段の後段の電位をクランプす
る第２のクランプトランジスタとを備えたことを特徴と
する入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5125496A JPH06314783A (ja) | 1993-04-28 | 1993-04-28 | 入出力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5125496A JPH06314783A (ja) | 1993-04-28 | 1993-04-28 | 入出力保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06314783A true JPH06314783A (ja) | 1994-11-08 |
Family
ID=14911547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5125496A Withdrawn JPH06314783A (ja) | 1993-04-28 | 1993-04-28 | 入出力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06314783A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006156563A (ja) * | 2004-11-26 | 2006-06-15 | Nec Electronics Corp | 半導体装置 |
| JP2007294513A (ja) * | 2006-04-21 | 2007-11-08 | Denso Corp | 半導体保護回路 |
| JP2013211522A (ja) * | 2012-03-02 | 2013-10-10 | Yokogawa Electric Corp | 入力保護回路 |
-
1993
- 1993-04-28 JP JP5125496A patent/JPH06314783A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006156563A (ja) * | 2004-11-26 | 2006-06-15 | Nec Electronics Corp | 半導体装置 |
| JP4647294B2 (ja) * | 2004-11-26 | 2011-03-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2007294513A (ja) * | 2006-04-21 | 2007-11-08 | Denso Corp | 半導体保護回路 |
| JP2013211522A (ja) * | 2012-03-02 | 2013-10-10 | Yokogawa Electric Corp | 入力保護回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000704 |