JP2013211522A - 入力保護回路 - Google Patents

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Abstract

【課題】過大な入力電圧から内部回路を保護するＭＯＳＦＥＴのゲート・ソース間を保護すると共に、ゲート・ソース間にダイオードを介して流れるリーク電流を内部回路に悪影響を与えないように抑制する。
【解決手段】入力電圧Ｖｉｎの印加端子３と、その印加電圧Ｖｉｃが入力される電圧測定回路１との間に、Ｎ型及びＰ型の各ＦＥＴ４，５を直列接続し、入力電圧Ｖｉｎが回路１の電源電圧（ＶＤＤ〜ＶＳＳ）を超えた際に、各ＦＥＴ４，５の１つをオフとして過大電圧入力を阻止する。各ＦＥＴ４，５のゲート・ソース間に接続されたツェナーダイオード１２，１３と、ＦＥＴ５のソース端と、各ＦＥＴ４，５のゲート端との間に、各ＦＥＴ４，５のゲート電位を入力電圧ＶｉｎであるＶｉｃにトラッキングして与え、各ＦＥＴ４，５のゲート・ソース間電圧を一定且つ電源電圧範囲未満の電圧値に保持する電圧シフト回路１１を備えて構成した。
【選択図】図１

Description

本発明は、入力電圧を高精度に測定する電圧測定装置等の電子装置において、入力端子に過大な電圧が印加された際に内部回路を保護する、入力保護回路に関する。
従来、電子装置における入力保護回路として、例えば図６に示すように過大な入力電圧Ｖｉｎを抑制して電圧測定回路１を保護する入力保護回路２がある。電圧測定回路１は、正極側の電源電圧である正電源電圧ＶＤＤと、負極側の電源電圧である負電源電圧ＶＳＳとが供給されており、高精度にアナログ電圧測定を行う。
入力保護回路２は、入力電圧Ｖｉｎが印加される入力端子３と電圧測定回路１との間に、ＮＭＯＳＦＥＴ(Negative channel Metal-Oxide-Semiconductor Field-Effect Transistor)４とＰＭＯＳＦＥＴ(Positive channel Metal-Oxide-Semiconductor Field-Effect Transistor)５とが直列接続され、ＮＭＯＳＦＥＴ４のゲート端子に正電源電圧ＶＤＤが印加され、ＰＭＯＳＦＥＴ５のゲート端子に負電源電圧ＶＳＳが印加されるように構成されている。
即ち、ＮＭＯＳＦＥＴ４のドレインは入力端子３に接続され、ソースはＰＭＯＳＦＥＴ５のドレインに接続され、ＰＭＯＳＦＥＴ５のソースは電圧測定回路１に接続されている。
このような構成において、入力電圧Ｖｉｎが電圧測定回路１の電源電圧範囲内（ＶＤＤ〜ＶＳＳ）の場合、ＮＭＯＳＦＥＴ４及びＰＭＯＳＦＥＴ５のゲート・ソース間電圧は、入力電圧Ｖｉｎの値に応じて０Ｖ〜ＶＤＤ＋│ＶＳＳ│の範囲で変化する。このとき、ＮＭＯＳＦＥＴ４及びＰＭＯＳＦＥＴ５は共にオン状態となり、入力電圧ＶｉｎがＮＭＯＳＦＥＴ４及びＰＭＯＳＦＥＴ５を介してＶｉｃとして電圧測定回路１に入力される。但し、簡単のため各ＭＯＳＦＥＴ４，５のスレッショルド電圧は０Ｖとする。
入力電圧Ｖｉｎが電圧測定回路１の正電源電圧ＶＤＤよりも大きくなった場合、ＮＭＯＳＦＥＴ４がオフ状態となり、入力電圧Ｖｉｎは電圧測定回路１に入力されない。入力電圧Ｖｉｎが電圧測定回路１の負電源電圧ＶＳＳよりも負電位側に大きくなった場合、ＰＭＯＳＦＥＴ５がオフ状態となり、入力電圧Ｖｉｎは電圧測定回路１に入力されない。このスイッチング動作により、電圧測定回路１を過大な入力電圧から保護するようになっている。この種の従来技術として特許文献１に記載のものが有る。
米国特許第５３８９８１１号明細書
しかしながら、図６に示した入力保護回路２においては、一般的にＭＯＳＦＥＴのゲート・ソース間の耐圧はドレイン・ソース間の耐圧よりもずっと低く、最大でも３０Ｖ位迄しかない。ゲート・ソース間の印加電圧が耐圧を越えるとＭＯＳＦＥＴは破損する。このため、過大な入力電圧Ｖｉｎに対しての保護を実現するために、各ＭＯＳＦＥＴ４，５のゲート・ソース間の耐圧が制約になる。
そこで、図７に示すように、各ＭＯＳＦＥＴ４，５のゲート・ソース間にツェナーダイオード７，８を接続し、ゲート・ソース間の電圧を耐圧以内にクランプして過大な入力電圧Ｖｉｎから保護する構成がある。
この構成の場合、入力電圧Ｖｉｎが印加されると、ツェナーダイオード７又は８に矢印ｉで示すように、ゲート側からソース側に向かってリーク電流が流れる。このリーク電流ｉは、入力電圧Ｖｉｎが高くなってゲート・ソース間の印加電圧が高くなる程に大きくなって指数関数的に増加するので、入力電圧Ｖｉｎが少しでも高くなれば、リーク電流はより増大する。このようなリーク電流の増大は、電圧測定回路１のように高精度にアナログ電圧測定を行う用途の回路にとっては、許容できない、つまり悪影響を及ぼすという問題がある。
本発明は上記した課題を解決するためになされたものであり、過大な入力電圧から内部回路を保護する電界効果トランジスタのゲート・ソース間を保護すると共に、ゲート・ソース間にダイオードを介して流れるリーク電流を内部回路に悪影響を与えないように抑制することができる、入力保護回路を提供することを目的とする。
上記した課題を解決するために本発明は、入力電圧が印加される入力端子と、当該入力端子への印加電圧が入力される電子回路との間に、電界効果型のトランジスタを少なくとも２つ直列に接続し、前記入力電圧が前記電子回路の電源電圧を超えた際に、前記トランジスタの１つをオフとして前記電子回路への過大電圧入力を阻止する入力保護回路において、前記直列接続された各トランジスタのゲート・ソース間に接続されたダイオードと、前記各トランジスタのゲート電位を前記入力電圧にトラッキングして与え、当該各トランジスタのゲート・ソース間電圧を一定且つ電源電圧未満の電圧値に保持する電圧シフト回路とを備えることを特徴とする。
この構成によれば、ダイオードが後述のようにツェナーダイオードである場合、ツェナーダイオードの逆バイアス電圧が各トランジスタのゲート・ソース間の電圧となり、この電圧が、電源電圧未満の電圧となる。このため、従来のようにトランジスタのゲート端に電源電圧を印加した場合に比べ、逆バイアス電圧が小さくなるので、ツェナーダイオードを流れるリーク電流を小さくすることができる。従って、従来のように入力電圧の増加に伴い指数関数的にリーク電流が大きくなり、このため、電子回路としての例えば高精度なアナログ電圧測定を行う回路に悪影響を及ぼすといったことを防止することが出来る。また、ツェナーダイオードによりトランジスタのゲート・ソース間を保護することができる。
また、本発明は、入力電圧が印加される入力端子と、当該入力端子への印加電圧が入力される電子回路との間に、少なくとも２つの電界効果型の第１及び第２トランジスタを直列に接続し、前記入力電圧が前記電子回路の電源電圧を超えた際に、前記トランジスタの１つをオフとして前記電子回路への過大電圧入力を阻止する入力保護回路において、前記入力端子側の第１トランジスタのゲート端にドレイン端が接続された第３トランジスタと、前記第１及び第２トランジスタの接続間にドレイン端が接続されると共に、前記第２トランジスタのゲート端にソース端が接続された第４トランジスタと、前記第１トランジスタのゲート・ソース間に接続された第１ダイオードと、前記第４トランジスタのゲート・ドレイン間に接続された第２ダイオードと、前記第１及び第２トランジスタのゲート・ソース間電圧が一定となると共に、前記第３及び第４トランジスタのゲート・ソース間電圧が一定となるように、前記入力電圧にトラッキングした電圧を、前記第３及び第４トランジスタのゲート・ソース間に発生するゲートバイアス回路とを備え、前記ゲートバイアス回路は、前記入力電圧が前記電子回路の電源電圧範囲を超えた際に、前記第３及び第４トランジスタをオフとするゲート・ソース間電圧を発生することを特徴とする。
本発明において、前記第１及び第２ダイオードは、ツェナーダイオードであることを特徴とする。
これらの構成によれば、第１及び第２ダイオードがツェナーダイオードである場合、電流制限用の第３及び第４トランジスタが、入力電圧が電源電圧を越える過大入力時にのみ高抵抗になるので、入力電圧を電子回路に入力する経路に介挿された第１及び第２トランジスタを高抵抗として、過大入力電圧を制限することが出来る。これにより電子回路を保護することができる。
また、過大入力時にのみ第３及び第４トランジスタが高抵抗となることを利用して、電流制限用の第４トランジスタのゲート・ドレイン間に第２ツェナーダイオードを接続可能となる。一般的には第２トランジスタのゲート・ソース間に第２ツェナーダイオードが接続される構成となっている。このように第４トランジスタのゲート・ドレイン間に第２ツェナーダイオードを接続した回路構成とすることにより、通常動作時における第１及び第２ツェナーダイオードの逆バイアス電圧を、上記一般的な第２トランジスタのゲート・ソース間への第２ツェナーダイオードの接続回路構成の場合よりも等しくすることができる。このように逆バイアス電圧を極力等しくすることによって、第１及び第２ツェナーダイオードのリーク電流のアンバランスによって生じる入力リーク電流を小さくすることができる。
本発明において、前記第１及び第２ダイオードは、前記ゲート・ソース間又は前記ゲート・ドレイン間に逆方向に接続したＰＮ接合型ダイオードであることを特徴とする。
本発明において、前記第１及び第２ダイオードは、前記ゲート・ソース間又は前記ゲート・ドレイン間に順方向に接続した複数のＰＮ接合型ダイオードであることを特徴とする。
これらの構成によれば、第１及び第２ダイオードが、特殊なツェナーダイオードである場合に比べ、通常のＰＮ接合型ダイオードである方がＩＣ化し易いというメリットが得られる。
上記した課題を解決するために本発明は、入力電圧が印加される入力端子と、正電源電圧と負電源電圧とが印加される電子回路との間に、直列接続された、極性が異なる第１及び第２トランジスタを挿入し、前記第１トランジスタのゲート端に前記正電源電圧を、前記第２トランジスタのゲート端に負電源電圧をそれぞれ印加し、前記入力電圧が前記正電源電圧より正電位側に大きくなり、または前記負電源電圧より負電位側に大きくなり前記電子回路の電源電圧範囲を超えた場合に、前記第１又は第２トランジスタを高抵抗状態に保持して前記電子回路への過大電圧入力を阻止する入力保護回路において、前記第１及び第２トランジスタのゲート・ソース間に接続された、それぞれ第１及び第２ダイオードと、前記第１及び第２トランジスタのゲート電位を前記入力電圧に追従して与え、前記第１及び第２トランジスタのゲート・ソース間電圧を一定、且つ前記電子回路の電源電圧範囲未満の電圧値に保持するゲートバイアス回路と、を備えることを特徴とする。
本発明において、前記ゲートバイアス回路は、前記第１及び第２トランジスタを介して前記電子回路に出力される電圧をモニタして第１の電圧を出力する電圧バッファと、前記第１の電圧から、前記正電源電圧より小さく、かつ前記第１ダイオードの逆バイアス電圧分だけ正電位側にシフトした第２の電圧を前記第１トランジスタのゲート端に出力する第１レベルシフト回路と、前記第１の電圧から、前記負電源電圧より大きく、かつ前記第２ダイオードの逆バイアス電圧分一定電圧を負電位側にシフトした第３の電圧を前記第２トランジスタのゲート端に出力する第２レベルシフト回路と、を有することを特徴とする。
本発明によれば、第１及び第２ダイオードが、例えば、ツェナーダイオードで構成される場合、ツェナーダイオードの逆バイアス電圧が各トランジスタのゲート・ソース間の電圧となり、この電圧が電源電圧未満の電圧になる。このため、従来のようにトランジスタのゲート端に電源電圧を印加した場合に比べて逆バイアス電圧が小さくなるため、ツェナーダイオードを流れるリーク電流を小さくすることができる。従って、入力電圧の増加に伴い指数関数的にリーク電流が大きくなり、例えば高精度なアナログ電圧測定を行う電圧測定回路等の電子回路に悪影響を及ぼすといった従来の不都合を回避することが出来る。また、ツェナーダイオードにより電界効果型トランジスタのゲート・ソース間の耐圧を保護することができる。
また、本発明は、入力電圧が印加される入力端子と、正電源電圧と負電源電圧とが印加される電子回路との間に、直列接続された、極性が異なる第１及び第２トランジスタを挿入し、前記第１トランジスタのゲート端に前記正電源電圧を、前記第２トランジスタのゲート端に前記負電源電圧をそれぞれ印加し、前記入力電圧が前記正電源電圧より正電位側に大きくなり、または前記負電源電圧より負電位側に大きくなる前記電子回路の電源電圧範囲を超えた場合に、前記第１又は第２トランジスタを高抵抗状態に保持して前記電子回路への過大電圧入力を阻止する入力保護回路において、前記第１トランジスタのゲート端にドレイン端が接続された、前記第２トランジスタと同じ極性を有する第３トランジスタと、前記第１及び第２トランジスタの接続間にドレイン端が接続され、かつ、前記第２トランジスタのゲート端にソース端が接続された、前記第２トランジスタと同じ極性を有する第４トランジスタと、前記第１トランジスタのゲート・ソース間に接続された第１ダイオードと、前記第２トランジスタのゲート・ドレイン間に前記第４トランジスタを介して接続された第２ダイオードと、前記第１及び第２トランジスタのゲート・ソース間電圧が一定になると共に、前記第３及び第４トランジスタのゲート・ソース間電圧が一定になるように、前記入力電圧に追従した電圧を、前記第１、第２、第３、及び第４トランジスタのゲート・ソース間にそれぞれ発生するゲートバイアス回路とを備え、前記ゲートバイアス回路は、前記入力電圧が前記電子回路の電源電圧範囲を超えた場合に、前記第３及び第４トランジスタを高抵抗状態に保持するゲート・ソース間電圧を発生することを特徴とする。
本発明において、前記ゲートバイアス回路は、前記第１及び第２トランジスタを介して前記電子回路に出力される電圧をモニタして入力電圧を生成する第１電圧バッファと、前記入力電圧から、前記正電源電圧より小さく、かつ前記第１ダイオードの逆バイアス電圧分だけ正電位側にシフトした第１の電圧を前記第３トランジスタを経由して前記第１トランジスタのゲート端に出力する第１レベルシフト回路と、前記入力電圧から、前記負電源電圧より大きく、かつ前記第２ダイオードの逆バイアス電圧分だけ負電位側にシフトした第２の電圧を前記第２トランジスタのゲート端に出力する第２レベルシフト回路と、前記入力電圧から、それぞれにおいて、前記負電源電圧より大きく、かつ前記第２ダイオードの逆バイアス電圧分だけ負電位側にシフトした第４の電圧を前記第４トランジスタのゲート端に出力する第３及び第４レベルシフト回路と、前記入力電圧と前記第２の電圧との電位差をモニタして前記第１の電圧と前記第３の電圧との間に所定の電位差を発生させ、前記第３トランジスタのゲート端に出力する第２電圧バッファと、を有することを特徴とする。
本発明において、前記第１及び第２ダイオードは、ツェナーダイオードであることを特徴とする。
本発明によれば、第１及び第２ダイオードが例えばツェナーダイオードで構成される場合、電流制限用の第３及び第４トランジスタが、入力電圧が電源電圧を越える過大入力時にのみ高抵抗状態になるため、入力電圧を電子回路に入力する経路に挿入された第１及び第２トランジスタを高抵抗状態にして過大入力電圧を制限することが出来る。従って、電子回路を保護することができる。また、過大電圧入力時にのみ第３及び第４トランジスタが高抵抗状態になることを利用して、電流制限用の第２トランジスタのゲート・ドレイン間に第４トランジスタを介して第２ダイオード（ツェナーダイオード）が接続可能になる。一般的には第２トランジスタのゲート・ソース間に第２ダイオード（ツェナーダイオード）が接続される構成となっている。このように第２トランジスタのゲート・ドレイン間に第４トランジスタを介して第２ダイオード（ツェナーダイオード）を接続した回路構成とすることにより、通常動作時における第１及び第２ダイオード（ツェナーダイオード）の逆バイアス電圧を、一般的な第２トランジスタのゲート・ソース間への第２ダイオード（ツェナーダイオード）の接続回路構成の場合よりも等しくすることができる。このように逆バイアス電圧を極力等しくすることによって、第１及び第２ダイオード（ツェナーダイオード）のリーク電流のアンバランスによって生じる入力リーク電流を小さくすることができる。
本発明において、前記第１及び第２ダイオードは、前記第１トランジスタのゲート・ソース間、又は前記第２トランジスタのゲート・ドレイン間に前記第４トランジスタを介して逆方向に接続されたＰＮ接合型ダイオードであることを特徴とする。
本発明において、前記第１及び第２ダイオードは、前記第１トランジスタのゲート・ソース間、又は前記第２トランジスタのゲート・ドレイン間に前記第４トランジスタを介して順方向に接続された複数のＰＮ接合型ダイオードであることを特徴とする。
本発明によれば、第１及び第２ダイオードが、特殊なツェナーダイオードである場合に比べ、通常のＰＮ接合型ダイオードである方がＩＣ化し易いという効果が得られる。
また、本発明は、入力電圧が印加される入力端子と、正電源電圧と負電源電圧とが印加される電子回路との間に、直列接続された、極性が異なる第１及び第２トランジスタを挿入し、前記第１トランジスタのゲート端に前記正電源電圧を、前記第２トランジスタのゲート端に前記負電源電圧をそれぞれ印加し、前記入力電圧が前記正電源電圧より正電位側に大きくなり、または前記負電源電圧より負電位側に大きくなり前記電子回路の電源電圧範囲を超えた場合に、前記第１又は第２トランジスタを高抵抗状態に保持して前記電子回路への過大電圧入力を阻止する入力保護回路において、前記第１トランジスタのゲート端にドレイン端が接続された、前記第２トランジスタと同じ極性を有する第３トランジスタと、前記第１トランジスタのゲート・ソース間に接続された第１の順方向ダイオードと、前記第２トランジスタのゲート・ドレイン間に接続された第２の順方向ダイオードと、前記第１及び第２トランジスタのゲート・ソース間電圧が一定になると共に、前記第３トランジスタのゲート・ソース間電圧が一定になるように、前記入力電圧に追従した電圧を、前記第１、第２及び第３トランジスタのゲート・ソース間にそれぞれ発生するゲートバイアス回路と、を備え、前記ゲートバイアス回路は、前記入力電圧が前記電子回路の電源電圧範囲を超えた場合に、前記第１トランジスタを高抵抗状態に保持する、または前記第２および第３トランジスタを高抵抗状態に保持するゲート・ソース間電圧を発生することを特徴とする。
本発明において、前記ゲートバイアス回路は、極性が異なるトランジスタで構成される第１及び第２のソースフォロワ回路と、前記第１のソースフォロワ回路に第１の抵抗を介して接続され、バイアス電流源により供給される第１の電流を入力とし、前記第１のソースフォロワ回路、及び前記第１の抵抗に第３の電流を出力する、前記第１のソースフォロワ回路と同じ極性のトランジスタで構成される第１のカレントミラー回路と、前記第２のソースフォロワ回路に、第２及び第３の抵抗からなる直列回路を介して接続され、前記第２の電流を入力とし、前記第２のソースフォロワ回路、及び前記第２及び第３の抵抗に第３の電流を出力する、前記第２のソースフォロワ回路と同じ極性のトランジスタで構成される第２のカレントミラー回路と、を備え、前記第１及び第２トランジスタを介して前記電子回路に出力される電圧から、前記第２のソースフォロワ回路のゲート・ソース間電圧と、前記第２及び第３の抵抗と前記第３の電流による電圧降下分とにより、前記正電源電圧より小さく、かつ前記第１の順方向ダイオードの逆バイアス電圧分だけ正電位側にシフトした第１の電圧を、前記第３トランジスタを経由して前記第１トランジスタのゲート端に出力し、前記第１及び第２トランジスタを介して前記電子回路に出力される電圧から、前記第１のソースフォロワ回路のゲート・ソース間電圧と、前記第１の抵抗と前記第２の電流による電圧降下分とにより、前記負電源電圧より大きく、かつ前記第２の順方向ダイオードの逆バイアス電圧分だけ負電位側にシフトした第２の電圧を前記第２トランジスタのゲート端に出力し、前記第１及び第２トランジスタを介して前記電子回路に出力される電圧から、前記第２のソースフォロワ回路のゲート・ソース間電圧と、前記第２の抵抗と前記第３の電流による電圧降下分とにより、前記正電源電圧より小さく、かつ前記第１の順方向ダイオードの逆バイアス電圧分だけ正電位側にシフトした第３の電圧を前記第３トランジスタのゲート端に出力することを特徴とする。
本発明によれば、電流制限用の第３トランジスタが、入力電圧が電源電圧範囲を超える過大入力時にのみ高抵抗状態になるため、入力電圧を電子回路に入力する経路に挿入された第１及び第２トランジスタを高抵抗状態に保持し、過大入力電圧を制限して電子回路を保護することができる。また、過大電圧入力時にのみ第３トランジスタが高抵抗状態になることを利用して、第２トランジスタゲート・ドレイン間に第２の順方向ダイオードを接続することが可能になり、第１の順方向ダイオードに流れるリーク電流を第２の順方向ダイオードに流すことにより、入力端子側から見た入力リーク電流を小さくすることができる。
また、本発明によれば、第１及び第２トランジスタのゲート・ソース間電圧が一定になると共に、第３トランジスタのゲート・ソース間電圧も一定になるように、入力電圧に追従した電圧を、第１、第２、第３トランジスタのゲート・ソース間にそれぞれ発生するゲートバイアス回路を、第１及び第２のソースフォロワ回路と、第１及び第２のカレントミラー回路を構成する電界効果型トランジスタ素子と、抵抗素子とから成る少ない部品点数で実現することができる。また、素子サイズが大きな高耐圧の電界効果型トランジスタ素子の個数を削減してゲートバイアス機能を実現できるため、回路規模の小さな入力保護回路を提供することができる。
本発明によれば、過大な入力電圧から内部回路を保護するＭＯＳＦＥＴのゲート・ソース間を保護すると共に、ゲート・ソース間にダイオードを介して流れるリーク電流を内部回路に悪影響を与えないように抑制することが可能な入力保護回路を提供することができる。
第１実施形態に係る入力保護回路が接続された電圧測定回路を備える電圧測定装置の回路構成を示す図である。 第２実施形態に係る入力保護回路が接続された電圧測定回路を備える電圧測定装置の回路構成を示す図である。 第２実施形態に係る入力保護回路におけるゲート駆動回路の構成を示す図である。 第２実施形態に係る入力保護回路に対応する一般的な入力保護回路を有する電圧測定装置の回路構成を示す図である。 ツェナーダイオードに代え適用可能なＰＮ接合型ダイオードを示し、（ａ）は１つの逆方向接続されるダイオード、（ｂ）は順方向接続される複数のダイオードを示す図である。 第３実施形態に係る入力保護回路が接続された電圧測定回路を備える電圧測定装置の回路構成を示す図である。 第３実施形態に係る入力保護回路のゲートバイアス回路の構成を示す図である。 従来の入力保護回路が接続された電圧測定回路を備える電圧測定装置の構成を示す回路図である。 従来の他の入力保護回路が接続された電圧測定回路を備える電圧測定装置の構成を示す回路図である。
以下、添付図面を参照して本発明を実施するための実施の形態（以下、単に実施形態という）について詳細に説明する。
（第１実施形態の構成）
図１は、第１実施形態に係る入力保護回路１０が接続された電圧測定回路１を備える電圧測定装置の回路構成を示す図である。電圧測定回路１は、正極側の電源電圧である正電源電圧ＶＤＤと、負極側の電源電圧である負電源電圧ＶＳＳとが印加され、高精度にアナログ電圧測定を行う。
入力保護回路１０は、入力電圧Ｖｉｎが印加される入力端子３と電圧測定回路１との間に、ＮＭＯＳＦＥＴ４とＰＭＯＳＦＥＴ５とが直列接続され、ＮＭＯＳＦＥＴ４のゲート・ソース間にツェナーダイオード１２が接続され、ＰＭＯＳＦＥＴ５のゲート・ソース間にツェナーダイオード１３が接続され、更に、ＰＭＯＳＦＥＴ５のソース端及び電圧測定回路１の接続間と、各ＭＯＳＦＥＴ４，５のゲート端との間に、電圧シフト回路１１が接続されて構成されている。
電圧シフト回路１１は、オペアンプによる電圧バッファ１４と、レベルシフト回路１５，１６とを備えて構成されている。電圧バッファ１４は、非反転入力端子（＋）がＰＭＯＳＦＥＴ５のソース端及び電圧測定回路１の接続間に接続され、反転入力端子（−）が出力端子に接続され、電圧測定回路１への入力電圧Ｖｉｃをモニタする。電圧バッファ１４の出力電圧をＶｍとすると、Ｖｍ≒Ｖｉｃとなる。
レベルシフト回路１５は、電圧バッファ１４の出力端子とＮＭＯＳＦＥＴ４のゲート端との間に接続され、一定電圧Ｖｓが正電位側にシフトされるレベルシフト電圧＋Ｖｓを発生する。従って、レベルシフト回路１５からは、電圧バッファ１４の出力電圧Ｖｍとレベルシフト電圧＋Ｖｓとの加算電圧Ｖｍ＋Ｖｓ（≒Ｖｉｎ＋Ｖｓ）が出力されて、ＮＭＯＳＦＥＴ４のゲート端に印加される。
レベルシフト回路１６は、電圧バッファ１４の出力端子とＰＭＯＳＦＥＴ５のゲート端との間に接続され、一定電圧Ｖｓが負電位側にシフトされるレベルシフト電圧−Ｖｓを発生する。従って、レベルシフト回路１６からは、電圧バッファ１４の出力電圧Ｖｍとレベルシフト電圧−Ｖｓとの加算電圧Ｖｍ−Ｖｓ（≒Ｖｉｎ−Ｖｓ）が出力されて、ＰＭＯＳＦＥＴ５のゲート端に印加される構成となっている。
更に、この構成において、ツェナーダイオード１２の逆バイアス電圧であるＮＭＯＳＦＥＴ４のゲート・ソース間電圧をレベルシフト電圧＋Ｖｓとし、レベルシフト電圧＋Ｖｓの大きさを、正電源電圧ＶＤＤよりも小さい電圧値とする。同様に、ツェナーダイオード１３の逆バイアス電圧であるＰＭＯＳＦＥＴ５のゲート・ソース間電圧をレベルシフト電圧−Ｖｓとし、レベルシフト電圧−Ｖｓの大きさを、負電源電圧ＶＳＳよりも大きい電圧値とする。つまり、各ＭＯＳＦＥＴ４，５のゲート・ドレイン間電圧＋Ｖｓ〜−Ｖｓは、電源電圧範囲（ＶＤＤ〜ＶＳＳ）未満の電圧値となっている。
つまり、電圧シフト回路１１によって、各ＭＯＳＦＥＴ４，５のゲート電位を入力電圧ＶｉｎであるＶｉｃにトラッキングして与え、各ＭＯＳＦＥＴ４，５のゲート・ソース間電圧を一定且つ電源電圧範囲（ＶＤＤ〜ＶＳＳ）未満の電圧値に保持するようになっている。
（第１実施形態の動作）
以下、図１に示す第１実施形態に係る入力保護回路１０の動作について、詳細に説明する。まず、入力電圧Ｖｉｎが電圧測定回路１の電源電圧範囲（ＶＤＤ〜ＶＳＳ）内にある場合、ＮＭＯＳＦＥＴ４及びＰＭＯＳＦＥＴ５のゲート・ソース間電圧は入力電圧Ｖｉｎに依らず一定電圧│Ｖｓ│となる。但し、一定電圧│Ｖｓ│の大きさは、ＮＭＯＳＦＥＴ４及びＰＭＯＳＦＥＴ５をオンするために必要な最低限の大きさに設定されている。従って、電源電圧範囲（ＶＤＤ〜ＶＳＳ）内の入力電圧Ｖｉｎの場合、ＮＭＯＳＦＥＴ４及びＰＭＯＳＦＥＴ５はオン状態であり、これらＭＯＳＦＥＴ４，５を介した電圧Ｖｉｃが電圧測定回路１に入力される。これによって、電圧測定回路１は、入力電圧Ｖｉｎの高精度な測定を行う。
ここで、入力電圧Ｖｉｎが電圧測定回路１の正電源電圧ＶＤＤよりも大きくなった場合、ＮＭＯＳＦＥＴ４がオフ状態となり、入力電圧Ｖｉｎは電圧測定回路１に入力されない。また、入力電圧Ｖｉｎが電圧測定回路１の負電源電圧ＶＳＳよりも負電位側に大きくなった場合、ＰＭＯＳＦＥＴ５がオフ状態となり、入力電圧Ｖｉｎは電圧測定回路１に入力されない。このスイッチング動作により、電圧測定回路１が過大な入力電圧から保護される。
入力電圧Ｖｉｎを、電圧測定回路１の電源電圧範囲（ＶＤＤ〜ＶＳＳ）を超えて正電位側及び負電位側に更に大きくしていった場合、ＮＭＯＳＦＥＴ４又はＰＭＯＳＦＥＴ５のゲート・ソース間電圧が大きくなっていくが、この時、それらゲート・ソース間電圧は、ゲート・ソース間の耐圧を越える前にツェナーダイオード１２，１３でクランプされる。
この際、ツェナーダイオード１２，１３の逆バイアス電圧である各ＭＯＳＦＥＴ４，５のゲート・ソース間電圧が、電源電圧範囲（ＶＤＤ〜ＶＳＳ）未満の電圧とされているため、従来のようにＭＯＳＦＥＴのゲート端に電源電圧ＶＤＤ又はＶＳＳを印加した場合に比べ、逆バイアス電圧が小さくなって、ツェナーダイオード１２，１３を流れるリーク電流が小さくなる。
（第１実施形態の効果）
以上説明のように第１実施形態に係る入力保護回路１０は、入力電圧Ｖｉｎが印加される入力端子３と、入力端子３への印加電圧Ｖｉｃが入力される電圧測定回路１との間に、電界効果型のトランジスタとしてのＮＭＯＳＦＥＴ４及びＰＭＯＳＦＥＴ５を少なくとも２つ直列に接続し、入力電圧Ｖｉｎが電圧測定回路１の電源電圧ＶＤＤ〜ＶＳＳを超えた際に、各ＭＯＳＦＥＴ４，５の１つをオフとして電圧測定回路１への過大電圧入力を阻止する。
第１実施形態の特徴は、直列接続された各ＭＯＳＦＥＴ４，５のゲート・ソース間に接続されたツェナーダイオード１２，１３と、各ＭＯＳＦＥＴ４，５のゲート電位を入力電圧ＶｉｎであるＶｉｃにトラッキングして与え、各ＭＯＳＦＥＴ４，５のゲート・ソース間電圧を一定且つ電源電圧範囲（ＶＤＤ〜ＶＳＳ）未満の電圧値に保持する電圧シフト回路１１とを備えて構成したことにある。
この構成によれば、ツェナーダイオード１２，１３の逆バイアス電圧が各ＭＯＳＦＥＴ４，５のゲート・ソース間の電圧となり、この電圧が、電源電圧未満の電圧Ｖｓとなる。このため、従来のように各ＭＯＳＦＥＴ４，５のゲート端に電源電圧（ＶＤＤ〜ＶＳＳ）を印加した場合に比べ、逆バイアス電圧が小さくなるので、ツェナーダイオード１２，１３を流れるリーク電流を小さくすることができる。従って、従来のように入力電圧Ｖｉｎの増加に伴い指数関数的にリーク電流が大きくなり、このため、電圧測定回路１としての例えば高精度なアナログ電圧測定を行う電圧測定回路１に悪影響を及ぼすといったことを防止することが出来る。また、ツェナーダイオード１２，１３により各ＭＯＳＦＥＴ４，５のゲート・ソース間を保護することができる。
（第２実施形態の構成）
図２は、第２実施形態に係る入力保護回路２０が接続された電圧測定回路１を備える電圧測定装置の回路構成を示す図である。入力保護回路２０は、入力電圧Ｖｉｎが印加される入力端子３と電圧測定回路１との間に、ＮＭＯＳＦＥＴ４とＰＭＯＳＦＥＴ５とが直列接続され、ＰＭＯＳＦＥＴ５のソース端及び電圧測定回路１の接続間と、各ＭＯＳＦＥＴ４，５のゲート端との間に、ゲートバイアス回路２４と、ＰＭＯＳＦＥＴ２５，２６とが接続され、ＮＭＯＳＦＥＴ４のゲート・ソース間にツェナーダイオード２２が接続され、ＰＭＯＳＦＥＴ２６のゲート・ドレイン間にツェナーダイオード２３が接続されて構成されている。
ゲートバイアス回路２４は、図３に示すように、電圧バッファ３１，３２と、レベルシフト回路３４，３５，３６，３７とを備えて構成され、各電圧Ｖ１，Ｖ２，Ｖ３，Ｖ４の出力側が電源・アース間にダイオードを介して接続されている。
電圧バッファ３１は、各ＭＯＳＦＥＴ４，５を経由した入力電圧Ｖｉｎに対応する電圧Ｖｉｃをモニタして電圧Ｖｏとして出力する。
レベルシフト回路３４は、電圧バッファ１４から出力された電圧Ｖｏを一定電圧Ｖｓだけ正電位側にシフト（Ｖｉｃ＋Ｖｓ）し、これを電圧Ｖ１としてＰＭＯＳＦＥＴ２５のソース端へ出力する。レベルシフト回路３５は、電圧Ｖｏを一定電圧Ｖｓだけ負電位側にシフト（Ｖｉｃ−Ｖｓ）し、これを電圧Ｖ２としてＰＭＯＳＦＥＴ２６のソース端子へ出力する。
電圧バッファ３２は、２つの入力側の一方が電圧バッファ３１の出力端に、他方がレベルシフト回路３５の出力端に接続され、２つの出力側の一方がレベルシフト回路３４の出力端に接続され、他方が電圧Ｖ３の出力端となっている。このような電圧バッファ３２は、入力側においてレベルシフト回路３５の出力電圧Ｖ２を電位Ｖａシフトして電圧バッファ３１の出力電圧Ｖｏとし、これにより出力側において出力電圧Ｖ３が電位Ｖｂ（但し、Ｖｂ≒Ｖａ）シフトされて出力電圧Ｖ１となる動作を行う。
この動作により、ＰＭＯＳＦＥＴ５のソース端の電圧Ｖｉｃとゲート端に供給される電圧Ｖ２との電位差Ｖｉｃ−Ｖ２がＶａとなり、ＰＭＯＳＦＥＴ２５のゲート端に供給される電圧Ｖ３と、ソース端に供給される電圧Ｖ１との電位差Ｖ１−Ｖ３がＶｂとなる。
レベルシフト回路３６，３７は、電圧バッファ３１から出力された電圧Ｖｏを、各々において一定電圧Ｖｓだけ負電位側にシフト（Ｖｉｃ−２×Ｖｓ）し、これを電圧Ｖ４としてＰＭＯＳＦＥＴ２６のゲート端へ出力する。
従って、ゲートバイアス回路２４は、各ＭＯＳＦＥＴ４，５と、各ＰＭＯＳＦＥＴ２５，２６のゲート・ソース間電圧がＶｓ一定となるように、入力電圧Ｖｉｃ（≒入力電圧Ｖｉｎ）にトラッキングした電圧Ｖ１〜Ｖ４を発生する。但し、ゲートバイアス回路２４から出力される各電圧Ｖ１〜Ｖ４は、電源電圧ＶＤＤ〜ＶＳＳを超えることはできないようになっており、Ｖ１−Ｖ３≒Ｖｉｃ−Ｖ２の関係となっている。つまり、電圧Ｖ１，Ｖ３が印加されるＰＭＯＳＦＥＴ２５のゲート・ソース間電圧（Ｖ１−Ｖ３）と、ＰＭＯＳＦＥＴ５のゲート・ソース間電圧（Ｖｉｃ−Ｖ２）とは、常時等しく保持されるようになっている。
また、各電圧Ｖ１〜Ｖ４は、入力電圧Ｖｉｎが電源電圧ＶＤＤ−Ｖｓ〜ＶＳＳ＋２Ｖｓの範囲内にある場合、上述したＶ１≒Ｖｉｃ＋Ｖｓ、Ｖ２≒Ｖｉｃ−Ｖｓ、Ｖ３≒Ｖｉｃ、Ｖ４≒Ｖｉｃ−２Ｖｓの関係となる。
一方、各電圧Ｖ１〜Ｖ４が、入力電圧Ｖｉｎが電源電圧ＶＤＤ−Ｖｓ〜ＶＳＳ＋２Ｖｓの範囲外となった場合、入力電圧ＶｉｎがＶＤＤ−Ｖｓ以上（電圧が正電位側に高い状態）の時、Ｖ１＝ＶＤＤとなる。入力電圧ＶｉｎがＶＳＳ＋２Ｖｓ以下（電圧が負電位側に低い状態）の時、Ｖ４＝ＶＳＳとなる。入力電圧ＶｉｎがＶＳＳ＋Ｖｓ以下（電圧が負電位側に低い状態）の時、Ｖ２＝ＶＳＳ、Ｖ３＝Ｖ１となる。
（第２実施形態の動作）
以下、図２に示す第１実施形態に係る入力保護回路２０の動作について、詳細に説明する。まず、入力電圧Ｖｉｎが電源電圧範囲ＶＤＤ−Ｖｓ〜ＶＳＳ＋２Ｖｓの範囲内にある場合、ＰＭＯＳＦＥＴ２５，２６のゲート・ソース間電圧は、Ｖｓ一定に保持され、ＰＭＯＳＦＥＴ２５，２６はオンとなり低抵抗状態を保持する。この場合、ＰＭＯＳＦＥＴ２５，２６の電圧降下は小さく、ゲートバイアス回路２４の出力電圧Ｖ１，Ｖ２は、そのままのレベルで各ＭＯＳＦＥＴ４，５のゲート端に印加される。これにより、各ＭＯＳＦＥＴ４，５のゲート・ソース間電圧もＶｓ一定に保持され、各ＭＯＳＦＥＴ４，５もオンとなり低抵抗状態を保持する。この各ＭＯＳＦＥＴ４，５のオン状態によって、入力電圧Ｖｉｎが電圧測定回路１に入力され、電圧測定回路１により高精度なアナログ電圧測定が行われる。
次に、入力電圧ＶｉｎがＶＤＤ−Ｖｓ以上の時、ＮＭＯＳＦＥＴ４がオフとなり、入力電圧Ｖｉｎが電圧測定回路１へは入力されない。一方、入力電圧ＶｉｎがＶＳＳ＋２Ｖｓ以下のとき、ＮＭＯＳＦＥＴ４はドレイン−バルク間寄生ダイオードが順方向になるため低抵抗のままであるが、ＰＭＯＳＦＥＴ５はオフとなり、入力電圧Ｖｉｎは電圧測定回路１へは入力されない。つまり、電圧測定回路１が過大な入力電圧から保護される。
次に、入力電圧Ｖｉｎを、ＶＳＳ＋２Ｖｓより負電位側に低くして行った時、ＮＭＯＳＦＥＴ４のゲート・ソース間電圧が高くなって行く。この際、ＮＭＯＳＦＥＴ４のゲート・ソース間電圧が耐圧を超えないように、ツェナーダイオード２２がＮＭＯＳＦＥＴ４のゲート・ソース間電圧をクランプする。また、入力電圧ＶｉｎがＶＳＳ＋２Ｖｓ以下のとき、ＰＭＯＳＦＥＴ２５，２６は、ＰＭＯＳＦＥＴ５と同様に、オフ状態になる。この場合、ツェナーダイオード２２によるクランプが働いても、ＰＭＯＳＦＥＴ２５がオフの高抵抗となってゲートバイアス回路２４の出力電流を制限し、ゲートバイアス回路２４に過大な電流を流さないように保護する。
つまり、入力電圧Ｖｉｎが負の過大入力のとき、ゲートバイアス回路２４への入力電圧Ｖｉｃと、出力電圧Ｖ２及びＶ４とが下がり、Ｖ２≒Ｖ４≒Ｖｉｃ≒ＶＳＳとなる。更にこの時、Ｖ３≒Ｖ１となる。この結果、ＰＭＯＳＦＥＴ５ゲート・ソース間電圧は０Ｖになって高抵抗のオフ状態となる。同様に各ＰＭＯＳＦＥＴ２５，２６のゲート・ソース間電圧も０Ｖになって高抵抗のオフ状態となる。
このように、ツェナーダイオード２２，２３に直列に挿入した電流制限用のＰＭＯＳＦＥＴ２５，２６が、入力電圧Ｖｉｎの過大入力時にのみ高抵抗になる点が特徴となっている。従って、電圧測定回路１は、過大な入力電圧Ｖｉｎから保護されると共に、その過大入力時にも高い入力抵抗を保持する。
更に、図２には電流制限用のＰＭＯＳＦＥＴ２６のゲート・ドレイン間にツェナーダイオード２３が接続された構成となっているが、一般的には、図４に示すように、ＰＭＯＳＦＥＴ５のゲート・ソース間にツェナーダイオード２３が接続される。但し、図２の回路は、ゲートバイアス回路２４−１が入力電圧Ｖｉｃにトラッキングした電圧Ｖ１，Ｖ２を発生し、この電圧Ｖ１が抵抗器３１ｒを介してＮＭＯＳＥＦＴ４のゲート端に印加され、電圧Ｖ２が抵抗器３２ｒを介してＰＭＯＳＦＥＴ５のゲート端に印加されるようになっている。
本実施形態のようにＰＭＯＳＦＥＴ２６のゲート・ドレイン間にツェナーダイオード２３を接続可能としたのは、電流制限用のＰＭＯＳＦＥＴ２６が入力電圧Ｖｉｎの過大入力時にのみ高抵抗になることを利用したためである。
このようにＰＭＯＳＦＥＴ２６のゲート・ドレイン間にツェナーダイオード２３を接続した回路構成とすることにより、通常動作時におけるツェナーダイオード２２，２３の逆バイアス電圧を、上記一般的なＰＭＯＳＦＥＴ５のゲート・ソース間へのツェナーダイオード２３の接続回路構成の場合よりも等しくすることができる。このようにツェナーダイオード２２，２３の逆バイアス電圧を極力等しくすることによって、ツェナーダイオード２２，２３のリーク電流のアンバランスによって生じる入力リーク電流が小さくなる。
（第２実施形態の効果）
以上説明のように第２実施形態に係る入力保護回路１０は、入力電圧Ｖｉｎが印加される入力端子３と、当該入力端子３への印加電圧が入力される電圧測定回路１との間に、少なくとも２つのＭＯＳＦＥＴ４，５を直列に接続し、入力電圧Ｖｉｎが電圧測定回路１の電源電圧を超えた際に、トランジスタの１つをオフとして電圧測定回路１への過大電圧入力を阻止する。
第２実施形態の特徴は、入力端子３側のＮＭＯＳＥＦＴ４のゲート端にドレイン端が接続されたＰＭＯＳＦＥＴ２５と、各ＭＯＳＦＥＴ４，５の接続間にドレイン端が接続されると共に、ＰＭＯＳＦＥＴ５のゲート端にソース端が接続されたＰＭＯＳＦＥＴ２６と、ＮＭＯＳＥＦＴ４のゲート・ソース間に接続されたツェナーダイオード２２と、ＰＭＯＳＦＥＴ２６のゲート・ドレイン間に接続されたツェナーダイオード２３と、各ＭＯＳＦＥＴ４，５のゲート・ソース間電圧が一定となると共に、ＰＭＯＳＦＥＴ２５，２６のゲート・ソース間電圧が一定となるように、入力電圧Ｖｉｎにトラッキングした電圧を、ＰＭＯＳＦＥＴ２５，２６のゲート・ソース間に発生するゲートバイアス回路２４とを備え、ゲートバイアス回路２４が、入力電圧Ｖｉｎが電圧測定回路１の電源電圧範囲ＶＤＤ−Ｖｓ〜ＶＳＳ＋２Ｖｓを超えた際に、ＰＭＯＳＦＥＴ２５，２６をオフとするゲート・ソース間電圧Ｖ１，Ｖ３及びＶ２，Ｖ４を発生する構成とした。
この構成によれば、電流制限用のＰＭＯＳＦＥＴ２５，２６が、入力電圧Ｖｉｎが電源電圧ＶＤＤ−Ｖｓ〜ＶＳＳ＋２Ｖｓを越える過大入力時にのみ高抵抗になるので、入力電圧Ｖｉｎを電圧測定回路１に入力する経路に介挿された各ＭＯＳＦＥＴ４，５を高抵抗として、過大入力電圧Ｖｉｎを制限することが出来る。これにより電圧測定回路１を保護することができる。
また、過大入力時にのみＰＭＯＳＦＥＴ２５，２６が高抵抗となることを利用して、電流制限用のＰＭＯＳＦＥＴ２６のゲート・ドレイン間にツェナーダイオード２３を接続可能となる。一般的にはＰＭＯＳＦＥＴ５のゲート・ソース間にツェナーダイオード２３が接続される構成となっている。このようにＰＭＯＳＦＥＴ２６のゲート・ドレイン間にツェナーダイオード２３を接続した回路構成とすることにより、通常動作時における第１及びツェナーダイオード２３の逆バイアス電圧を、上記一般的なＰＭＯＳＦＥＴ５のゲート・ソース間へのツェナーダイオード２３の接続回路構成の場合よりも等しくすることができる。このように逆バイアス電圧を極力等しくすることによって、第１及びツェナーダイオード２３のリーク電流のアンバランスによって生じる入力リーク電流を小さくすることができる。
この他、上述した第１及び第２実施形態において、ツェナーダイオード１２，１３，２２，２３は、ＮＭＯＳＥＦＴ４のゲート・ソース間電圧を耐圧内に抑えることができればよく、図５（ａ）に示す一般的なＰＮ接合型ダイオード７１をゲート・ソース間又はゲート・ドレイン間に逆方向に接続し、その逆方向特性を利用した回路構成としてもよい。また、図５（ｂ）に示すように、ゲート・ソース間又はゲート・ドレイン間に複数のＰＮ接合型ダイオード７２を順方向に直列接続してもよい。これら構成によって、特殊なツェナーダイオード２２，２３よりも通常ダイオード７１又は７２の方がＩＣ化し易いというメリットが得られる。
ところで、上記した第２実施形態によれば、ゲートバイアス回路２４が、入力電圧Ｖｉに追従したゲートバイアス電圧を発生させるために複数の電圧バッファ（図３の３１，３２）を用いる必要がある。この電圧バッファ３１，３２は共に数個のトランジスタから構成されるため回路規模が比較的大きくなる。また、ＮＭＯＳＦＥＴ４、及びＰＭＯＳＦＥＴ５，２５，２６には比較的高い入力電圧が印加されるため、素子サイズが大きな高耐圧のＭＯＳＦＥＴを使用する必要がある。したがって、回路規模が一段と大きくなる。以下に、第２実施形態に比較して回路規模を縮小した入力保護回路３０を第３実施形態として説明する。
（第３実施形態の構成）
図６は、第３実施形態に係る入力保護回路３０が接続された電圧測定回路１を備える電圧測定装置の回路構成を示す図である。
以下に説明する第３実施形態に係る入力保護回路３０において、図２に示す第２実施形態との構成上の主な差異は、第２実施形態におけるツェナーダイオード２２が、第３実施形態における、複数個直列接続された順方向ダイオード３２に置き換わり、第２実施形態におけるツェナーダイオード２３が、複数個直列に接続された順方向ダイオード３３に置き換わったことにある。また、第３実施形態では、第２実施形態におけるＰＭＯＳＦＥＴ２６の存在を不要にした。その他は図２に示す実施形態と同様の構成を有する。このため、図２に示す第２実施形態と同じ番号が付されたブロックは、特に断りがない限り、図２に示すそれと、同じ名称及び機能を有するものとする。
上記した回路構成の変更に伴い、第３実施形態におけるゲートバイアス回路３４は、ＮＭＯＳＦＥＴ４、及びＰＭＯＳＦＥＴ５，２５のゲートバイアス電圧Ｖ１，及びＶ２，Ｖ３を出力し、そして第２実施形態におけるＰＭＯＳＦＥＴ２６のゲートバイアス電圧Ｖ４（第４の電圧）の出力を不要とした。以下に第３実施形態において使用されるゲートバイアス回路３４の詳細な回路構成について説明する。
図７に示すように、ゲートバイアス回路３４は、バイアス電流源３４０と、ＮＭＯＳＦＥＴで構成されるソースフォロワ回路３４１（第１のソースフォロワ回路）と、ＰＭＯＳＦＥＴで構成されるソースフォロワ回路３４２（第２のソースフォロワ回路）と，２個のＮＭＯＳＦＥＴで構成されるカレントミラー回路３４３（第１のカレントミラー回路）と，２個のＰＭＯＳＦＥＴで構成されるカレントミラー回路３４４（第２のカレントミラー回路）と、からなる。すなわち、カレントミラー回路３４３は、ソースフォロワ回路３４１を構成するＭＯＳＦＥＴと同じ極性を有するＭＯＳＦＥＴで構成され、カレントミラー回路３４４は、ソースフォロワ回路３４２を構成するＭＯＳＦＥＴと同じ極性を有するＭＯＳＦＥＴで構成される。
ゲートバイアス回路３４から出力される電圧Ｖ１（第１の電圧）は、ＮＭＯＳＦＥＴ４及びＰＭＯＳＦＥＴ５経由で出力される入力電圧Ｖｉｃを、ソースフォロワ回路３４２および抵抗Ｒｂ（第２の抵抗），Ｒａ（第３の抵抗）を介し、正電位側にレベルシフトした電圧であり、ＰＭＯＳＦＥＴ２５経由でＮＭＯＳＦＥＴ４のゲート端に出力される。
ゲートバイアス回路３４から出力される電圧Ｖ２（第２の電圧）は、入力電圧Ｖｉｃを、ソースフォロワ回路３４１および抵抗Ｒｃ（第１の抵抗）を介して負電位側にレベルシフトした電圧であり、ＰＭＯＳＦＥＴ５のゲート端に出力される。ゲートバイアス回路３４から出力される電圧Ｖ３（第３の電圧）は、入力電圧Ｖｉｃを、ソースフォロワ回路３４２および抵抗Ｒｂを介して正電位側にレベルシフトした電圧であり、ＰＭＯＳＦＥＴ２５のゲート端に出力される。
なお、バイアス電流源３４０から供給される電流Ｉ３（第１の電流）は、カレントミラー回路３４３を介し、電流Ｉ２（第２の電流）としてソースフォロワ回路３４１、及び抵抗Ｒｃに出力される。電流Ｉ２は更に、カレントミラー回路３４４を介し、電流Ｉ１（第３の電流）として抵抗Ｒａ，Ｒｂ及びソースフォロワ回路３４２に供給される。
ゲートバイアス回路３４の出力Ｖ１及びＶ２，Ｖ３は、ＮＭＯＳＦＥＴ４及びＰＭＯＳＦＥＴ５のゲート・ソース間電圧をＶｓ一定になるように、かつ、ＰＭＯＳＦＥＴ２５のゲート・ソース間電圧をＶａ一定になるように、入力電圧Ｖｉｃに追従した電圧を発生する。但し、ゲートバイアス回路３４から出力される各電圧Ｖ１〜Ｖ３は、電源電圧ＶＤＤ〜ＶＳＳを超えることはできないようになっている。つまり、ゲートバイアス回路３４は、入力電圧ＶｉｎがＶＤＤ−Ｖｓ〜ＶＳＳ＋Ｖｓの範囲にあるとき、以下の電圧が出力されるように設計される。
電圧Ｖ１は、ソースフォロワ回路３４２のゲート・ソース間電圧Ｖｐと、抵抗Ｒｂおよび抵抗Ｒａと電流Ｉ１による電圧降下分とにより、以下の演算式（１）で示される。
Ｖ１＝Ｖｉｃ＋Ｖｐ＋（Ｒａ＋Ｒｂ）・Ｉ１・・・（１）
電圧Ｖ２は、ソースフォロワ回路３４１のゲート・ソース間電圧Ｖｎと、抵抗Ｒｃと電流Ｉ２の電圧降下分とにより、以下の演算式（２）で示される。
Ｖ２＝Ｖｉｃ−（Ｖｎ＋Ｒｃ・Ｉ２）・・・（２）
ここで、カレントミラー回路３４３，３４４により出力される電流値Ｉ１（≒Ｉ２≒Ｉ３）から、Ｖｓ≒Ｖｐ＋（Ｒａ＋Ｒｂ）・Ｉ１≒Ｖｎ＋Ｒｃ・Ｉ２になるようにすれば、電圧Ｖ１とＶ２は、以下の演算式（３）（４）に置換することができる。
Ｖ１≒Ｖｉｃ＋Ｖｓ・・・（３）
Ｖ２≒Ｖｉｃ−Ｖｓ・・・（４）
電圧Ｖ３は、ソースフォロワ回路３４２のゲート・ソース間電圧Ｖｐと、抵抗Ｒｂと電流Ｉ１による電圧降下分とにより、以下の演算式（５）で示される。
Ｖ３＝Ｖｉｃ＋Ｖｐ＋Ｒｂ・Ｉ１＝Ｖｉｃ＋Ｖｐ＋（Ｒａ＋Ｒｂ）・Ｉ１−Ｒａ・Ｉ１
・・・（５）
ここで、Ｖａ＝Ｒａ・Ｉ１とすれば、Ｖ３は、以下の演算式（６）に置換することができる。
Ｖ３≒Ｖ１−Ｖａ・・・（６）
一方、入力電圧Ｖｉｎが電源電圧ＶＤＤ−Ｖｓ〜ＶＳＳ＋Ｖｓの範囲外になった場合、例えば、入力電圧ＶｉｎがＶＤＤ−Ｖｓ以上になった場合、Ｖ１の電圧値が上昇し、カレントミラー回路３４４を構成する一方のＰＭＯＳＦＥＴが線形領域に入ってカレントミラーとして動作しなくなり、Ｉ１≒０になるため、Ｖ１＝ＶＤＤになる。また、入力電圧ＶｉｎがＶＳＳ＋Ｖｓ以下の場合、Ｖ２の電圧値が低下し、カレントミラー回路３４３を構成する一方のＮＭＯＳＦＥＴが線形領域に入ってカレントミラーとして動作しなくなり、Ｉ２≒０となるため、Ｖ２＝ＶＳＳになる。Ｉ２≒０になれば、カレントミラー回路３４４を通して、Ｉ１≒０になる。このとき、Ｖ１≒Ｖｉｃ＋Ｖｐ，Ｖ３≒Ｖｉｃ＋Ｖｐになって、Ｖ３≒Ｖ１になる。
但し、Ｖｓは、ＮＭＯＳＦＥＴ４およびＰＭＯＳＦＥＴ５の閾値よりも大きい値とし、Ｖａは、ＰＭＯＳＦＥＴ２５の閾値よりも大きい値とする。
（第３実施形態の動作）
以下、図６、図７に示す第３実施形態に係る入力保護回路３０の動作について、詳細に説明する。
まず、通常動作から説明する。入力電圧Ｖｉｎが電圧測定回路１の電源電圧範囲内ＶＤＤ−Ｖｓ〜ＶＳＳ＋Ｖｓの範囲内にある場合、ＰＭＯＳＦＥＴ２５のゲート・ソース間電圧は、Ｖａが一定に保たれ、ＰＭＯＳＦＥＴ２５はオンになって低抵抗状態を保つ。このため、ＰＭＯＳＦＥＴ２５の電圧降下は小さく、ゲートバイアス回路３４の出力Ｖ１は、そのままＮＭＯＳＦＥＴ４のゲート端に印加される。従って、ＮＭＯＳＦＥＴ４のゲート・ソース間電圧もＶｓ一定に保持され、ＮＭＯＳＦＥＴ４もオンになって低抵抗状態を保つ。
このとき、ＰＭＯＳＦＥＴ５のゲート・ソース間電圧もＶｓ一定に保たれ、ＰＭＯＳＦＥＴ５もオンになって低抵抗状態を保つ。この各ＭＯＳＦＥＴ４，５が低抵抗状態になることで、入力電圧Ｖｉｎが低抵抗で電圧測定回路１に入力され、電圧測定回路１による高精度なアナログ電圧測定が行われる。
次に、過大電圧入力時の保護動作について説明する。入力電圧ＶｉｎがＶＤＤ−Ｖｓ以上の場合、ＮＭＯＳＦＥＴ４はオフの高抵抗状態になり、このとき、入力電圧Ｖｉｎはアナログ測定回路１に入力されない。入力電圧ＶｉｎがＶＳＳ＋Ｖｓ以下の場合、ＮＭＯＳＦＥＴ４はドレイン−バルク間寄生ダイオードが順方向になるため低抵抗状態のままであるが、ＰＭＯＳＦＥＴ５はオフの高抵抗状態になり、入力電圧Ｖｉｎは電圧測定回路１へ入力されない。つまり、電圧測定回路１は、過大な入力電圧から保護される。
次に、入力電圧Ｖｉｎを、ＶＳＳ＋Ｖｓより負電位側に低くしていった場合、ＮＭＯＳＦＥＴ４のゲート・ソース間電圧が大きくなっていく。このとき、ＮＭＯＳＦＥＴ４のゲート・ソース間電圧が耐圧を超えないように、順方向ダイオード３２がＮＭＯＳＦＥＴ４のゲート・ソース間電圧をクランプする。また、入力電圧ＶｉｎがＶＳＳ＋Ｖｓ以下の場合、ＰＭＯＳＦＥＴ２５は、ＰＭＯＳＦＥＴ５と同様に、オフの高抵抗状態になる。従って、複数個直列に接続した順方向ダイオード３２によるクランプが働いても、ＰＭＯＳＦＥＴ２５がゲートバイアス回路３４の出力電流を制限し、ゲートバイアス回路３４に過大な電流を流さないように保護する。
入力電圧ＶｉｎがＶＳＳ＋Ｖｓ以下の場合、ＰＭＯＳＦＥＴ５のゲート・ドレイン間電圧は、複数個直列に接続した順方向ダイオード３３によって分圧される。ここで、順方向ダイオード３３が直列接続される数を、ＰＭＯＳＦＥＴ５のゲート・ソース間耐圧を超えないように設定することで、第２実施形態に示したＰＭＯＳＦＥＴ３６は不要にすることができる。このようにすることで、電圧測定回路１は過大な入力電圧から保護されると共に、過大電圧入力時にも高い入力抵抗を保つことができる。
なお、順方向ダイオード３３が、順方向ダイオード３２に流れるリーク電流をキャンセルする機能は第２実施形態と同様である。通常動作時に、順方向ダイオード３２に流れるリーク電流を順方向ダイオード３３に流すことにより、入力端子Ｖｉｎ側から見た入力リーク電流が小さくなる。
（第３実施形態の効果）
以上説明のように第３実施形態に係る入力保護回路３０は、入力電圧Ｖｉｎが印加される入力端子３と、正電源電圧ＶＤＤと負電源電圧ＶＳＳが印加される電圧測定回路１との間に、極性が異なる直列接続されたＭＯＳＦＥＴ４，５を挿入し、入力電圧Ｖｉｎが電圧測定回路１の電源電圧範囲を超えた際に、ＭＯＳＦＥＴの１つをオフの高抵抗状態にして電圧測定回路１への過大電圧入力を阻止する。
第３実施形態の特徴は、入力端子３側のＮＭＯＳＥＦＴ４のゲート端にドレイン端が接続されたＰＭＯＳＦＥＴ２５と、ＮＭＯＳＥＦＴ４のゲート・ソース間に接続された順方向ダイオード３２と、ＰＭＯＳＦＥＴ５のゲート・ドレイン間に接続された順方向ダイオード３３と、各ＭＯＳＦＥＴ４，５のゲート・ソース間電圧が一定となると共に、ＰＭＯＳＦＥＴ２５のゲート・ソース間電圧が一定となるように、入力電圧Ｖｉｎに追従した電圧を、ＮＭＯＳＦＥＴ４，ＰＭＯＳＦＥＴ５，ＰＭＯＳＦＥＴ２５の各ゲート・ソース間に発生するゲートバイアス回路３４と、を備えたことにある、そして、ゲートバイアス回路３４は、入力電圧Ｖｉｎが電圧測定回路１の電源電圧範囲ＶＤＤ−Ｖｓ〜ＶＳＳ＋Ｖｓを超えた際に、ＰＭＯＳＦＥＴ２５をオフの高抵抗状態にするゲート・ソース間電圧Ｖ１，Ｖ２，及びＶ３を発生する構成とした。
この構成によれば、電流制限用のＰＭＯＳＦＥＴ２５が、入力電圧Ｖｉｎが電源電圧ＶＤＤ−Ｖｓ〜ＶＳＳ＋Ｖｓを越える過大入力時にのみオフの高抵抗状態になるため、入力電圧Ｖｉｎを電圧測定回路１に入力する経路に挿入された各ＭＯＳＦＥＴ４，５を高抵抗状態とし、過大入力電圧Ｖｉｎを制限することが出来る。これにより電圧測定回路１を保護することができる。また、過大入力時にのみＰＭＯＳＦＥＴ２５が高抵抗状態になることを利用して、電流制限用のＰＭＯＳＦＥＴ５のゲート・ドレイン間に順方向ダイオード３３を接続することが可能になり、順方向ダイオード３２に流れるリーク電流を順方向ダイオード３３に流すことにより、入力端子Ｖｉｎ側から見た入力リーク電流を小さくすることができる。
また、第３実施形態では、ＮＭＯＳＦＥＴ４及びＰＭＯＳＦＥＴ５の各ゲート・ソース間電圧が一定になると共に、電流制限用のＰＭＯＳＦＥＴ２５のゲート・ソース間電圧も一定になるように、入力電圧Ｖｉｎに追従した電圧を、各ＭＯＳＦＥＴ４，５，２５のゲート・ソース間にそれぞれ発生するゲートバイアス回路３４を、ソースフォロワ回路３４１，３４２と、ソースフォロワ回路３４１に抵抗Ｒｃを介して接続され、バイアス電流源３４０により供給される電流Ｉ３を入力とし、ソースフォロワ回路３４１、及び抵抗Ｒｃに電流Ｉ２を出力するカレントミラー回路３４３と、ソースフォロワ回路３４２に、抵抗Ｒａ，Ｒｂからなる直列回路を介して接続され、電流Ｉ２を入力とし、ソースフォロワ回路３４２、及び抵抗Ｒａ，Ｒｂに電流Ｉ１を出力するカレントミラー回路３４４と、により構成した。
そして、直列接続されたＮＭＯＳＦＥＴ４，ＰＭＯＳＦＥＴ５を介して電圧測定回路１に出力される入力電圧Ｖｉｃから、ソースフォロワ回路３４２のゲート・ソース間電圧Ｖｐと、抵抗Ｒａ，Ｒｂと電流Ｉ１による電圧降下分とにより、一定、かつ電圧測定回路１の電源電圧範囲未満（ＶＤＤ−Ｖｓ〜ＶＳＳ＋Ｖｓ）の電圧分だけ正電位側にレベルシフトした電圧（Ｖ１＝Ｖｉｃ＋Ｖｐ＋（Ｒａ＋Ｒｂ）・Ｉ１）を、ＰＭＯＳＦＥＴ２５を経由してＮＭＯＳＦＥＴ４のゲート端に出力し、また、入力電圧Ｖｉｃから、ソースフォロワ回路３４１のゲート・ソース間電圧Ｖｎと、抵抗Ｒｃと電流Ｉ２による電圧降下分とにより、一定、かつ電源電圧範囲未満の電圧分だけ負電位側にレベルシフトした電圧（Ｖ２＝Ｖｉｃ−（Ｖｎ＋Ｒｃ・Ｉ２））をＰＭＯＳＦＥＴ５のゲート端に出力し、更に、入力電圧Ｖｉｃから、ソースフォロワ回路３４２のゲート・ソース間電圧Ｖｐと、抵抗Ｒｂと電流Ｉ１による電圧降下分とにより、一定、かつ電源電圧範囲未満の電圧分だけ正電位側にレベルシフトした電圧（Ｖ３＝Ｖｉｃ＋Ｖｐ＋Ｒｂ・Ｉ１＝Ｖｉｃ＋Ｖｐ＋（Ｒａ＋Ｒｂ）・Ｉ１−Ｒａ・Ｉ１）をＰＭＯＳＦＥＴ２５のゲート端に出力する構成とした。
この構成によれば、ゲートバイアス回路３４を、ソースフォロワ回路３４１，３４２と、カレントミラー回路３４３，３４４を構成する６個のＭＯＳＦＥＴと、３個の抵抗（Ｒａ，Ｒｂ，Ｒｃ）とから成る少ない素子数で実現することができ、また、素子サイズが大きな高耐圧ＭＯＳＦＥＴを第２実施形態に比較して１個削減できるため、回路規模の小さな入力保護回路を提供することができる。
以上、本発明の好ましい実施形態について詳述したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されないことは言うまでもない。上記実施形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。またその様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲予測の記載から明らかである。
１…電圧測定回路、３…入力端子、４…ＮＭＯＳＦＥＴ、５，２５，２６…ＰＭＯＳＦＥＴ、１２，１３，２２，２３…ツェナーダイオード、１０，２０，３０…入力保護回路、１１・・電圧シフト回路，２４，３４…ゲートバイアス回路、１４，２４１，２４２…電圧バッファ、１５，１６，２４４，２４５，２４６，２４７…レベルシフト回路、３４０…バイアス電流源、３４１，３４２…ソースフォロワ回路、３４３，３４４…カレントミラー回路。
本発明は、入力電圧を高精度に測定する電圧測定装置等の電子装置において、入力端子に過大な電圧が印加された際に内部回路を保護する、入力保護回路に関する。
従来、電子装置における入力保護回路として、例えば図８に示すように過大な入力電圧Ｖｉｎを抑制して電圧測定回路１を保護する入力保護回路２がある。電圧測定回路１は、正極側の電源電圧である正電源電圧ＶＤＤと、負極側の電源電圧である負電源電圧ＶＳＳとが供給されており、高精度にアナログ電圧測定を行う。
入力保護回路２は、入力電圧Ｖｉｎが印加される入力端子３と電圧測定回路１との間に、ＮＭＯＳＦＥＴ(Negative channel Metal-Oxide-Semiconductor Field-Effect Transistor)４とＰＭＯＳＦＥＴ(Positive channel Metal-Oxide-Semiconductor Field-Effect Transistor)５とが直列接続され、ＮＭＯＳＦＥＴ４のゲート端子に正電源電圧ＶＤＤが印加され、ＰＭＯＳＦＥＴ５のゲート端子に負電源電圧ＶＳＳが印加されるように構成されている。
即ち、ＮＭＯＳＦＥＴ４のドレインは入力端子３に接続され、ソースはＰＭＯＳＦＥＴ５のドレインに接続され、ＰＭＯＳＦＥＴ５のソースは電圧測定回路１に接続されている。
このような構成において、入力電圧Ｖｉｎが電圧測定回路１の電源電圧範囲内（ＶＤＤ〜ＶＳＳ）の場合、ＮＭＯＳＦＥＴ４及びＰＭＯＳＦＥＴ５のゲート・ソース間電圧は、入力電圧Ｖｉｎの値に応じて０Ｖ〜ＶＤＤ＋│ＶＳＳ│の範囲で変化する。このとき、ＮＭＯＳＦＥＴ４及びＰＭＯＳＦＥＴ５は共にオン状態となり、入力電圧ＶｉｎがＮＭＯＳＦＥＴ４及びＰＭＯＳＦＥＴ５を介してＶｉｃとして電圧測定回路１に入力される。但し、簡単のため各ＭＯＳＦＥＴ４，５のスレッショルド電圧は０Ｖとする。
入力電圧Ｖｉｎが電圧測定回路１の正電源電圧ＶＤＤよりも大きくなった場合、ＮＭＯＳＦＥＴ４がオフ状態となり、入力電圧Ｖｉｎは電圧測定回路１に入力されない。入力電圧Ｖｉｎが電圧測定回路１の負電源電圧ＶＳＳよりも負電位側に大きくなった場合、ＰＭＯＳＦＥＴ５がオフ状態となり、入力電圧Ｖｉｎは電圧測定回路１に入力されない。このスイッチング動作により、電圧測定回路１を過大な入力電圧から保護するようになっている。この種の従来技術として特許文献１に記載のものが有る。
米国特許第５３８９８１１号明細書
しかしながら、図８に示した入力保護回路２においては、一般的にＭＯＳＦＥＴのゲート・ソース間の耐圧はドレイン・ソース間の耐圧よりもずっと低く、最大でも３０Ｖ位迄しかない。ゲート・ソース間の印加電圧が耐圧を越えるとＭＯＳＦＥＴは破損する。このため、過大な入力電圧Ｖｉｎに対しての保護を実現するために、各ＭＯＳＦＥＴ４，５のゲート・ソース間の耐圧が制約になる。
そこで、図９に示すように、各ＭＯＳＦＥＴ４，５のゲート・ソース間にツェナーダイオード７，８を接続し、ゲート・ソース間の電圧を耐圧以内にクランプして過大な入力電圧Ｖｉｎから保護する構成がある。
この構成の場合、入力電圧Ｖｉｎが印加されると、ツェナーダイオード７又は８に矢印ｉで示すように、ゲート側からソース側に向かってリーク電流が流れる。このリーク電流ｉは、入力電圧Ｖｉｎが高くなってゲート・ソース間の印加電圧が高くなる程に大きくなって指数関数的に増加するので、入力電圧Ｖｉｎが少しでも高くなれば、リーク電流はより増大する。このようなリーク電流の増大は、電圧測定回路１のように高精度にアナログ電圧測定を行う用途の回路にとっては、許容できない、つまり悪影響を及ぼすという問題がある。
本発明は上記した課題を解決するためになされたものであり、過大な入力電圧から内部回路を保護する電界効果トランジスタのゲート・ソース間を保護すると共に、ゲート・ソース間にダイオードを介して流れるリーク電流を内部回路に悪影響を与えないように抑制することができる、入力保護回路を提供することを目的とする。
上記した課題を解決するために本発明は、入力電圧が印加される入力端子と、当該入力端子への印加電圧が入力される電子回路との間に、電界効果型のトランジスタを少なくとも２つ直列に接続し、前記入力電圧が前記電子回路の電源電圧を超えた際に、前記トランジスタの１つをオフとして前記電子回路への過大電圧入力を阻止する入力保護回路において、前記直列接続された各トランジスタのゲート・ソース間に接続されたダイオードと、前記各トランジスタのゲート電位を前記入力電圧にトラッキングして与え、当該各トランジスタのゲート・ソース間電圧を一定且つ電源電圧未満の電圧値に保持する電圧シフト回路とを備えることを特徴とする。
この構成によれば、ダイオードが後述のようにツェナーダイオードである場合、ツェナーダイオードの逆バイアス電圧が各トランジスタのゲート・ソース間の電圧となり、この電圧が、電源電圧未満の電圧となる。このため、従来のようにトランジスタのゲート端に電源電圧を印加した場合に比べ、逆バイアス電圧が小さくなるので、ツェナーダイオードを流れるリーク電流を小さくすることができる。従って、従来のように入力電圧の増加に伴い指数関数的にリーク電流が大きくなり、このため、電子回路としての例えば高精度なアナログ電圧測定を行う回路に悪影響を及ぼすといったことを防止することが出来る。また、ツェナーダイオードによりトランジスタのゲート・ソース間を保護することができる。
また、本発明は、入力電圧が印加される入力端子と、当該入力端子への印加電圧が入力される電子回路との間に、少なくとも２つの電界効果型の第１及び第２トランジスタを直列に接続し、前記入力電圧が前記電子回路の電源電圧を超えた際に、前記トランジスタの１つをオフとして前記電子回路への過大電圧入力を阻止する入力保護回路において、前記入力端子側の第１トランジスタのゲート端にドレイン端が接続された第３トランジスタと、前記第１及び第２トランジスタの接続間にドレイン端が接続されると共に、前記第２トランジスタのゲート端にソース端が接続された第４トランジスタと、前記第１トランジスタのゲート・ソース間に接続された第１ダイオードと、前記第４トランジスタのゲート・ドレイン間に接続された第２ダイオードと、前記第１及び第２トランジスタのゲート・ソース間電圧が一定となると共に、前記第３及び第４トランジスタのゲート・ソース間電圧が一定となるように、前記入力電圧にトラッキングした電圧を、前記第３及び第４トランジスタのゲート・ソース間に発生するゲートバイアス回路とを備え、前記ゲートバイアス回路は、前記入力電圧が前記電子回路の電源電圧範囲を超えた際に、前記第３及び第４トランジスタをオフとするゲート・ソース間電圧を発生することを特徴とする。
本発明において、前記第１及び第２ダイオードは、ツェナーダイオードであることを特徴とする。
これらの構成によれば、第１及び第２ダイオードがツェナーダイオードである場合、電流制限用の第３及び第４トランジスタが、入力電圧が電源電圧を越える過大入力時にのみ高抵抗になるので、入力電圧を電子回路に入力する経路に介挿された第１及び第２トランジスタを高抵抗として、過大入力電圧を制限することが出来る。これにより電子回路を保護することができる。
また、過大入力時にのみ第３及び第４トランジスタが高抵抗となることを利用して、電流制限用の第４トランジスタのゲート・ドレイン間に第２ツェナーダイオードを接続可能となる。一般的には第２トランジスタのゲート・ソース間に第２ツェナーダイオードが接続される構成となっている。このように第４トランジスタのゲート・ドレイン間に第２ツェナーダイオードを接続した回路構成とすることにより、通常動作時における第１及び第２ツェナーダイオードの逆バイアス電圧を、上記一般的な第２トランジスタのゲート・ソース間への第２ツェナーダイオードの接続回路構成の場合よりも等しくすることができる。このように逆バイアス電圧を極力等しくすることによって、第１及び第２ツェナーダイオードのリーク電流のアンバランスによって生じる入力リーク電流を小さくすることができる。
本発明において、前記第１及び第２ダイオードは、前記ゲート・ソース間又は前記ゲート・ドレイン間に逆方向に接続したＰＮ接合型ダイオードであることを特徴とする。
本発明において、前記第１及び第２ダイオードは、前記ゲート・ソース間又は前記ゲート・ドレイン間に順方向に接続した複数のＰＮ接合型ダイオードであることを特徴とする。
これらの構成によれば、第１及び第２ダイオードが、特殊なツェナーダイオードである場合に比べ、通常のＰＮ接合型ダイオードである方がＩＣ化し易いというメリットが得られる。
上記した課題を解決するために本発明は、入力電圧が印加される入力端子と、正電源電圧と負電源電圧とが印加される電子回路との間に、直列接続された、極性が異なる第１及び第２トランジスタを挿入し、前記第１トランジスタのゲート端に前記正電源電圧を、前記第２トランジスタのゲート端に負電源電圧をそれぞれ印加し、前記入力電圧が前記正電源電圧より正電位側に大きくなり、または前記負電源電圧より負電位側に大きくなり前記電子回路の電源電圧範囲を超えた場合に、前記第１又は第２トランジスタを高抵抗状態に保持して前記電子回路への過大電圧入力を阻止する入力保護回路において、前記第１及び第２トランジスタのゲート・ソース間に接続された、それぞれ第１及び第２ダイオードと、前記第１及び第２トランジスタのゲート電位を前記入力電圧に追従して与え、前記第１及び第２トランジスタのゲート・ソース間電圧を一定、且つ前記電子回路の電源電圧範囲未満の電圧値に保持するゲートバイアス回路と、を備えることを特徴とする。
本発明において、前記ゲートバイアス回路は、前記第１及び第２トランジスタを介して前記電子回路に出力される電圧をモニタして第１の電圧を出力する電圧バッファと、前記第１の電圧から、前記正電源電圧より小さく、かつ前記第１ダイオードの逆バイアス電圧分だけ正電位側にシフトした第２の電圧を前記第１トランジスタのゲート端に出力する第１レベルシフト回路と、前記第１の電圧から、前記負電源電圧より大きく、かつ前記第２ダイオードの逆バイアス電圧分一定電圧を負電位側にシフトした第３の電圧を前記第２トランジスタのゲート端に出力する第２レベルシフト回路と、を有することを特徴とする。
本発明によれば、第１及び第２ダイオードが、例えば、ツェナーダイオードで構成される場合、ツェナーダイオードの逆バイアス電圧が各トランジスタのゲート・ソース間の電圧となり、この電圧が電源電圧未満の電圧になる。このため、従来のようにトランジスタのゲート端に電源電圧を印加した場合に比べて逆バイアス電圧が小さくなるため、ツェナーダイオードを流れるリーク電流を小さくすることができる。従って、入力電圧の増加に伴い指数関数的にリーク電流が大きくなり、例えば高精度なアナログ電圧測定を行う電圧測定回路等の電子回路に悪影響を及ぼすといった従来の不都合を回避することが出来る。また、ツェナーダイオードにより電界効果型トランジスタのゲート・ソース間の耐圧を保護することができる。
また、本発明は、入力電圧が印加される入力端子と、正電源電圧と負電源電圧とが印加される電子回路との間に、直列接続された、極性が異なる第１及び第２トランジスタを挿入し、前記第１トランジスタのゲート端に前記正電源電圧を、前記第２トランジスタのゲート端に前記負電源電圧をそれぞれ印加し、前記入力電圧が前記正電源電圧より正電位側に大きくなり、または前記負電源電圧より負電位側に大きくなる前記電子回路の電源電圧範囲を超えた場合に、前記第１又は第２トランジスタを高抵抗状態に保持して前記電子回路への過大電圧入力を阻止する入力保護回路において、前記第１トランジスタのゲート端にドレイン端が接続された、前記第２トランジスタと同じ極性を有する第３トランジスタと、前記第１及び第２トランジスタの接続間にドレイン端が接続され、かつ、前記第２トランジスタのゲート端にソース端が接続された、前記第２トランジスタと同じ極性を有する第４トランジスタと、前記第１トランジスタのゲート・ソース間に接続された第１ダイオードと、前記第２トランジスタのゲート・ドレイン間に前記第４トランジスタを介して接続された第２ダイオードと、前記第１及び第２トランジスタのゲート・ソース間電圧が一定になると共に、前記第３及び第４トランジスタのゲート・ソース間電圧が一定になるように、前記入力電圧に追従した電圧を、前記第１、第２、第３、及び第４トランジスタのゲート・ソース間にそれぞれ発生するゲートバイアス回路とを備え、前記ゲートバイアス回路は、前記入力電圧が前記電子回路の電源電圧範囲を超えた場合に、前記第３及び第４トランジスタを高抵抗状態に保持するゲート・ソース間電圧を発生することを特徴とする。
本発明において、前記ゲートバイアス回路は、前記第１及び第２トランジスタを介して前記電子回路に出力される電圧をモニタして入力電圧を生成する第１電圧バッファと、前記入力電圧から、前記正電源電圧より小さく、かつ前記第１ダイオードの逆バイアス電圧分だけ正電位側にシフトした第１の電圧を前記第３トランジスタを経由して前記第１トランジスタのゲート端に出力する第１レベルシフト回路と、前記入力電圧から、前記負電源電圧より大きく、かつ前記第２ダイオードの逆バイアス電圧分だけ負電位側にシフトした第２の電圧を前記第２トランジスタのゲート端に出力する第２レベルシフト回路と、前記入力電圧から、それぞれにおいて、前記負電源電圧より大きく、かつ前記第２ダイオードの逆バイアス電圧分だけ負電位側にシフトした第４の電圧を前記第４トランジスタのゲート端に出力する第３及び第４レベルシフト回路と、前記入力電圧と前記第２の電圧との電位差をモニタして前記第１の電圧と前記第３の電圧との間に所定の電位差を発生させ、前記第３トランジスタのゲート端に出力する第２電圧バッファと、を有することを特徴とする。
本発明において、前記第１及び第２ダイオードは、ツェナーダイオードであることを特徴とする。
本発明によれば、第１及び第２ダイオードが例えばツェナーダイオードで構成される場合、電流制限用の第３及び第４トランジスタが、入力電圧が電源電圧を越える過大入力時にのみ高抵抗状態になるため、入力電圧を電子回路に入力する経路に挿入された第１及び第２トランジスタを高抵抗状態にして過大入力電圧を制限することが出来る。従って、電子回路を保護することができる。また、過大電圧入力時にのみ第３及び第４トランジスタが高抵抗状態になることを利用して、電流制限用の第２トランジスタのゲート・ドレイン間に第４トランジスタを介して第２ダイオード（ツェナーダイオード）が接続可能になる。一般的には第２トランジスタのゲート・ソース間に第２ダイオード（ツェナーダイオード）が接続される構成となっている。このように第２トランジスタのゲート・ドレイン間に第４トランジスタを介して第２ダイオード（ツェナーダイオード）を接続した回路構成とすることにより、通常動作時における第１及び第２ダイオード（ツェナーダイオード）の逆バイアス電圧を、一般的な第２トランジスタのゲート・ソース間への第２ダイオード（ツェナーダイオード）の接続回路構成の場合よりも等しくすることができる。このように逆バイアス電圧を極力等しくすることによって、第１及び第２ダイオード（ツェナーダイオード）のリーク電流のアンバランスによって生じる入力リーク電流を小さくすることができる。
本発明において、前記第１及び第２ダイオードは、前記第１トランジスタのゲート・ソース間、又は前記第２トランジスタのゲート・ドレイン間に前記第４トランジスタを介して逆方向に接続されたＰＮ接合型ダイオードであることを特徴とする。
本発明において、前記第１及び第２ダイオードは、前記第１トランジスタのゲート・ソース間、又は前記第２トランジスタのゲート・ドレイン間に前記第４トランジスタを介して順方向に接続された複数のＰＮ接合型ダイオードであることを特徴とする。
本発明によれば、第１及び第２ダイオードが、特殊なツェナーダイオードである場合に比べ、通常のＰＮ接合型ダイオードである方がＩＣ化し易いという効果が得られる。
また、本発明は、入力電圧が印加される入力端子と、正電源電圧と負電源電圧とが印加される電子回路との間に、直列接続された、極性が異なる第１及び第２トランジスタを挿入し、前記第１トランジスタのゲート端に前記正電源電圧を、前記第２トランジスタのゲート端に前記負電源電圧をそれぞれ印加し、前記入力電圧が前記正電源電圧より正電位側に大きくなり、または前記負電源電圧より負電位側に大きくなり前記電子回路の電源電圧範囲を超えた場合に、前記第１又は第２トランジスタを高抵抗状態に保持して前記電子回路への過大電圧入力を阻止する入力保護回路において、前記第１トランジスタのゲート端にドレイン端が接続された、前記第２トランジスタと同じ極性を有する第３トランジスタと、前記第１トランジスタのゲート・ソース間に接続された第１の順方向ダイオードと、前記第２トランジスタのゲート・ドレイン間に接続された第２の順方向ダイオードと、前記第１及び第２トランジスタのゲート・ソース間電圧が一定になると共に、前記第３トランジスタのゲート・ソース間電圧が一定になるように、前記入力電圧に追従した電圧を、前記第１、第２及び第３トランジスタのゲート・ソース間にそれぞれ発生するゲートバイアス回路と、を備え、前記ゲートバイアス回路は、前記入力電圧が前記電子回路の電源電圧範囲を超えた場合に、前記第１トランジスタを高抵抗状態に保持する、または前記第２および第３トランジスタを高抵抗状態に保持するゲート・ソース間電圧を発生することを特徴とする。
本発明において、前記ゲートバイアス回路は、極性が異なるトランジスタで構成される第１及び第２のソースフォロワ回路と、前記第１のソースフォロワ回路に第１の抵抗を介して接続され、バイアス電流源により供給される第１の電流を入力とし、前記第１のソースフォロワ回路、及び前記第１の抵抗に第３の電流を出力する、前記第１のソースフォロワ回路と同じ極性のトランジスタで構成される第１のカレントミラー回路と、前記第２のソースフォロワ回路に、第２及び第３の抵抗からなる直列回路を介して接続され、前記第２の電流を入力とし、前記第２のソースフォロワ回路、及び前記第２及び第３の抵抗に第３の電流を出力する、前記第２のソースフォロワ回路と同じ極性のトランジスタで構成される第２のカレントミラー回路と、を備え、前記第１及び第２トランジスタを介して前記電子回路に出力される電圧から、前記第２のソースフォロワ回路のゲート・ソース間電圧と、前記第２及び第３の抵抗と前記第３の電流による電圧降下分とにより、前記正電源電圧より小さく、かつ前記第１の順方向ダイオードの逆バイアス電圧分だけ正電位側にシフトした第１の電圧を、前記第３トランジスタを経由して前記第１トランジスタのゲート端に出力し、前記第１及び第２トランジスタを介して前記電子回路に出力される電圧から、前記第１のソースフォロワ回路のゲート・ソース間電圧と、前記第１の抵抗と前記第２の電流による電圧降下分とにより、前記負電源電圧より大きく、かつ前記第２の順方向ダイオードの逆バイアス電圧分だけ負電位側にシフトした第２の電圧を前記第２トランジスタのゲート端に出力し、前記第１及び第２トランジスタを介して前記電子回路に出力される電圧から、前記第２のソースフォロワ回路のゲート・ソース間電圧と、前記第２の抵抗と前記第３の電流による電圧降下分とにより、前記正電源電圧より小さく、かつ前記第１の順方向ダイオードの逆バイアス電圧分だけ正電位側にシフトした第３の電圧を前記第３トランジスタのゲート端に出力することを特徴とする。
本発明によれば、電流制限用の第３トランジスタが、入力電圧が電源電圧範囲を超える過大入力時にのみ高抵抗状態になるため、入力電圧を電子回路に入力する経路に挿入された第１及び第２トランジスタを高抵抗状態に保持し、過大入力電圧を制限して電子回路を保護することができる。また、過大電圧入力時にのみ第３トランジスタが高抵抗状態になることを利用して、第２トランジスタゲート・ドレイン間に第２の順方向ダイオードを接続することが可能になり、第１の順方向ダイオードに流れるリーク電流を第２の順方向ダイオードに流すことにより、入力端子側から見た入力リーク電流を小さくすることができる。
また、本発明によれば、第１及び第２トランジスタのゲート・ソース間電圧が一定になると共に、第３トランジスタのゲート・ソース間電圧も一定になるように、入力電圧に追従した電圧を、第１、第２、第３トランジスタのゲート・ソース間にそれぞれ発生するゲートバイアス回路を、第１及び第２のソースフォロワ回路と、第１及び第２のカレントミラー回路を構成する電界効果型トランジスタ素子と、抵抗素子とから成る少ない部品点数で実現することができる。また、素子サイズが大きな高耐圧の電界効果型トランジスタ素子の個数を削減してゲートバイアス機能を実現できるため、回路規模の小さな入力保護回路を提供することができる。
本発明によれば、過大な入力電圧から内部回路を保護するＭＯＳＦＥＴのゲート・ソース間を保護すると共に、ゲート・ソース間にダイオードを介して流れるリーク電流を内部回路に悪影響を与えないように抑制することが可能な入力保護回路を提供することができる。
第１実施形態に係る入力保護回路が接続された電圧測定回路を備える電圧測定装置の回路構成を示す図である。 第２実施形態に係る入力保護回路が接続された電圧測定回路を備える電圧測定装置の回路構成を示す図である。 第２実施形態に係る入力保護回路におけるゲート駆動回路の構成を示す図である。 第２実施形態に係る入力保護回路に対応する一般的な入力保護回路を有する電圧測定装置の回路構成を示す図である。 ツェナーダイオードに代え適用可能なＰＮ接合型ダイオードを示し、（ａ）は１つの逆方向接続されるダイオード、（ｂ）は順方向接続される複数のダイオードを示す図である。 第３実施形態に係る入力保護回路が接続された電圧測定回路を備える電圧測定装置の回路構成を示す図である。 第３実施形態に係る入力保護回路のゲートバイアス回路の構成を示す図である。 従来の入力保護回路が接続された電圧測定回路を備える電圧測定装置の構成を示す回路図である。 従来の他の入力保護回路が接続された電圧測定回路を備える電圧測定装置の構成を示す回路図である。
以下、添付図面を参照して本発明を実施するための実施の形態（以下、単に実施形態という）について詳細に説明する。
（第１実施形態の構成）
図１は、第１実施形態に係る入力保護回路１０が接続された電圧測定回路１を備える電圧測定装置の回路構成を示す図である。電圧測定回路１は、正極側の電源電圧である正電源電圧ＶＤＤと、負極側の電源電圧である負電源電圧ＶＳＳとが印加され、高精度にアナログ電圧測定を行う。
入力保護回路１０は、入力電圧Ｖｉｎが印加される入力端子３と電圧測定回路１との間に、ＮＭＯＳＦＥＴ４とＰＭＯＳＦＥＴ５とが直列接続され、ＮＭＯＳＦＥＴ４のゲート・ソース間にツェナーダイオード１２が接続され、ＰＭＯＳＦＥＴ５のゲート・ソース間にツェナーダイオード１３が接続され、更に、ＰＭＯＳＦＥＴ５のソース端及び電圧測定回路１の接続間と、各ＭＯＳＦＥＴ４，５のゲート端との間に、電圧シフト回路１１が接続されて構成されている。
電圧シフト回路１１は、オペアンプによる電圧バッファ１４と、レベルシフト回路１５，１６とを備えて構成されている。電圧バッファ１４は、非反転入力端子（＋）がＰＭＯＳＦＥＴ５のソース端及び電圧測定回路１の接続間に接続され、反転入力端子（−）が出力端子に接続され、電圧測定回路１への入力電圧Ｖｉｃをモニタする。電圧バッファ１４の出力電圧をＶｍとすると、Ｖｍ≒Ｖｉｃとなる。
レベルシフト回路１５は、電圧バッファ１４の出力端子とＮＭＯＳＦＥＴ４のゲート端との間に接続され、一定電圧Ｖｓが正電位側にシフトされるレベルシフト電圧＋Ｖｓを発生する。従って、レベルシフト回路１５からは、電圧バッファ１４の出力電圧Ｖｍとレベルシフト電圧＋Ｖｓとの加算電圧Ｖｍ＋Ｖｓ（≒Ｖｉｎ＋Ｖｓ）が出力されて、ＮＭＯＳＦＥＴ４のゲート端に印加される。
レベルシフト回路１６は、電圧バッファ１４の出力端子とＰＭＯＳＦＥＴ５のゲート端との間に接続され、一定電圧Ｖｓが負電位側にシフトされるレベルシフト電圧−Ｖｓを発生する。従って、レベルシフト回路１６からは、電圧バッファ１４の出力電圧Ｖｍとレベルシフト電圧−Ｖｓとの加算電圧Ｖｍ−Ｖｓ（≒Ｖｉｎ−Ｖｓ）が出力されて、ＰＭＯＳＦＥＴ５のゲート端に印加される構成となっている。
更に、この構成において、ツェナーダイオード１２の逆バイアス電圧であるＮＭＯＳＦＥＴ４のゲート・ソース間電圧をレベルシフト電圧＋Ｖｓとし、レベルシフト電圧＋Ｖｓの大きさを、正電源電圧ＶＤＤよりも小さい電圧値とする。同様に、ツェナーダイオード１３の逆バイアス電圧であるＰＭＯＳＦＥＴ５のゲート・ソース間電圧をレベルシフト電圧−Ｖｓとし、レベルシフト電圧−Ｖｓの大きさを、負電源電圧ＶＳＳよりも大きい電圧値とする。つまり、各ＭＯＳＦＥＴ４，５のゲート・ドレイン間電圧＋Ｖｓ〜−Ｖｓは、電源電圧範囲（ＶＤＤ〜ＶＳＳ）未満の電圧値となっている。
つまり、電圧シフト回路１１によって、各ＭＯＳＦＥＴ４，５のゲート電位を入力電圧ＶｉｎであるＶｉｃにトラッキングして与え、各ＭＯＳＦＥＴ４，５のゲート・ソース間電圧を一定且つ電源電圧範囲（ＶＤＤ〜ＶＳＳ）未満の電圧値に保持するようになっている。
（第１実施形態の動作）
以下、図１に示す第１実施形態に係る入力保護回路１０の動作について、詳細に説明する。まず、入力電圧Ｖｉｎが電圧測定回路１の電源電圧範囲（ＶＤＤ〜ＶＳＳ）内にある場合、ＮＭＯＳＦＥＴ４及びＰＭＯＳＦＥＴ５のゲート・ソース間電圧は入力電圧Ｖｉｎに依らず一定電圧│Ｖｓ│となる。但し、一定電圧│Ｖｓ│の大きさは、ＮＭＯＳＦＥＴ４及びＰＭＯＳＦＥＴ５をオンするために必要な最低限の大きさに設定されている。従って、電源電圧範囲（ＶＤＤ〜ＶＳＳ）内の入力電圧Ｖｉｎの場合、ＮＭＯＳＦＥＴ４及びＰＭＯＳＦＥＴ５はオン状態であり、これらＭＯＳＦＥＴ４，５を介した電圧Ｖｉｃが電圧測定回路１に入力される。これによって、電圧測定回路１は、入力電圧Ｖｉｎの高精度な測定を行う。
ここで、入力電圧Ｖｉｎが電圧測定回路１の正電源電圧ＶＤＤよりも大きくなった場合、ＮＭＯＳＦＥＴ４がオフ状態となり、入力電圧Ｖｉｎは電圧測定回路１に入力されない。また、入力電圧Ｖｉｎが電圧測定回路１の負電源電圧ＶＳＳよりも負電位側に大きくなった場合、ＰＭＯＳＦＥＴ５がオフ状態となり、入力電圧Ｖｉｎは電圧測定回路１に入力されない。このスイッチング動作により、電圧測定回路１が過大な入力電圧から保護される。
入力電圧Ｖｉｎを、電圧測定回路１の電源電圧範囲（ＶＤＤ〜ＶＳＳ）を超えて正電位側及び負電位側に更に大きくしていった場合、ＮＭＯＳＦＥＴ４又はＰＭＯＳＦＥＴ５のゲート・ソース間電圧が大きくなっていくが、この時、それらゲート・ソース間電圧は、ゲート・ソース間の耐圧を越える前にツェナーダイオード１２，１３でクランプされる。
この際、ツェナーダイオード１２，１３の逆バイアス電圧である各ＭＯＳＦＥＴ４，５のゲート・ソース間電圧が、電源電圧範囲（ＶＤＤ〜ＶＳＳ）未満の電圧とされているため、従来のようにＭＯＳＦＥＴのゲート端に電源電圧ＶＤＤ又はＶＳＳを印加した場合に比べ、逆バイアス電圧が小さくなって、ツェナーダイオード１２，１３を流れるリーク電流が小さくなる。
（第１実施形態の効果）
以上説明のように第１実施形態に係る入力保護回路１０は、入力電圧Ｖｉｎが印加される入力端子３と、入力端子３への印加電圧Ｖｉｃが入力される電圧測定回路１との間に、電界効果型のトランジスタとしてのＮＭＯＳＦＥＴ４及びＰＭＯＳＦＥＴ５を少なくとも２つ直列に接続し、入力電圧Ｖｉｎが電圧測定回路１の電源電圧ＶＤＤ〜ＶＳＳを超えた際に、各ＭＯＳＦＥＴ４，５の１つをオフとして電圧測定回路１への過大電圧入力を阻止する。
第１実施形態の特徴は、直列接続された各ＭＯＳＦＥＴ４，５のゲート・ソース間に接続されたツェナーダイオード１２，１３と、各ＭＯＳＦＥＴ４，５のゲート電位を入力電圧ＶｉｎであるＶｉｃにトラッキングして与え、各ＭＯＳＦＥＴ４，５のゲート・ソース間電圧を一定且つ電源電圧範囲（ＶＤＤ〜ＶＳＳ）未満の電圧値に保持する電圧シフト回路１１とを備えて構成したことにある。
この構成によれば、ツェナーダイオード１２，１３の逆バイアス電圧が各ＭＯＳＦＥＴ４，５のゲート・ソース間の電圧となり、この電圧が、電源電圧未満の電圧Ｖｓとなる。このため、従来のように各ＭＯＳＦＥＴ４，５のゲート端に電源電圧（ＶＤＤ〜ＶＳＳ）を印加した場合に比べ、逆バイアス電圧が小さくなるので、ツェナーダイオード１２，１３を流れるリーク電流を小さくすることができる。従って、従来のように入力電圧Ｖｉｎの増加に伴い指数関数的にリーク電流が大きくなり、このため、電圧測定回路１としての例えば高精度なアナログ電圧測定を行う電圧測定回路１に悪影響を及ぼすといったことを防止することが出来る。また、ツェナーダイオード１２，１３により各ＭＯＳＦＥＴ４，５のゲート・ソース間を保護することができる。
（第２実施形態の構成）
図２は、第２実施形態に係る入力保護回路２０が接続された電圧測定回路１を備える電圧測定装置の回路構成を示す図である。入力保護回路２０は、入力電圧Ｖｉｎが印加される入力端子３と電圧測定回路１との間に、ＮＭＯＳＦＥＴ４とＰＭＯＳＦＥＴ５とが直列接続され、ＰＭＯＳＦＥＴ５のソース端及び電圧測定回路１の接続間と、各ＭＯＳＦＥＴ４，５のゲート端との間に、ゲートバイアス回路２４と、ＰＭＯＳＦＥＴ２５，２６とが接続され、ＮＭＯＳＦＥＴ４のゲート・ソース間にツェナーダイオード２２が接続され、ＰＭＯＳＦＥＴ２６のゲート・ドレイン間にツェナーダイオード２３が接続されて構成されている。
ゲートバイアス回路２４は、図３に示すように、電圧バッファ２４１，２４２と、レベルシフト回路２４４，２４５，２４６，２４７とを備えて構成され、各電圧Ｖ１，Ｖ２，Ｖ３，Ｖ４の出力側が電源・アース間にダイオードを介して接続されている。
電圧バッファ２４１は、各ＭＯＳＦＥＴ４，５を経由した入力電圧Ｖｉｎに対応する電圧Ｖｉｃをモニタして電圧Ｖｏとして出力する。
レベルシフト回路２４４は、電圧バッファ１４から出力された電圧Ｖｏを一定電圧Ｖｓだけ正電位側にシフト（Ｖｉｃ＋Ｖｓ）し、これを電圧Ｖ１としてＰＭＯＳＦＥＴ２５のソース端へ出力する。レベルシフト回路２４５は、電圧Ｖｏを一定電圧Ｖｓだけ負電位側にシフト（Ｖｉｃ−Ｖｓ）し、これを電圧Ｖ２としてＰＭＯＳＦＥＴ２６のソース端子へ出力する。
電圧バッファ２４２は、２つの入力側の一方が電圧バッファ２４１の出力端に、他方がレベルシフト回路２４５の出力端に接続され、２つの出力側の一方がレベルシフト回路２４４の出力端に接続され、他方が電圧Ｖ３の出力端となっている。このような電圧バッファ２４２は、入力側においてレベルシフト回路２４５の出力電圧Ｖ２を電位Ｖａシフトして電圧バッファ２４１の出力電圧Ｖｏとし、これにより出力側において出力電圧Ｖ３が電位Ｖｂ（但し、Ｖｂ≒Ｖａ）シフトされて出力電圧Ｖ１となる動作を行う。
この動作により、ＰＭＯＳＦＥＴ５のソース端の電圧Ｖｉｃとゲート端に供給される電圧Ｖ２との電位差Ｖｉｃ−Ｖ２がＶａとなり、ＰＭＯＳＦＥＴ２５のゲート端に供給される電圧Ｖ３と、ソース端に供給される電圧Ｖ１との電位差Ｖ１−Ｖ３がＶｂとなる。
レベルシフト回路２４６，２４７は、電圧バッファ２４１から出力された電圧Ｖｏを、各々において一定電圧Ｖｓだけ負電位側にシフト（Ｖｉｃ−２×Ｖｓ）し、これを電圧Ｖ４としてＰＭＯＳＦＥＴ２６のゲート端へ出力する。
従って、ゲートバイアス回路２４は、各ＭＯＳＦＥＴ４，５と、各ＰＭＯＳＦＥＴ２５，２６のゲート・ソース間電圧がＶｓ一定となるように、入力電圧Ｖｉｃ（≒入力電圧Ｖｉｎ）にトラッキングした電圧Ｖ１〜Ｖ４を発生する。但し、ゲートバイアス回路２４から出力される各電圧Ｖ１〜Ｖ４は、電源電圧ＶＤＤ〜ＶＳＳを超えることはできないようになっており、Ｖ１−Ｖ３≒Ｖｉｃ−Ｖ２の関係となっている。つまり、電圧Ｖ１，Ｖ３が印加されるＰＭＯＳＦＥＴ２５のゲート・ソース間電圧（Ｖ１−Ｖ３）と、ＰＭＯＳＦＥＴ５のゲート・ソース間電圧（Ｖｉｃ−Ｖ２）とは、常時等しく保持されるようになっている。
また、各電圧Ｖ１〜Ｖ４は、入力電圧Ｖｉｎが電源電圧ＶＤＤ−Ｖｓ〜ＶＳＳ＋２Ｖｓの範囲内にある場合、上述したＶ１≒Ｖｉｃ＋Ｖｓ、Ｖ２≒Ｖｉｃ−Ｖｓ、Ｖ３≒Ｖｉｃ、Ｖ４≒Ｖｉｃ−２Ｖｓの関係となる。
一方、各電圧Ｖ１〜Ｖ４が、入力電圧Ｖｉｎが電源電圧ＶＤＤ−Ｖｓ〜ＶＳＳ＋２Ｖｓの範囲外となった場合、入力電圧ＶｉｎがＶＤＤ−Ｖｓ以上（電圧が正電位側に高い状態）の時、Ｖ１＝ＶＤＤとなる。入力電圧ＶｉｎがＶＳＳ＋２Ｖｓ以下（電圧が負電位側に低い状態）の時、Ｖ４＝ＶＳＳとなる。入力電圧ＶｉｎがＶＳＳ＋Ｖｓ以下（電圧が負電位側に低い状態）の時、Ｖ２＝ＶＳＳ、Ｖ３＝Ｖ１となる。
（第２実施形態の動作）
以下、図２に示す第１実施形態に係る入力保護回路２０の動作について、詳細に説明する。まず、入力電圧Ｖｉｎが電源電圧範囲ＶＤＤ−Ｖｓ〜ＶＳＳ＋２Ｖｓの範囲内にある場合、ＰＭＯＳＦＥＴ２５，２６のゲート・ソース間電圧は、Ｖｓ一定に保持され、ＰＭＯＳＦＥＴ２５，２６はオンとなり低抵抗状態を保持する。この場合、ＰＭＯＳＦＥＴ２５，２６の電圧降下は小さく、ゲートバイアス回路２４の出力電圧Ｖ１，Ｖ２は、そのままのレベルで各ＭＯＳＦＥＴ４，５のゲート端に印加される。これにより、各ＭＯＳＦＥＴ４，５のゲート・ソース間電圧もＶｓ一定に保持され、各ＭＯＳＦＥＴ４，５もオンとなり低抵抗状態を保持する。この各ＭＯＳＦＥＴ４，５のオン状態によって、入力電圧Ｖｉｎが電圧測定回路１に入力され、電圧測定回路１により高精度なアナログ電圧測定が行われる。
次に、入力電圧ＶｉｎがＶＤＤ−Ｖｓ以上の時、ＮＭＯＳＦＥＴ４がオフとなり、入力電圧Ｖｉｎが電圧測定回路１へは入力されない。一方、入力電圧ＶｉｎがＶＳＳ＋２Ｖｓ以下のとき、ＮＭＯＳＦＥＴ４はドレイン−バルク間寄生ダイオードが順方向になるため低抵抗のままであるが、ＰＭＯＳＦＥＴ５はオフとなり、入力電圧Ｖｉｎは電圧測定回路１へは入力されない。つまり、電圧測定回路１が過大な入力電圧から保護される。
次に、入力電圧Ｖｉｎを、ＶＳＳ＋２Ｖｓより負電位側に低くして行った時、ＮＭＯＳＦＥＴ４のゲート・ソース間電圧が高くなって行く。この際、ＮＭＯＳＦＥＴ４のゲート・ソース間電圧が耐圧を超えないように、ツェナーダイオード２２がＮＭＯＳＦＥＴ４のゲート・ソース間電圧をクランプする。また、入力電圧ＶｉｎがＶＳＳ＋２Ｖｓ以下のとき、ＰＭＯＳＦＥＴ２５，２６は、ＰＭＯＳＦＥＴ５と同様に、オフ状態になる。この場合、ツェナーダイオード２２によるクランプが働いても、ＰＭＯＳＦＥＴ２５がオフの高抵抗となってゲートバイアス回路２４の出力電流を制限し、ゲートバイアス回路２４に過大な電流を流さないように保護する。
つまり、入力電圧Ｖｉｎが負の過大入力のとき、ゲートバイアス回路２４への入力電圧Ｖｉｃと、出力電圧Ｖ２及びＶ４とが下がり、Ｖ２≒Ｖ４≒Ｖｉｃ≒ＶＳＳとなる。更にこの時、Ｖ３≒Ｖ１となる。この結果、ＰＭＯＳＦＥＴ５ゲート・ソース間電圧は０Ｖになって高抵抗のオフ状態となる。同様に各ＰＭＯＳＦＥＴ２５，２６のゲート・ソース間電圧も０Ｖになって高抵抗のオフ状態となる。
このように、ツェナーダイオード２２，２３に直列に挿入した電流制限用のＰＭＯＳＦＥＴ２５，２６が、入力電圧Ｖｉｎの過大入力時にのみ高抵抗になる点が特徴となっている。従って、電圧測定回路１は、過大な入力電圧Ｖｉｎから保護されると共に、その過大入力時にも高い入力抵抗を保持する。
更に、図２には電流制限用のＰＭＯＳＦＥＴ２６のゲート・ドレイン間にツェナーダイオード２３が接続された構成となっているが、一般的には、図４に示すように、ＰＭＯＳＦＥＴ５のゲート・ソース間にツェナーダイオード２３が接続される。但し、図４の回路は、ゲートバイアス回路２４ａが入力電圧Ｖｉｃにトラッキングした電圧Ｖ１，Ｖ２を発生し、この電圧Ｖ１が抵抗器２７を介してＮＭＯＳＥＦＴ４のゲート端に印加され、電圧Ｖ２が抵抗器２８を介してＰＭＯＳＦＥＴ５のゲート端に印加されるようになっている。
本実施形態のようにＰＭＯＳＦＥＴ２６のゲート・ドレイン間にツェナーダイオード２３を接続可能としたのは、電流制限用のＰＭＯＳＦＥＴ２６が入力電圧Ｖｉｎの過大入力時にのみ高抵抗になることを利用したためである。
このようにＰＭＯＳＦＥＴ２６のゲート・ドレイン間にツェナーダイオード２３を接続した回路構成とすることにより、通常動作時におけるツェナーダイオード２２，２３の逆バイアス電圧を、上記一般的なＰＭＯＳＦＥＴ５のゲート・ソース間へのツェナーダイオード２３の接続回路構成の場合よりも等しくすることができる。このようにツェナーダイオード２２，２３の逆バイアス電圧を極力等しくすることによって、ツェナーダイオード２２，２３のリーク電流のアンバランスによって生じる入力リーク電流が小さくなる。
（第２実施形態の効果）
以上説明のように第２実施形態に係る入力保護回路２０は、入力電圧Ｖｉｎが印加される入力端子３と、当該入力端子３への印加電圧が入力される電圧測定回路１との間に、少なくとも２つのＭＯＳＦＥＴ４，５を直列に接続し、入力電圧Ｖｉｎが電圧測定回路１の電源電圧を超えた際に、トランジスタの１つをオフとして電圧測定回路１への過大電圧入力を阻止する。
第２実施形態の特徴は、入力端子３側のＮＭＯＳＥＦＴ４のゲート端にドレイン端が接続されたＰＭＯＳＦＥＴ２５と、各ＭＯＳＦＥＴ４，５の接続間にドレイン端が接続されると共に、ＰＭＯＳＦＥＴ５のゲート端にソース端が接続されたＰＭＯＳＦＥＴ２６と、ＮＭＯＳＥＦＴ４のゲート・ソース間に接続されたツェナーダイオード２２と、ＰＭＯＳＦＥＴ２６のゲート・ドレイン間に接続されたツェナーダイオード２３と、各ＭＯＳＦＥＴ４，５のゲート・ソース間電圧が一定となると共に、ＰＭＯＳＦＥＴ２５，２６のゲート・ソース間電圧が一定となるように、入力電圧Ｖｉｎにトラッキングした電圧を、ＰＭＯＳＦＥＴ２５，２６のゲート・ソース間に発生するゲートバイアス回路２４とを備え、ゲートバイアス回路２４が、入力電圧Ｖｉｎが電圧測定回路１の電源電圧範囲ＶＤＤ−Ｖｓ〜ＶＳＳ＋２Ｖｓを超えた際に、ＰＭＯＳＦＥＴ２５，２６をオフとするゲート・ソース間電圧Ｖ１，Ｖ３及びＶ２，Ｖ４を発生する構成とした。
この構成によれば、電流制限用のＰＭＯＳＦＥＴ２５，２６が、入力電圧Ｖｉｎが電源電圧ＶＤＤ−Ｖｓ〜ＶＳＳ＋２Ｖｓを越える過大入力時にのみ高抵抗になるので、入力電圧Ｖｉｎを電圧測定回路１に入力する経路に介挿された各ＭＯＳＦＥＴ４，５を高抵抗として、過大入力電圧Ｖｉｎを制限することが出来る。これにより電圧測定回路１を保護することができる。
また、過大入力時にのみＰＭＯＳＦＥＴ２５，２６が高抵抗となることを利用して、電流制限用のＰＭＯＳＦＥＴ２６のゲート・ドレイン間にツェナーダイオード２３を接続可能となる。一般的にはＰＭＯＳＦＥＴ５のゲート・ソース間にツェナーダイオード２３が接続される構成となっている。このようにＰＭＯＳＦＥＴ２６のゲート・ドレイン間にツェナーダイオード２３を接続した回路構成とすることにより、通常動作時における第１及びツェナーダイオード２３の逆バイアス電圧を、上記一般的なＰＭＯＳＦＥＴ５のゲート・ソース間へのツェナーダイオード２３の接続回路構成の場合よりも等しくすることができる。このように逆バイアス電圧を極力等しくすることによって、第１及びツェナーダイオード２３のリーク電流のアンバランスによって生じる入力リーク電流を小さくすることができる。
この他、上述した第１及び第２実施形態において、ツェナーダイオード１２，１３，２２，２３は、ＮＭＯＳＥＦＴ４のゲート・ソース間電圧を耐圧内に抑えることができればよく、図５（ａ）に示す一般的なＰＮ接合型ダイオード７１をゲート・ソース間又はゲート・ドレイン間に逆方向に接続し、その逆方向特性を利用した回路構成としてもよい。また、図５（ｂ）に示すように、ゲート・ソース間又はゲート・ドレイン間に複数のＰＮ接合型ダイオード７２を順方向に直列接続してもよい。これら構成によって、特殊なツェナーダイオード２２，２３よりも通常ダイオード７１又は７２の方がＩＣ化し易いというメリットが得られる。
ところで、上記した第２実施形態によれば、ゲートバイアス回路２４が、入力電圧Ｖｉに追従したゲートバイアス電圧を発生させるために複数の電圧バッファ（図３の２４１，２４２）を用いる必要がある。この電圧バッファ２４１，２４２は共に数個のトランジスタから構成されるため回路規模が比較的大きくなる。また、ＮＭＯＳＦＥＴ４、及びＰＭＯＳＦＥＴ５，２５，２６には比較的高い入力電圧が印加されるため、素子サイズが大きな高耐圧のＭＯＳＦＥＴを使用する必要がある。したがって、回路規模が一段と大きくなる。以下に、第２実施形態に比較して回路規模を縮小した入力保護回路３０を第３実施形態として説明する。
（第３実施形態の構成）
図６は、第３実施形態に係る入力保護回路３０が接続された電圧測定回路１を備える電圧測定装置の回路構成を示す図である。
以下に説明する第３実施形態に係る入力保護回路３０において、図２に示す第２実施形態との構成上の主な差異は、第２実施形態におけるツェナーダイオード２２が、第３実施形態における、複数個直列接続された順方向ダイオード３２に置き換わり、第２実施形態におけるツェナーダイオード２３が、複数個直列に接続された順方向ダイオード３３に置き換わったことにある。また、第３実施形態では、第２実施形態におけるＰＭＯＳＦＥＴ２６の存在を不要にした。その他は図２に示す実施形態と同様の構成を有する。このため、図２に示す第２実施形態と同じ番号が付されたブロックは、特に断りがない限り、図２に示すそれと、同じ名称及び機能を有するものとする。
上記した回路構成の変更に伴い、第３実施形態におけるゲートバイアス回路３４は、ＮＭＯＳＦＥＴ４、及びＰＭＯＳＦＥＴ５，２５のゲートバイアス電圧Ｖ１，及びＶ２，Ｖ３を出力し、そして第２実施形態におけるＰＭＯＳＦＥＴ２６のゲートバイアス電圧Ｖ４（第４の電圧）の出力を不要とした。以下に第３実施形態において使用されるゲートバイアス回路３４の詳細な回路構成について説明する。
図７に示すように、ゲートバイアス回路３４は、バイアス電流源３４０と、ＮＭＯＳＦＥＴで構成されるソースフォロワ回路３４１（第１のソースフォロワ回路）と、ＰＭＯＳＦＥＴで構成されるソースフォロワ回路３４２（第２のソースフォロワ回路）と，２個のＮＭＯＳＦＥＴで構成されるカレントミラー回路３４３（第１のカレントミラー回路）と，２個のＰＭＯＳＦＥＴで構成されるカレントミラー回路３４４（第２のカレントミラー回路）と、からなる。すなわち、カレントミラー回路３４３は、ソースフォロワ回路３４１を構成するＭＯＳＦＥＴと同じ極性を有するＭＯＳＦＥＴで構成され、カレントミラー回路３４４は、ソースフォロワ回路３４２を構成するＭＯＳＦＥＴと同じ極性を有するＭＯＳＦＥＴで構成される。
ゲートバイアス回路３４から出力される電圧Ｖ１（第１の電圧）は、ＮＭＯＳＦＥＴ４及びＰＭＯＳＦＥＴ５経由で出力される入力電圧Ｖｉｃを、ソースフォロワ回路３４２および抵抗Ｒｂ（第２の抵抗），Ｒａ（第３の抵抗）を介し、正電位側にレベルシフトした電圧であり、ＰＭＯＳＦＥＴ２５経由でＮＭＯＳＦＥＴ４のゲート端に出力される。
ゲートバイアス回路３４から出力される電圧Ｖ２（第２の電圧）は、入力電圧Ｖｉｃを、ソースフォロワ回路３４１および抵抗Ｒｃ（第１の抵抗）を介して負電位側にレベルシフトした電圧であり、ＰＭＯＳＦＥＴ５のゲート端に出力される。ゲートバイアス回路３４から出力される電圧Ｖ３（第３の電圧）は、入力電圧Ｖｉｃを、ソースフォロワ回路３４２および抵抗Ｒｂを介して正電位側にレベルシフトした電圧であり、ＰＭＯＳＦＥＴ２５のゲート端に出力される。
なお、バイアス電流源３４０から供給される電流Ｉ３（第１の電流）は、カレントミラー回路３４３を介し、電流Ｉ２（第２の電流）としてソースフォロワ回路３４１、及び抵抗Ｒｃに出力される。電流Ｉ２は更に、カレントミラー回路３４４を介し、電流Ｉ１（第３の電流）として抵抗Ｒａ，Ｒｂ及びソースフォロワ回路３４２に供給される。
ゲートバイアス回路３４の出力Ｖ１及びＶ２，Ｖ３は、ＮＭＯＳＦＥＴ４及びＰＭＯＳＦＥＴ５のゲート・ソース間電圧をＶｓ一定になるように、かつ、ＰＭＯＳＦＥＴ２５のゲート・ソース間電圧をＶａ一定になるように、入力電圧Ｖｉｃに追従した電圧を発生する。但し、ゲートバイアス回路３４から出力される各電圧Ｖ１〜Ｖ３は、電源電圧ＶＤＤ〜ＶＳＳを超えることはできないようになっている。つまり、ゲートバイアス回路３４は、入力電圧ＶｉｎがＶＤＤ−Ｖｓ〜ＶＳＳ＋Ｖｓの範囲にあるとき、以下の電圧が出力されるように設計される。
電圧Ｖ１は、ソースフォロワ回路３４２のゲート・ソース間電圧Ｖｐと、抵抗Ｒｂおよび抵抗Ｒａと電流Ｉ１による電圧降下分とにより、以下の演算式（１）で示される。
Ｖ１＝Ｖｉｃ＋Ｖｐ＋（Ｒａ＋Ｒｂ）・Ｉ１・・・（１）
電圧Ｖ２は、ソースフォロワ回路３４１のゲート・ソース間電圧Ｖｎと、抵抗Ｒｃと電流Ｉ２の電圧降下分とにより、以下の演算式（２）で示される。
Ｖ２＝Ｖｉｃ−（Ｖｎ＋Ｒｃ・Ｉ２）・・・（２）
ここで、カレントミラー回路３４３，３４４により出力される電流値Ｉ１（≒Ｉ２≒Ｉ３）から、Ｖｓ≒Ｖｐ＋（Ｒａ＋Ｒｂ）・Ｉ１≒Ｖｎ＋Ｒｃ・Ｉ２になるようにすれば、電圧Ｖ１とＶ２は、以下の演算式（３）（４）に置換することができる。
Ｖ１≒Ｖｉｃ＋Ｖｓ・・・（３）
Ｖ２≒Ｖｉｃ−Ｖｓ・・・（４）
電圧Ｖ３は、ソースフォロワ回路３４２のゲート・ソース間電圧Ｖｐと、抵抗Ｒｂと電流Ｉ１による電圧降下分とにより、以下の演算式（５）で示される。
Ｖ３＝Ｖｉｃ＋Ｖｐ＋Ｒｂ・Ｉ１＝Ｖｉｃ＋Ｖｐ＋（Ｒａ＋Ｒｂ）・Ｉ１−Ｒａ・Ｉ１・・・（５）
ここで、Ｖａ＝Ｒａ・Ｉ１とすれば、Ｖ３は、以下の演算式（６）に置換することができる。
Ｖ３≒Ｖ１−Ｖａ・・・（６）
一方、入力電圧Ｖｉｎが電源電圧ＶＤＤ−Ｖｓ〜ＶＳＳ＋Ｖｓの範囲外になった場合、例えば、入力電圧ＶｉｎがＶＤＤ−Ｖｓ以上になった場合、Ｖ１の電圧値が上昇し、カレントミラー回路３４４を構成する一方のＰＭＯＳＦＥＴが線形領域に入ってカレントミラーとして動作しなくなり、Ｉ１≒０になるため、Ｖ１＝ＶＤＤになる。また、入力電圧ＶｉｎがＶＳＳ＋Ｖｓ以下の場合、Ｖ２の電圧値が低下し、カレントミラー回路３４３を構成する一方のＮＭＯＳＦＥＴが線形領域に入ってカレントミラーとして動作しなくなり、Ｉ２≒０となるため、Ｖ２＝ＶＳＳになる。Ｉ２≒０になれば、カレントミラー回路３４４を通して、Ｉ１≒０になる。このとき、Ｖ１≒Ｖｉｃ＋Ｖｐ，Ｖ３≒Ｖｉｃ＋Ｖｐになって、Ｖ３≒Ｖ１になる。
但し、Ｖｓは、ＮＭＯＳＦＥＴ４およびＰＭＯＳＦＥＴ５の閾値よりも大きい値とし、Ｖａは、ＰＭＯＳＦＥＴ２５の閾値よりも大きい値とする。
（第３実施形態の動作）
以下、図６、図７に示す第３実施形態に係る入力保護回路３０の動作について、詳細に説明する。
まず、通常動作から説明する。入力電圧Ｖｉｎが電圧測定回路１の電源電圧範囲内ＶＤＤ−Ｖｓ〜ＶＳＳ＋Ｖｓの範囲内にある場合、ＰＭＯＳＦＥＴ２５のゲート・ソース間電圧は、Ｖａが一定に保たれ、ＰＭＯＳＦＥＴ２５はオンになって低抵抗状態を保つ。このため、ＰＭＯＳＦＥＴ２５の電圧降下は小さく、ゲートバイアス回路３４の出力Ｖ１は、そのままＮＭＯＳＦＥＴ４のゲート端に印加される。従って、ＮＭＯＳＦＥＴ４のゲート・ソース間電圧もＶｓ一定に保持され、ＮＭＯＳＦＥＴ４もオンになって低抵抗状態を保つ。
このとき、ＰＭＯＳＦＥＴ５のゲート・ソース間電圧もＶｓ一定に保たれ、ＰＭＯＳＦＥＴ５もオンになって低抵抗状態を保つ。この各ＭＯＳＦＥＴ４，５が低抵抗状態になることで、入力電圧Ｖｉｎが低抵抗で電圧測定回路１に入力され、電圧測定回路１による高精度なアナログ電圧測定が行われる。
次に、過大電圧入力時の保護動作について説明する。入力電圧ＶｉｎがＶＤＤ−Ｖｓ以上の場合、ＮＭＯＳＦＥＴ４はオフの高抵抗状態になり、このとき、入力電圧Ｖｉｎはアナログ測定回路１に入力されない。入力電圧ＶｉｎがＶＳＳ＋Ｖｓ以下の場合、ＮＭＯＳＦＥＴ４はドレイン−バルク間寄生ダイオードが順方向になるため低抵抗状態のままであるが、ＰＭＯＳＦＥＴ５はオフの高抵抗状態になり、入力電圧Ｖｉｎは電圧測定回路１へ入力されない。つまり、電圧測定回路１は、過大な入力電圧から保護される。
次に、入力電圧Ｖｉｎを、ＶＳＳ＋Ｖｓより負電位側に低くしていった場合、ＮＭＯＳＦＥＴ４のゲート・ソース間電圧が大きくなっていく。このとき、ＮＭＯＳＦＥＴ４のゲート・ソース間電圧が耐圧を超えないように、順方向ダイオード３２がＮＭＯＳＦＥＴ４のゲート・ソース間電圧をクランプする。また、入力電圧ＶｉｎがＶＳＳ＋Ｖｓ以下の場合、ＰＭＯＳＦＥＴ２５は、ＰＭＯＳＦＥＴ５と同様に、オフの高抵抗状態になる。従って、複数個直列に接続した順方向ダイオード３２によるクランプが働いても、ＰＭＯＳＦＥＴ２５がゲートバイアス回路３４の出力電流を制限し、ゲートバイアス回路３４に過大な電流を流さないように保護する。
入力電圧ＶｉｎがＶＳＳ＋Ｖｓ以下の場合、ＰＭＯＳＦＥＴ５のゲート・ドレイン間電圧は、複数個直列に接続した順方向ダイオード３３によって分圧される。ここで、順方向ダイオード３３が直列接続される数を、ＰＭＯＳＦＥＴ５のゲート・ソース間耐圧を超えないように設定することで、第２実施形態に示したＰＭＯＳＦＥＴ３６は不要にすることができる。このようにすることで、電圧測定回路１は過大な入力電圧から保護されると共に、過大電圧入力時にも高い入力抵抗を保つことができる。
なお、順方向ダイオード３３が、順方向ダイオード３２に流れるリーク電流をキャンセルする機能は第２実施形態と同様である。通常動作時に、順方向ダイオード３２に流れるリーク電流を順方向ダイオード３３に流すことにより、入力端子Ｖｉｎ側から見た入力リーク電流が小さくなる。
（第３実施形態の効果）
以上説明のように第３実施形態に係る入力保護回路３０は、入力電圧Ｖｉｎが印加される入力端子３と、正電源電圧ＶＤＤと負電源電圧ＶＳＳが印加される電圧測定回路１との間に、極性が異なる直列接続されたＭＯＳＦＥＴ４，５を挿入し、入力電圧Ｖｉｎが電圧測定回路１の電源電圧範囲を超えた際に、ＭＯＳＦＥＴの１つをオフの高抵抗状態にして電圧測定回路１への過大電圧入力を阻止する。
第３実施形態の特徴は、入力端子３側のＮＭＯＳＥＦＴ４のゲート端にドレイン端が接続されたＰＭＯＳＦＥＴ２５と、ＮＭＯＳＥＦＴ４のゲート・ソース間に接続された順方向ダイオード３２と、ＰＭＯＳＦＥＴ５のゲート・ドレイン間に接続された順方向ダイオード３３と、各ＭＯＳＦＥＴ４，５のゲート・ソース間電圧が一定となると共に、ＰＭＯＳＦＥＴ２５のゲート・ソース間電圧が一定となるように、入力電圧Ｖｉｎに追従した電圧を、ＮＭＯＳＦＥＴ４，ＰＭＯＳＦＥＴ５，ＰＭＯＳＦＥＴ２５の各ゲート・ソース間に発生するゲートバイアス回路３４と、を備えたことにある、そして、ゲートバイアス回路３４は、入力電圧Ｖｉｎが電圧測定回路１の電源電圧範囲ＶＤＤ−Ｖｓ〜ＶＳＳ＋Ｖｓを超えた際に、ＰＭＯＳＦＥＴ２５をオフの高抵抗状態にするゲート・ソース間電圧Ｖ１，Ｖ２，及びＶ３を発生する構成とした。
この構成によれば、電流制限用のＰＭＯＳＦＥＴ２５が、入力電圧Ｖｉｎが電源電圧ＶＤＤ−Ｖｓ〜ＶＳＳ＋Ｖｓを越える過大入力時にのみオフの高抵抗状態になるため、入力電圧Ｖｉｎを電圧測定回路１に入力する経路に挿入された各ＭＯＳＦＥＴ４，５を高抵抗状態とし、過大入力電圧Ｖｉｎを制限することが出来る。これにより電圧測定回路１を保護することができる。また、過大入力時にのみＰＭＯＳＦＥＴ２５が高抵抗状態になることを利用して、電流制限用のＰＭＯＳＦＥＴ５のゲート・ドレイン間に順方向ダイオード３３を接続することが可能になり、順方向ダイオード３２に流れるリーク電流を順方向ダイオード３３に流すことにより、入力端子Ｖｉｎ側から見た入力リーク電流を小さくすることができる。
また、第３実施形態では、ＮＭＯＳＦＥＴ４及びＰＭＯＳＦＥＴ５の各ゲート・ソース間電圧が一定になると共に、電流制限用のＰＭＯＳＦＥＴ２５のゲート・ソース間電圧も一定になるように、入力電圧Ｖｉｎに追従した電圧を、各ＭＯＳＦＥＴ４，５，２５のゲート・ソース間にそれぞれ発生するゲートバイアス回路３４を、ソースフォロワ回路３４１，３４２と、ソースフォロワ回路３４１に抵抗Ｒｃを介して接続され、バイアス電流源３４０により供給される電流Ｉ３を入力とし、ソースフォロワ回路３４１、及び抵抗Ｒｃに電流Ｉ２を出力するカレントミラー回路３４３と、ソースフォロワ回路３４２に、抵抗Ｒａ，Ｒｂからなる直列回路を介して接続され、電流Ｉ２を入力とし、ソースフォロワ回路３４２、及び抵抗Ｒａ，Ｒｂに電流Ｉ１を出力するカレントミラー回路３４４と、により構成した。
そして、直列接続されたＮＭＯＳＦＥＴ４，ＰＭＯＳＦＥＴ５を介して電圧測定回路１に出力される入力電圧Ｖｉｃから、ソースフォロワ回路３４２のゲート・ソース間電圧Ｖｐと、抵抗Ｒａ，Ｒｂと電流Ｉ１による電圧降下分とにより、一定、かつ電圧測定回路１の電源電圧範囲未満（ＶＤＤ−Ｖｓ〜ＶＳＳ＋Ｖｓ）の電圧分だけ正電位側にレベルシフトした電圧（Ｖ１＝Ｖｉｃ＋Ｖｐ＋（Ｒａ＋Ｒｂ）・Ｉ１）を、ＰＭＯＳＦＥＴ２５を経由してＮＭＯＳＦＥＴ４のゲート端に出力し、また、入力電圧Ｖｉｃから、ソースフォロワ回路３４１のゲート・ソース間電圧Ｖｎと、抵抗Ｒｃと電流Ｉ２による電圧降下分とにより、一定、かつ電源電圧範囲未満の電圧分だけ負電位側にレベルシフトした電圧（Ｖ２＝Ｖｉｃ−（Ｖｎ＋Ｒｃ・Ｉ２））をＰＭＯＳＦＥＴ５のゲート端に出力し、更に、入力電圧Ｖｉｃから、ソースフォロワ回路３４２のゲート・ソース間電圧Ｖｐと、抵抗Ｒｂと電流Ｉ１による電圧降下分とにより、一定、かつ電源電圧範囲未満の電圧分だけ正電位側にレベルシフトした電圧（Ｖ３＝Ｖｉｃ＋Ｖｐ＋Ｒｂ・Ｉ１＝Ｖｉｃ＋Ｖｐ＋（Ｒａ＋Ｒｂ）・Ｉ１−Ｒａ・Ｉ１）をＰＭＯＳＦＥＴ２５のゲート端に出力する構成とした。
この構成によれば、ゲートバイアス回路３４を、ソースフォロワ回路３４１，３４２と、カレントミラー回路３４３，３４４を構成する６個のＭＯＳＦＥＴと、３個の抵抗（Ｒａ，Ｒｂ，Ｒｃ）とから成る少ない素子数で実現することができ、また、素子サイズが大きな高耐圧ＭＯＳＦＥＴを第２実施形態に比較して１個削減できるため、回路規模の小さな入力保護回路を提供することができる。
以上、本発明の好ましい実施形態について詳述したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されないことは言うまでもない。上記実施形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。またその様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲予測の記載から明らかである。
１…電圧測定回路、３…入力端子、４…ＮＭＯＳＦＥＴ、５，２５，２６…ＰＭＯＳＦＥＴ、１２，１３，２２，２３…ツェナーダイオード、１０，２０，３０…入力保護回路、１１・・電圧シフト回路，２４，３４…ゲートバイアス回路、１４，２４１，２４２…電圧バッファ、１５，１６，２４４，２４５，２４６，２４７…レベルシフト回路、３４０…バイアス電流源、３４１，３４２…ソースフォロワ回路、３４３，３４４…カレントミラー回路。

Claims (14)

  1. 入力電圧が印加される入力端子と、当該入力端子への印加電圧が入力される電子回路との間に、電界効果型のトランジスタを少なくとも２つ直列に接続し、前記入力電圧が前記電子回路の電源電圧を超えた際に、前記トランジスタの１つをオフとして前記電子回路への過大電圧入力を阻止する入力保護回路において、
    前記直列接続された各トランジスタのゲート・ソース間に接続されたダイオードと、
    前記各トランジスタのゲート電位を前記入力電圧にトラッキングして与え、当該各トランジスタのゲート・ソース間電圧を一定且つ電源電圧未満の電圧値に保持する電圧シフト回路と
    を備えることを特徴とする入力保護回路。
  2. 入力電圧が印加される入力端子と、当該入力端子への印加電圧が入力される電子回路との間に、少なくとも２つの電界効果型の第１及び第２トランジスタを直列に接続し、前記入力電圧が前記電子回路の電源電圧を超えた際に、前記トランジスタの１つをオフとして前記電子回路への過大電圧入力を阻止する入力保護回路において、
    前記入力端子側の第１トランジスタのゲート端にドレイン端が接続された第３トランジスタと、
    前記第１及び第２トランジスタの接続間にドレイン端が接続されると共に、前記第２トランジスタのゲート端にソース端が接続された第４トランジスタと、
    前記第１トランジスタのゲート・ソース間に接続された第１ダイオードと、
    前記第４トランジスタのゲート・ドレイン間に接続された第２ダイオードと、
    前記第１及び第２トランジスタのゲート・ソース間電圧が一定となると共に、前記第３及び第４トランジスタのゲート・ソース間電圧が一定となるように、前記入力電圧にトラッキングした電圧を、前記第３及び第４トランジスタのゲート・ソース間に発生するゲートバイアス回路と
    を備え、
    前記ゲートバイアス回路は、前記入力電圧が前記電子回路の電源電圧範囲を超えた際に、前記第３及び第４トランジスタをオフとするゲート・ソース間電圧を発生することを特徴とする入力保護回路。
  3. 前記第１及び第２ダイオードは、ツェナーダイオードであることを特徴とする請求項１又は２に記載の入力保護回路。
  4. 前記第１及び第２ダイオードは、前記ゲート・ソース間又は前記ゲート・ドレイン間に逆方向に接続したＰＮ接合型ダイオードであることを特徴とする請求項１又は２に記載の入力保護回路。
  5. 前記第１及び第２ダイオードは、前記ゲート・ソース間又は前記ゲート・ドレイン間に順方向に接続した複数のＰＮ接合型ダイオードであることを特徴とする請求項１又は２に記載の入力保護回路。
  6. 入力電圧が印加される入力端子と、正電源電圧と負電源電圧とが印加される電子回路との間に、直列接続された、極性が異なる第１及び第２トランジスタを挿入し、前記第１トランジスタのゲート端に前記正電源電圧を、前記第２トランジスタのゲート端に前記負電源電圧をそれぞれ印加し、前記入力電圧が前記正電源電圧より正電位側に大きくなり、または前記負電源電圧より負電位側に大きくなり前記電子回路の電源電圧範囲を超えた場合に、前記第１又は第２トランジスタを高抵抗状態に保持して前記電子回路への過大電圧入力を阻止する入力保護回路において、
    前記第１及び第２トランジスタのゲート・ソース間に接続された、それぞれ第１及び第２ダイオードと、
    前記第１及び第２トランジスタのゲート電位を前記入力電圧に追従して与え、前記第１及び第２トランジスタのゲート・ソース間電圧を一定、且つ前記電子回路の電源電圧範囲未満の電圧値に保持するゲートバイアス回路と、
    を備えることを特徴とする入力保護回路。
  7. 前記ゲートバイアス回路は、
    前記第１及び第２トランジスタを介して前記電子回路に出力される電圧をモニタして第１の電圧を出力する電圧バッファと、
    前記第１の電圧から、前記正電源電圧より小さく、かつ前記第１ダイオードの逆バイアス電圧分だけ正電位側にシフトした第２の電圧を前記第１トランジスタのゲート端に出力する第１レベルシフト回路と、
    前記第１の電圧から、前記負電源電圧より大きく、かつ前記第２ダイオードの逆バイアス電圧分一定電圧を負電位側にシフトした第３の電圧を前記第２トランジスタのゲート端に出力する第２レベルシフト回路と、
    を有することを特徴とする請求項６記載の入力保護回路。
  8. 入力電圧が印加される入力端子と、正電源電圧と負電源電圧とが印加される電子回路との間に、直列接続された、極性が異なる第１及び第２トランジスタを挿入し、前記第１トランジスタのゲート端に前記正電源電圧を、前記第２トランジスタのゲート端に前記負電源電圧をそれぞれ印加し、前記入力電圧が前記正電源電圧より正電位側に大きくなり、または前記負電源電圧より負電位側に大きくなる前記電子回路の電源電圧範囲を超えた場合に、前記第１又は第２トランジスタを高抵抗状態に保持して前記電子回路への過大電圧入力を阻止する入力保護回路において、
    前記第１トランジスタのゲート端にドレイン端が接続された、前記第２トランジスタと同じ極性を有する第３トランジスタと、
    前記第１及び第２トランジスタの接続間にドレイン端が接続され、かつ、前記第２トランジスタのゲート端にソース端が接続された、前記第２トランジスタと同じ極性を有する第４トランジスタと、
    前記第１トランジスタのゲート・ソース間に接続された第１ダイオードと、
    前記第２トランジスタのゲート・ドレイン間に前記第４トランジスタを介して接続された第２ダイオードと、
    前記第１及び第２トランジスタのゲート・ソース間電圧が一定になると共に、前記第３及び第４トランジスタのゲート・ソース間電圧が一定になるように、前記入力電圧に追従した電圧を、前記第１、第２、第３、及び第４トランジスタのゲート・ソース間にそれぞれ発生するゲートバイアス回路と
    を備え、
    前記ゲートバイアス回路は、前記入力電圧が前記電子回路の電源電圧範囲を超えた場合に、前記第３及び第４トランジスタを高抵抗状態に保持するゲート・ソース間電圧を発生することを特徴とする入力保護回路。
  9. 前記ゲートバイアス回路は、
    前記第１及び第２トランジスタを介して前記電子回路に出力される電圧をモニタして入力電圧を生成する第１電圧バッファと、
    前記入力電圧から、前記正電源電圧より小さく、かつ前記第１ダイオードの逆バイアス電圧分だけ正電位側にシフトした第１の電圧を前記第３トランジスタを経由して前記第１トランジスタのゲート端に出力する第１レベルシフト回路と、
    前記入力電圧から、前記負電源電圧より大きく、かつ前記第２ダイオードの逆バイアス電圧分だけ負電位側にシフトした第２の電圧を前記第２トランジスタのゲート端に出力する第２レベルシフト回路と、
    前記入力電圧から、それぞれにおいて、前記負電源電圧より大きく、かつ前記第２ダイオードの逆バイアス電圧分だけ負電位側にシフトした第４の電圧を前記第４トランジスタのゲート端に出力する第３及び第４レベルシフト回路と、
    前記入力電圧と前記第２の電圧との電位差をモニタして前記第１の電圧と前記第３の電圧との間に所定の電位差を発生させ、前記第３トランジスタのゲート端に出力する第２電圧バッファと、
    を有することを特徴とする請求項８記載の入力保護回路。
  10. 前記第１及び第２ダイオードは、
    ツェナーダイオードであることを特徴とする請求項６又は８記載の入力保護回路。
  11. 前記第１及び第２ダイオードは、
    前記第１トランジスタのゲート・ソース間、又は前記第２トランジスタのゲート・ドレイン間に前記第４トランジスタを介して逆方向に接続されたＰＮ接合型ダイオードであることを特徴とする請求項８記載の入力保護回路。
  12. 前記第１及び第２ダイオードは、
    前記第１トランジスタのゲート・ソース間、又は前記第２トランジスタのゲート・ドレイン間に前記第４トランジスタを介して順方向に接続された複数のＰＮ接合型ダイオードであることを特徴とする請求項８記載の入力保護回路。
  13. 入力電圧が印加される入力端子と、正電源電圧と負電源電圧とが印加される電子回路との間に、直列接続された、極性が異なる第１及び第２トランジスタを挿入し、前記第１トランジスタのゲート端に前記正電源電圧を、前記第２トランジスタのゲート端に前記負電源電圧をそれぞれ印加し、前記入力電圧が前記正電源電圧より正電位側に大きくなり、または前記負電源電圧より負電位側に大きくなり前記電子回路の電源電圧範囲を超えた場合に、前記第１又は第２トランジスタを高抵抗状態に保持して前記電子回路への過大電圧入力を阻止する入力保護回路において、
    前記第１トランジスタのゲート端にドレイン端が接続された、前記第２トランジスタと同じ極性を有する第３トランジスタと、
    前記第１トランジスタのゲート・ソース間に接続された第１の順方向ダイオードと、
    前記第２トランジスタのゲート・ドレイン間に接続された第２の順方向ダイオードと、
    前記第１及び第２トランジスタのゲート・ソース間電圧が一定になると共に、前記第３トランジスタのゲート・ソース間電圧が一定になるように、前記入力電圧に追従した電圧を、前記第１、第２及び第３トランジスタのゲート・ソース間にそれぞれ発生するゲートバイアス回路と、を備え、
    前記ゲートバイアス回路は、
    前記入力電圧が前記電子回路の電源電圧範囲を超えた場合に、前記第１トランジスタを高抵抗状態に保持する、または前記第２および第３トランジスタを高抵抗状態に保持するゲート・ソース間電圧を発生することを特徴とする入力保護回路。
  14. 前記ゲートバイアス回路は、
    極性が異なるトランジスタで構成される第１及び第２のソースフォロワ回路と、
    前記第１のソースフォロワ回路に第１の抵抗を介して接続され、バイアス電流源により供給される第１の電流を入力とし、前記第１のソースフォロワ回路、及び前記第１の抵抗に第２の電流を出力する、前記第１のソースフォロワ回路と同じ極性のトランジスタで構成される第１のカレントミラー回路と、
    前記第２のソースフォロワ回路に、第２及び第３の抵抗からなる直列回路を介して接続され、前記第２の電流を入力とし、前記第２のソースフォロワ回路、及び前記第２及び第３の抵抗に第３の電流を出力する、前記第２のソースフォロワ回路と同じ極性のトランジスタで構成される第２のカレントミラー回路とを備え、
    前記第１及び第２トランジスタを介して前記電子回路に出力される電圧から、前記第２のソースフォロワ回路のゲート・ソース間電圧と、前記第２及び第３の抵抗と前記第３の電流による電圧降下分とにより、前記正電源電圧より小さく、かつ前記第１の順方向ダイオードの逆バイアス電圧分だけ正電位側にシフトした第１の電圧を、前記第３トランジスタを経由して前記第１トランジスタのゲート端に出力し、
    前記第１及び第２トランジスタを介して前記電子回路に出力される電圧から、前記第１のソースフォロワ回路のゲート・ソース間電圧と、前記第１の抵抗と前記第２の電流による電圧降下分とにより、前記負電源電圧より大きく、かつ前記第２の順方向ダイオードの逆バイアス電圧分だけ負電位側にシフトした第２の電圧を前記第２トランジスタのゲート端に出力し、
    前記第１及び第２トランジスタを介して前記電子回路に出力される電圧から、前記第２のソースフォロワ回路のゲート・ソース間電圧と、前記第２の抵抗と前記第３の電流による電圧降下分とにより、前記正電源電圧より小さく、かつ前記第１の順方向ダイオードの逆バイアス電圧分だけ正電位側にシフトした第３の電圧を前記第３トランジスタのゲート端に出力することを特徴とする請求項１３記載の入力保護回路。
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KR1020130022550A KR101454766B1 (ko) 2012-03-02 2013-03-02 입력 보호 회로
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016100400A (ja) * 2014-11-19 2016-05-30 キヤノン株式会社 保護回路
JP2017079527A (ja) * 2015-10-20 2017-04-27 株式会社日立製作所 整流器、それを用いたオルタネータおよび電源
JP2021097497A (ja) * 2019-12-17 2021-06-24 新日本無線株式会社 入力保護回路

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10892617B2 (en) * 2019-03-28 2021-01-12 Nxp Usa, Inc. High speed wide dynamic range input structure
TWI735909B (zh) * 2019-07-10 2021-08-11 瑞昱半導體股份有限公司 靜電放電保護電路以及運作方法
US20210376600A1 (en) * 2020-05-29 2021-12-02 Loon Llc Transient Voltage Protection for Low Voltage Circuits

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0548021A (ja) * 1991-08-09 1993-02-26 Sumitomo Metal Ind Ltd 半導体保護回路
JPH06314783A (ja) * 1993-04-28 1994-11-08 Nippon Steel Corp 入出力保護回路
JPH08227976A (ja) * 1994-10-19 1996-09-03 Siliconix Inc 集積回路のための静電放電保護装置
JPH11135723A (ja) * 1997-08-29 1999-05-21 Texas Instr Inc <Ti> 混合電圧チップ用カスコード接続ｍｏｓ ｅｓｄ保護回路
JPH11150236A (ja) * 1997-09-12 1999-06-02 Nec Corp 半導体集積回路
JP2001127172A (ja) * 1999-10-27 2001-05-11 Nec Ic Microcomput Syst Ltd 入力保護回路

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3946280A (en) * 1975-03-10 1976-03-23 Branson Ultrasonics Corporation Overload protection circuit
EP0684677B1 (en) 1993-02-10 2003-12-17 Line Electronics Corporation Overcurrent protective circuit and semiconductor device
US5389811A (en) 1994-04-14 1995-02-14 Analog Devices, Incorporated Fault-protected overvoltage switch employing isolated transistor tubs
FR2783942B1 (fr) 1998-09-30 2004-02-13 St Microelectronics Sa Dispositif de regulation de tension
AUPS045702A0 (en) * 2002-02-12 2002-03-07 Fultech Pty Ltd A protection device
US6922322B2 (en) * 2003-01-31 2005-07-26 Delphi Technologies, Inc. High side reverse and overvoltage transient protection
US20060098363A1 (en) * 2004-11-09 2006-05-11 Fultec Semiconductors, Inc. Integrated transient blocking unit compatible with very high voltages
US20060158812A1 (en) * 2005-01-14 2006-07-20 Harris Richard A Transient blocking unit having shunt for over-voltage protection
FR2886778B1 (fr) * 2005-06-03 2007-09-07 Schneider Electric Ind Sas Dispositif de protection contre les surtensions et circuit electronique comportant un tel dispositif
US7576962B2 (en) * 2005-06-16 2009-08-18 Bourns, Inc. Transient blocking apparatus with reset
US7629771B2 (en) * 2006-02-09 2009-12-08 O2Micro International, Ltd. Protection device for non-common ground buses
JP2007294513A (ja) * 2006-04-21 2007-11-08 Denso Corp 半導体保護回路
CN101796639B (zh) * 2007-09-10 2012-11-21 柏恩氏股份有限公司 共栅极连接的高电压瞬变阻断单元
US8300373B2 (en) 2008-06-26 2012-10-30 Bourns, Inc. Voltage triggered transient blocking unit
US8169763B2 (en) * 2008-06-26 2012-05-01 Bourns, Inc. Transient blocking unit having an enhancement mode device in the primary current path
US8253399B2 (en) * 2008-11-18 2012-08-28 Texas Instruments Incorporated Reconfigurable regulator and associated method
KR20100116253A (ko) * 2009-04-22 2010-11-01 삼성전자주식회사 입출력 회로 및 이를 포함하는 집적회로 장치
WO2012148774A2 (en) * 2011-04-25 2012-11-01 Volterra Semiconductor Corporation Integrated protection devices with monitoring of electrical characteristics

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0548021A (ja) * 1991-08-09 1993-02-26 Sumitomo Metal Ind Ltd 半導体保護回路
JPH06314783A (ja) * 1993-04-28 1994-11-08 Nippon Steel Corp 入出力保護回路
JPH08227976A (ja) * 1994-10-19 1996-09-03 Siliconix Inc 集積回路のための静電放電保護装置
JPH11135723A (ja) * 1997-08-29 1999-05-21 Texas Instr Inc <Ti> 混合電圧チップ用カスコード接続ｍｏｓ ｅｓｄ保護回路
JPH11150236A (ja) * 1997-09-12 1999-06-02 Nec Corp 半導体集積回路
JP2001127172A (ja) * 1999-10-27 2001-05-11 Nec Ic Microcomput Syst Ltd 入力保護回路

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016100400A (ja) * 2014-11-19 2016-05-30 キヤノン株式会社 保護回路
US10426431B2 (en) 2014-11-19 2019-10-01 Canon Kabushiki Kaisha Protection circuit
JP2017079527A (ja) * 2015-10-20 2017-04-27 株式会社日立製作所 整流器、それを用いたオルタネータおよび電源
JP2021097497A (ja) * 2019-12-17 2021-06-24 新日本無線株式会社 入力保護回路
JP7405595B2 (ja) 2019-12-17 2023-12-26 日清紡マイクロデバイス株式会社 入力保護回路

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