JP2017148453A - 保護装置及び情報取得装置 - Google Patents

Abstract

【課題】特殊なプロセスを必要とせず、両極性の高電圧から被保護回路を保護するとともに低電圧信号を被保護回路へ通過させることができる保護回路を含む装置を提供する。
【解決手段】保護装置は、第１導電型および第２導電型の第１および第２のエンハンスメント型ＭＯＳトランジスタＰ２１、Ｎ２２と、Ｐ２１のドレインまたはソースに接続される一端とＰ２１のゲートに接続される他端とを有するダイオード素子Ｄ２１と、Ｄ２１に接続される一端と第２バイアス電圧が供給される他端とを有する電流源Ｉ２１と、ゲートに第１バイアス電圧が供給されたＮ２２のソースに接続されリーク電流が発生する電圧を検出する電圧検出回路９と、Ｎ２２のソースに接続され電圧検出回路からの信号をもとにリーク電流を遮断ないし抑制する電流遮断回路１０を有する。電流源は抵抗に置き換えることができる。
【選択図】図２

Description

本発明は、被保護回路を保護する高電圧保護回路などの保護回路を含む保護装置等に関する。

超音波診断プローブにおける超音波振動素子は、正極、負極の高電圧信号に基づいて超音波を送波し、そして微小な超音波を受波して得られた低電圧信号を受信回路へ出力する構成になっている。そこで、超音波を送受する超音波振動素子と受信回路間に、超音波振動素子を駆動するための正負両極性の高電圧信号から、超音波振動素子から出力される低電圧信号を増幅する増幅回路を保護する保護回路が必要となる。この保護回路は、高電圧信号印加時にはオフとなり、高電圧信号を遮断する。また低電圧信号を受信回路へ通過させるため、低電圧信号印加時にはオンとなる。例えば、高電圧信号は正負の数十から１００Ｖ程度であるのに対し、受信回路の増幅回路は５Ｖ程度の耐電圧のデバイスで作られる。

超音波診断プローブにおける振動素子はチャンネル数が多く（数百チャンネル）、信号の送受信回路もそれに応じたチャンネル数が必要となる。また、それぞれのチャンネルの送信パルスを送るタイミングはバラバラであることがある。一方、制御信号を用いて保護回路のオン、オフ切り替えを行う場合、オン時は低電圧信号を通過させ、オフ時は高電圧信号を遮断する制御が通常必要になり、そのチャンネル数に応じた信号線が必要となるためコストが増大する。そのため、外部からの制御信号無しで、低電圧信号を通過させ、高電圧信号を遮断する機能を持つ保護回路が要望されている。

従来、制御信号無しで動作する保護回路を実現する上で、高電圧信号を検出する回路を設ける保護回路や、ディプレッション型のＦＥＴを使用した回路が用いられてきた（特許文献１、特許文献２参照）。

特開２０１２−１０８３１号公報 特開平０５−４８０２１号公報

外部からの制御信号無しで動作する保護回路を実現する上での課題は大きく分けて二つある。１つ目は、回路規模の増大である。例として、特許文献１に記載の装置では、高電圧信号を検出する回路を使用している。このような高電圧信号を検出し、保護回路のオン・オフを切り替える回路を実現する場合、高電圧信号を検出する回路と、その検出結果に応じて保護回路を動作させる駆動回路が必要となる。このとき、検出部も高い耐電圧が必要となり、また保護回路を動作させる駆動回路も保護回路を構成する上で必要となるため、回路が複雑になり易い。

２つ目は、ディプレッション型ＦＥＴなどを作製するための特殊なプロセスを必要とするという点である。検出回路を待たせず、素子数を減らした回路で上記の様な保護回路を実現する場合、ノーマリオンのディプレッション型ＦＥＴが用いられる。しかし、このＦＥＴは特殊なプロセスを必要としており、コストが増大し易いという課題がある。

上記課題に鑑み、本発明の一側面の被保護回路を保護する保護装置は以下の構成を採用する。ドレインと、ソースと、ゲートとを有する第１導電型の第１エンハンスメント型ＭＯＳトランジスタと、前記第１エンハンスメント型ＭＯＳトランジスタの前記ソースと接続されるドレインと、ソースと、第１バイアス電圧が供給されるゲートとを有する第２導電型の第２エンハンスメント型ＭＯＳトランジスタと、前記第１エンハンスメント型ＭＯＳトランジスタの前記ドレインまたはソースに接続される一端と、前記第１エンハンスメント型ＭＯＳトランジスタの前記ゲートに接続される他端とを有するダイオード素子と、前記第１エンハンスメント型ＭＯＳトランジスタの前記ゲートおよび前記ダイオード素子の前記他端に接続される一端と、第２バイアス電圧が供給される他端とを有する電流源と、前記第２エンハンスメント型ＭＯＳトランジスタのソースに接続され、リーク電流が発生する電圧を検出する電圧検出回路と、前記第２エンハンスメント型ＭＯＳトランジスタのソースに接続され、前記電圧検出回路からの信号をもとにリーク電流を遮断ないし抑制する電流遮断回路と、を有する。前記電流源は抵抗に置き換えることができる。

本発明の一側面によれば、特殊なプロセスを必要とせず、両極性の高電圧から低耐電圧の被保護回路を保護するとともに低電圧信号を被保護回路へ通過させることができる保護回路を含む装置を提供できる。

超音波診断プローブの例を示すブロック図である。 実施形態１の入出力保護回路を含む装置を示す図である。 実施形態１における保護回路の電流源の変更例を示す図である。 実施形態１における保護回路の変更例を示す図である。 実施形態１における保護回路の更なる変更例を示す図である。 実施形態１における保護回路の電流制限回路の変更例を示す図である。 実施形態２の入出力保護回路を含む装置を示す図である。 実施形態３の入出力保護回路を含む装置を示す図である。 実施形態３の入出力保護回路を含むより具体的な装置を示す図である。

本発明の一側面の装置は、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタを直列に接続した第１の部分と電圧制限回路とを含んで、出力電圧を所定の範囲に制限する保護回路を有する。そして、保護回路からのリーク電流が発生する電圧を検出する電圧検出回路と、電圧検出回路からの信号をもとにリーク電流を遮断ないし抑制して、被保護回路への電圧を削減する電流遮断回路を更に有して、両極性の高電圧から低耐電圧の被保護回路を保護する。所期の保護目的を達成するために、各ＭＯＳトランジスタの閾値、導電型、上記出力電圧の制限範囲を考慮して、それぞれのＭＯＳトランジスタのゲートに所定の電流源や定電圧を与える。さらに、保護回路に使用したＭＯＳトランジスタと同じ極性を持つＭＯＳトランジスタを電圧検出回路に持たせることもできる。

以下に図面を参照しつつ、本発明の実施形態を詳しく説明する。なお、同一の構成要素には原則として同一の参照番号を付し、再度の説明は省略ないし簡略化する。ただし、以下に記載されている詳細な計算式、計算手順、材料、数値、細部構造などは、発明が適用される装置の構成や各種条件により適宜変更されるべきものであり、本発明の範囲を以下の記載に限定する趣旨のものではない。

＜実施形態１＞
図１は、本発明の保護回路を含む装置の例を示すブロック図である。被検体情報取得装置である超音波診断プローブ１００（以下「装置１００」とも略称する）は、超音波送受信回路１（以下「送受信回路１」とも略称する）と超音波振動素子（センサ）２（以下「素子２」とも略称する）をベースに構成されている。送受信回路１は、送信回路３、低電圧増幅回路４、入力保護回路５、出力保護回路６を有する。送受信回路１は、外部端子Ｘ、Ｙを備えており、この外部端子Ｘ、Ｙを介して外部の装置との間で信号の送受信を行う。

送受信回路１は、超音波診断プローブの回路ブロック全体を表している。素子２は、送受信回路１からの高電圧信号を受けて超音波を被検体に送信し、被検体で反射ないし発生した超音波を受信して低電圧信号を出力するものである。送信回路３は、素子２に高電圧信号を送信する際の信号伝達経路に設けられる回路である。低耐電圧の被保護回路である低電圧増幅回路４は、被検体からの超音波の受信時に素子２から出力される低電圧信号（受信信号）を増幅する。入力保護回路５および出力保護回路６は、低電圧増幅回路４の入力および出力をそれぞれ高電圧信号から保護する回路である。本明細書において、この低電圧信号は高電圧信号よりも電圧振幅が小さい信号である。

送受信回路１は、超音波信号を送受信する素子２と外部端子Ｘを介して接続される。送受信回路１は、例えば電圧振幅が数十から数百Ｖ程度の高電圧信号（例えば−１００Ｖ＜高電圧信号＜−１０Ｖ、＋１０Ｖ＜高電圧信号＜＋１００Ｖ）を素子２に供給する。素子２は、例えば受信信号として電圧振幅が数Ｖ以下の低電圧信号（例えば−１Ｖ＜低電圧信号＜＋１Ｖとする）を出力する。低電圧増幅回路４は、耐電圧が５Ｖ程度に設計されている。外部端子Ｘ、Ｙには、これら高電圧信号及び低電圧信号が印加される。そのため、低電圧増幅回路４に対して、耐電圧を超える高電圧信号の侵入を防ぐために、入力側および出力側に入出力保護回路５、６をそれぞれ設ける。

一方、入出力保護回路５、６は、低電圧増幅回路４に低電圧信号を入力して、増幅した信号を出力するために、低電圧信号の印加時は信号を外部端子Ｘから外部端子Ｙへ通過させる必要がある。実施形態１の装置１００は高電圧信号を遮断し、低電圧信号を通過させる機能を持つ入出力保護回路５、６を有する。実施形態１では、保護回路５と保護回路６とは同一の回路であるので、以下の説明では原則として入力保護回路５に限って説明する。図１において、端子Ａ、Ｅは、高電圧信号が印加される端子であり、端子Ｃ、Ｄは、低電圧回路４が接続される端子を表している。

図２は、本発明の超音波診断プローブにおける実施形態１の保護回路、電圧検出回路、電流遮断回路の一例を示す図である。本実施形態は、保護回路５と、リーク電流が発生する電圧を検知するための電圧検出回路９を持ち、さらにその検出結果をもとにリーク電流を遮断ないし抑制する遮断回路１０を持つ。これにより、被保護回路４を介して流れるＤＣのリーク電流を削減する。

本実施形態の保護回路５について説明する。保護回路５は、端子Ａ側にある第１の部分１３と、端子Ａに対して第１の部分１３より下流側にあって、第１の部分１３と接続される第２の部分（電圧制限回路８）とを有している。

保護回路５の第１の部分１３は、エンハンスメント型のＰチャネルＭＯＳＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）；Ｐ２１（以下「トランジスタＰ２１」とも略称する）を有する。第１導電型と第２導電型のうちの一方の型のエンハンスメント型ＭＯＳトランジスタがエンハンスメント型ＰチャネルＭＯＳトランジスタに対応する。また、保護回路５の第１の部分１３は、エンハンスメント型のＮチャネルＭＯＳＦＥＴ（第１導電型と第２導電型のうちの他方の型のエンハンスメント型ＭＯＳトランジスタに対応する）；Ｎ２２（以下「トランジスタＮ２２」とも略称する）を有する。また、保護回路５の第１の部分１３は、ダイオードＤ２１（例えば閾値電圧が０．６Ｖとする）、電流源Ｉ２１を有する。さらに、保護回路５の第１の部分１３は、一定電圧Ｖ２１（例えば−数Ｖ程度であり、ここでは−３Ｖとする）印加端、一定電圧Ｖ２２（例えば＋数Ｖ程度であり、ここでは＋３Ｖとする）印加端を有する。なお、低電圧信号が負の値を取らない場合、例えば＋１Ｖを電圧振幅の中心として±１Ｖ程度振れる場合は、一定電圧Ｖ２１は、正の電圧でも良い。

端子Ａは、高電圧信号が印加される端子であり、電圧制限回路８側の端子Ｂは、電圧検出回路９および電流遮断回路１０を介して、低電圧増幅回路が接続される端子を表している。ここでは図１の入力保護回路５の説明であるので、端子Ａ、Ｂの接続例として、端子Ａを、外部端子Ｘを介して、一端が参照電圧であるグランドＧＮＤに接続された素子２に接続するとともに、端子Ｂを低電圧増幅回路４の入力端子に接続する。出力保護回路６に適用する場合は、端子Ｂを、電圧検出回路９および遮断回路１０を介して、低電圧増幅回路４の出力端子（図１の端子Ｄ）に接続するとともに、端子Ａ（図１の端子Ｅ）を高電圧信号が入力される側である外部端子Ｙに接続する。

なお、本実施形態では参照電圧としてグランドＧＮＤ（０Ｖ）を採用しているが、これに限られず、参照電圧の値を適宜変更しても良い。例えば参照電圧として正の基準電圧を採用する場合、高電圧信号はその基準電圧を中心として正方向、負方向に振れるが、いずれに振れた場合でも正の電圧値をとることもあり得る。このことは、低電圧信号についても同様である。

保護回路５の電圧制限回路８は、正、負の高電圧が印加されるときその電圧値を所定の値にクランプするものである。例えばＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護回路等であり、トランジスタＮ２２のソースと端子Ｂとの間に接続されている。しかしこれに限られず、低電圧増幅回路４が電圧制限回路８を内蔵するようにしても良い。すなわち、低電圧増幅回路(アンプ)の入力、出力に電圧制限回路が接続されていればよい。図２の電圧制限回路８は、ダイオードＤ４２のアノード、ダイオードＤ４３のカソード、および端子Ｂが共通して接続される。さらに電圧制限回路８は、ダイオードＤ４２のカソード、ダイオードＤ４３のアノード、および一定電圧Ｖ４６の印加端が共通して接続される。電圧制限回路８は、以上のように構成してなるクリップ回路である。電圧制限回路８は、ダイオードＤ４２、Ｄ４３により端子Ｂに現れる電圧Ｖ１を（一定電圧Ｖ４６−ダイオードＤ４３の閾値＜電圧Ｖ１＜一定電圧Ｖ４６＋ダイオードＤ４２の閾値）
の範囲内に収まるように制限する。電圧制限回路８を図２のように保護回路において接続する場合、トランジスタＮ２２のゲート電圧Ｖ２２は、一定電圧Ｖ４６とダイオードＤ４２の閾値電圧とトランジスタＮ２２の閾値電圧を足した電圧以上に設定する必要がある。すなわち、｜一定電圧Ｖ２２｜＞｜一定電圧Ｖ４６＋ダイオードＤ４２の閾値｜＋｜トランジスタＮ２２の閾値｜。なお、ダイオードＤ４２およびダイオードＤ４３の閾値は同じであるものとする。

トランジスタの閾値、ダイオードの閾値を絶対値としている意図は、それぞれのデバイスの閾値がマイナスの値を持つ（Ｐ型ＦＥＴなど）場合でもこの条件を適用できるようにするためである。換言すれば、電圧制限回路８が、端子Ｂに現れる電圧Ｖ１を上記範囲内に収まるようにするので、電流源に繋がらない第１バイアス電圧は、高電圧の負の第１電圧信号よりも、エンハンスメント型ＰチャネルＭＯＳトランジスタの閾値電圧より大きいものである。また、電流源に繋がる第２バイアス電圧は、高電圧の正の第１電圧信号よりも、エンハンスメント型ＮチャネルＭＯＳトランジスタの閾値電圧より小さいものである。第１エンハンスメント型ＭＯＳトランジスタが、エンハンスメント型ＮチャネルＭＯＳトランジスタであり、第２エンハンスメント型ＭＯＳトランジスタが、エンハンスメント型ＰチャネルＭＯＳトランジスタである場合は次のようになる。すなわち、第１バイアス電圧は、正の第１電圧信号よりも、エンハンスメント型ＮチャネルＭＯＳトランジスタの閾値電圧より小さいものである。また、第２バイアス電圧は、負の第１電圧信号よりも、エンハンスメント型ＰチャネルＭＯＳトランジスタの閾値電圧より大きいものである。

図２に示す保護回路の第１の部分１３をより詳細に説明する。これは、前述した様に、ＣＭＯＳプロセスで形成されるエンハンスメント型のＰおよびＮチャネルＭＯＳトランジスタの直列接続体をベースに構成される。具体的には、端子Ａは、トランジスタＰ２１のドレインに接続される。端子Ｂは、電圧制限回路８を介してトランジスタＮ２２のソースに接続される。また、トランジスタＰ２１のソースとトランジスタＮ２２のドレインとが接続される。トランジスタＮ２２のゲートには一定電圧Ｖ２２が供給されている。トランジスタＰ２１のゲートには定電流源Ｉ２１の一端が接続され、電流源Ｉ２１の他端には一定電圧Ｖ２１が供給されている。定電流源Ｉ２１は、電流をダイオードＤ２１のカソードから引き込む向きに接続されている。なお、定電流原Ｉ２１は、カレントミラー回路等で構成しても良いし、他の回路で構成しても良い。

ゲート保護ダイオードＤ２１は、自身のアノードがトランジスタＰ２１のドレインに接続されるとともに、カソードがトランジスタＰ２１のゲートに接続されている。ゲート保護ダイオードＤ２１の順方向の閾値ＶＤ２１は、トランジスタＰ２１の閾値ＶＰ２１を超える（｜ＶＤ２１｜＞｜ＶＰ２１｜）ように設定する。また、トランジスタＰ２１およびトランジスタＮ２２のドレイン−ソース間耐電圧は高電圧信号の電圧値の絶対値より大きい必要がある。低電圧信号の絶対値は、この保護回路５の端子Ｂに接続される回路の耐電圧以下の値である。電圧制限回路８は、低電圧信号の絶対値を、端子Ｂに接続される回路である低電圧増幅回路４（外部回路に対応する）の耐電圧以下に制限する。

なお、本実施形態では、ゲート保護ダイオードＤ２１は、トランジスタＰ２１の寄生ダイオードを用いている。しかしこれに限られず、ダイオード素子をトランジスタＰ２１とは別体としてドレイン−ゲート間に接続しても良いし、ダイオード接続されたトランジスタを用いても良い。また、ツェナーダイオードやショットキーバリアダイオードを用いても良い。

次に、上記の保護回路の第１の部分１３の動作について図２をもとに説明する。まず端子Ａに低電圧信号が印加されるときは、トランジスタＰ２１、トランジスタＮ２２それぞれのゲートに、それぞれの閾値ＶＰ２１、ＶＮ２２を超える電圧を印加しておく。すなわち、トランジスタＰ２１、トランジスタＮ２２をオンさせておけるだけの一定電圧Ｖ２１、Ｖ２２をゲートに印加しておく。そうすることで、トランジスタＰ２１、トランジスタＮ２２がオンし、低電圧信号を通過させる。

端子Ａに高電圧信号が印加されるときの保護回路５の第１の部分１３の動作について説明する。端子Ａに正の高電圧信号が印加された場合、トランジスタＰ２１のドレインに高電圧が印加される。このとき、トランジスタＰ２１のドレイン−ソース間には寄生ダイオード（不図示）が存在し、この寄生ダイオードがオンする。すなわち、トランジスタＰ２１は、自身のドレインに印加される高電圧信号を自身の寄生ダイオードを介して自身のソース側まで通過させる。このとき、ダイオードＤ２１は、オンする。よって、トランジスタＰ２１のゲートに現れる電圧は、トランジスタＰ２１のドレイン電圧よりダイオードＤ２１の順方向降下電圧ＶＤ２１の分だけ低い電圧である。このようにして、ダイオードＤ２１は、トランジスタＰ２１のゲート−ドレイン間電圧をダイオードＤ２１の閾値に制限して耐電圧を超えるのを防ぎ、トランジスタＰ２１のゲート破壊を抑止する。また、このとき、電流源Ｉ２１は、ダイオードＤ２１に流れる電流を設定された電流値に制限する。

トランジスタＮ２２のドレインでは、トランジスタＰ２１の寄生ダイオードを通過した高電圧信号が印加される。正の高電圧信号が端子Ａに印加された直後の状態では、トランジスタＮ２２はオンしたままである。そのため、正の高電圧信号がトランジスタＮ２２のドレインに現れると同時にトランジスタＮ２２のソースの電圧も上昇していく。このとき端子Ｂに接続された電圧制限回路８により設定された電圧までトランジスタＮ２２のソース電圧が上昇していく。このトランジスタＮ２２のソース電圧が、トランジスタＮ２２のゲートのバイアス電圧Ｖ２２からトランジスタＮ２２の閾値ＶＮ２２引いた値を超えるとトランジスタＮ２２がクリップ回路として動作する。これにより、トランジスタＮ２２のソースに、トランジスタＮ２２のゲートのバイアス電圧Ｖ２２からトランジスタＮ２２の閾値ＶＮ２２引いた値以上の電圧がかかったときに、電圧に制限がかかる。

端子Ａに負の高電圧が印加された場合、トランジスタＰ２１のドレイン電圧がグランド（ＧＮＤ）以下の負の高電圧まで降下する。このとき、ゲート保護ダイオードＤ２１では、自身の降伏電圧（ｂｒｅａｋｄｏｗｎ ｖｏｌｔａｇｅ）が、自身のカソードに現れている電圧値から自身のアノードに現れている電圧値を引いた電圧値よりも十分大きく設定されている。このため、ダイオードＤ２１は、逆方向に高電圧が印加されてもアバランシェ降伏を生じず、逆方向にも順方向にも導通しない。これにより、トランジスタＰ２１のゲートでは、電流源Ｉ２１の一端に接続された一定電圧Ｖ２１が現れる。このもとで、トランジスタＰ２１では、自身がオンした状態で、自身のソース電圧が、自身のゲート電圧と自身の閾値を足した値を下回ると、トランジスタＰ２１がオフする。また、トランジスタＰ２１のソース電圧は、端子Ｂに接続された電圧制限回路８によって制限された電圧とトランジスタＮ２２のドレイン−ソース間の寄生ダイオード（不図示）の閾値によって制限される。

以上のことを換言すると次のようになる。ダイオード素子の順方向の閾値電圧は第１エンハンスメント型ＭＯＳトランジスタの閾値電圧より大きい。そして、第１エンハンスメント型ＭＯＳトランジスタのドレインに、絶対値が所定の値より大きい第１極性の第１電圧信号が印加された際に、第１エンハンスメント型ＭＯＳトランジスタが、自身のソースに現れる電圧に基づいてオフする。また、第１エンハンスメント型ＭＯＳトランジスタのドレインに、絶対値が所定の値より大きい第２極性の第１電圧信号が印加された際に、第２エンハンスメント型ＭＯＳトランジスタが、自身のソースに現れる電圧に基づいてオフする。第１エンハンスメント型ＭＯＳトランジスタのドレインに、絶対値が所定値より小さく且つ第１電圧信号の絶対値より小さい第２電圧信号が印加された際は、第１エンハンスメント型ＭＯＳトランジスタ及び第２エンハンスメント型ＭＯＳトランジスタがオンする。

高電圧信号の被保護回路への到達を遮断ないし抑制する機構を説明する。図２における電圧検出回路９を説明する。ここでは、電圧検出回路９は、Ｐ型ＭＯＳＦＥＴ；Ｐ３１とＮ型ＭＯＳＦＥＴ；Ｎ３１と、それぞれのＭＯＳＦＥＴのドレインに接続される電流を制限するための抵抗Ｒ３１、Ｒ３２を持つ。このＲ３１、Ｒ３２は定常的に流れる電流を削減するためのものであり、抵抗以外にもＭＯＳＦＥＴなどの、他のインピーダンスを持ったり或いは変化させたりすることができる素子を使用しても構わない。この回路において、出力信号はＰ３１、Ｎ３１のドレインから得られる。このとき、Ｐ３１、Ｎ３１、Ｒ３１、Ｒ３２には、上述した様に電圧制限回路８により電圧が制限されるため、高電圧が印加されることがなく、低耐電圧のデバイスを使用してもよい。低耐電圧のデバイスを使用することにより、小さいサイズのＭＯＳＦＥＴで回路が実現でき、回路規模を削減することができる。

Ｐ３１のソースはＶ３１端子に接続され、Ｒ３１はＶ３２に接続される。Ｎ３１も同様に、ソースはＶ３４に接続され、Ｒ３２のもう一端はＶ３３に接続される。Ｖ３１は、保護回路における一定電圧Ｖ２２と同じ電位を用いてもよい。また、Ｖ３４は、保護回路における一定電圧Ｖ２１と同じ電位を用いてもよい。Ｖ３１とＶ２２、Ｖ３４とＶ２１を同じ電位とした場合、以下のように電位を設定する。Ｖ３２は、Ｖ３１からＰ３１の閾値を引いた値より低い電位とする（Ｖ３２＜Ｖ３１−Ｖｔｈ[Ｐ３１]）。Ｖ３３は、Ｖ３４にＮ３１の閾値を足した値よりも高い電位とする（Ｖ３３＞Ｖ３４＋Ｖｔｈ[Ｎ３１]）。このとき、検出に用いるＰ３１、Ｎ３１は、それぞれ、保護回路におけるＰ２１、Ｎ２２と同じ極性のものを使用する。こうした場合、Ｐ３１、Ｎ３１はそれぞれＰ２１、Ｎ２２と同じ極性のものでサイズを小さくしたものを使用しても構わない。さらに、検出回路に使用するＰ３１、Ｎ３１はＰ２１、Ｎ２２と同じ種類ではなくてもよい。

例として、Ｐ２１とＮ２２は高耐電圧のＭＯＳＦＥＴを使用する必要があるが、Ｐ３１とＮ３１は低耐電圧のＭＯＳＦＥＴを使用してもよい。これは、ＭＯＳＦＥＴの閾値はプロセスばらつきにより変動するため、Ｐ２１、Ｎ２２の閾値ばらつきに追従するＭＯＳＦＥＴをＰ３１、Ｎ３１に使用すれば、閾値ばらつきによる検出回路の誤動作を防ぐことができるためである。

この回路の動作について以下に例を挙げて説明をしていく。まずＶ３１、Ｖ３２、Ｖ３３、Ｖ３４と、Ｐ３１、Ｎ３１の閾値は前記条件を満たすように例として以下のように設定する。
Ｖ３１＝３Ｖ、Ｖ３２＝０Ｖ、Ｖ３４＝―３Ｖ、Ｖ３３＝０Ｖ
Ｐ３１閾値＝−１Ｖ、Ｎ３１閾値＝１Ｖ

高電圧が印加されていない場合（例として０Ｖ）、Ｐ３１、Ｎ３１はそれぞれ閾値を超えた電圧がゲート−ソース間にかかっているため、オンした状態である。そのため、Ｐ３１のドレインとＮ３１のドレインは、それぞれ、Ｖ３２、Ｖ３４とほぼ同じ電圧となる。端子Ａに正極の高電圧が印加された場合、保護回路５が遮断動作を行う電圧まで、Ｐ３１とＮ３１のゲートの電圧は上昇していく。３ＶでバイアスされたＶ３１とＰ３１の閾値−１Ｖを足した値である２Ｖまで電圧が上昇すると、Ｐ３１がオフする。そうするとＰ３１のドレイン電圧は、Ｐ３１がオフしインピーダンスがＲ３１より十分高くなるため、Ｖ３２と同じ電圧（０Ｖ）へと遷移する。

端子Ａに負極の高電圧が印加された場合、保護回路５が遮断動作を行う電圧まで、Ｐ３１、Ｎ３１のゲートの電圧は下降していく。−３ＶでバイアスされたＶ３４とＮ３１の閾値１Ｖを加えた値である−２Ｖまで電圧が０Ｖから下降すると、Ｎ３１がオフする。そうするとＮ３１のドレイン電圧は、Ｎ３１がオフしインピーダンスがＲ３２より十分高くなるため、Ｖ３３と同じ電圧（０Ｖ）へと遷移する。

このように、正極、負極の高電圧が印加されることにより、Ｐ３１、Ｎ３１のそれぞれのドレイン電圧が３Ｖ、−３Ｖから０へと遷移することで、正極、負極両方のリークが発生する電圧を検出することができる。以上のように本実施形態の保護回路で使用したＭＯＳＦＥＴと検出部のＭＯＳＦＥＴとのプロセスによる閾値ばらつきが追従する特性を持つことにより、プロセスがばらついても保護回路の遮断、開放の動作を阻害することがない。そして高電圧を検出し、ＤＣのリーク電流を削減することができる。

本実施形態では、図２における電流遮断回路１０として、Ｐ型、Ｎ型ＭＯＳＦＥＴ；Ｐ３２、Ｎ３２を持つ。このとき、Ｎ３２のゲートには電圧検出回路９における出力であるＰ３１のドレイン、Ｐ３２のゲートにはＮ３１のドレインを接続する。これにより、正極の高電圧が印加されたときはＮ３２が、負極の高電圧が印加されたときはＰ３２が遮断されることにより、ＤＣのリークを遮断することができる。

以上のような動作により、制御信号無しで、正極、負極の高電圧信号から被保護回路である低電圧増幅回路を保護し、また微小な信号は被保護回路に通過させる保護回路を含む保護装置を実現できる。なお、本実施形態では被保護回路として低電圧増幅回路を用いたが、これに限られず、耐電圧が低い他の回路を保護する際にも本実施形態の保護装置を用いることができる。

以下に、保護装置の各部の変更例について説明する。図３は、本実施形態における電流源の他の例を示す図であり、図２と同一の構成については同一の番号を付して説明を省略する。図３の例において、電流源Ｉ２１は、エンハンスメント型のＮチャネルＭＯＳＦＥＴ；Ｎ３３（以下「トランジスタＮ３３」と略称する）によって構成している。トランジスタＮ３３のソースには一定電圧Ｖ３１を供給し、トランジスタＮ３３のゲートには一定電圧Ｖ３３を接続する。このように構成してなる定電流源は、トランジスタＮ３３のドレイン−ソース間に流れる電流を制限し、電流源として動作する。このときトランジスタＮ３３のドレイン−ゲート、ドレイン−ソース耐電圧は端子Ａに印加される高電圧信号に十分耐えられる耐電圧にする。また、後述の図４（ａ）のように電流源の向きを電流源Ｉ２１とは逆にするときは、トランジスタＮ３３をエンハンスメント型のＰチャネルＭＯＳＦＥＴに置き換えることで電流源を実現できる。

図４（ａ）は、本実施形態の図２に記載の保護回路の第１の部分１３を極性の異なる回路構成としたものである。すなわち、図２のトランジスタＰ２１、Ｎ２２を図４（ａ）のようにエンハンスメント型のＮチャネルＭＯＳトランジスタＮ２３、エンハンスメント型のＰチャネルＭＯＳトランジスタＰ２４にそれぞれ置き換えてなる回路である。このとき、電流源Ｉ２２の向き、保護ダイオードＤ２２の向きも逆方向となり、そうすることで、図２の保護回路と同等の機能を実現できる。このときも保護ダイオードＤ２２の順方向の閾値は、エンハンスメント型のＮチャネルＭＯＳトランジスタＮ２３の閾値の絶対値を超えるように設定する。

なお、この保護ダイオードＤ２２も、エンハンスメント型のＮチャネルＭＯＳトランジスタＮ２３の寄生ダイオードを用いているが、上記同様これに限られず、種々のダイオード素子を用いても良い。一定電圧Ｖ２３、Ｖ２４は、例えばそれぞれ＋３Ｖ、−３Ｖとする。ダイオードＤ２２の順方向の閾値は例えば０．６Ｖである。

図４（ｂ）は、本実施形態における保護回路の第１の部分１３の更なる他の例を示す図であり、図２と同一の構成については同一の番号を付して説明を省略する。この保護回路では、図２の回路のトランジスタＰ２１、トランジスタＮ２２のそれぞれのドレイン−ソース間に、ドレイン−ソースをバイパスするダイオードＤ６６、Ｄ６７を接続している。これによりトランジスタＰ２１、Ｎ２２のドレイン−ソース間に存在する寄生ダイオードに、想定されない電流が流れることを防ぐことができる。すなわち、ダイオードＤ６６、Ｄ６７のそれぞれの閾値をトランジスタＰ２１、Ｎ２２の寄生ダイオードの閾値より低くする。それにより、トランジスタＰ２１、Ｎ２２に想定外の大電流が供給されようとする際にダイオードＤ６６、Ｄ６７によりその大電流をバイパスすることで、トランジスタＰ２１、Ｎ２２の過電流による破壊を防ぐことができる。このときダイオードＤ６６、Ｄ６７の降伏電圧は、印加される高電圧信号の絶対値よりも高く設定されている必要がある。すなわち、ダイオードＤ６６、Ｄ６７では、このような高電圧がそれぞれ逆方向に印加されても、アバランシェ降伏を起こしてダイオードに逆方向の電流が流れないように設定しておく。

図４（ｃ）は、本実施形態における保護回路の第１の部分１３の更なる他の例を示す図である。すなわち、図４（ｃ）に示す保護回路は、トランジスタＰ２１、Ｎ２２のバックゲートを各々のソースに接続した回路構成を取る。印加される電圧やデバイスの耐電圧によっては、このような構成をとることで、図２の回路と同等の動作を実現できる。また、トランジスタＰ２１、Ｎ２２のバックゲートをそれぞれのソースに接続することで各トランジスタを安定的に動作させることができる。

図５（ａ）は、超音波診断プローブにおける保護回路５の第１の部分１３の更なる他の例を示す図である。本例の保護回路は、本実施形態の図２〜図４に記載の保護回路におけるゲート保護ダイオードＤ２１、Ｄ２２を、ダイオードＤ８１のようにトランジスタＰ２１のソースに接続した回路構成になっている。これにより上記と同じようにトランジスタＰ２１、Ｎ２２のゲート−ソース間電圧をダイオードＤ８１の閾値電圧（順方向降下電圧）となるように制限する。そうすることにより、トランジスタＰ２１、Ｎ２２のゲート破壊を防ぐことができる。この構成の場合、例えば図５（ａ）のトランジスタＰ２１のゲート−ソース間に保護ダイオードＤ８１があるため、ゲート−ソース間の電圧を最大でもダイオードＤ８１の閾値に制限することができる。また、図５（ａ）の回路構成の場合、例えば図２に記載の保護回路と比べて、ダイオードＤ８１の両端には高電圧がかからない。ダイオードＤ８１のアノードは高電圧信号が印加される端子Ａに直接に接続されておらず、トランジスタＰ２１のソースに接続されているからである。そのため図２の保護ダイオードに比べて、求められるダイオードの耐電圧を低く設計することができる。図５（ｂ）の構成は、図５（ａ）と逆極性の回路構成である以外は図５（ａ）と同様である。

図５（ｃ）、（ｄ）は、超音波診断装置における保護回路の第１の部分１３の更なる他の例を示す図である。図５（ｃ）、（ｄ）の保護回路は、本実施形態における図２、図４、図５（ａ）、（ｂ）に記載の保護回路の電流源Ｉ２１、Ｉ２２をそれぞれ抵抗Ｒ９１、Ｒ９２に置き換えた回路構成になっている。

図５（ｃ）、（ｄ）に記載の保護回路の第１の部分１３の動作説明を行う。ただし、図５（ｃ）、（ｄ）の保護回路は互いに逆極性の関係にある以外は基本的構成と機能が同じなので図５（ｃ）についてのみ説明する。端子Ａに低電圧信号が印加されたときは、トランジスタＰ２１のゲート−ソース間抵抗、ゲート−ドレイン間抵抗が抵抗Ｒ９１に対して十分大きい場合、抵抗Ｒ９１に電流は略流れないためトランジスタＰ２１のゲートには一定電圧Ｖ２１と略同一の電圧が現れる。そのため、トランジスタＰ２１がオンする。一方、端子Ａに高電圧信号が印加されたときは、ダイオードＤ２１に流れる電流は抵抗Ｒ９１の抵抗値によって制限される。また、電流源によって実現する場合に比べ、抵抗一つで保護回路を実現できるため、回路規模を小さくできるとともに低コストで設計することができる。

本実施形態の複数の例における全てのダイオードは、或る電圧において電圧を制限し電流を流す機能を持つ素子であれば代用可能である。例えば、ダイオード接続されたＭＯＳトランジスタまたはバイポーラトランジスタ等である。またこれらのダイオードは直列に多段接続した構成にしてもよい。また、図２、図４に記載のダイオードＤ２１、２２や図５に記載のダイオードＤ８１、８２は抵抗でも同様の機能を実現できる。

第２の部分である電圧制限回路８のバリエーションを図６で説明する。図６は、本実施形態における電圧制限回路の他の一例を示す図であり、図２と同一の構成については同一の番号を付して説明を省略する。電圧制限回路８ｂ（クランプ回路に対応する）では、ダイオードＤ５４のカソード、ダイオードＤ５５のアノード、および端子Ｂが共通して接続される。さらに、電圧制限回路８ｂでは、ダイオードＤ５４のアノードに一定電圧Ｖ５７が供給され、ダイオードＤ５５のカソードに一定電圧Ｖ５８が供給される。これにより電圧制限回路８ｂでは、端子Ｂの電圧Ｖ２を（一定電圧Ｖ５７−ダイオードＤ５４の閾値＜Ｖ２＜一定電圧Ｖ５８＋ダイオードＤ５５の閾値）の範囲内に収まるように制限することができる。この電圧制限回路８ｂを図２の回路のように接続する場合、トランジスタＮ２２のゲート電圧Ｖ２２は、一定電圧Ｖ５８とダイオードＤ５５の閾値電圧とトランジスタＮ２２の閾値電圧を足した電圧以上に設定する必要がある。すなわち、｜一定電圧Ｖ２２｜＞｜一定電圧Ｖ５８＋ダイオードＤ５５の閾値｜＋｜トランジスタＮ２２の閾値｜。なお、ダイオードＤ５５とダイオードＤ５４とは閾値が略同一とする。

（実施形態２）
図７は本発明の超音波診断プローブにおける実施形態２を示す図である。本実施形態では、実施形態１における電流遮断回路１０として、論理回路１２と電流遮断部１３を持つ構成を用いる。このとき、電流遮断部１３の構成はＨＩレベルでオンまたはオフするものであり、この動作をする遮断回路であれば、回路の構成形式は限定しない。論理回路１２は、電圧検出回路９において、正極、負極どちらか一方の高電圧が検出された場合、そのどちらの場合でもＨＩまたはＬＯＷを出力するものであり、この動作をする回路であれば、論理回路の構成形式を限定しない。これにより、電圧検出回路９が正極、負極の高電圧を検出した場合、電流遮断部１３がオフすることにより、ＤＣのリーク電流を遮断することができる。その他の点は、図２の構成を有する実施形態１と同じである。

（実施形態３）
図８は実施形態３を示す。本実施形態は、図２の構成とは異なり、入力保護回路５と被保護回路１１（図１の増幅回路４に相当）が複数の配線で接続された構成である。本実施形態では、図２における電流遮断回路１０として、論理回路１２と被保護回路１１の電源Ｖ３５、Ｖ３６との間にそれぞれ設けられた電流遮断部１４である遮断スイッチＳ３１、Ｓ３２を持つ。

本構成では、図７と同様に、電圧検出回路９によって得られた信号の論理和を論理回路１２で取り、その信号を用いることで、リークの発生源である被保護回路１１とこれの電源とのパスをスイッチＳ３１、Ｓ３２で遮断する。図９の構成例は、図８で示した電源遮断の方法をより具体的に示した例である。この例で示した回路のように、片側の電源に電流源を接続し、これにより電流を制限している被保護回路１１では、その電流源に論理回路１２の出力を接続することにより、被保護回路１１に流れるリーク電流を削減することができる。その他の点は、図２の構成を有する実施形態１と同じである。

Ｐ２１・・第１エンハンスメント型ＭＯＳトランジスタ、Ｎ２２・・第２エンハンスメント型ＭＯＳトランジスタ、Ｄ２１・・ダイオード素子、Ｉ２１・・電流源、５・・保護回路、９・・電圧検出回路、１０・・電流遮断回路

Claims (16)

1. 被保護回路を保護する保護装置であって、
   ドレインと、ソースと、ゲートとを有する第１導電型の第１エンハンスメント型ＭＯＳトランジスタと、
   前記第１エンハンスメント型ＭＯＳトランジスタの前記ソースと接続されるドレインと、ソースと、第１バイアス電圧が供給されるゲートとを有する第２導電型の第２エンハンスメント型ＭＯＳトランジスタと、
   前記第１エンハンスメント型ＭＯＳトランジスタの前記ドレインまたはソースに接続される一端と、前記第１エンハンスメント型ＭＯＳトランジスタの前記ゲートに接続される他端とを有するダイオード素子と、
   前記第１エンハンスメント型ＭＯＳトランジスタの前記ゲートおよび前記ダイオード素子の前記他端に接続される一端と、第２バイアス電圧が供給される他端とを有する電流源と、
   前記第２エンハンスメント型ＭＯＳトランジスタのソースに接続され、リーク電流が発生する電圧を検出する電圧検出回路と、
   前記第２エンハンスメント型ＭＯＳトランジスタのソースに接続され、前記電圧検出回路からの信号をもとにリーク電流を遮断ないし抑制する電流遮断回路と、
   を有することを特徴とする保護装置。
2. 被保護回路を保護する保護装置であって、
   ドレインと、ソースと、ゲートとを有する第１導電型の第１エンハンスメント型ＭＯＳトランジスタと、
   前記第１エンハンスメント型ＭＯＳトランジスタの前記ソースと接続されるドレインと、ソースと、第１バイアス電圧が供給されるゲートとを有する第２導電型の第２エンハンスメント型ＭＯＳトランジスタと、
   前記第１エンハンスメント型ＭＯＳトランジスタの前記ドレインまたはソースに接続される一端と、前記第１エンハンスメント型ＭＯＳトランジスタの前記ゲートに接続される他端とを有するダイオード素子と、
   前記第１エンハンスメント型ＭＯＳトランジスタの前記ゲートおよび前記ダイオード素子の前記他端に接続される一端と、第２バイアス電圧が供給される他端とを有する抵抗と、
   前記第２エンハンスメント型ＭＯＳトランジスタのソースに接続され、リーク電流が発生する電圧を検出する電圧検出回路と、
   前記第２エンハンスメント型ＭＯＳトランジスタのソースに接続され、前記電圧検出回路からの信号をもとにリーク電流を遮断ないし抑制する電流遮断回路と、
   を有することを特徴とする保護装置。
3. 前記ダイオード素子の順方向の閾値電圧は前記第１エンハンスメント型ＭＯＳトランジスタの閾値電圧より大きく、
   前記第１エンハンスメント型ＭＯＳトランジスタの前記ドレインに、絶対値が所定の値より大きい第１極性の第１電圧信号が印加された際に、前記第１エンハンスメント型ＭＯＳトランジスタが、自身の前記ソースに現れる電圧に基づいてオフし、前記第１エンハンスメント型ＭＯＳトランジスタの前記ドレインに、絶対値が所定の値より大きい第２極性の第１電圧信号が印加された際に、前記第２エンハンスメント型ＭＯＳトランジスタが、自身の前記ソースに現れる電圧に基づいてオフし、
   前記第１エンハンスメント型ＭＯＳトランジスタの前記ドレインに、絶対値が所定の値より小さく且つ前記第１電圧信号の絶対値より小さい第２電圧信号が印加された際に、前記第１エンハンスメント型ＭＯＳトランジスタ及び前記第２エンハンスメント型ＭＯＳトランジスタがオンすることを特徴とする請求項１または２に記載の保護装置。
4. 前記ダイオード素子は、前記第１エンハンスメント型ＭＯＳトランジスタの寄生ダイオードであることを特徴とする請求項１から３の何れか１項に記載の保護装置。
5. 前記第１エンハンスメント型ＭＯＳトランジスタの前記ドレインに、絶対値が所定の値より大きい第１極性の第１電圧信号が印加された際に、前記電流源または前記抵抗が、前記第１エンハンスメント型ＭＯＳトランジスタの前記ゲートに前記第２バイアス電圧を供給し、前記第１エンハンスメント型ＭＯＳトランジスタが、前記第２バイアス電圧に基づいてオフすることを特徴とする請求項１または２に記載の保護装置。
6. 前記第１極性および第２極性は、それぞれ正および負であり、
   前記第１エンハンスメント型ＭＯＳトランジスタは、エンハンスメント型ＰチャネルＭＯＳトランジスタであり、前記第２エンハンスメント型ＭＯＳトランジスタは、エンハンスメント型ＮチャネルＭＯＳトランジスタであり、
   前記第１バイアス電圧は、前記負の第１電圧信号よりも、前記エンハンスメント型ＰチャネルＭＯＳトランジスタの閾値電圧より大きいものであり、
   前記第２バイアス電圧は、前記正の第１電圧信号よりも前記エンハンスメント型ＮチャネルＭＯＳトランジスタの閾値電圧より小さいものであることを特徴とする請求項５に記載の保護装置。
7. 前記第１極性および第２極性は、それぞれ正および負であり、
   前記第１エンハンスメント型ＭＯＳトランジスタは、エンハンスメント型ＮチャネルＭＯＳトランジスタであり、前記第２エンハンスメント型ＭＯＳトランジスタは、エンハンスメント型ＰチャネルＭＯＳトランジスタであり、
   前記第１バイアス電圧は、前記正の第１電圧信号よりも、前記エンハンスメント型ＮチャネルＭＯＳトランジスタの閾値電圧より小さいものであり、
   前記第２バイアス電圧は、前記負の第１電圧信号よりも、前記エンハンスメント型ＰチャネルＭＯＳトランジスタの閾値電圧より大きいものであることを特徴とする請求項５に記載の保護装置。
8. 前記第２エンハンスメント型ＭＯＳトランジスタのソースに現れる電圧信号の絶対値を、前記第２エンハンスメント型ＭＯＳトランジスタのソースに接続される被保護回路の耐電圧以下に制限する電圧制限回路をさらに有することを特徴とする請求項１から７の何れか１項に記載の保護装置。
9. 前記電圧制限回路は、クリップ回路またはクランプ回路であることを特徴とする請求項８に記載の保護装置。
10. 前記第１のエンハンスメント型ＭＯＳトランジスタのバックゲートとソースが接続されており、前記第２のエンハンスメント型ＭＯＳトランジスタのバックゲートとソースが接続されていることを特徴とする請求項１から９の何れか１項に記載の保護装置。
11. 前記電圧検出回路は、前記第１のエンハンスメント型ＭＯＳトランジスタおよび前記第２のエンハンスメント型ＭＯＳトランジスタとそれぞれ同じ導電型のＭＯＳトランジスタを含むことを特徴とする請求項１から１０の何れか１項に記載の保護装置。
12. 前記電流遮断回路において、リーク電流が発生する経路にＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタを直列接続して設け、前記電圧検出回路からの信号をもとにリーク電流を遮断ないし抑制することを特徴とする請求項１１に記載の保護装置。
13. 前記電流遮断回路において、前記電圧検出回路で得られたそれぞれの信号の論理和をとった信号をもとに、リーク電流が発生する経路においてリーク電流を遮断ないし抑制することを特徴とする請求項１１に記載の保護装置。
14. 前記電流遮断回路において、前記電圧検出回路で得られたそれぞれの信号の論理和をとった信号をもとに、被保護回路の電源を遮断することを特徴とする請求項１１に記載の保護装置。
15. 被保護回路を保護する保護装置であって、
    Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタを直列に接続した第１の部分と電圧制限回路とを含んで、出力電圧を所定の範囲に制限する保護回路と、
    前記保護回路からのリーク電流が発生する電圧を検出する電圧検出回路と、
    前記電圧検出回路からの信号をもとにリーク電流を遮断ないし抑制して、被保護回路への電流を削減する電流遮断回路と、
    を有することを特徴とする保護装置。
16. 請求項１から１５の何れか１項に記載の保護装置と、前記保護回路に接続されたセンサと、を有することを特徴とする情報取得装置。

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