TWI639301B - 增幅電路 - Google Patents
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Abstract
本發明係一種增幅電路，其課題為提供由汲極耐壓低之NMOS電晶體，和串聯地加以連接之汲極耐壓高之NMOS電晶體所構成之增幅電路，未加以破壞汲極耐壓低之NMOS電晶體之汲極的增幅電路。
解決手段為於汲極耐壓低之NMOS電晶體之汲極，具備限制汲極電壓之箝位電路。
Description
本發明係有關防止輸入信號為接地位準時破壞電晶體情況之增幅電路。
對於以往之增幅電路加以說明。圖9係顯示以往之增幅電路的電路圖。
以往之增幅電路係具備：輸出定電壓之定電壓電路101，和NMOS電晶體103，104，和負載102，和接地端子100，和輸出端子106，和輸入端子105。
對於輸入端子105係加以輸入有輸入信號電壓Vin，從輸出端子106，將輸出信號電壓Vout加以輸出。NMOS電晶體104之汲極的電壓振幅為小之故，可使用NMOS電晶體104之耐壓電壓為小者。隨之，做為NMOS電晶體104係可使用具有高的值之互導值gm的通常耐壓MOS電晶體者。另一方面，NMOS電晶體103係互導值gm則幾乎未貢獻於增幅電路全體的增幅率之故，由僅將另一方面，NMOS電晶體103做為高耐壓MOS電
晶體者，呈可產生大的輸出電壓振幅地提高設定負載102之阻抗，進而可提高增幅電路全體的利益(例如，參照專利文獻1圖1)。
[專利文獻1]日本特開2005-311689號公報
但，以往的增幅電路係輸入信號電壓Vin則為接地位準的電壓，負載102則為可供給電流之狀態情況，NMOS電晶體104的汲極係成為浮動而有產生有電晶體的耐壓以上之電壓而加以破壞之課題。
本發明係提供：有鑑於上述課題而作為，輸入信號電壓Vin即使為接地位準，亦未加以破壞NMOS電晶體的汲極之增幅電路。
為了解決以往的課題，本發明之增幅電路係做成如下之構成。
具備：閘極則加以連接於輸入端子之第一電晶體，和閘極則加以連接於定電壓電路，而汲極則加以連接於輸出
端子，源極則加以連接於第一電晶體之汲極，汲極耐壓則較第一電晶體為高之第二電晶體，和加以連接於第一電晶體之汲極，限制第一電晶體之汲極電壓的箝位電路。
本發明之增幅電路係由汲極耐壓低之電晶體，和汲極耐壓高之電晶體所構成之增幅電路，而因於汲極耐壓低之電晶體的汲極，具備箝位電路之故，可經由箝位電路而限制汲極耐壓低之電晶體之汲極的電壓者。隨之，防止加以破壞汲極耐壓低之電晶體的汲極者。
100‧‧‧接地端子
101、302、410‧‧‧定電壓電路
102‧‧‧負載
105‧‧‧輸入端子
106‧‧‧輸出端子
110、710、810‧‧‧箝位電路
圖1係顯示第一實施形態之增幅電路的構成之電路圖。
圖2係顯示箝位電路之一例的電路圖。
圖3係顯示箝位電路之其他例的電路圖。
圖4係顯示箝位電路之其他例的電路圖。
圖5係顯示第二實施形態之增幅電路的構成之電路圖。
圖6係顯示第三實施形態之增幅電路的構成之電路圖。
圖7係顯示第四實施形態之增幅電路的構成之電路圖。
圖8係顯示第五實施形態之增幅電路的構成之電路圖。
圖9係顯示以往之增幅電路的構成之電路圖。
以下，對於本發明之實施形態，參照圖面加以說明。
圖1係第一實施形態之增幅電路的電路圖。
第一實施形態之增幅電路係具備：定電壓電路101，和NMOS電晶體103，104，和負載102，和接地端子100，和輸出端子106，和輸入端子105，和箝位電路110。
NMOS電晶體104係閘極係加以連接輸入端子105，汲極係加以連接於箝位電路110之端子111，而源極係加以連接於接地端子100。NMOS電晶體103係閘極係加以連接於定電壓電路101的正極，汲極係加以連接於輸出端子106與負載102，而源極係加以連接於NMOS電晶體104之汲極。定電壓電路101的負極係加以連接於接地端子100。
圖2係顯示箝位電路110之一例的電路圖。箝位電路110係具備加以串聯連接之n個的NMOS電晶體201至20n(n係2以上的整數)，和端子111。
NMOS電晶體201至20n係加以連接有閘極與汲極，串聯地連接於接地端子100與端子111之間。
接著，對於第一實施形態之增幅電路的動作加以說明。
定電壓電路101係輸出定電壓V2。對於輸入端子105係加以輸入有輸入信號電壓Vin，對於輸出端子106，係將輸出信號電壓Vout加以輸出。NMOS電晶體104之汲極的電壓振幅為小之故，使用NMOS電晶體104之耐壓電壓為小者，加高互導值gm。NMOS電晶體103係互導值gm則幾乎未貢獻於增幅電路全體之增幅率之故，作為汲極耐壓高的高耐壓MOS電晶體。由作為如此構成者，輸出信號電壓Vout之振幅則呈變大地，可提高設定負載102之阻抗，可提高增幅電路全體的利益者。
在此，負載102則為可供給電流的狀態，認為輸入信號電壓Vin為接地位準時。NMOS電晶體103係加以輸入定電壓V2於閘極之故而開啟。NMOS電晶體104係於閘極，加以輸入接地位準之電壓之故而關閉，汲極係成為浮動。將端子111之箝位電壓作為箝位電壓V1，將NMOS電晶體201至20n之臨界值，各作為Vtn時，成為箝位電壓V1=Vtn×n。端子111係加以連接於NMOS電晶體104之汲極之故，NMOS電晶體104的汲極係即使成為浮動，亦未有施加有箝位電壓V1以上之電壓情況，而可防止於NMOS電晶體104之汲極，產生有耐壓以上的電壓而加以破壞者。箝位電壓V1係可由調節
NMOS電晶體201至20n的數者而任意地加以調整，而可配合NMOS電晶體104的汲極耐壓而作設定者。
然而，箝位電路110係未限定於圖2之構成，而如為如圖3或圖4的構成等，限制NMOS電晶體104的汲極電壓的構成，亦可如任何構成。
在圖3之箝位電路中，可對於PMOS電晶體301之閘極，經由定電壓電路302所輸出之定電壓而任意調整箝位電壓V1者。
另外，在圖4之箝位電路中，可調節PMOS電晶體401至40n的數者，和對於PMOS電晶體401之閘極，經由定電壓電路410所輸出之定電壓而任意調整箝位電壓V1者。
如以上說明，第一實施形態之增幅電路係輸入信號電壓Vin即使為接地位準，亦可經由箝位電路110而限制NMOS電晶體104之汲極的電壓者。隨之，可防止加以破壞NMOS電晶體104之汲極者。
圖5係第二實施形態之增幅電路的電路圖。
與圖1不同係將NMOS電晶體103，變更為Nch空乏型電晶體501的點。其他係與圖1同樣。
即使為如此之電路構成的增幅電路，亦與第一實施形態同樣，得到箝位電路110之效果。即，輸入信號電壓Vin即使為接地位準，亦未有加以施加箝位電壓
V1以上的電壓於NMOS電晶體104之汲極之情況，而可防止破壞NMOS電晶體104的汲極者。
圖6係第三實施形態之增幅電路的電路圖。
與圖5之不同係將Nch空乏型電晶體501的閘極連接於輸入端子105，削除定電壓電路101的點。其他係與圖5同樣。
即使為如此之電路構成的增幅電路，亦與第一實施形態同樣，得到箝位電路110之效果。即，輸入信號電壓Vin即使為接地位準，亦未有加以施加箝位電壓V1以上的電壓於NMOS電晶體104之汲極之情況，而可防止破壞NMOS電晶體104的汲極者。
圖7係第四實施形態之增幅電路的電路圖。
與圖1之不同係將箝位電路710，連接於定電壓電路101之正極與NMOS電晶體104之汲極之間的點。其他係與圖1同樣。箝位電路710係例如，由閘極與源極則加以連接於NMOS電晶體104之汲極，而汲極則加以連接於定電壓電路101之正極的NMOS電晶體701加以構成。
箝位電路710係如以下進行動作，可將NMOS電晶體104之汲極之電壓作為箝位者。
NMOS電晶體104之汲極之電壓則成為較施加
NMOS電晶體701之臨界值電壓Vt701至定電壓電路101之定電壓V2的電壓為高時，NMOS電晶體701則流動電流。隨之，NMOS電晶體104之汲極之電壓係加以箝位成V2+Vt701之電壓。
做成如此構成之增幅電路係與其他實施形態同樣地，得到箝位的效果。更且，箝位電路710係由通過NMOS電晶體701之通道而流動電流者，進行箝位之構成。隨之，因為流動有電流至電晶體之寄生二極體之故，有著無藉由寄生雙極而流動電流於基板之效果。
圖8係第五實施形態之增幅電路的電路圖。
第五實施形態之增幅電路係具備：定電壓電路101，和PMOS電晶體803，804，和負載102，和接地端子100，和輸出端子106，和輸入端子105，和箝位電路810。
PMOS電晶體804係閘極係加以連接輸入端子105，源極係加以連接於輸出端子106，而汲極係加以連接於接地端子100。PMOS電晶體803係閘極係加以連接於定電壓電路101的負極，汲極係加以連接於輸出端子106與負載102，而源極係加以連接於電源端子。定電壓電路101的正極係加以連接於電源端子。箝位電路810係加以連接於輸入端子105與PMOS電晶體804之源極之間。箝位電路810係例如，由閘極與源極則加以連接於
PMOS電晶體804之源極，而汲極則加以連接於輸入端子105之PMOS電晶體801加以構成。在此，第五實施形態之增幅電路，係由PMOS電晶體803係汲極耐壓為小，而PMOS電晶體804係汲極耐壓高之高耐壓MOS電晶體而構成之源極隨耦器。
箝位電路810係如以下進行動作，可將PMOS電晶體803之汲極之電壓作為箝位者。
定電壓電路101則作為關閉(0V)，PMOS電晶體803之閘極電壓則成為電源電壓時，PMOS電晶體803係作為關閉。加以輸入位於輸入端子105之輸入信號電壓Vin，負載102之阻抗為高時，輸出端子106之電壓係成為浮動狀態而下降。此時，PMOS電晶體803之汲極的電壓則成為較輸入端子105之輸入信號電壓Vin與PMOS電晶體801之臨界值電壓Vt801的和之電壓為低時，PMOS電晶體801則流動電流。隨之，PMOS電晶體803之汲極之電壓係加以箝位成Vin+Vt801之電壓。PMOS電晶體801係輸出信號電壓Vout則較輸入信號電壓Vin為高之通常的動作時係因作為關閉之故，對於源極隨耦器動作係未有影響。
做成如此構成之增幅電路係與其他實施形態同樣地，得到箝位的效果。更且，箝位電路810係由通過PMOS電晶體801之通道而流動電流者，進行箝位之構成。隨之，因為流動有電流至電晶體之寄生二極體之故，有著無藉由寄生雙極而流動電流於基板之效果。
如以上說明，本發明之增幅電路係由汲極耐壓低之電晶體，和汲極耐壓高之電晶體所構成之增幅電路，而因於汲極耐壓低之電晶體的汲極，具備箝位電路之故，可經由箝位電路而限制汲極耐壓低之電晶體之汲極的電壓者。隨之，防止加以破壞汲極耐壓低之電晶體的汲極者。
然而，本發明之增幅電路係雖未圖示，但即使為反轉電源的關係之電路構成，亦同樣地可得到箝位電路的效果者。
Claims (10)
- 一種增幅電路，係增幅加以輸入至輸入端子之信號，並加以輸出於輸出端子之增幅電路，其特徵為具備：閘極則加以連接於前述輸入端子之第一電晶體，和汲極則加以連接於前述輸出端子，源極則加以連接於前述第一電晶體之汲極，汲極耐壓則較前述第一電晶體為高，經常處於動作狀態之第二電晶體，和加以連接於前述第一電晶體之汲極，限制前述第一電晶體之汲極電壓的箝位電路者。
- 如申請專利範圍第1項記載之增幅電路，其中，前述第二電晶體係由閘極被連接於定電壓電路之增強型電晶體所構成者。
- 如申請專利範圍第1項記載之增幅電路，其中，前述第二電晶體係由空乏型電晶體所構成者。
- 如申請專利範圍第3項記載之增幅電路，其中，前述第二電晶體係閘極被連接於定電壓電路者。
- 如申請專利範圍第3項記載之增幅電路，其中，前述第二電晶體係閘極被連接於前述輸入端子者。
- 如申請專利範圍第1項至第5項任一項記載之增幅電路，其中，前述箝位電路係串聯連接加以二極體連接之複數之電晶體而加以構成者。
- 如申請專利範圍第1項至第5項任一項記載之增幅電路，其中，前述箝位電路係 由閘極被連接於定電壓電路之電晶體所構成者。
- 如申請專利範圍第1項至第5項任一項記載之增幅電路，其中，前述箝位電路係由串聯連接閘極被連接於定電壓電路之電晶體、和加以二極體連接之複數之電晶體而加以構成者。
- 如申請專利範圍第1項記載之增幅電路，其中，前述箝位電路係由閘極與源極則加以連接於前述第一電晶體之汲極，而汲極則加以連接於定電壓電路之電晶體所構成者。
- 一種增幅電路，係增幅加以輸入至輸入端子之信號，並加以輸出於輸出端子之增幅電路，其特徵為具備：閘極則加以連接於定電壓電路，而汲極則加以連接於前述輸出端子，源極則加以連接於電源端子之第一電晶體，和閘極則加以連接於前述輸入端子，而汲極則加以連接於接地端子，源極則加以連接於輸出端子，汲極耐壓則較前述第一電晶體為高之第二電晶體，和由閘極與源極則加以連接於前述第一電晶體之汲極，而汲極則加以連接於輸入端子之電晶體所構成，限制前述第一電晶體之汲極電壓的箝位電路者。
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