JP5235528B2

JP5235528B2 - 受光回路

Info

Publication number: JP5235528B2
Application number: JP2008164673A
Authority: JP
Inventors: 浩幸山田; 正千葉
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2008-06-24
Filing date: 2008-06-24
Publication date: 2013-07-10
Anticipated expiration: 2028-06-24
Also published as: JP2010010208A

Description

本願発明は、光センサ集積回路等に設けられ、半導体材料によって形成される受光回路に関するものである。

従来、受光回路に関連する技術として、例えば、次の文献等に記載されるものがあった。

特開平６−１９６７４６公報

特許文献１には、入射光を光電流に変換するホトダイオードと、その光電流を電圧に変換する電流／電圧変換回路とを有し、その電流／電圧変換回路が、演算増幅器（以下「オペアンプ」という。）及び帰還抵抗により構成された光電変換装置の技術が記載されている。又、入射光が無い時の出力電流（暗電流）によるノイズ対策のため、同形状のホトダイオードを２つ設け、その１つを遮光して暗電流分を差し引くことでノイズを除去する技術も記載されている。

図２は、特許文献１等に記載された従来の受光回路の構成例を示す回路図である。
この受光回路は、動作状態と待機状態を切り替えるための制御信号ＥＮを入力する制御端子１、電源電圧ＶＤＤ（例えば、３Ｖ）が印加される電源端子２、及び出力電圧Ｖｏを出力する出力端子３を有している。ノードＮ１とグランドＧＮＤとの間には、逆方向にホトダイオード１０が接続されている。ホトダイオード１０は、入射光ＰＴを光電流に変換する素子であり、このホトダイオード１０のカソード側のノードＮ１に、電流／電圧変換回路１１の入力側が接続されている。電流／電圧変換回路１１は、オペアンプ１１ａと、このオペアンプ１１ａの負（−）入力端子と出力端子との間に接続された帰還抵抗１１ｂとにより構成されている。オペアンプ１１ａの正（＋）入力端子は、グランドＧＮＤに接続され、このオペアンプ１１ａの出力端子側のノードＮ２が、出力端子３に接続されている。

オペアンプ１１ａの電源端子側と電源端子２との間には、動作状態／待機状態を切り替えるための電界効果トランジスタ（以下「ＦＥＴ」という。）の１つであるＮチャネル型ＭＯＳＦＥＴ（以下「ＮＭＯＳ」という。）１２が直列に接続されている。ＮＭＯＳ１２は、制御端子１からゲート電極（以下単に「ゲート」という。）に入力される制御信号ＥＮが例えば零ボルト（０Ｖ）の時にはオフ状態、制御信号ＥＮが０．５Ｖ以上（例えば、１Ｖ）の時にはオン状態になるトランジスタである。

出力端子３と電源端子２及びグランドＧＮＤとの間には、複数の保護トランジスタにより構成された保護回路１３が接続されている。保護回路１３は、静電気等の高電圧が出力端子３に印加された時に、オペアンプ１１ａの出力端子を保護するための回路であり、電源端子２と出力端子３との間に直列に接続された２つのＮＭＯＳ１３ａ，１３ｂと、出力端子３とグランドＧＮＤとの間に直列に接続された２つのＮＭＯＳ１３ｃ，１３ｄとにより構成されている。全てのＮＭＯＳ１３ａ，１３ｂ，１３ｃ，１３ｄのゲートはグランドＧＮＤに接続され、通常はオフ状態であるが、出力端子３に正の高電圧が印加されると、ＮＭＯＳ１３ｃ，１３ｄがオン状態になってその高電圧がグランドＧＮＤ側へ放電され、出力端子３に負の高電圧が印加されると、ＮＭＯＳ１３ａ，１３ｂがオン状態になってその高電圧が電源端子２から出力端子３の方向へ放電され、オペアンプ１１ａの出力端子が保護される。

なお、図２中の破線矢印は、オペアンプ１１ａの待機時において出力端子３からノードＮ１方向へ流れるリーク電流Ｉｌである。

このような構成の受光回路の動作では、制御端子１に入力される制御信号ＥＮが１Ｖの時、ＮＭＯＳ１２がオン状態になり、電源端子２に印加された電源電圧ＶＤＤがオペアンプ１１ａの電源端子へ供給されて動作状態になる。光ＰＴがホトダイオード１０に入射されると、入射光量に比例した光電流がそのホトダイオード１０から出力される。出力された光電流は、電流／電圧変換回路１１で電圧に変換され、この電流／電圧変換回路１１の出力電圧Ｖｏが出力端子３から出力される。制御信号ＥＮが０Ｖの時は、ＮＭＯＳ１２がオフ状態になり、オペアンプ１１ａへの電源電圧ＶＤＤの供給が遮断されて待機状態になる。これにより、オペアンプ１１ａにおける消費電流を削減できる。

しかしながら、図２に示す従来の受光回路では、次のような課題があった。
待機時において、光ＰＴがホトダイオード１０に入射されると、このホトダイオード１０から光電流が発生する。発生した光電流は放電する経路がないので、電荷が溜まり、ホトダイオード１０のカソードに電圧（例えば、−０．２Ｖ）が生じ、この電圧は帰還抵抗１１ｂを介して出力端子３の端子電圧をバイアスする（例えば、端子電圧が−０．１Ｖ）。これにより、電源端子２と出力端子３との電位差が大きくなり、ＮＭＯＳ１３ａ，１３ｂのソース電極（以下単に「ソース」という。）とドレイン電極（以下単に「ドレイン」という。）との間の電流が増加し、図２の破線矢印で示すリーク電流Ｉｌが流れる。例えば、帰還抵抗１１ｂの抵抗値が１００ＫΩの場合、１μＡのリーク電流Ｉｌが流れる。

このように、待機時において、ホトダイオード１０に光ＰＴが照射されて光電流が発生した場合、保護回路１３からホトダイオード１０方向へリーク電流Ｉｌが流れ、待機時の消費電力が大きくなってしまうという課題があった。

本発明は、待機時におけるリーク電流を回避し、低消費電力な受光回路を提供することを目的とする。

本発明の受光回路は、入射光を光電流に変換する受光素子と、電源端子から電源電圧が供給されると、動作状態になって入力側から入力した前記光電流を電圧に変換して出力側から出力端子へ出力し、前記電源電圧の供給が遮断されると、待機状態になる電流／電圧変換回路と、第１及び第２の電位に遷移する制御信号に基づき、前記制御信号が第１の電位の時にはオン状態になって前記電源電圧を前記電流／電圧変換回路へ供給し、前記制御信号が第２の電位の時にはオフ状態になって前記電流／電圧変換回路への前記電源電圧の供給を遮断するスイッチ手段と、前記出力端子に接続され、前記出力端子に印加される高電圧を放電させる保護回路と、前記電流／電圧変換回路の出力側と前記保護回路との間に直列に接続され、前記制御信号が第１の電位の時には、前記電流／電圧変換回路の出力側と前記保護回路との間をオン状態にし、前記制御信号が第２の電位の時には、前記電流／電圧変換回路の出力側と前記保護回路との間をオフ状態にする第１のトランジスタとを有することを特徴とする。

本発明の他の受光回路は、前記受光回路において、更に、前記受光素子と前記電流／電圧変換回路の入力側との間に前記受光素子に対して並列に接続され、前記制御信号が第１の電位の時にはオフ状態になり、前記制御信号が第２の電位の時にはオン状態になって前記光電流を放電させる第２のトランジスタを有することを特徴とする。

本発明によれば、受光素子と電流／電圧変換回路との間に並列に第２のトランジスタを接続し、電流／電圧変換回路と保護回路との間に第１のトランジスタを直列に接続し、その第１及び第２のトランジスタを制御信号により制御する構成にした場合、待機時には、第１のトランジスタがオフ状態になると共に、第２のトランジスタがオン状態になり、保護回路からのリーク電流を防止できると共に、受光素子に発生した光電流を放電することで、待機時の消費電力を低減できる。

第１のトランジスタのみでも低消費電力化は可能であるが、第２のトランジスタを設けた場合、待機時から動作時に切り替わった時、待機時の充電された電荷の影響を抑制できる。

第２のトランジスタを設けない場合、又は第２のトランジスタではリーク電流を防ぐのが不十分な場合は、多少、保護回路からのリーク電流が第１のトランジスタを介して流れることになるが、この第１のトランジスタのサイズを保護トランジスタのサイズに比較して小さな素子を使用すれば、リーク電流をより的確に防止できる。

本発明を実施するための最良の形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。

（実施例１の構成）
図１は、本発明の実施例１における受光回路の構成例を示す回路図である。
この受光回路は、光センサ集積回路等に設けられ、従来と同様に、動作状態と待機状態を切り替えるための制御信号ＥＮを入力する制御端子２１、電源電圧ＶＤＤ（例えば、３Ｖ）が印加される電源端子２２、及び出力電圧Ｖｏを出力する出力端子２３を有している。ノードＮ１１とグランドＧＮＤとの間には、逆方向に受光素子（例えば、ホトダイオード）３０が接続されている。ホトダイオード３０は、入射光ＰＴを光電流に変換する素子であり、このホトダイオード３０のカソード側のノードＮ１１に、電流／電圧変換回路３１の入力側が接続されている。

電流／電圧変換回路３１は、正（＋）入力端子、負（−）入力端子、電源端子、及び出力端子を有するオペアンプ３１ａと、このオペアンプ３１ａの負入力端子側のノードＮ１１と出力端子側のノードＮ１２との間に接続された帰還抵抗３１ｂとにより構成されている。オペアンプ３１ａの正入力端子は、グランドＧＮＤに接続されている。オペアンプ１１ａは、例えば、正入力端子からの入力電圧と負入力端子からの入力電圧との電位差を増幅する入力段の差動増幅部と、この差動増幅部の出力電圧を増幅して出力する出力段の増幅部等とにより構成されている。

オペアンプ３１ａの電源端子側と電源端子２２との間には、動作状態／待機状態を切り替えるためのスイッチ手段（例えば、ＦＥＴの１つであるＮＭＯＳ）３２のソース・ドレインが直列に接続されている。ＮＭＯＳ３２は、制御端子２１からゲートに入力される制御信号ＥＮが第１の電位（例えば、論理“Ｈ”レベル＝１Ｖ）の時にはオン状態、第２の電位（例えば、論理“Ｌ”レベル＝０Ｖ）の時にはオフ状態になるトランジスタである。

出力端子２３と電源端子２２及びグランドＧＮＤとの間には、保護回路３３が接続されている。保護回路３３は、静電気等の高電圧が出力端子２３に印加された時に、その高電圧を放電してオペアンプ３１ａの出力端子側を保護するための回路であり、複数の保護トランジスタ（例えば、ＮＭＯＳ）３３ａ，３３ｂ，３３ｃ，３３ｄにより構成されている。４つのＮＭＯＳ３３ａ〜３３ｄのうち、２つのＮＭＯＳ３３ａ，３３ｂのドレイン・ソースは、電源端子２２と出力端子２３との間に直列に接続され、２つのＮＭＯＳ３３ｃ，３３ｄのドレイン・ソースは、出力端子２３とグランドＧＮＤとの間に直列に接続されている。４つのＮＭＯＳ３３ａ〜３３ｄのゲートはグランドＧＮＤに接続され、通常はオフ状態であるが、出力端子２３に正の高電圧が印加されると、ＮＭＯＳ３３ｃ，３３ｄがオン状態になってその高電圧がグランドＧＮＤ側へ放電され、出力端子２３に負の高電圧が印加されると、ＮＭＯＳ３３ａ，３３ｂがオン状態になってその高電圧が電源端子２２から出力端子２３の方向へ放電され、オペアンプ３１ａの出力端子側が保護される。

本実施例１では、従来と異なり、ホトダイオード３０のカソードとオペアンプ３１ａの負入力端子との間にそのホトダイオード３０に対して並列に第２のトランジスタ（例えば、ＦＥＴの１つであるＮＭＯＳ）４０が接続されている。ＮＭＯＳ４０は、ドレインがノードＮ１１に接続され、ソースがグランドＧＮＤに接続され、ゲートが信号反転用のインバータ４１の出力端子・入力端子を介して制御端子２１に接続されている。このＮＭＯＳ４０は、制御端子２１から入力される制御信号ＥＮが“Ｈ”レベルの時には、これがインバータ４１で反転されて“Ｌ”レベルとなり、これがゲートに印加されてオフ状態になり、制御信号ＥＮが“Ｌ”レベルの時には、これがインバータ４１で反転されて“Ｈ”レベルとなり、これがゲートに印加されてオン状態になって、ホトダイオード３０のカソード側の光電流をグランドＧＮＤへ放電させるトランジスタである。

更に、本実施例１では、オペアンプ３１ａの出力端子側のノードＮ１２と保護回路３３との間に、第１のトランジスタ（例えば、ＦＥＴの１つであるＮＭＯＳ）４２のソース・ドレインが直列に接続され、そのＮＭＯＳ４２のゲートが制御端子２１に接続されている。ＮＭＯＳ４２は、制御信号ＥＮが“Ｈ”レベルの時には、オペアンプ３１ａの出力端子側のノードと保護回路３３との間をオン状態にし、制御信号が“Ｌ”レベルの時には、オペアンプ３１ａの出力端子側のノードと保護回路３３との間をオフ状態にするトランジスタである。

ここで、ＮＭＯＳ４２のサイズ（＝ゲート幅Ｗ／ゲート長Ｌ）は、保護回路３３に用いられている各ＮＭＯＳ３３ａ〜３３ｄのサイズ（＝ゲート幅Ｗ／ゲート長Ｌ）に比較して小さな素子（例えば、１／１００〜１／１０００程度）を使用することが望ましい。又、待機時におけるリーク電流経路において、ＮＭＯＳ４０の容量値及び帰還抵抗３１ｂの抵抗値からなる第１の時定数と、ＮＭＯＳ４２の容量値及び出力端子２３に接続された負荷抵抗の抵抗値からなる第２の時定数とは、等しいことが望ましい。

（実施例１の動作）
図１の受光回路における通常動作時の動作（１）と、待機時の動作（２）を以下説明する。

（１）通常動作時の動作
制御端子２１に入力される制御信号ＥＮが“Ｈ”レベルの時、ＮＭＯＳ３２，４２がオン状態になると共に、その“Ｈ”レベルがインバータ４１で反転されて“Ｌ”レベルとなり、この“Ｌ”レベルによってＮＭＯＳ４０がオフ状態になる。ＮＭＯＳ３２がオン状態になると、電源端子２２に印加された電源電圧ＶＤＤがオペアンプ３１ａの電源端子へ供給されて動作状態になる。光ＰＴがホトダイオード３０に入射されると、入射光量に比例した光電流がそのホトダイオード３０から出力される。出力された光電流は、電流／電圧変換回路３１で電圧に変換され、この電流／電圧変換回路３１の出力電圧Ｖｏが、ＮＭＯＳ４２を介して出力端子２３から出力される。

（２）待機時の動作
制御信号ＥＮが“Ｌ”レベルの時は、ＮＭＯＳ３２，４２がオフ状態になると共に、インバータ４１の反転信号“Ｈ”によってＮＭＯＳ４０がオン状態になる。ＮＭＯＳ３２のオフ状態により、オペアンプ３１ａへの電源電圧ＶＤＤの供給が遮断されて待機状態になる。

この待機状態下において、光ＰＴがホトダイオード３０に入射すると、このホトダイオード３０から光電流が流れるが、ＮＭＯＳ４０がオン状態になっているので、その光電流がＮＭＯＳ４０を介してグランドＧＮＤへ放電される。そのため、待機時におけるホトダイオード３０の出力電流を低減できる。

但し、ＮＭＯＳ４０のソース・ドレイン間には、電流を流すために常にソース・ドレイン間電圧が必要で、このソース・ドレイン間電圧を低くするためには、相互コンダクタンスｇｍ（＝１／オン抵抗値）の高いＮＭＯＳを用いる必要である。しかし、相互コンダクタンスｇｍが高いＮＭＯＳは、動作時のリーク電流が大きくなるので、相互コンダクタンスｇｍの大きさにも制限がある。そこで、本実施例１では、ＮＭＯＳ４２によってリーク電流経路を遮断している。このＮＭＯＳ４２のみでも低消費電力化は可能であるが、待機時から動作時に切り替わった時、待機時にノードＮ１１上に充電された電荷の影響を抑えるために、ＮＭＯＳ４０を設けることは有効である。

このようにＮＭＯＳ４０及びＮＭＯＳ４２の２つを設けた場合、ＮＭＯＳ４０の容量値及び帰還抵抗３１ｂの抵抗値からなる第１の時定数と、ＮＭＯＳ４２の容量値及び出力端子２３に接続された負荷抵抗の抵抗値からなる第２の時定数とが、等しくなるように設定すると、待機時にノードＮ１１上に充電された電荷の影響を的確に抑制することが可能になる。

一方、ＮＭＯＳ４０を設けない場合、又はＮＭＯＳ４０ではリーク電流を防ぐのが不十分な場合は、多少、保護回路３３からのリーク電流がＮＭＯＳ４２を介して流れることになる。しかし、保護回路３３に用いられるＮＭＯＳ３３ａ，３３ｂ，３３ｃ，３３ｄは、高耐圧にするためにサイズの大きなものが使用され、それ故、大量にリーク電流が生じるのに対し、ＮＭＯＳ４２として、ＮＭＯＳ３３ａ，３３ｂ，３３ｃ，３３ｄに比較して小さいサイズ（１／１００〜１／１０００程度）のものを使用した場合、そのリーク電流を少なくすることが可能となる。

（実施例１の効果）
本実施例１によれば、次の（ａ）〜（ｃ）のような効果がある。

（ａ）本実施例１によれば、ホトダイオード３０とオペアンプ３１ａとの間に並列にＮＭＯＳ４０を接続し、オペアンプ３１ａと保護回路３３との間にＮＭＯＳ４２を直列に接続し、そのＮＭＯＳ４０，４２を制御信号ＥＮによりゲート制御する構成になっている。そのため、待機時には、ＮＭＯＳ４２がオフ状態になると共に、ＮＭＯＳ４０がオン状態になり、保護回路３３からのリーク電流を防止できると共に、ホトダイオード３０に発生した光電流をグランドＧＮＤへ放電することで、待機時の消費電力を低減できる。

（ｂ）ＮＭＯＳ４２のみでも低消費電力化は可能であるが、ＮＭＯＳ４０を設ければ、待機時から動作時に切り替わった時、待機時の充電された電荷の影響を抑制できる。

（ｃ）ＮＭＯＳ４０を設けない場合、又はＮＭＯＳ４０ではリーク電流を防ぐのが不十分な場合は、多少、保護回路３３からのリーク電流がＮＭＯＳ４２を介して流れることになるが、このＮＭＯＳ４２のサイズを保護回路３３内の各ＮＭＯＳ３３ａ〜３３ｄのサイズに比較して小さな素子を使用すれば、リーク電流をより的確に防止できる。

（変形例）
本発明は、上記実施例に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）〜（ｄ）のようなものがある。

（ａ）図１の受光回路において、ＮＭＯＳ４０又は４２のいずれか一方を省略しても、上述したような作用効果が期待できる。

（ｂ）図１の受光回路に使用されているホトダイオード３０を、太陽電池等の他の受光素子に変更することも可能である。更に、電流／電圧変換回路３１や保護回路３３を、図示以外の回路構成に変更することも可能である。

（ｃ）図１の受光回路に使用されているＮＭＯＳ３２，３３ａ〜３３ｄ，４０，４２を、ＰＭＯＳ等の他のＦＥＴに変更したり、あるいは、バイポーラトランジスタに変更しても、実施例１とほぼ同様の作用効果が期待できる。この場合、使用するトランジスタに対応して電源の極性等を変更すれば良い。

（ｄ）ＮＭＯＳ３２は、他のトランジスタ等のスイッチ手段に変更したり、あるいは、そのＮＭＯＳ３２又はスイッチ手段をオペアンプ３１ａ内に設ける構成に変更しても、実施例１とほぼ同様の作用効果が期待できる。

本発明の実施例１における受光回路の構成例を示す回路図である。従来の受光回路の構成例を示す回路図である。

符号の説明

３０ホトダイオード
３１電流／電圧変換回路
３２，４０，４２ＮＭＯＳ
３３保護回路

Claims

入射光を光電流に変換する受光素子と、
電源端子から電源電圧が供給されると、動作状態になって入力側から入力した前記光電流を電圧に変換して出力側から出力端子へ出力し、前記電源電圧の供給が遮断されると、
待機状態になる電流／電圧変換回路と、
第１及び第２の電位に遷移する制御信号に基づき、前記制御信号が第１の電位の時にはオン状態になって前記電源電圧を前記電流／電圧変換回路へ供給し、前記制御信号が第２の電位の時にはオフ状態になって前記電流／電圧変換回路への前記電源電圧の供給を遮断するスイッチ手段と、
前記出力端子に接続され、前記出力端子に印加される高電圧を放電させる保護回路と、
前記電流／電圧変換回路の出力側と前記保護回路との間に直列に接続され、前記制御信号が第１の電位の時には、前記電流／電圧変換回路の出力側と前記保護回路との間をオン状態にし、前記制御信号が第２の電位の時には、前記電流／電圧変換回路の出力側と前記保護回路との間をオフ状態にする第１のトランジスタと、
を有することを特徴とする受光回路。
請求項１記載の受光回路は、更に、
前記受光素子と前記電流／電圧変換回路の入力側との間に前記受光素子に対して並列に接続され、前記制御信号が第１の電位の時にはオフ状態になり、前記制御信号が第２の電位の時にはオン状態になって前記光電流を放電させる第２のトランジスタを有することを特徴とする受光回路。
前記保護回路は、保護トランジスタにより構成され、
前記第１のトランジスタのサイズは、前記保護トランジスタのサイズよりも小さいことを特徴とする請求項１又は２記載の受光回路。
前記受光素子は、ホトダイオードにより構成されていることを特徴とする請求項１〜３のいずれか１項に記載の受光回路。
前記電流／電圧変換回路の出力側と前記第１のトランジスタとの間と、前記電流／電圧変換回路の入力側と前記受光素子との間とに跨って形成された帰還抵抗と、
前記出力端子に前記保護回路を介して接続された電源と、
を有することを特徴とする請求項１〜３のいずれか１項に記載の受光回路。
前記電流／電圧変換回路は、
演算増幅器と、
前記演算増幅器の入力側と出力側との間に接続された帰還抵抗と、
により構成されていることを特徴とする請求項１〜４のいずれか１項に記載の受光回路。
前記スイッチ手段は、前記演算増幅器の内部に設けられていることを特徴とする請求項６記載の受光回路。
前記第１のトランジスタと、前記スイッチ手段と、前記保護トランジスタとは、
それぞれ電界効果トランジスタにより構成されていることを特徴とする請求項３〜７のいずれか１項に記載の受光回路。