JP2003229747A - 半導体集積回路 - Google Patents

半導体集積回路

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JP2003229747A JP2002029279A JP2002029279A JP2003229747A JP 2003229747 A JP2003229747 A JP 2003229747A JP 2002029279 A JP2002029279 A JP 2002029279A JP 2002029279 A JP2002029279 A JP 2002029279A JP 2003229747 A JP2003229747 A JP 2003229747A
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Abstract

(57)【要約】 【課題】高耐圧のトランジスタを用いることなく通常の
耐電圧のトランジスタで回路を構成し、負荷短絡保護特
性を有する半導体集積回路を提供する。 【解決手段】高電位側(Vp)にトランジスタP1〜P3から予
め定められた電流比の定電流 Id1〜Id3 を出力するカレ
ントミラー回路と、このカレントミラー回路にトランジ
スタN1〜N3を接続し, トランジスタN2のソースに予め定
められた電位を接続してトランジスタN1,N3 のソース電
位をトランジスタN2のソース電位と等しくする等電位化
手段と、供給電源GND 側にトランジスタN4からなる定電
流回路と、等電位化手段のトランジスタN3のソースとグ
ランドGND 間にそれぞれソースを接続しドレインを共通
に接続して出力としゲートを共通に接続して入力信号IN
を印加してトランジスタP4、N5からなるインバータ回路
と、を備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は出力回路における負
荷短絡保護手段を有する半導体集積回路に関わり、特
に、トランジスタ素子の使用可能電圧の２倍弱の供給電
源電圧でも使用可能な半導体集積回路に関する。
【０００２】
【従来の技術】低消費電流化が求められる電源用集積回
路(IC)において、例えば、この集積回路の出力でサイリ
スタなどを駆動する場合、集積回路全体の消費電流に較
べて非常に大きな出力電流を必要とする場合がある。電
源電圧の変動の影響を少なくし、かつ低消費電流化する
ために、集積回路内部に基準電圧回路またはこの基準電
圧回路を基にしたバイス回路を設けている。しかし、必
要とする集積回路の出力電流をこの基準電圧回路から供
給することは、基準電圧の変動を生じ、従って、バイア
ス電流の変動につながるため、上述するような集積回路
全体の消費電流に較べて非常に大きな出力電流を必要と
する場合には、その出力回路の供給源を集積回路(IC)の
電源にする必要がある。
【０００３】図２に従来技術による半導体集積回路の出
力回路例を図示する。図２において、電源の高電位(Vp)
側に抵抗R1,R3 を介して第１, 第３PchMOSトランジスタ
のソースを接続し, 両ゲートを共通に接続して第１PchM
OSトランジスタP1のドレインに接続し, このドレインに
予め定められたで定電流 Id1(5μA)を流すことにより第
３PchMOSトランジスタのドレインから予め定められた電
流比 (28倍) の定電流Id3(140μA)を出力し, 第１, 第
３電流路を形成するカレントミラー回路と、電源0V(GN
D) に抵抗R4を介してソースを接続し, ゲートに予め定
められたバイアス電圧biasを印加し，上記第１PchMOSト
ランジスタP1のドレインに定電流 Id1(5μA)を流す第３
NchMOSトランジスタP3と、電源0V(GND) にソースを接続
し, ドレインを上記第３電流路の第３NchMOSトランジス
タP3のドレインに接続して出力OUTとし、ゲートにイン
バータ素子INV を介して入力信号INを印加する第５NchM
OSトランジスタN5と、を備えて構成される。
【０００４】かかる構成により、第５NchMOSトランジス
タN5のゲートに入力を印加して、第５NchMOSトランジス
タN5がONのときは、第３PchMOSトランジスタP3の定電流
出力（例えば,140μA)および出力回路側からの電流（例
えば, サイリスタのゲート浮遊容量の電荷）を引き込み
OV（ローレベル）にすることができる。また、第５NchM
OSトランジスタN5がOFF のときは、第３PchMOSトランジ
スタP3の定電流出力を負荷回路に流して、例えばサイリ
スタをトリガーする、ハイレベルにすることができる。
【０００５】ここで今、例えば、集積回路(IC)の供給電
源電圧Vpが11V とすると、集積回路内に使用するトラン
ジスタのゲート・ソース間電圧, ゲート・ドレイン間電
圧,ドレイン・ソース間電圧の耐圧が通常のPchMOSトラ
ンジスタやNchMOSトランジスタの6V耐圧のものではトラ
ンジスタの耐圧不足で回路を構成することができない。
【０００６】従って、図２に図示するPchMOSトランジス
タP1,P3 や, NchMOSトランジスタN4,N5 には、半導体集
積回路の基板上に広いパターン面積を必要とする高耐圧
のPchMOSトランジスタおよびNchMOSトランジスタを用い
る必要がある。
【０００７】
【発明が解決しようとする課題】上述した様に、集積回
路(IC)の供給電源電圧Vpが、集積回路内で使用するトラ
ンジスタの通常の耐電圧より高いときは、トランジスタ
の耐圧不足で回路を構成することができない。従って、
このトランジスタには、半導体集積回路の基板上に広い
パターン面積を必要とする高耐圧のPchMOSトランジスタ
およびNchMOSトランジスタを用いる必要がある。
【０００８】本発明は上記の点にかんがみてなされたも
のであり、その目的は前記した課題を解決して、高耐圧
のPchMOSトランジスタおよびNchMOSトランジスタを用い
る必要がない、通常の耐電圧のトランジスタを用いて回
路を構成し、かつ出力電流は負荷短絡に対する保護特性
を有する半導体集積回路を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明による半導体集積回路は、供給電源と、この
電源の高電位側に直接または抵抗を介して第１〜第３Pc
hMOSトランジスタのソースを接続し, 各ゲートを共通に
接続して第１PchMOSトランジスタのドレインと接続し,
このドレインに予め定められた定電流を流すことにより
第２, 第３PchMOSトランジスタのドレインから予め定め
られた電流比の定電流を出力し, 第１〜第３電流路を形
成するカレントミラー回路と、このカレントミラー回路
のPchMOSトランジスタのドレインに第１〜第３NchMOSト
ランジスタの対応するドレインを接続し, 各ゲートを共
通に接続して第２電流路の第２PchMOSトランジスタのド
レインと接続し, 第２NchMOSトランジスタのソースに予
め定められた電位を接続し, 第１, 第３電流路の第１,
第３NchMOSトランジスタのソース電位をほぼ第２NchMOS
トランジスタのソース電位と等しくする等電位化手段
と、供給電源0V(GND)に抵抗を介してソースを接続し,
ゲートに予め定められたバイアス電圧を印加し，ドレイ
ンを前記等電位化手段の第１NchMOSトランジスタのソー
スに接続し，第１PchMOSトランジスタのドレインに定電
流を流す定電流回路と、前記等電位化手段の第３NchMOS
トランジスタのソースとグランドGND にそれぞれソース
を接続し, ドレインを共通に接続して出力とし、ゲート
を共通に接続して入力信号を印加して第４PchMOSトラン
ジスタと第５NchMOSトランジスタとからなるインバータ
回路と、を備えて構成するものとする。
【００１０】かかる構成により、出力回路を形成する第
３電流路において、カレントミラー回路を形成する第３
PchMOSトランジスタの定電流動作が出力回路に負荷短絡
保護特性を賦与し、また、等電位化手段の第１, 第３Nc
hMOSトランジスタのソース電位を予め定められた第２Nc
hMOSトランジスタのソース電位に維持することができる
ので、電源電圧Vpをこのソース電位で２分割することに
より、PchMOSトランジスタP1,P2,P3とNchMOSトランジス
タN1,N2,N3とのグループと、PchMOSトランジスタP4とNc
hMOSトランジスタN4,N5 とのグループに分割して、共に
トランジスタに加わる印加電圧を通常のトランジスタの
耐電圧以下に保持することができる。
【００１１】また、インバータ回路の入力にインバータ
素子を備えることができる。かかる構成により、半導体
集積回路のディジタル入力信号に対して、同極性のディ
ジタル出力を出力することができる。また、上記インバ
ータ回路の代わりに、等電位化手段の第３NchMOSトラン
ジスタのソースとグランドGND にそれぞれドレインを接
続し, ソースを共通に接続して出力とし、ゲートを共通
に接続して入力信号を印加して第４PchMOSトランジスタ
と第５NchMOSトランジスタとからなるバッファ回路と、
を備えて構成することができる。
【００１２】かかる構成により、半導体集積回路のディ
ジタル入力信号に対して、同極性のディジタル出力を出
力することができる。
【００１３】
【発明の実施の形態】図１は本発明の一実施例による半
導体集積回路の回路図であり、図２に対応する同一部材
には同じ符号が付してある。図１において、本発明によ
る一実施例の半導体集積回路は、供給電源Vpと、この電
源の高電位側(Vp)に直接または抵抗R1,R2,R3を介して第
１〜第３PchMOSトランジスタP1,P2,P3のソースを接続
し, 各ゲートを共通に接続して第１PchMOSトランジスタ
P1のドレインに接続し, このドレインに後述する予め定
められた定電流Id1 を流すことにより第２, 第３PchMOS
トランジスタP2,P3 のドレインから予め定められた電流
比の定電流Id2,Id3 を出力し, 第１〜第３電流路を形成
するカレントミラー回路と、このカレントミラー回路の
PchMOSトランジスタP1,P2,P3のドレインに第１〜第３Nc
hMOSトランジスタN1,N2,N3の対応するドレインを接続
し,各ゲートを共通に接続して第２電流路の第２PchMOS
トランジスタP2のドレインに接続し, 第２NchMOSトラン
ジスタN2のソースに予め定められた電位 (図示例では5
V) を接続し, 第１, 第３電流路の第１, 第３NchMOSト
ランジスタN1,N3 のソース電位をほぼ第２NchMOSトラン
ジスタN2のソース電位(5V)と等しくする等電位化手段
と、供給電源0V(GND) に抵抗R4を介してソースを接続
し, ゲートに予め定められたバイアス電圧bias (例え
ば,1〜2V) を印加し，ドレインを上記等電位化手段の第
１NchMOSトランジスタN1のソースに接続し，第１PchMOS
トランジスタP1のドレインに定電流Id1 を流す第４NchM
OSトランジスタN4からなる定電流回路と、等電位化手段
の第３NchMOSトランジスタN3のソースとグランドGND に
それぞれソースを接続し, ドレインを共通に接続して出
力とし、ゲートを共通に接続して入力信号INを印加して
第４PchMOSトランジスタP4と第５NchMOSトランジスタN5
とからなるインバータ回路と、を備えて構成することが
できる。
【００１４】かかる構成により、出力回路OUT を形成す
る第３電流路において、カレントミラー回路を形成する
第３PchMOSトランジスタN3の定電流(Id3=140μA)動作が
出力回路OUT に負荷短絡保護特性を賦与し、また、等電
位化手段の第１, 第３NchMOSトランジスタN1,N3 のソー
ス電位 (≒5V) を予め定められた第２NchMOSトランジス
タN2のソース電位(5V)に維持することができるので、電
源電圧Vp(=11V)をこのソース電位(5V)で２分割すること
により、PchMOSトランジスタP1,P2,P3とNchMOSトランジ
スタN1,N2,N3とのグループと、PchMOSトランジスタP4と
NchMOSトランジスタN4,N5 とのグループに分割して、共
にトランジスタに加わる印加電圧 (≒5V) を通常のトラ
ンジスタの耐電圧6V以下に保持することができる。
【００１５】
【実施例】本発明による半導体集積回路を補足説明す
る。本発明の一実施例による半導体集積回路は、集積回
路の電源Vpとして5.5Vのツェナーダイオード２個、即ち
11Vでクランプされた電圧を用いている。また、出力回
路OUT が 140μA に対して、この出力電流を含まない集
積回路の消費電流は約 300μA である。
【００１６】従来技術では、集積回路の電源Vpが11V の
とき、PchMOSトランジスタP1,P3 およびNchMOSトランジ
スタN4,N5 のゲート・ソース間電圧Vgs,ゲート・ドレイ
ン間電圧Vgd,およびドレイン・ソース間電圧Vds のいず
れかが6V以上なるために、これらのPchMOSトランジスタ
P1,P3 およびNchMOSトランジスタN4,N5 を高耐圧のトラ
ンジスタにする必要があった。
【００１７】以下、図１で従来技術との相違点を中心に
本発明を説明する。従来技術では、集積回路内のバイア
ス電圧biasと抵抗R4とNchMOSトランジスタN4との回路で
第１定電流Id1 を形成し、この定電流Id1 をPchMOSトラ
ンジスタP1に流してPchMOSトランジスタP1,P3 でカレン
トミラー回路を構成し、第３電流路（定電流Id3)をなす
PchMOSトランジスタP3と直列に接続される出力トランジ
スタNchMOSトランジスタN5とで出力回路OUT を構成して
いる。
【００１８】他方、図１に図示する半導体集積回路にお
いては、従来技術の回路にさらに下記の回路を追加して
構成する。即ち、(1) カレントミラー回路に抵抗R2とPc
hMOSトランジスタP2とからなる第２電流路Id2 を追加
し、(2) このカレントミラー回路の各PchMOSトランジス
タP1,P2,P3のドレインにNchMOSトランジスタN1,N2,N3の
ドレインを接続して、第２電流路(Id2) に対するカレン
トミラー回路を構成し、このNchMOSトランジスタN2のソ
ースを、例えば、この集積回路内に構成する点線で図示
する5Vの定電圧回路Reg に接続する（等電位化手段）。
【００１９】このような構成をとることによって、NchM
OSトランジスタN4で形成される第１定電流Id1(=5μA)
は,MOSトランジスタP1,N1,N4を流れる。また抵抗R1=R2
に選定し,MOSトランジスタP1,P2 のゲート電極サイズを
同一に構成することにより, 第２電流路の定電流Id2 も
第１定電流(Id1=5μA)と等しくなる。NchMOSトランジス
タN2のソースが5Vに固定されているので、このNchMOSト
ランジスタN2とゲートが共通に接続されるNchMOSトラン
ジスタN1,N3 のソース電位も、トランジスタN1,N2,N3の
ゲート電極サイズを予め定められた比率に選定すること
により、5Vに固定化することができる。また、この比率
が多少ずれても、ほぼ5V近傍に固定化することができ
る。この実施例では第２電流路の定電流Id2 が 5μA で
あるので消費電流の増加をあまり増やすことなく、各 M
OSトランジスタP1〜P4、N1〜N5の全ての耐電圧Vgs,Vgd,
Vds を6V以下に抑えることができ、高耐圧の MOSトラン
ジスタP1〜P4、N1〜N5を使用する必要をなくすことがで
きる。(3) また、第３電流路の出力回路に、PchMOSトラ
ンジスタP4を直列に接続することにより、ローレベル出
力時の上記NchMOSトランジスタN3のソース(5V)が GNDレ
ベルへの短絡（この様な状態はPchMOSトランジスタP3の
Vgd,Vds 過電圧となる)を防止するとともに、NchMOSト
ランジスタN5の導通電流が、負荷回路からの引き込み電
流のみにすることができ、従来技術による第３電流路の
定電流Id3(=140μA)の引き込み電流を不要化することが
できる。
【００２０】また、本発明では、 MOSトランジスタP4,N
5 から構成されるインバータ回路の入力にインバータ素
子INV を備えて構成することができる。かかる構成によ
り、半導体集積回路のディジタル入力信号INのローレベ
ル・ハイレベルに対して、同極性のディジタル出力を出
力することができる。また、本発明では、上記MOS トラ
ンジスタP4,N5 から構成されるインバータ回路の代わり
に、等電位化手段の第３NchMOSトランジスタのソースと
グランドGNDにそれぞれドレインを接続し, ソースを共
通に接続して出力とし、ゲートを共通に接続して入力信
号INを印加して第４PchMOSトランジスタと第５NchMOSト
ランジスタとからなるバッファ回路を備えて構成するこ
とができる。
【００２１】かかる構成により、同様に半導体集積回路
のディジタル入力信号INのローレベル・ハイレベルに対
して、同極性のディジタル出力を出力することができ
る。また、電源(Vp)は、図示省略した外部装置から定電
流の供給を受け、これを図示省略した電圧制限回路, 例
えばツェナーダイオード, で予め定められた電圧11V に
制限して電源(Vp)として用いることができる。
【００２２】
【発明の効果】以上述べた様に本発明によれば、等電位
化手段を用いることにより、電源電圧の略半分の電位に
トランジスタに加わる耐電圧を抑えることにより、高耐
圧のPchMOSトランジスタおよびNchMOSトランジスタを用
いる必要がない、通常の耐電圧のトランジスタを用いて
回路を構成することができる。
【図面の簡単な説明】
【図１】本発明の一実施例による半導体集積回路の回路
図
【図２】従来技術による半導体集積回路の回路図
【符号の説明】 P1〜P4 PchMOSトランジスタ N1〜N5 NchMOSトランジスタ R1〜R4 抵抗 INV インバータ素子 Reg 定電圧回路 Vp 電源電圧 bias バイアス電圧 Id1,Id2,Id3 定電流
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J055 AX33 AX34 AX49 AX64 BX16 CX23 DX13 DX14 EX07 EY01 EY21 EZ03 EZ04 FX12 GX01 5J056 AA04 BB45 BB46 CC01 CC02 DD28 DD29 EE03 EE12 FF07 FF08 GG09 5J091 AA01 CA55 FA02 FA05 GP02 HA10 HA17 HA25 KA03 KA04 KA06 KA09 KA12 MA21 5J500 AA01 AC55 AF02 AF05 AH10 AH17 AH25 AK03 AK04 AK06 AK09 AK12 AM21 PG02

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】供給電源と、この電源の高電位側に直接ま
    たは抵抗を介して第１〜第３PchMOSトランジスタのソー
    スを接続し, 各ゲートを共通に接続して第１PchMOSトラ
    ンジスタのドレインと接続し, このドレインに予め定め
    られた定電流を流すことにより第２, 第３PchMOSトラン
    ジスタのドレインから予め定められた電流比の定電流を
    出力し, 第１〜第３電流路を形成するカレントミラー回
    路と、このカレントミラー回路のPchMOSトランジスタの
    ドレインに第１〜第３NchMOSトランジスタの対応するド
    レインを接続し, 各ゲートを共通に接続して第２電流路
    の第２PchMOSトランジスタのドレインと接続し, 第２Nc
    hMOSトランジスタのソースに予め定められた電位を接続
    し, 第１, 第３電流路の第１, 第３NchMOSトランジスタ
    のソース電位をほぼ前記第２NchMOSトランジスタのソー
    ス電位と等しくする等電位化手段と、供給電源0V(GND)
    に抵抗を介してソースを接続し, ゲートに予め定められ
    たバイアス電圧を印加し，ドレインを前記等電位化手段
    の第１NchMOSトランジスタのソースに接続し，前記第１
    PchMOSトランジスタのドレインに定電流を流す定電流回
    路と、前記等電位化手段の第３NchMOSトランジスタのソ
    ースとグランドGND にそれぞれソースを接続し, ドレイ
    ンを共通に接続して出力とし、ゲートを共通に接続して
    入力信号を印加して第４PchMOSトランジスタと第５NchM
    OSトランジスタとからなるインバータ回路と、を備え
    る、 ことを特徴とする半導体集積回路。
  2. 【請求項２】請求項１に記載の半導体集積回路におい
    て、 前記インバータ回路の入力にインバータ素子を備える、
    ことを特徴とする半導体集積回路。
  3. 【請求項３】請求項１に記載の半導体集積回路におい
    て、 前記インバータ回路の代わりに、等電位化手段の第３Nc
    hMOSトランジスタのソースとグランドGND にそれぞれド
    レインを接続し, ソースを共通に接続して出力とし、ゲ
    ートを共通に接続して入力信号を印加して第４PchMOSト
    ランジスタと第５NchMOSトランジスタとからなるバッフ
    ァ回路と、を備える、 ことを特徴とする半導体集積回路。
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* Cited by examiner, † Cited by third party
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JP2017118185A (ja) * 2015-12-21 2017-06-29 富士電機株式会社 半導体集積回路
CN107731952A (zh) * 2017-10-02 2018-02-23 深圳市雷克斯托通信有限公司 雷达传感器
CN109687731A (zh) * 2019-01-17 2019-04-26 苏州博创集成电路设计有限公司 一种交直流转换电路

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