JPH02262374A - 静電気保護システム - Google Patents

静電気保護システム

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JPH02262374A
JPH02262374A JP2035060A JP3506090A JPH02262374A JP H02262374 A JPH02262374 A JP H02262374A JP 2035060 A JP2035060 A JP 2035060A JP 3506090 A JP3506090 A JP 3506090A JP H02262374 A JPH02262374 A JP H02262374A
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gate
input
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electrostatic protection
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Ann K Woo
アン・ケイ・ウー
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Advanced Micro Devices Inc
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 この発明は、電気半導体コンポーネントおよびそれらを
使用する回路を、高電圧のサージへの不注意による接続
および露呈から保護するためのシステムに関し、より特
定的には、ＭＯＳコンポーネントを過度のレベルの過渡
変化電圧から保護するためのシステムに関する。
ときにはＩＧＦＥＴと呼ばれる、絶縁ゲート電界効果ト
ランジスタは、半導体技術では、公知でありかつディス
クリートな装置としておよび集積回路のコンポーネント
として、広く使用される。
そのような装置は通常シリコン等の半導体の本体に、ソ
ース領域と、チャネル領域によりソース領域から分離さ
れたドレイン領域とを含む。ソースとドレインの間のチ
ャネルを通る電流の流れは、絶縁層によりチャネルから
物理的に分離されたゲート電極により制御される。ゲー
トは、キャパシタ誘電体として働く絶縁層を通じてチャ
ネルに容量的に結合され、ゲートに与えられる電圧信号
がチャネルを通る電流の流れがオンにされる（増加され
る）かまたはオフにされる（減少される）かを決定する
。
たとえば、シリコン半導体材料のＩＧＦＥＴで、ゲート
電極とシリコン内のチャネルとの間の絶縁材料が、シリ
コンの酸化物またはかなりの部分としてシリコンの酸化
物を含む材料のとき、［Ｍ。
ＳＪ　　（メタル・オーバ・オキサイド・オーバ・シリ
コン）の用語がしばしば用いられる。ＭＯＳは、酸化物
の絶縁層の上に横たわる金属のゲート電極（または低い
抵抗率の多結晶シリコン等地の適当な導電性の材料）に
より構成される３層の構造物を述べ、その酸化物の絶縁
層は順番にチャネルの上に横たわる。延長名では、８Ｍ
Ｏ８の用語は従来ソースおよびドレイン領域がＮ型の導
電性で、ソースとドレインとの間のチャネル領域がソー
スとドレインとの間のチャネルを通る導電を促進するよ
うにゲート信号に応答してＮ型の導電性に変換されるＭ
ＯＳ型のＩＧＦＥＴを意味するべく使用される。また、
２ＭＯ８の用語は従来ソースおよびドレイン領域が通常
Ｐ型の導電性であるＭ０Ｓ構造に対して適用される。０
ＭＯ３または相補形ＭＯ３の用語は従来ＮＭＯ３および
ＰＭＯ８装置の双方が共同して使用される製品に適用さ
れる。
そのような装置の性能は、たとえば印加ゲート信号への
望ましく増大された応答速度およびチャネルを通じての
電流の流れに対する意図された効果をもたらすために必
要なゲート信号電圧の望ましく減じられた振幅の観点か
ら、ゲートとチャネルとを物理的に分離し、容量的に結
合している絶縁層の厚みを減じることにより高められる
。結果として、そのような絶縁層は通常厚さにして数百
オンゲストロムのオーダに、大変薄く製作される。
ＭＯＳコンポーネントは比較的感応的で、デリケートな
物体であり、とりわけ物理的な取扱い、熱のショックお
よび電気ショックによる損傷を受けやすい。人による取
扱い（配置、輸送など）および自動取扱い装置がそのよ
うな損傷が生じるときにはその原因になり得る。
物理的な取扱いおよび熱のショックの分野では、吸収性
の包装および絶縁材料がそれぞれ問題を軽減できる。電
気的危険はしかしながら、異なりかついくらかより頭の
痛い問題を提示する。
人間がＭＯＳコンポーネントに接触するときに、最も危
険かつ予想不可能な性質の静電気損傷が起こり得る。そ
の場合、高電圧のサージが発生されることがあり得てか
つコンポーネントを損傷し得る。
不幸なことに、ゲート電極の下のＭＯＳコンポーネント
内のシリコン酸化物または他の適切な絶縁材料の絶縁層
の望ましい薄さにより、この絶縁層は有害な影響を受け
やすくなる。より詳細には前述の静電荷への露呈または
接続の結果として、他の形式の破壊が生じ得るように、
絶縁層を貫通する孔または導電経路が形成され得る。そ
のような損傷が絶縁層をゲートとチャネルの間の誘電体
としての働きを続けるには、永久に不適当なものにし、
こうしてＩＧＦＥＴを事実上意図された目的に対し動作
不能にする。
この問題への多数の解決が試みられ、それらは、コンポ
ーネントを電気的に絶縁する材料で囲み、かつ保護する
ことならびに双方を接地することまたは他の手段により
、人間とコンポーネントとの間の電圧電位を除去する試
みを含んだ。不幸なことに、前述の技術のどれ１つとし
て簡単明瞭ではなく、または、すべての状況に実行可能
というわけではない。多くの解決がＭＯＳコンポーネン
ト自体の再設計を必要とする。いくつかの場合には、負
担になる付加的なコンポーネントが、高電圧過渡変化の
有害な影響をフィルタ処理または他の態様で和げるため
に必要とされる。静電気放電（ＥＳＤ）回路はたとえば
全面的に信頼性があるわけではなく、人間との接触にあ
りがちな突然の高電圧インパルスに対しては特にそうで
ある。先行技術の解決はどれ１つとしてすっかり満足で
きるものではなかった。
破壊的な影響を伴なわない、通常の取扱いで遭遇する静
電荷に抵抗するＩＧＦＥＴの能力は、ゲート電極に関連
して補充の静電荷分離手段を設けることにより高められ
るであろう。好ましくは、この分離手段はＩＧＦＥＴの
通常ゲートを直列に配列された伝達ゲートの形をとり、
通常ゲートの下に横たわる絶縁層を通る静電荷の電流の
いかなる流れをも分離しかつ抑止する働きをする。
電子コンポーネントを保護するために半導体パッケージ
内に電圧保護システムを提供することは有利であろう。
特に人間が取扱う間に起こり得る突然の電圧過渡変化か
ら電子コンポーネントを保護するために、電圧保護装置
を提供することもまた有利であろう。
保護されるべき電子コンポーネントの再設計を必要とし
ない電圧保護システムを提供することもまた有利であろ
う。
通常の取扱いで遭遇する静電荷への露呈に抵抗する高め
られた能力を有する改良された構造のＩＧＦＥＴを提供
することもまた有利であろう。
高められた静電荷抵抗能力が、経済的に実用的な態様で
確保され、動作の効率に重大な犠牲を伴なわずかつ不適
当な回路の複雑さを含むこともなく、改良された信頼性
および耐久性を提供する８ＭＯ８，ＰＭＯ３およびＣＭ
ＯＳの応用での使用のために、前述の特徴の改良された
ＩＧＦＥＴを提供することもまた有利であろう。
それについての製造コストが法外に高くならないように
、電子コンポーネントを保護するための簡単なシステム
を提供することもまた有利であろう。
最小限の量の回路および付加的コンポーネントのみを必
要とするＭＯＳコンポーネントを保護するためのシステ
ムを提供することもまた有利であろう。
発明の概要 本発明に従って、酸化物の層を含むゲート入力を有する
電圧感応のＭＯＳコンポーネントとともに使用するため
の静電気保護システムが提供される。ソースおよびドレ
インをそれぞれ入力および出力として有する伝送ゲート
は、突然の電気電圧サージ放電からそれを守るためにＭ
ＯＳコンポーネントゲート入力に接続される。伝送ゲー
トのソースおよびドレインはＭＯＳコンポーネントゲー
ト入力の酸化物の層より実質的に厚い酸化物の層を含む
。
本発明の完全な理解は、それについての詳細な説明との
関連において見るとき、付随する図面への参照により得
られるであろう。
好ましい実施例の説明 さて第１図を参照すると、Ｐ型の導電性を有しかつＰ／
Ｎ接合６により本体２から輪郭取りされたＮ型の導電性
のソース領域４およびＰ／Ｎ接合１′０により本体２か
ら輪郭取りされたＮ型の導電性のドレイン領域８を備え
るたとえばシリコンの半導体本体２からなる模範的ＩＧ
ＦＥＴが示される。本体２の領域でソース４とドレイン
８の間に横たわるのはチャネル２０である。チャネル２
０の上に横たわるのは、時には「ゲート酸化物」と呼ば
れる、ゲート絶縁層または誘電体２２であり、実際それ
は、シリコンの酸化物もしくはシリコン酸化窒化物また
は等価な適当な絶縁誘電層等、重要な構成要素としてシ
リコンの酸化物を含む材料または領域を含んでもよい。
誘電層２２は望ましくは薄く、チャネル２０を通る導電
のスイッチングを必要な速度で確実にし、１ボルトのオ
ーダの所望のごとく小さなゲート電圧での動作を確実に
するため、厚さにして通常数百オングストロームのオー
ダである。順番に誘電体層２２の上に横たわり、それを
通して下に横たわるチャネル２０へ容量的に結合される
のは、ゲート電極２４で、それは金属または他の適当な
導電性の低抵抗多結晶シリコン等の材料のプレートまた
は層またはフィルムであってよい。
第２図は第１図に詳細に述べられたものと構造的に類似
するかつ電源電圧の電源Ｖｃｃと出力端子４０との間に
単純回路関係に配列された、ＩＧＦＥＴ３０を略図形式
で示す。
ＩＧＦＥ７３０は、ゲート３０Ｇ１ソース３０Ｓ１　ド
レイン３０Ｄおよびゲート絶縁３０１を有する。ソース
３０Ｓは電源電圧Ｖｃｃに接続される。ドレイン３０Ｄ
は出力端子４０および接地端子３６にもう１つの類似す
るＩＧＦＥＴ３２を介して接続される。
静電荷放電（Ｅ　Ｓ　Ｄ）回路２６は、入力端子ＢでＩ
ＧＦＥＴゲート３０Ｇに接続され、先行技術で公知の従
来の回路を含む。
この単純回路では、その動作はこの発明のいかなる部分
をも形成しておらず、電圧Ｖｃｃは、ＩＧＦＥＴ３０が
そのゲート３０Ｇに与えられる電圧は号に応答してオン
になり、ＩＧＦＥＴ３２が同時にオフになるとき出力端
子４０に供給される。
このようなＭＯＳコンポーネントに慢性的な問題は、通
常の取扱いの間に蓄積された静電荷により入力が電気的
に短絡することである。入力の最も弱い部分は通常薄い
ゲート酸化物３０１であり、それが最初に損傷する傾向
にある。
さて第３図を参照すると、本発明の回路が示される。Ｍ
ＯＳコンポーネント５０は従来のＩＧＦＥＴコンポーネ
ントであるが、そのゲート５２にはＮチャネルが入力ピ
ンＢでＰチャネル伝送ゲート５４と並列に接続され、そ
れは好ましい実施例では単純ＣＭＯ８構造であり、それ
に電源ソースＶｃｃおよび接地が取付けられる。ゲート
５４はこのように分離段を形成し、保護されるへぎＩＧ
ＦＥＴ５０の通常ゲートと直列に配列される。伝送ゲー
ト５４はＩＧＦＥＴ５０のゲート５２のための通常入力
ピンＢと補充のまたは新しい入力ピンＡとの間に位置し
ている。ＥＳＤ回路５６は伝送ゲート５４に接続され、
コンポーネント５０のための新しい入力ピンＡがＥＳＤ
回路５６の前に設けられる。
電気的ショーテイングの問題は、新しい入力ピンからゲ
ート人力５２を分離するため伝送ゲート５４を設けるこ
とにより重大な速度ダイの大きさを犠牲にすることなく
防げることがわかった。言換えれば、この発明に従えば
、ＩＧＦＥ７５０等のＩＧＦＥＴのゲート絶縁層への静
電気放電損傷の危険は、ＩＧＦＥＴ５０のゲート電極５
２と関連して補充の静電荷分離段を設けることにより実
質的に減じられまたは除去される。
伝送ゲート５４をピンＢおよびＩＧＦＥＴ５０のための
保護分離装置として使用することは、ゆっくりした印加
電圧の過渡変化を分路しまたは他の態様で望まれない電
圧信号が工ＧＦＥＴ５０のゲート５２に達する可能性を
減じるためにピンＡに接続された、当業者に今まで知ら
れている、５６で示されるるような従来のＥＳＤ回路の
使用を除外しない。ＥＳＤ５６はそれゆえゆっ（すした
電圧の増加の影響を中和するために使用され、伝送ゲー
ト５４は突然の電圧過渡変化に同じ効果を有する。
伝送ゲート５４はそれ自体のＮＭＯＳゲートが電圧電源
Ｖｃｃに接続され、かつＰＭＯＳゲートが接地端子方８
に接続される。入力ピンＡはゲート５４のソース／ドレ
インに接続され、それはＩＧＦＥＴ５０の酸化物に比べ
ると比較的厚い酸化層を有する。それゆえ伝送ゲート５
４はＩ　ＧＦＥＴ５０のより薄いゲート絶縁層を直せな
いくらい損傷するであろう静電荷に対して、比較的免疫
があり、有害な効果を伴なわずこれに抵抗する能力があ
る。こうして伝送ゲート５４は取扱いの間に通常遭遇す
る静電荷の破壊的影響からＩＧＦＥＴ５０のピンＢおよ
びゲート５２を効果的に分離しかつ保護する働きをする
。しかも伝送ゲート５４は安価でＩＧＦＥＴ５０ととも
に回路内に含むことが容易である。このように、ビンＡ
はゲート人力Ｂに直接接続されず、それは薄い酸化物を
有する。共通の２μのチャネルの長さの０ＭＯ８処理お
よび３０μのチャネル幅の伝送ゲート５４で、スイッチ
ングの間、ポイントＢはポイントＡに大変密に従う。そ
の速度はそれゆえ実質上ゲート５４の挿入前と同じであ
る。また、伝送ゲート５４はさらに入力性能を改良する
円状のソース／ドレインを設けるよう配置され得る。
上記のとおり、ＭＯ８製品の誤った取扱いは、入力ビン
を損傷する傾向にある。蓄積された静電荷は、それが十
分に大きければ、ＥＳＤ回路に保護されているときでさ
え薄い酸化物または厚い酸化物の入力を破壊し得る。こ
の発明の伝送ゲートは損傷するために従来的ゲート入力
よりもより多大な電荷を必要とする。
さて第４図を参照すると、第３図で示されたものと類似
した、この発明の代替の実施例に従う回路が示される。
しかし従来のＭＯＳコンポーネント１００とＥＳＤ回路
１０２との間に配置されるのはＮチャネル伝送ゲート１
０４である。異なる応用のために、単純Ｎ型チャネルま
たは単純Ｐ型チャネルのトランジスタが同じ目的の働き
をすることができるが、各装置は異なったスイッチング
レベルを有する。
特定の動作必要条件および環境に合うために、変化され
る他の修正および変更は、当業者には明白であるので、
この発明は開示の目的のために選ばれた例に制限されて
考慮されず、この発明の真の精神と範囲からの逸脱を構
成しないすべての変更および修正を包含する。
【図面の簡単な説明】
第１図は、この発明が関連する１つの形式のＩＧＦＥＴ
の拡大部分断面図である。 第２図は、先行技術の静電気放電（ＥＳＤ）回路の形状
の略図である。 第３図は、この発明に従って並列に接続されたＮチャネ
ルおよびＰチャネル装置のための静電気保護システムの
略図である。 第４図は、この発明に従ったＮチャネル装置のための静
電気保護システムの代替の実施例の略図である。 図において、２は半導体本体、４はソース領域、６はＰ
／Ｎ接合、８はドレイン領域、１０はＰ／Ｎ接合、２０
はチャネル、２２は誘電体、２４はゲート電極、２６は
静電気放電回路、３０はＩＧＦＥＴ、３０ｇはゲート、
３０ｓはソース、３０ｄはドレイン、３０１はゲート絶
縁体、３２はＩＧＦＥＴ、３６は接地端子、４０は出力
端子、５０はＭＯＳコンポーネント、５２はゲート、５
４は伝送ゲート、５６はＥＳＤ回路である。 特許出願人　アドバンスト・マイクロ・ディバイシズ・
インコーポレーテッド し−一一一一一一一一一」

Claims (8)

    【特許請求の範囲】
  1. （１）予め定められた酸化層の厚みを持つゲート入力を
    有する電圧感応性のＭＯＳコンポーネントとともに使用
    するための静電気保護システムであって、 ａ）ゲート入力を有するＭＯＳコンポーネ ントと、 ｂ）入力および出力としてソースおよびド レインをそれぞれ有する伝送ゲートとを含み、前記伝送
    ゲートが、突然の電気的電圧サージの放電から前記ＭＯ
    Ｓコンポーネントを保護するために前記ＭＯＳコンポー
    ネントゲート入力に接続されている静電気保護システム
    。
  2. （２）前記伝送ゲートのソースおよびドレインが前記Ｍ
    ＯＳコンポーネントゲート入力の前記予め定められた酸
    化物層より実質的に厚い酸化物の層を含む、請求項１に
    記載の静電気保護システム。
  3. （３）ｃ）前記ゲート入力に接続され、そ こに与えられる静電気をゆっくり放電するためのＥＳＤ
    回路をさらに含む、請求項２に記載の静電気保護システ
    ム。
  4. （４）前記伝送ゲートがＮ型チャネル装置である、請求
    項２に記載の静電気保護システム。
  5. （５）前記伝送ゲートが相互に並列に接続されたＮ型チ
    ャネルおよびＰ型チャネルの装置である、請求項２に記
    載の静電気保護システム。
  6. （６）前記ＭＯＳコンポーネントの酸化物層の厚みがお
    よそ２５０Åである、請求項２に記載の静電気保護シス
    テム。
  7. （７）前記伝送ゲートのソースおよびドレインの酸化物
    層の厚みがおよそ３５００Åである、請求項６に記載の
    静電気保護システム。
  8. （８）前記ＭＯＳコンポーネントがＣＭＯＳコンポーネ
    ントである、請求項１に記載の静電気保護システム。
JP2035060A 1989-02-16 1990-02-15 静電気保護システム Pending JPH02262374A (ja)

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JP (1) JPH02262374A (ja)
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