JPH06112422A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH06112422A JPH06112422A JP4260985A JP26098592A JPH06112422A JP H06112422 A JPH06112422 A JP H06112422A JP 4260985 A JP4260985 A JP 4260985A JP 26098592 A JP26098592 A JP 26098592A JP H06112422 A JPH06112422 A JP H06112422A
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- JP
- Japan
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- input terminal
- type mos
- gate
- external signal
- mos transistor
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】半導体集積回路装置を静電破壊から保護するた
めに外部入力端子と入力バッファとの間に挿入される保
護回路において、電源電圧３ＶのＬＳＩと５ＶのＬＳＩ
とのインターフェースを高信頼度で実施出来ることを目
的とする。 【構成】外部信号入力端子３と入力バッファ６の入力端
との間にゲートを電源電位ＶＤＤに接続されたＮ型ＭＯ
Ｓトランジスタ６を配し、外部信号入力端子３と電源電
位ＶＤＤ間及び外部信号入力端子３と接地電位ＧＮＤ間
にゲート電極直下の絶縁膜にフィールド分離帯を用いた
Ｎ型ＭＯＳトランジスタ４，５を配し、さらに入力バッ
ファ９の入力端と電源電位ＶＤＤ間にＰ型ＭＯＳトラン
ジスタ７を、入力バッファ９の入力端と接地電位ＧＮＤ
間にＮ型ＭＯＳトランジスタ８をそれぞれ配した入力保
護回路より構成される。
めに外部入力端子と入力バッファとの間に挿入される保
護回路において、電源電圧３ＶのＬＳＩと５ＶのＬＳＩ
とのインターフェースを高信頼度で実施出来ることを目
的とする。 【構成】外部信号入力端子３と入力バッファ６の入力端
との間にゲートを電源電位ＶＤＤに接続されたＮ型ＭＯ
Ｓトランジスタ６を配し、外部信号入力端子３と電源電
位ＶＤＤ間及び外部信号入力端子３と接地電位ＧＮＤ間
にゲート電極直下の絶縁膜にフィールド分離帯を用いた
Ｎ型ＭＯＳトランジスタ４，５を配し、さらに入力バッ
ファ９の入力端と電源電位ＶＤＤ間にＰ型ＭＯＳトラン
ジスタ７を、入力バッファ９の入力端と接地電位ＧＮＤ
間にＮ型ＭＯＳトランジスタ８をそれぞれ配した入力保
護回路より構成される。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特に入力回路の保護回路に関する。
し、特に入力回路の保護回路に関する。
【０００２】
【従来の技術】半導体チップを静電破壊から守るため従
来から外部信号入力端子と入力バッファ回路との間には
保護回路が挿入されている。
来から外部信号入力端子と入力バッファ回路との間には
保護回路が挿入されている。
【０００３】図３は相補（ＣＭＯＳ）型半導体集積回路
に最も一般的に用いられている保護回路である。
に最も一般的に用いられている保護回路である。
【０００４】外部信号入力端子３、電源電位（ＶＤＤ）
１，接地電位（ＧＮＤ）２を有し、Ｐチャネル型絶縁ゲ
ート電界効果トランジスタ（以下、Ｐ型ＭＯＳトランジ
スタと称す）１０及びＮチャネル型絶縁ゲート電界効果
トランジスタ（以下、Ｎ型ＭＯＳトランジスタと称す）
５は外部信号入力端子３から印加される高電圧の静電気
に対して電圧クランプ回路として動作し入力バッファ９
に高電圧が加わらないようにしている。抵抗１１は拡散
層もしくはゲートポリシリコンで構成され、電流リミッ
ターとして動作し所定以上の電流が入力バッファ９に流
れ込まないようにしている。
１，接地電位（ＧＮＤ）２を有し、Ｐチャネル型絶縁ゲ
ート電界効果トランジスタ（以下、Ｐ型ＭＯＳトランジ
スタと称す）１０及びＮチャネル型絶縁ゲート電界効果
トランジスタ（以下、Ｎ型ＭＯＳトランジスタと称す）
５は外部信号入力端子３から印加される高電圧の静電気
に対して電圧クランプ回路として動作し入力バッファ９
に高電圧が加わらないようにしている。抵抗１１は拡散
層もしくはゲートポリシリコンで構成され、電流リミッ
ターとして動作し所定以上の電流が入力バッファ９に流
れ込まないようにしている。
【０００５】他方、半導体製造技術の進展によりＭＯＳ
トランジスタはゲート長０．６μｍ以下、ゲート酸化膜
厚１２ｎｍと超微細化してきている。そのため、この領
域においてはデバイス特性上及び信頼性上の要求から電
源電圧も５Ｖから３Ｖへ下げざるを得ない。
トランジスタはゲート長０．６μｍ以下、ゲート酸化膜
厚１２ｎｍと超微細化してきている。そのため、この領
域においてはデバイス特性上及び信頼性上の要求から電
源電圧も５Ｖから３Ｖへ下げざるを得ない。
【０００６】しかし、一方では従来の電源電圧５Ｖの半
導体集積回路装置（以下、ＬＳＩと称す）が市場に多く
出回っているので、上述の超微細ＬＳＩは電源電圧３Ｖ
において、５Ｖ信号入力がそのアプリケーション上欠か
せない機能となっている。
導体集積回路装置（以下、ＬＳＩと称す）が市場に多く
出回っているので、上述の超微細ＬＳＩは電源電圧３Ｖ
において、５Ｖ信号入力がそのアプリケーション上欠か
せない機能となっている。
【０００７】図２は電源電圧３ＶのＬＳＩにおける５Ｖ
信号入力用保護回路の従来例である。
信号入力用保護回路の従来例である。
【０００８】入力バッファ９のトランジスタは、上述の
ごとくゲート長０．８μｍ以下、ゲート酸化膜厚１２ｎ
ｍ以下の超微細ＭＯＳトランジスタで、ゲート・ソース
間あるいはゲート・ドレイン間には従来の５Ｖ信号は印
加できない。
ごとくゲート長０．８μｍ以下、ゲート酸化膜厚１２ｎ
ｍ以下の超微細ＭＯＳトランジスタで、ゲート・ソース
間あるいはゲート・ドレイン間には従来の５Ｖ信号は印
加できない。
【０００９】しかしながら、現在の市場環境から電源電
圧が５ＶのＬＳＩとの混在は必須の条件であるため５Ｖ
振幅の信号を入力しなければならない。
圧が５ＶのＬＳＩとの混在は必須の条件であるため５Ｖ
振幅の信号を入力しなければならない。
【００１０】そこで外部信号入力端子３と入力バッファ
９の間にＮ型ＭＯＳトランジスタ６を挿入している。
９の間にＮ型ＭＯＳトランジスタ６を挿入している。
【００１１】これによって５Ｖ信号が外部信号入力端子
３より入力されても入力バッファ９のゲート電位は５Ｖ
−ＶT に抑えられる。ＶT はＮ型ＭＯＳトランジスタ６
のスレッショルド電圧である。なお、このＮ型ＭＯＳト
ランジスタ６も超微細トランジスタであるが、ゲートを
３Ｖに固定されているのでゲート・ソース間あるいはゲ
ート・ドレイン間に３Ｖ以上の電圧が印加されることは
ないので、信頼性上もデバイ特性上も問題ない。
３より入力されても入力バッファ９のゲート電位は５Ｖ
−ＶT に抑えられる。ＶT はＮ型ＭＯＳトランジスタ６
のスレッショルド電圧である。なお、このＮ型ＭＯＳト
ランジスタ６も超微細トランジスタであるが、ゲートを
３Ｖに固定されているのでゲート・ソース間あるいはゲ
ート・ドレイン間に３Ｖ以上の電圧が印加されることは
ないので、信頼性上もデバイ特性上も問題ない。
【００１２】トランジスタ４，５はは、本入力回路の保
護素子であり、ゲート電極直下の絶縁膜にフィールド分
離帯を用いたＮ型ＭＯＳトランジスタである。このトラ
ンジスタは、ゲート長およびゲート酸化膜厚が上述の微
細ＭＯＳトランジスタより大きいので、ゲート・ソース
間あるいはゲート・ドレイン間に３Ｖ以上の電圧が印加
されても問題ない。
護素子であり、ゲート電極直下の絶縁膜にフィールド分
離帯を用いたＮ型ＭＯＳトランジスタである。このトラ
ンジスタは、ゲート長およびゲート酸化膜厚が上述の微
細ＭＯＳトランジスタより大きいので、ゲート・ソース
間あるいはゲート・ドレイン間に３Ｖ以上の電圧が印加
されても問題ない。
【００１３】さらに、スレッショルド電圧が１２Ｖ程度
と大きいため、外部信号入力端子３の電圧が５Ｖになっ
てもＮ型ＭＯＳトランジスタ４が導通することはない。
と大きいため、外部信号入力端子３の電圧が５Ｖになっ
てもＮ型ＭＯＳトランジスタ４が導通することはない。
【００１４】
【発明が解決しようとする課題】図２に示す回路におけ
る静電保護としての動作は次のようになる。
る静電保護としての動作は次のようになる。
【００１５】（１）接地電位（ＧＮＤ）２基準に＋１０
００Ｖの静電気が外部信号入力端子３に印加されたとき
は、Ｎ型ＭＯＳトランジスタ５がブレイクしパンチスル
ー状態になり静電エネルギーがパンチスルー電流として
接地電位（ＧＮＤ）２に発散する。
００Ｖの静電気が外部信号入力端子３に印加されたとき
は、Ｎ型ＭＯＳトランジスタ５がブレイクしパンチスル
ー状態になり静電エネルギーがパンチスルー電流として
接地電位（ＧＮＤ）２に発散する。
【００１６】（２）接地電位（ＧＮＤ）２基準に−１０
００Ｖの静電気が外部信号入力端子３に印加されたとき
は、Ｎ型ＭＯＳトランジスタ５のドレイン部の寄生ダイ
オードが順バイアスされて静電エネルギーを発散させ
る。
００Ｖの静電気が外部信号入力端子３に印加されたとき
は、Ｎ型ＭＯＳトランジスタ５のドレイン部の寄生ダイ
オードが順バイアスされて静電エネルギーを発散させ
る。
【００１７】（３）電源電位（ＶＤＤ）１基準に＋１０
００Ｖの静電気が外部信号入力端子３に印加されたとき
は、Ｎ型ＭＯＳトランジスタ４が導通状態になり、静電
エネルギーをドレイン電流として電源電位（ＶＤＤ）１
に発散させる。
００Ｖの静電気が外部信号入力端子３に印加されたとき
は、Ｎ型ＭＯＳトランジスタ４が導通状態になり、静電
エネルギーをドレイン電流として電源電位（ＶＤＤ）１
に発散させる。
【００１８】（４）電源電位（ＶＤＤ）１基準に−１０
００Ｖの静電気が外部信号入力端子３に印加されたとき
は、Ｎ型ＭＯＳトランジスタ４がブレイクダウンし、パ
ルチスルー状態となり静電エネルギーが発散される。
００Ｖの静電気が外部信号入力端子３に印加されたとき
は、Ｎ型ＭＯＳトランジスタ４がブレイクダウンし、パ
ルチスルー状態となり静電エネルギーが発散される。
【００１９】上述のメカニズムにおいて、（３）項のモ
ードにおけるドレイン電流の能力は、ゲート長およびゲ
ート酸化膜厚が大きい分とスレッショルド電圧が大きい
分だけ小さい。従って（３）項のモードにおける耐量は
他のモードや図３に示す回路の耐量に較べ劣るという欠
点を有している。
ードにおけるドレイン電流の能力は、ゲート長およびゲ
ート酸化膜厚が大きい分とスレッショルド電圧が大きい
分だけ小さい。従って（３）項のモードにおける耐量は
他のモードや図３に示す回路の耐量に較べ劣るという欠
点を有している。
【００２０】本発明の目的は、上述の欠点を除去するこ
とにより電源電圧が３ＶのＬＳＩと５ＶのＬＳＩとのイ
ンターフェースを高信頼度で実施出来ることにある。
とにより電源電圧が３ＶのＬＳＩと５ＶのＬＳＩとのイ
ンターフェースを高信頼度で実施出来ることにある。
【００２１】
【課題を解決するための手段】本発明の特徴は、ソース
とゲートが外部信号入力端子に接続されドレインが第１
の電源電位に接続された第１のＮチャネル型絶縁ゲート
電界効果トランジスタと、ソースとゲートが第２の電源
電位に接続されドレインが前記外部信号入力端子に接続
された第２のＮチャネル型絶縁ゲート電界効果トランジ
スタと、ソースが前記外部信号入力端子に接続されドレ
インが入力バッファの入力端に接続されゲートが前記第
１の電源電位に接続された第３のＮチャネル型絶縁ゲー
ト電界効果トランジスタと、ソースとゲートが前記第１
の電源電位に接続されドレインが前記入力バッファの入
力端に接続された第１のＰチャネル型絶縁ゲート電界効
果トランジスタと、ソースとゲートが前記第２の電源電
位に接続されドレインが前記入力バッファの入力端に接
続された第４のＮチャネル型絶縁ゲート電界効果トラン
ジスタとから構成される入力保護回路を備えたことにあ
る。
とゲートが外部信号入力端子に接続されドレインが第１
の電源電位に接続された第１のＮチャネル型絶縁ゲート
電界効果トランジスタと、ソースとゲートが第２の電源
電位に接続されドレインが前記外部信号入力端子に接続
された第２のＮチャネル型絶縁ゲート電界効果トランジ
スタと、ソースが前記外部信号入力端子に接続されドレ
インが入力バッファの入力端に接続されゲートが前記第
１の電源電位に接続された第３のＮチャネル型絶縁ゲー
ト電界効果トランジスタと、ソースとゲートが前記第１
の電源電位に接続されドレインが前記入力バッファの入
力端に接続された第１のＰチャネル型絶縁ゲート電界効
果トランジスタと、ソースとゲートが前記第２の電源電
位に接続されドレインが前記入力バッファの入力端に接
続された第４のＮチャネル型絶縁ゲート電界効果トラン
ジスタとから構成される入力保護回路を備えたことにあ
る。
【００２２】
【実施例】図１は本発明の実施例を示すものである。外
部信号入力端子３、第１の電源電位（ＶＤＤ）１、第２
の電源電位（以下、接地電位と称す）ＧＮＤ２を有し、
入力バッファ９のトランジスタおよびＰ型ＭＯＳトラン
ジスタ７，Ｎ型ＭＯＳトランジスタ８はゲート長０．８
μｍ以下、ゲート酸化膜厚１２ｎｍ以下の超微細ＭＯＳ
トランジスタであり、ゲート・ソース間あるいはゲート
・ドレイン間には従来の５Ｖ信号は印加できない。
部信号入力端子３、第１の電源電位（ＶＤＤ）１、第２
の電源電位（以下、接地電位と称す）ＧＮＤ２を有し、
入力バッファ９のトランジスタおよびＰ型ＭＯＳトラン
ジスタ７，Ｎ型ＭＯＳトランジスタ８はゲート長０．８
μｍ以下、ゲート酸化膜厚１２ｎｍ以下の超微細ＭＯＳ
トランジスタであり、ゲート・ソース間あるいはゲート
・ドレイン間には従来の５Ｖ信号は印加できない。
【００２３】よって、５Ｖ信号入力を可能にするため外
部信号入力端子３と入力バッファ９の間にＮ型ＭＯＳト
ランジスタ６を挿入している。
部信号入力端子３と入力バッファ９の間にＮ型ＭＯＳト
ランジスタ６を挿入している。
【００２４】保護素子として、ゲート電極直下の絶縁膜
にフィールド分離帯を用いたＮ型ＭＯＳトランジスタ４
及び５が接続されている。このＮ型ＭＯＳトランジスタ
４，５はゲート長およびゲート酸化膜厚が上述の微細Ｍ
ＯＳトランジスタであるＰ型ＭＯＳトランジスタ７，Ｎ
型ＭＯＳトランジスタ８より大きいので、ゲート・ソー
ス間あるいはゲート・ドレイン間に３Ｖ以上の電圧が印
加されても問題ない。
にフィールド分離帯を用いたＮ型ＭＯＳトランジスタ４
及び５が接続されている。このＮ型ＭＯＳトランジスタ
４，５はゲート長およびゲート酸化膜厚が上述の微細Ｍ
ＯＳトランジスタであるＰ型ＭＯＳトランジスタ７，Ｎ
型ＭＯＳトランジスタ８より大きいので、ゲート・ソー
ス間あるいはゲート・ドレイン間に３Ｖ以上の電圧が印
加されても問題ない。
【００２５】さらに、スレッショルド電圧が１２Ｖ程度
と大きいため、外部信号入力端子３の電圧レベルが５Ｖ
になってもＮ型ＭＯＳトランジスタ４が導通することは
ない。
と大きいため、外部信号入力端子３の電圧レベルが５Ｖ
になってもＮ型ＭＯＳトランジスタ４が導通することは
ない。
【００２６】図１の回路における静電保護としての動作
は次のようになる。
は次のようになる。
【００２７】（１）接地電位（ＧＮＤ）２基準に＋１０
００Ｖの静電気が外部信号入力端子３に印加されたとき
は、Ｎ型ＭＯＳトランジスタ５，６，８がブレイクダウ
ンを起こしパンチスルー状態になる。よって、静電エネ
ルギーはパンチスルー電流として接地電位（ＧＮＤ）２
に発散される。
００Ｖの静電気が外部信号入力端子３に印加されたとき
は、Ｎ型ＭＯＳトランジスタ５，６，８がブレイクダウ
ンを起こしパンチスルー状態になる。よって、静電エネ
ルギーはパンチスルー電流として接地電位（ＧＮＤ）２
に発散される。
【００２８】（２）接地電位（ＧＮＤ）２基準に−１０
００Ｖの静電気が外部信号入力端子３に印加されたとき
は、Ｎ型ＭＯＳトランジスタ５のドレイン部の寄生ダイ
オードが順方向バイアスになり、静電エネルギーを順方
向電流として発散させる。
００Ｖの静電気が外部信号入力端子３に印加されたとき
は、Ｎ型ＭＯＳトランジスタ５のドレイン部の寄生ダイ
オードが順方向バイアスになり、静電エネルギーを順方
向電流として発散させる。
【００２９】（３）電源電位（ＶＤＤ）１基準に＋１０
００Ｖの静電気が外部信号入力端子３に印加されたとき
は、Ｎ型ＭＯＳトランジスタ４が導通状態に、Ｐ型ＭＯ
Ｓトランジスタ７のドレイン部の寄生ダイオードは順方
向バイアス状態になり、静電エネルギーをドレイン電流
および順方向電流として電源電位（ＶＤＤ）１に発散さ
せる。
００Ｖの静電気が外部信号入力端子３に印加されたとき
は、Ｎ型ＭＯＳトランジスタ４が導通状態に、Ｐ型ＭＯ
Ｓトランジスタ７のドレイン部の寄生ダイオードは順方
向バイアス状態になり、静電エネルギーをドレイン電流
および順方向電流として電源電位（ＶＤＤ）１に発散さ
せる。
【００３０】（４）電源電位（ＶＤＤ）１基準に−１０
００Ｖの静電気が外部信号入力端子３に印加されたとき
は、Ｎ型ＭＯＳトランジスタ４，６，Ｐ型ＭＯＳトラン
ジスタ７がブレイクし、パンチスルー電流として静電エ
ネルギーを発散させる。
００Ｖの静電気が外部信号入力端子３に印加されたとき
は、Ｎ型ＭＯＳトランジスタ４，６，Ｐ型ＭＯＳトラン
ジスタ７がブレイクし、パンチスルー電流として静電エ
ネルギーを発散させる。
【００３１】上述のように本発明は（３）項のモードに
おいて、従来例では能力不足であったドレイン電流にＰ
型ＭＯＳトランジスタ７の寄生ダイオードの順方向電流
が加わるので静電耐量が向上する。具体的にはＭＩＬ
（米国軍用規格）スペックにおいて１５００Ｖが２５０
０Ｖまで向上することが確認されている。
おいて、従来例では能力不足であったドレイン電流にＰ
型ＭＯＳトランジスタ７の寄生ダイオードの順方向電流
が加わるので静電耐量が向上する。具体的にはＭＩＬ
（米国軍用規格）スペックにおいて１５００Ｖが２５０
０Ｖまで向上することが確認されている。
【００３２】
【発明の効果】以上説明したように、本発明の保護回路
は５Ｖ信号入力を可能にするため信号入力端子と入力バ
ッファの間にゲートを電源端子に接続したＮ型ＭＯＳト
ランジスタを挿入し、保護素子としてゲート電極直下の
絶縁膜にフィールド分離帯を用いたＮ型ＭＯＳトランジ
スタを入力端子と電源端子間、および入力端子と接地端
子間にそれぞれ挿入する。さらに入力バッファの入力端
と電源端子間にＰ型ＭＯＳトランジスタを、入力バッフ
ァの入力端と接地端子間にＮ型ＭＯＳトランジスタをそ
れぞれ接続して構成することによって電源電位（ＶＤ
Ｄ）を基準にプラスの静電気を印加した場合の耐量が向
上し、電源電圧３ＶのＬＳＩと５ＶのＬＳＩのインタフ
ェースを高信頼度の下に実現することができる。
は５Ｖ信号入力を可能にするため信号入力端子と入力バ
ッファの間にゲートを電源端子に接続したＮ型ＭＯＳト
ランジスタを挿入し、保護素子としてゲート電極直下の
絶縁膜にフィールド分離帯を用いたＮ型ＭＯＳトランジ
スタを入力端子と電源端子間、および入力端子と接地端
子間にそれぞれ挿入する。さらに入力バッファの入力端
と電源端子間にＰ型ＭＯＳトランジスタを、入力バッフ
ァの入力端と接地端子間にＮ型ＭＯＳトランジスタをそ
れぞれ接続して構成することによって電源電位（ＶＤ
Ｄ）を基準にプラスの静電気を印加した場合の耐量が向
上し、電源電圧３ＶのＬＳＩと５ＶのＬＳＩのインタフ
ェースを高信頼度の下に実現することができる。
【図１】本発明の半導体集積回路装置の一実施例を示す
回路図である。
回路図である。
【図２】３Ｖデバイスにおける５Ｖ信号入力用の入力保
護回路の従来例を示す図である。
護回路の従来例を示す図である。
【図３】従来のＣＭＯＳデバイスの一般的な保護回路を
示す図である。
示す図である。
１ 電源電位ＶＤＤ ２ 接地電位ＧＮＤ ３ 外部信号入力端子 ４，５，６，８，９２ Ｎ型ＭＯＳトランジスタ ７，１０，９１ Ｐ型ＭＯＳトランジスタ ９ 入力バッファ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784 7377−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｋ
Claims (1)
- 【請求項１】 ソースとゲートが外部信号入力端子に接
続されドレインが第１の電源電位に接続された第１のＮ
チャネル型絶縁ゲート電界効果トランジスタと、ソース
とゲートが第２の電源電位に接続されドレインが前記外
部信号入力端子に接続された第２のＮチャネル型絶縁ゲ
ート電界効果トランジスタと、ソースが前記外部信号入
力端子に接続されドレインが入力バッファの入力端に接
続されゲートが前記第１の電源電位に接続された第３の
Ｎチャネル型絶縁ゲート電界効果トランジスタと、ソー
スとゲートが前記第１の電源電位に接続されドレインが
前記入力バッファの入力端に接続された第１のＰチャネ
ル型絶縁ゲート電界効果トランジスタと、ソースとゲー
トが前記第２の電源電位に接続されドレインが前記入力
バッファの入力端に接続された第４のＮチャネル型絶縁
ゲート電界効果トランジスタとから構成される入力保護
回路を備えたことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4260985A JP2884946B2 (ja) | 1992-09-30 | 1992-09-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4260985A JP2884946B2 (ja) | 1992-09-30 | 1992-09-30 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06112422A true JPH06112422A (ja) | 1994-04-22 |
| JP2884946B2 JP2884946B2 (ja) | 1999-04-19 |
Family
ID=17355475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4260985A Expired - Fee Related JP2884946B2 (ja) | 1992-09-30 | 1992-09-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2884946B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6043968A (en) * | 1997-06-20 | 2000-03-28 | Nec Corporation | ESD protection circuit |
| WO2003007380A1 (en) * | 2001-07-13 | 2003-01-23 | Ricoh Company, Ltd. | Semiconductor apparatus with improved esd withstanding voltage |
| US9515064B2 (en) | 2013-07-01 | 2016-12-06 | Seiko Epson Corporation | Static electricity protection circuit, electro-optic device and electronic device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4207858B2 (ja) | 2004-07-05 | 2009-01-14 | セイコーエプソン株式会社 | 半導体装置、表示装置及び電子機器 |
-
1992
- 1992-09-30 JP JP4260985A patent/JP2884946B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6043968A (en) * | 1997-06-20 | 2000-03-28 | Nec Corporation | ESD protection circuit |
| WO2003007380A1 (en) * | 2001-07-13 | 2003-01-23 | Ricoh Company, Ltd. | Semiconductor apparatus with improved esd withstanding voltage |
| US6744100B2 (en) | 2001-07-13 | 2004-06-01 | Ricoh Company, Ltd. | Semiconductor apparatus with improved ESD withstanding voltage |
| US6946708B2 (en) | 2001-07-13 | 2005-09-20 | Ricoh Company, Ltd. | Semiconductor apparatus with improved ESD withstanding voltage |
| CN1319171C (zh) * | 2001-07-13 | 2007-05-30 | 株式会社理光 | 具有改进的静电放电耐压的半导体装置 |
| US7242062B2 (en) | 2001-07-13 | 2007-07-10 | Ricoh Company, Ltd. | Semiconductor apparatus with improved ESD withstanding voltage |
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