JP2015070754A - 負荷駆動回路の故障検出回路 - Google Patents

Abstract

【課題】スイッチング素子のオンオフ制御信号線路が地絡、断線、および天絡の故障であるか検出できない。
【解決手段】故障検出回路３０は、閾値電圧を生成する閾値電圧生成回路３１と、閾値電圧生成回路３１の閾値電圧とプリドライバ回路１０の出力電圧との比較を出力する電圧比較器３２と、電圧比較器３２の出力ＣＭＰとプリドライバ回路１０の入力電圧とが入力される過渡電圧判定回路４０とを備える。過渡電圧判定回路４０は、入力電圧の電圧遷移と出力ＣＭＰの電圧遷移の遅延を検出し、プリドライバ回路１０への入力電圧の入力から所定時間を経過した後の電圧比較器３２の電圧遷移を検出し、オンオフ制御信号線路Ｌ１の断線、地絡、および天絡の故障を検出する。
【選択図】 図１

Description

本発明は、負荷駆動回路の故障検出回路に関するものである。

従来、負荷駆動回路に用いるスイッチング素子のオンオフ（ＯＮ-ＯＦＦ）制御信号線路の故障検出回路がある。特許文献１は、スイッチング素子のオンオフ制御信号線路の故障検出回路として、ゲート信号線路におけるゲート信号の立ち上がり遅延を用いて断線検出を行っている。

特開２００７−２９５６８７号広報

特許文献１の故障検出回路は、駆動信号の入力から一定期間中にスイッチング素子のオンオフ制御信号が変化しなければ正常状態、変化すれば断線故障としている。しかし、スイッチング素子のオンオフ制御信号線路が地絡故障又は天絡故障は考慮されておらず、正常状態、地絡故障、および天絡故障の区別がつかない問題があった。

請求項１に記載の負荷駆動回路の故障検出回路は、オンオフ制御信号線路が接続され、オンオフすることにより負荷を駆動するスイッチング素子と、スイッチング素子のオンオフを制御するドライバ回路と、閾値電圧を生成する閾値電圧生成回路と、ドライバ回路の出力電圧と閾値電圧とが入力され、ドライバ回路の出力電圧と閾値電圧との比較結果信号を出力する電圧比較器と、ドライバ回路への入力電圧と電圧比較器の比較結果信号とが入力され、ドライバ回路への入力電圧と電圧比較器の比較結果信号との遅延を検出し、更に、ドライバ回路への入力電圧の入力から所定時間を経過した後の電圧比較器の電圧遷移を検出し、これらの検出結果に基づいてオンオフ制御信号線路の断線故障、地絡故障、および天絡故障を検出する過渡電圧判定回路とを備えることを特徴とする。

本発明によれば、単一の故障検出回路を用いて断線故障、地絡故障、および天絡故障を検出することができる。

第１の実施の形態による負荷駆動回路１の構成を示すブロック図である。 第１の実施の形態による故障検出回路および過渡電圧判定回路の構成を示すブロック図である。 （ａ）（ｂ）（ｃ）（ｄ） 入力電圧がローレベルからハイレベルに遷移する場合の第１の実施の形態における故障検出回路の動作を示すタイミングチャートである。 （ａ）（ｂ）（ｃ）（ｄ） 入力電圧がハイレベルからローレベルに遷移する場合の第１の実施の形態における故障検出回路の動作を示すタイミングチャートである。 第１の実施の形態における過渡電圧判定回路の変形例を示すブロック図である。 第２の実施の形態による故障検出回路の構成を示すブロック図である。 （ａ）（ｂ）（ｃ）（ｄ） 入力電圧がローレベルからハイレベルに遷移する場合の第２の実施形態における故障検出回路の動作を示すタイミングチャートである。 （ａ）（ｂ）（ｃ）（ｄ） 入力電圧がハイレベルからローレベルに遷移する場合の第２の実施の形態における故障検出回路の動作を示すタイミングチャートである。 第２の実施の形態における過渡電圧判定回路の変形例を示すブロック図である。 第１及び第２の実施の形態における故障検出回路の変形例を示すブロック図である。 第１及び第２の実施の形態における故障検出回路の動作を示すタイミングチャートである。 第３の実施の形態による故障検出回路の構成を示すブロック図である。 （ａ）（ｂ）（ｃ）（ｄ）入力電圧がローレベルからハイレベルに遷移する場合の第３の実施形態における故障検出回路の動作を示すタイミングチャートである。 （ａ）（ｂ）（ｃ）（ｄ）入力電圧がハイレベルからローレベルに遷移する場合の第３の実施の形態における故障検出回路の動作を示すタイミングチャートである。 第４の実施の形態における故障検出回路の自己診断を行う負荷駆動回路を示すブロック図である。 第５の実施形態による３相モータドライバの構成を示すブロック図である。

（第１の実施の形態）
本実施の形態による負荷駆動回路１の故障検出回路３０について、図１〜図４を参照して説明する。

図１は、負荷駆動回路１の構成及び負荷９を示すブロック図である。
負荷駆動回路１は、負荷９を駆動するＩＧＢＴ(Insulated-Gate Bipolar Transistors)やＭＯＳＦＥＴなどにより構成されるスイッチング素子２０と、スイッチング素子２０をオンオフ（ＯＮ-ＯＦＦ）制御するプリドライバ回路１０と、プリドライバ回路１０の入力電圧ＩＮとプリドライバ回路１０の出力電圧ＯＵＴとが入力される故障検出回路３０とを備える。なお、スイッチング素子２０により駆動される負荷９はモータ等である。

故障検出回路３０は、閾値電圧ＶＴＨを生成する閾値電圧生成回路３１と、閾値電圧生成回路３１からの閾値電圧ＶＴＨとプリドライバ回路１０の出力電圧ＯＵＴとの比較結果を出力する電圧比較器３２と、電圧比較器３２の出力ＣＭＰとプリドライバ回路１０の入力電圧ＩＮとが入力される過渡電圧判定回路４０とを備える。この過渡電圧判定回路４０は、詳細は後述するが、入力電圧ＩＮの入力電圧と電圧比較器３２の出力ＣＭＰとの遅延を検出し、更に、プリドライバ回路１０への入力電圧の入力から所定時間を経過した後の電圧比較器３２の電圧遷移を検出し、これらの検出結果に基づいて、オンオフ制御信号線路Ｌ１の断線故障、地絡故障、および天絡故障を検出する。なお、地絡故障とは、オンオフ制御信号線路Ｌ１が接地端またはこれに準ずる低電位端へショートした故障であり、天絡故障とは、オンオフ制御信号線路Ｌ１が高電圧の印加端またはこれに準ずる高電位端にショートした故障である。

図２は、故障検出回路３０および過渡電圧判定回路４０の構成を説明するブロック図である。図１に示した同一箇所には同一の符号を付してその説明を省略する。なお、閾値電圧ＶＴＨを任意の値に設定する閾値電圧設定回路を更に備え、閾値電圧生成回路３１は、閾値電圧設定回路で設定された閾値電圧ＶＴＨを出力するように構成しても良い。

過渡電圧判定回路４０は、パルス生成回路４１と、カウンタ４２と、カウント値比較回路４３と、カウント値比較回路４４と、ラッチ回路４５と、ＡＮＤ回路４６、ＡＮＤ回路４７とを備える。

パルス生成回路４１は、電圧比較器３２の出力ＣＭＰとプリドライバ回路１０の入力電圧ＩＮとが入力され、プリドライバ回路１０の入力電圧ＩＮと、電圧比較器３２の出力ＣＭＰの立ち上がり、または立ち下がりエッジとの遅延時間に応じたパルス幅を持つ信号Ｃ＿ＥＮを生成する。

カウンタ４２は、信号Ｃ＿ＥＮがハイレベルの期間中、クロック信号ＣＬＫでカウントアップ動作を行い、カウント値Ｃ＿ＯＵＴを出力し、信号Ｃ＿ＥＮがローレベル時にリセット動作を行う。

カウント値比較回路４３は、カウント値Ｃ＿ＯＵＴとカウント下限閾値ＭＩＮを比較し、カウント値Ｃ＿ＯＵＴがカウント下限閾値ＭＩＮ以下であればハイレベルを出力する。ラッチ回路４５は、信号Ｃ＿ＥＮ期間中にカウントアップした最終値の比較結果を出力させる為、カウント値比較回路４３の出力をラッチする。ラッチ回路４５の出力がハイレベルであれば断線故障と検出する。

カウント値比較回路４４は、カウント値Ｃ＿ＯＵＴとカウント上限閾値ＭＡＸを比較し、カウント値Ｃ＿ＯＵＴがカウント上限閾値ＭＡＸ以上であればハイレベルを出力する。ＡＮＤ回路４６、片側反転入力のＡＮＤ回路４７は、カウント値比較回路４４の出力ＳＨＯＲＴと、電圧比較器３２の出力ＣＭＰにより、天絡故障と地絡故障とを検出する。

上述した故障検出回路３０の動作について、以下に図３（ａ）（ｂ）（ｃ）（ｄ）〜図４（ａ）（ｂ）（ｃ）（ｄ）を参照して説明する。
図３（ａ）（ｂ）（ｃ）（ｄ）は、プリドライバ回路１０の入力電圧ＩＮがローレベルからハイレベルに遷移する場合の、正常、断線、地絡、天絡の各故障モードにおけるタイミングチャートである。

正常時には、図３（ａ）に示すように、プリドライバ回路１０が、スイッチング素子２０のゲート容量を充電する為、プリドライバ回路１０の入力電圧ＩＮにハイレベルが入力された後、プリドライバ回路１０の出力電圧ＯＵＴが閾値電圧ＶＴＨに達して電圧比較器３２の出力ＣＭＰがハイレベルを出力するまでには、大きな遅延時間が発生する。パルス生成回路４１は、入力電圧ＩＮの立ち上がりから電圧比較器３２の出力ＣＭＰの立ち上がりまでの遅延時間によるパルス幅を持った信号Ｃ＿ＥＮを出力する。

スイッチング素子２０のオンオフ制御信号線路Ｌ１の断線時には、図３（ｂ）に示すように、スイッチング素子２０のゲート容量に充電する必要が無い為、充電時間が小さくなり、電圧比較器３２の出力ＣＭＰがハイレベルを出力するまの遅延時間は小さくなり、信号Ｃ＿ＥＮのパルス幅は正常時と比べ短くなる。カウンタ４２は信号Ｃ＿ＥＮのハイレベル期間をカウントしたカウント値Ｃ＿ＯＵＴを出力する。カウント値比較回路４３は、正常時に許容するハイレベル期間のカウント下限閾値ＭＩＮと比較し、カウント下限閾値ＭＩＮ以下であるのでハイレベルを出力する。このハイレベルのカウント値比較回路４３の出力を、ラッチ回路４５が信号Ｃ＿ＥＮの立下りでラッチする。その結果、ラッチ回路４５の出力がハイレベルであるので、断線故障を検出する。

スイッチング素子２０のオンオフ制御信号線路Ｌ１の地絡時には、図３（ｃ）に示すように、電圧比較器３２の出力ＣＭＰは常にローレベルを出力する。スイッチング素子２０のオンオフ制御信号線路Ｌ１の天絡時には、図３（ｄ）に示すように、電圧比較器３２の出力ＣＭＰは常にハイレベルを出力するように閾値電圧ＶＴＨが設定されており、信号Ｃ＿ＥＮはハイレベルを出力し続ける。

カウンタ４２は信号Ｃ＿ＥＮのハイレベル期間をカウントしたカウント値Ｃ＿ＯＵＴを出力し、プリドライバ回路１０の入力電圧ＩＮから所定時間が経過した後に、カウント値比較回路４４で、正常時に許容するハイレベル期間のカウント上限閾値ＭＡＸと比較する。この比較が、カウント上限閾値ＭＡＸ以上であれば、カウント値比較回路４４の出力ＳＨＯＲＴがハイレベルとなる。このとき、プリドライバ回路１０の入力電圧ＩＮの入力から所定時間を経過した後の電圧比較器３２の出力ＣＭＰがローレベルなら地絡、ハイレベルなら天絡と区別する。すなわち、カウント値比較回路４４の出力ＳＨＯＲＴと電圧比較器３２の出力ＣＭＰとがＡＮＤ回路４６へ入力され、その出力により天絡故障を検出する。また、カウント値比較回路４４の出力ＳＨＯＲＴと電圧比較器３２の出力ＣＭＰとが片側反転入力のＡＮＤ回路４７へ入力され、その出力により地絡故障を検出する。このようにして故障検出回路３０によって断線故障、地絡故障、天絡故障を検出することができる。

図４（ａ）（ｂ）（ｃ）（ｄ）は、プリドライバ回路１０の入力電圧ＩＮがハイレベルからローレベルに遷移する場合の、正常、断線、地絡、天絡の各故障モードにおけるタイミングチャートである。

正常時には、図４（ａ）に示すように、プリドライバ回路１０が、スイッチング素子２０のゲート容量を放電する為、プリドライバ回路１０の入力電圧ＩＮにローレベルが入力された後、プリドライバ回路１０の出力電圧ＯＵＴが閾値電圧ＶＴＨ以下になり電圧比較器３２の出力ＣＭＰがローレベルを出力するまでには、大きな遅延時間が発生する。パルス生成回路４１が、入力電圧ＩＮの立ち下がりから電圧比較器３２の出力ＣＭＰの立ち下がりまでの遅延時間によるパルス幅を持った信号Ｃ＿ＥＮを出力する。

スイッチング素子２０のオンオフ制御信号線路Ｌ１の断線時には、図４（ｂ）に示すように、スイッチング素子２０のゲート容量を放電する必要が無い為、放電時間が小さくなり、信号Ｃ＿ＥＮのパルス幅は正常時と比べ短くなる。図４（ｃ）（ｄ）における信号Ｃ＿ＥＮのパルス生成以降の動作は、図３（ｃ）（ｄ）と同様であるので、その説明を省略する。

図３（ａ）（ｂ）（ｃ）（ｄ）および図４（ａ）（ｂ）（ｃ）（ｄ）より明らかなように、パルス生成回路４１がパルスを生成するタイミング、例えば、入力電圧ＩＮがローレベルからハイレベルへの遷移のタイミング、またはハイレベルからローレベルへの遷移のタイミングにおいて、断線故障、地絡故障、天絡故障を検出することができる。すなわち、単一の故障検出回路３０により、３つの故障を検出することができる。

なお、図３（ａ）（ｂ）（ｃ）（ｄ）と図４（ａ）（ｂ）（ｃ）（ｄ）のタイミングチャートに示した信号のハイレベル、ローレベルの極性は一例であり、同様の機能が実現できれば反転の極性で信号を出力する構成も実施の形態に含むことができる。

（第１の実施の形態の変形例）
第１の実施の形態の変形例について図５を用いて説明する。図５は、過渡電圧判定回路４０の構成を示すブロック図である。過渡電圧判定回路４０は、任意の値に書換え可能なレジスタを含むカウント閾値設定回路１０２を備える。その他の構成は、図２に示した同一箇所には同一の符号を付してその説明を省略する。

カウント閾値設定回路１０２は、任意のカウント上限閾値ＭＡＸおよびカウント下限閾値ＭＩＮを出力し、カウント値比較回路４３および４４にそれぞれ入力する。カウント閾値設定回路１０２は、レジスタによりカウント上限閾値ＭＡＸおよびカウント下限閾値ＭＩＮを設定値として書き換え、および保持する。本変形例によれば、接続されるスイッチング素子２０等の条件に応じて、カウント上限閾値ＭＡＸおよびカウント下限閾値ＭＩＮを最適な閾値に調整できる為、過渡電圧判定回路４０の汎用性を増すことができる。

（第２の実施の形態）
本実施の形態の故障検出回路３０について、図６〜図８を参照して説明する。
図６は、本実施の形態の故障検出回路３０の構成を示すブロック図である。故障検出回路３０は過渡電圧判定回路４０を含んで構成される。図１に示した構成と同一箇所には同一の符号を付し、その説明は省略する。なお、閾値電圧ＶＴＨを任意の値に設定する閾値電圧設定回路を更に備え、閾値電圧生成回路３１は、閾値電圧設定回路で設定された閾値電圧ＶＴＨを出力するように構成しても良い。

過渡電圧判定回路４０は以下の構成よりなる。パルス生成回路６０は、プリドライバ回路１０の入力電圧ＩＮのローレベルからハイレベルへの遷移、またはハイレベルからローレベルへの遷移を検知して、短いパルス電圧Ｔ０を出力する。遅延器５３は、パルス生成回路６０のパルス電圧Ｔ０を規定の時間遅延させたパルス電圧Ｔ１を出力する。遅延器５４は、遅延器５３のパルス電圧Ｔ１を規定の時間遅延させたパルス電圧Ｔ２を出力する。ラッチ回路４８は、電圧比較器３２の出力ＣＭＰを、パルス生成回路６０のパルス電圧Ｔ０のタイミングでラッチ（保持）し、出力電圧ＣＭＰ＿Ｔ０を出力する。ラッチ回路４９は、電圧比較器３２の出力ＣＭＰを、遅延器５３のパルス電圧Ｔ１でラッチし、出力電圧ＣＭＰ＿Ｔ１を出力する。ラッチ回路５０は、電圧比較器３２の出力ＣＭＰを、遅延器５４のパルス電圧Ｔ２でラッチし、出力電圧ＣＭＰ＿Ｔ２を出力する。ラッチ回路５１は、ラッチ回路４９の出力電圧ＣＭＰ＿Ｔ１を、遅延器５４のパルス電圧Ｔ２でラッチし、出力電圧ＣＭＰ＿Ｔ２１を出力する。ラッチ回路５２は、ラッチ回路４８の出力電圧ＣＭＰ＿Ｔ０を、遅延器５４のパルス電圧Ｔ２でラッチし、出力電圧ＣＭＰ＿Ｔ２０を出力する。ＸＯＲ回路５５、５６、ＡＮＤ回路５７、５８、およびＮＯＲ回路５９で構成される論理回路は、ラッチ回路５０〜５２の出力電圧ＣＭＰ＿Ｔ２、ＣＭＰ＿Ｔ２１、およびＣＭＰ＿Ｔ２０を論理比較し、断線故障、地絡故障、天絡故障の検出結果を出力する。

上述した故障検出回路３０の動作を図７（ａ）（ｂ）（ｃ）（ｄ）〜図８（ａ）（ｂ）（ｃ）（ｄ）を参照して説明する。
図７（ａ）（ｂ）（ｃ）（ｄ）は、プリドライバ回路１０の入力電圧ＩＮがローレベルからハイレベルに遷移する場合の、正常、断線、地絡、天絡の各故障モードにおけるタイミングチャートである。

本実施の形態では、遅延器５３と遅延器５４で生成したパルス電圧Ｔ０、Ｔ１、Ｔ２の異なるタイミングで、電圧比較器の出力ＣＭＰを順次ラッチし、各ラッチ結果を論理比較し、故障検出を行う。

最初に、ラッチ回路４８は、パルス生成回路６０によりプリドライバ回路１０の入力電圧ＩＮにハイレベルが入力されて生成された短いパルス電圧Ｔ０で、電圧比較器３２の出力ＣＭＰの状態遷移前の初期値をラッチし、ＣＭＰ＿Ｔ０に出力する。

次に、ラッチ回路４９は、パルス電圧Ｔ０を、正常時に許容する下限閾値時間ＴＭＩＮだけ遅延器５３により遅延させたパルス電圧Ｔ１のタイミングで、プリドライバ回路１０の入力電圧ＩＮのハイレベル入力から下限閾値時間ＴＭＩＮ経過後のＣＭＰの値をラッチし、ＣＭＰ＿Ｔ１に出力する。

最後に、ラッチ回路５０は、パルス電圧Ｔ１を、正常時に許容する上限閾値時間ＴＭＡＸから下限閾値時間ＴＭＩＮを差し引いた時間（ＴＭＡＸ−ＴＭＩＮ）だけ遅延器５４により遅延させたパルス電圧Ｔ２のタイミングで、プリドライバ回路１０の入力電圧ＩＮのハイレベル入力からＴＭＡＸ経過後の電圧比較器３２の出力ＣＭＰの値をラッチし、ＣＭＰ＿Ｔ２に出力する。

なお、論理判定のタイミングを揃える為、ラッチ回路５１および５２は、ＣＭＰ＿Ｔ０、ＣＭＰ＿Ｔ１を、パルス電圧Ｔ２のタイミングで再度ラッチし、ＣＭＰ＿Ｔ２０、ＣＭＰ＿Ｔ２１にそれぞれ出力する。

図７（ａ）に示すように、正常時には、電圧比較器３２の出力ＣＭＰの初期値はローレベルであり、電圧比較器３２の出力ＣＭＰの遅延時間は、スイッチング素子２０のゲート容量を充電する為、下限閾値時間ＴＭＩＮ以上、かつＴＭＡＸ以下の遅延時間を持つ。従って、ラッチ回路出力ＣＭＰ＿Ｔ２０、ＣＭＰ＿Ｔ２１、ＣＭＰ＿Ｔ２は、それぞれ０、０、１（０をローレベル、１をハイレベルとする）となる。

また、スイッチング素子２０のオンオフ制御信号線路Ｌ１の断線時には、図７（ｂ）に示すように、電圧比較器３２の出力ＣＭＰの初期値はローレベルであり、電圧比較器３２の出力ＣＭＰの遅延時間は、スイッチング素子２０のゲート容量に充電する必要が無い為、下限閾値時間ＴＭＩＮより小さくなる。従って、ラッチ回路出力ＣＭＰ＿Ｔ２０、ＣＭＰ＿Ｔ２１、ＣＭＰ＿Ｔ２は、それぞれ０、１、１となる。よって、ＸＯＲ回路５５、５６、ＡＮＤ回路５７の出力により断線故障が検出される。

また、スイッチング素子２０のオンオフ制御信号線路Ｌ１の地絡時には、図７（ｃ）に示すように、閾値電圧ＶＴＨを第１の実施の形態と同様に選べば、電圧比較器３２の出力ＣＭＰは常にローレベルである。従って、ラッチ回路出力ＣＭＰ＿Ｔ２０、ＣＭＰ＿Ｔ２１、ＣＭＰ＿Ｔ２は、それぞれ０、０、０となる。よって、ＮＯＲ回路５９の出力により地絡故障が検出される。

また、スイッチング素子２０のオンオフ制御信号線路Ｌ１の天絡時には、図７（ｄ）に示すように、閾値電圧ＶＴＨを第１の実施の形態と同様に選べば、電圧比較器３２の出力ＣＭＰは常にハイレベルである。従って、ラッチ回路出力ＣＭＰ＿Ｔ２０、ＣＭＰ＿Ｔ２１、ＣＭＰ＿Ｔ２は、それぞれ１、１、１となる。よって、ＡＮＤ回路５８の出力により天絡故障が検出される。

上記の各故障モードにおける各ラッチ回路出力は、それぞれ固有の値となる為、故障検出回路３０によって断線故障、地絡故障、および天絡故障を検出することができる。
図８（ａ）（ｂ）（ｃ）（ｄ）は、ＩＮがハイレベルからローレベルに遷移する場合のタイミングチャートである。

最初に、ラッチ回路４８は、パルス生成回路６０によりプリドライバ回路１０の入力電圧ＩＮにローレベルが入力されて生成された短いパルス電圧Ｔ０で、電圧比較器３２の出力ＣＭＰの状態遷移前の初期値をラッチし、ＣＭＰ＿Ｔ０に出力する。

次に、ラッチ回路４９は、パルス電圧Ｔ０を、正常時に許容する下限閾値時間ＴＭＩＮだけ遅延器５３により遅延させたパルスのパルス電圧Ｔ１のタイミングで、プリドライバ回路１０の入力電圧ＩＮのローレベル入力から下限閾値時間ＴＭＩＮ経過後の電圧比較器３２の出力ＣＭＰの値をラッチし、ＣＭＰ＿Ｔ１に出力する。

最後に、ラッチ回路５０は、パルス電圧Ｔ１を、正常時に許容する上限閾値時間ＴＭＡＸから下限閾値時間ＴＭＩＮを差し引いた時間（ＴＭＡＸ−ＴＭＩＮ）だけ遅延器５４により遅延させたパルスのパルス電圧Ｔ２のタイミングで、プリドライバ回路１０の入力電圧ＩＮのローレベル入力からＴＭＡＸ経過後の電圧比較器３２の出力ＣＭＰの値をラッチし、ＣＭＰ＿Ｔ２に出力する。

なお、論理判定のタイミングを揃える為、ラッチ回路５１および５２は、ＣＭＰ＿Ｔ０、ＣＭＰ＿Ｔ１を、パルス電圧Ｔ２のタイミングで再度ラッチし、ＣＭＰ＿Ｔ２０、ＣＭＰ＿Ｔ２１にそれぞれ出力する。

正常時には、図８（ａ）に示すように、電圧比較器３２の出力ＣＭＰの初期値はハイレベルであり、電圧比較器３２の出力ＣＭＰの遅延時間は、スイッチング素子２０のゲート容量を放電する為、下限閾値時間ＴＭＩＮ以上、かつＴＭＡＸ以下の遅延時間を持つ。従って、ラッチ回路出力ＣＭＰ＿Ｔ２０、ＣＭＰ＿Ｔ２１、ＣＭＰ＿Ｔ２は、それぞれ１、１、０となる。

また、スイッチング素子２０のオンオフ制御信号線路Ｌ１の断線時には、図８（ｂ）に示すように、電圧比較器３２の出力ＣＭＰの初期値はハイレベルであり、電圧比較器３２の出力ＣＭＰの遅延時間は、スイッチング素子２０のゲート容量を放電する必要が無い為、下限閾値時間ＴＭＩＮより小さくなる。従って、ラッチ回路出力ＣＭＰ＿Ｔ２０、ＣＭＰ＿Ｔ２１、ＣＭＰ＿Ｔ２は、それぞれ１、０、０となる。よって、ＸＯＲ回路５５、５６、ＡＮＤ回路５７の出力により断線故障が検出される。

図８（ｃ）（ｄ）における、地絡故障、天絡故障検出の動作は、図７（ｃ）（ｄ）と同様であり、説明を省略する。上記の各故障モードにおける各ラッチ回路出力は、それぞれ固有の値となるので、各故障を検出することができる。

図７（ａ）（ｂ）（ｃ）（ｄ）および図８（ａ）（ｂ）（ｃ）（ｄ）を参照して説明したように、パルス生成回路６０と遅延器５３および５４のタイミングによって、プリドライバ回路１０の入力電圧ＩＮがローレベルからハイレベルへの遷移のタイミング、または、ハイレベルからローレベルへの遷移のタイミングで、断線故障、地絡故障、および天絡故障を検出することができる。すなわち、単一の故障検出回路３０により、３つの故障を検出することができる。

なお、図７（ａ）（ｂ）（ｃ）（ｄ）と図８（ａ）（ｂ）（ｃ）（ｄ）のタイミングチャートに示した信号のハイレベル、ローレベルの極性は一例であり、同様の機能が実現できれば反転の極性で信号を出力する構成も実施の形態に含むことができる。

（第２の実施の形態の変形例）
第２の実施の形態の変形例について図９を用いて説明する。図９は、過渡電圧判定回路４０の構成を示すブロック図である。

過渡電圧判定回路４０は、外部入力により遅延時間を選択可能とする遅延器５３および５４と、任意の値に書換え可能なレジスタを含む遅延時間設定回路１０３とを備える。その他の構成は、図６と同様であり、同一箇所には同一の符号を付してその説明を省略する。

遅延時間設定回路１０３は、遅延時間設定回路１０３内のレジスタに設定値を書換え、および保持ができ、保存された設定値に応じて遅延時間設定回路１０３の出力値が決定される。遅延時間設定回路１０３の出力値は、遅延器５３および５４に夫々出力され、遅延器５３および５４の遅延時間を設定する。本変形例によれば、接続されるスイッチング素子２０等の条件に応じて、遅延器５３および５４に夫々出力される遅延時間設定回路１０３の出力値によって最適な遅延時間を調整できる為、過渡電圧判定回路４０の汎用性を増すことができる。

（第１及び第２の実施の形態の変形例）
第１及び第２の実施の形態の変形例について、図１０、１１を用いて説明する。
図１０は、故障検出回路３０の構成を示すブロック図である。故障検出回路３０は、閾値電圧を任意の値に書換え可能なレジスタを含む閾値電圧設定回路１０１と、入力電圧ＩＮが入力され、閾値電圧設定回路１０１からの閾値電圧ＶＴＨａ及びＶＴＨｂを選択可能とする閾値電圧生成回路３１とを備える。閾値電圧生成回路３１はその出力ＶＴＨとして、閾値電圧設定回路１０１の閾値電圧ＶＴＨａ及びＶＴＨｂを、入力電圧ＩＮの遷移によって選択する。その他の構成は、図１、図２、図６に示し構成と同様であり、同一箇所には同一の符号を付してその説明を省略する。また、閾値電圧設定回路１０１の閾値電圧ＶＴＨａ及びＶＴＨｂは適宜設定できるので、接続されるスイッチング素子２０等の条件に応じて、最適な閾値電圧に調整できる。

図１１は、プリドライバ回路１０の入力電圧ＩＮによって出力ＶＴＨを設定するタイミングチャートである。
閾値電圧生成回路３１は、入力電圧ＩＮがローレベルからハイレベルに遷移する場合、もしくはハイレベルからローレベルに遷移する場合によって、出力ＶＴＨを切り替える。例えば、入力電圧ＩＮがローレベルの時は出力ＶＴＨを低くし、入力電圧ＩＮがハイレベルに遷移した場合は出力ＶＴＨを高くするように閾値電圧生成回路３１の出力を切り替える。具体的には、閾値電圧設定回路１０１は低い閾値電圧ＶＴＨａと高い閾値電圧ＶＴＨｂを出力し、閾値電圧生成回路３１は、これらの閾値電圧を選択して低い出力ＶＴＨａと高い出力ＶＴＨｂを切り替える。これにより、中途半端な天絡故障または地絡故障により出力ＯＵＴが中点電位となる場合の誤検出を低減できる。この変形例によれば、接続されるスイッチング素子２０等の条件に応じて、最適な検出閾値に調整できる為、汎用性を増すことができる。この変形例は、第１及び第２の実施の形態で示した閾値電圧生成回路３１に適用することができる。

（第３の実施の形態）
本実施の形態の故障検出回路３０について、図１２〜図１４を参照して説明する。図１２は、本実施の形態の故障検出回路３０の構成を示すブロック図である。故障検出回路３０は過渡電圧判定回路４０を含んで構成される。

故障検出回路３０は、閾値電圧ＶＴＨ１を生成する閾値電圧生成回路３３と、閾値電圧ＶＴＨ２を生成する閾値電圧生成回路３４と、プリドライバ回路１０の出力電圧ＯＵＴと閾値電圧ＶＴＨ１の比較結果ＣＭＰ１を出力する電圧比較器３２と、プリドライバ回路１０の出力電圧ＯＵＴと閾値電圧ＶＴＨ２の比較結果ＣＭＰ２を出力する電圧比較器３５と、過渡電圧判定回路４０とを備える。なお、閾値電圧ＶＴＨ１、２を任意の値に設定する閾値電圧設定回路を更に備え、閾値電圧生成回路３３、３４は、閾値電圧設定回路で設定された閾値電圧ＶＴＨ１、２を出力するように構成しても良い。

過渡電圧判定回路４０は、以下の構成よりなる。パルス生成回路６０は、プリドライバ回路１０の入力電圧ＩＮのローレベルからハイレベルへの遷移、またはハイレベルからローレベルへの遷移を検知して、短いパルス電圧Ｔ０を出力する。遅延器６１は、パルス生成回路６０のパルス電圧Ｔ０を規定の時間遅延させたパルス電圧Ｔ１を出力する。ラッチ回路６２は、電圧比較器３５の出力ＣＭＰ２を、パルス生成回路６０のパルス電圧Ｔ０のタイミングでラッチ（保持）し、出力電圧ＣＭＰ＿Ｔ０を出力する。ラッチ回路６３は、電圧比較器３２の出力ＣＭＰ１を、遅延器６１のパルス電圧Ｔ１でラッチし、出力電圧ＣＭＰ１＿Ｔ１を出力する。ラッチ回路６４は、電圧比較器３５の出力ＣＭＰ２を、遅延器６１のパルス電圧Ｔ１でラッチし、出力電圧ＣＭＰ２＿Ｔ１を出力する。ラッチ回路６５は、ラッチ回路６２の出力電圧ＣＭＰ＿Ｔ０を、遅延器６１のパルス電圧Ｔ１でラッチし、出力電圧ＣＭＰ＿Ｔ１０を出力する。ＸＯＲ回路５５、５６、ＡＮＤ回路５７、５８、およびＮＯＲ回路５９で構成される論理回路は、ラッチ回路６３〜６４の出力電圧ＣＭＰ１＿Ｔ１、ＣＭＰ２＿Ｔ１、およびＣＭＰ＿Ｔ１０を論理比較し、断線故障、地絡故障、天絡故障の検出結果を出力する。

上述した故障検出回路３０の動作について、以下に図１３（ａ）（ｂ）（ｃ）（ｄ）〜図１４（ａ）（ｂ）（ｃ）（ｄ）を参照して説明する。
図１３（ａ）（ｂ）（ｃ）（ｄ）は、プリドライバ回路の入力電圧ＩＮがローレベルからハイレベルに遷移する場合の、正常、断線、地絡、天絡の各故障モードにおけるタイミングチャートである。

本実施の形態では、パルス生成回路６０、遅延器６１で生成した短いパルス電圧Ｔ０、Ｔ１の異なるタイミングにより、電圧比較器３５、３２の出力を順次ラッチし、各ラッチ結果を論理比較し、故障検出を行う。

最初に、パルス生成回路６０によりプリドライバ回路１０の入力電圧ＩＮにハイレベルが入力されて生成されたパルス電圧Ｔ０のタイミングで、ラッチ回路６２は電圧比較器３５の出力ＣＭＰ２の状態遷移前の初期値をラッチし、ＣＭＰ＿Ｔ０に出力する。

次に、ラッチ回路６３は、プリドライバ回路１０の入力電圧ＩＮにハイレベルが入力されてから遅延時間ＴＬＡＴ経過後の電圧比較器３２の出力ＣＭＰ１の値をパルス電圧Ｔ１のタイミングでラッチし、ＣＭＰ１＿Ｔ１に出力する。パルス電圧Ｔ１は、遅延器６１によりパルス電圧Ｔ０を所定時間の遅延時間ＴＬＡＴだけ遅延させたものである。

また、ラッチ回路６４は、パルス電圧Ｔ１のタイミングで、プリドライバ回路の入力電圧ＩＮにハイレベルが入力されてから遅延時間ＴＬＡＴ経過後の電圧比較器３５の出力ＣＭＰ２の値をラッチし、ＣＭＰ２＿Ｔ１に出力する。

なお、論理判定のタイミングを揃える為、ラッチ回路６５は、パルス電圧Ｔ１のタイミングで再度ラッチし、ＣＭＰ＿Ｔ１０に出力する。
閾値電圧ＶＴＨ１およびＶＴＨ２は、ＶＴＨ２をＶＴＨ１よりも高い値に選べば、電圧比較器３２および３５の出力ＣＭＰ１およびＣＭＰ２は、ＣＭＰ１、ＣＭＰ２の順に立ち上がり、その際、ＣＭＰ１およびＣＭＰ２の遅延時間の差は、プリドライバ回路１０の出力ＯＵＴの電圧波形の傾きに比例する。

正常時には、スイッチング素子２０のゲート容量を放電する為、出力ＯＵＴの電圧波形が鈍り、遅延時間差は大きくなる。
また、スイッチング素子２０のオンオフ制御信号線路Ｌ１が断線時には、スイッチング素子２０のゲート容量を放電する必要が無い為、出力ＯＵＴの電圧波形は急峻な傾きになり、遅延時間差は小さくなる。

ここで、遅延時間ＴＬＡＴと、閾値電圧ＶＴＨ１およびＶＴＨ２の値を、正常時には、入力電圧ＩＮにハイレベルが入力されてから遅延時間ＴＬＡＴ経過後の電圧比較器出力ＣＭＰ１およびＣＭＰ２が、それぞれハイレベル、ローレベルになり、かつ、スイッチング素子２０のオンオフ制御信号線路Ｌ１の断線時には、入力電圧ＩＮの電圧遷移から遅延時間ＴＬＡＴ経過後の電圧比較器出力ＣＭＰ１およびＣＭＰ２が、いずれもハイレベルとなる様に選べば、各故障モードを検出できる。詳細を以下に述べる。

正常時には、図１３（ａ）に示すように、電圧比較器３５の出力ＣＭＰ２の初期値はローレベルであり、スイッチング素子２０のゲート容量を充電する為、電圧比較器３２の出力ＣＭＰ１は遅延時間ＴＬＡＴ以下の遅延時間で立ち上がり、かつ、電圧比較器３５の出力ＣＭＰ２は遅延時間ＴＬＡＴ以上の遅延時間で立ち上がる。従って、ラッチ回路出力ＣＭＰ＿Ｔ１０、ＣＭＰ１＿Ｔ１、ＣＭＰ２＿Ｔ１は、それぞれ０、１、０（０をローレベル、１をハイレベルとした。）となる。

また、スイッチング素子２０のオンオフ制御信号線路Ｌ１の断線時には、図１３（ｂ）に示すように、電圧比較器３５の出力ＣＭＰ２の初期値はローレベルであり、スイッチング素子２０のゲート容量に充電する必要が無い為、充電時間が小さくなり、電圧比較器３２、および３５の出力ＣＭＰ１およびＣＭＰ２は、いずれも遅延時間ＴＬＡＴ以下の遅延時間で立ち上がる。従って、ラッチ回路出力ＣＭＰ＿Ｔ１０、ＣＭＰ１＿Ｔ１、ＣＭＰ２＿Ｔ１は、それぞれ０、１、１となる。よって、ＸＯＲ回路５５、５６、ＡＮＤ回路５７の出力により断線故障が検出される。

また、スイッチング素子２０のオンオフ制御信号線路Ｌ１の地絡時には、図１３（ｃ）に示すように、閾値電圧ＶＴＨ１およびＶＴＨ２を、第１の実施の形態と同様に選べば、ＣＭＰ１およびＣＭＰ２は常にローレベルである。従って、ラッチ回路出力ＣＭＰ＿Ｔ１０、ＣＭＰ１＿Ｔ１、ＣＭＰ２＿Ｔ１は、それぞれ０、０、０となる。よって、ＮＯＲ回路５９の出力により地絡故障が検出される。

また、スイッチング素子２０のオンオフ制御信号線路Ｌ１の天絡時には、図１３（ｄ）に示すように、閾値電圧ＶＴＨ１およびＶＴＨ２を、第１の実施の形態と同様に選べば、ＣＭＰ１およびＣＭＰ２は常にハイレベルである。従って、ラッチ回路出力ＣＭＰ＿Ｔ１０、ＣＭＰ１＿Ｔ１、ＣＭＰ２＿Ｔ１は、それぞれ１、１、１となる。よって、ＡＮＤ回路５８の出力により天絡故障が検出される。
上記の各故障モードにおけるラッチ回路出力は、それぞれ固有の値となる為、故障検出回路３０によって断線故障、地絡故障、天絡故障を検出することができる。

図１４（ａ）（ｂ）（ｃ）（ｄ）は、プリドライバ回路の入力電圧ＩＮがハイレベルからローレベルに遷移する場合のタイミングチャートである。

最初に、ラッチ回路６２は、パルス生成回路６０によりプリドライバ回路の入力電圧ＩＮにローレベルが入力されて生成された短いパルス電圧Ｔ０で、電圧比較器の出力ＣＭＰ２の状態遷移前の初期値をラッチし、ＣＭＰ＿Ｔ０に出力する。

次に、ラッチ回路６３は、遅延器６１により、パルス電圧Ｔ０を、所定時間遅延時間ＴＬＡＴだけ遅延させたパルス電圧Ｔ１のタイミングで、入力電圧ＩＮにローレベルが入力されてから遅延時間ＴＬＡＴ経過後のＣＭＰ１の値をラッチし、ＣＭＰ１＿Ｔ１に出力する。また、ラッチ回路６４は、パルス電圧Ｔ１のタイミングで、入力電圧ＩＮにローレベルが入力されてから遅延時間ＴＬＡＴ経過後のＣＭＰ２の値をラッチし、ＣＭＰ２＿Ｔ１に出力する。

閾値電圧ＶＴＨ１およびＶＴＨ２は、図１３と同様にＶＴＨ２をＶＴＨ１よりも高い値に選べば、電圧比較器３２および３５の出力ＣＭＰ１およびＣＭＰ２は、ＣＭＰ２、ＣＭＰ１の順に立ち下がり、その際、ＣＭＰ１およびＣＭＰ２の遅延時間の差は、プリドライバ回路１０の出力ＯＵＴの電圧波形の傾きに比例する。

正常時には、スイッチング素子２０のゲート容量を放電する為、出力ＯＵＴの電圧波形が鈍り、遅延時間差は大きくなる。また、スイッチング素子２０のオンオフ制御信号線路Ｌ１が断線時には、スイッチング素子２０のゲート容量を放電する必要が無い為、出力ＯＵＴの電圧波形は急峻な傾きになり、遅延時間差は小さくなる。

ここで、遅延時間ＴＬＡＴと、ＶＴＨ１およびＶＴＨ２の値を、正常時には、入力電圧ＩＮにローレベルが入力されてから遅延時間ＴＬＡＴ経過後の電圧比較器出力ＣＭＰ１およびＣＭＰ２が、それぞれハイレベル、ローレベルになり、かつ、スイッチング素子２０のオンオフ制御信号線路Ｌ１の断線時には、入力電圧ＩＮの電圧遷移から遅延時間ＴＬＡＴ経過後の電圧比較器出力ＣＭＰ１およびＣＭＰ２が、いずれもローレベルとなる様に選べば、各故障モードを検出できる。詳細を以下に述べる。

正常時には、図１４（ａ）に示すように、電圧比較器３５の出力ＣＭＰ２の初期値はハイレベルであり、スイッチング素子２０のゲート容量を放電する為、電圧比較器３２の出力ＣＭＰ１は遅延時間ＴＬＡＴ以上の遅延時間で立ち下がり、かつ、電圧比較器３５の出力ＣＭＰ２は遅延時間ＴＬＡＴ以下の遅延時間で立ち下がる。従って、ラッチ回路出力ＣＭＰ＿Ｔ１０、ＣＭＰ１＿Ｔ１、ＣＭＰ２＿Ｔ１は、それぞれ１、１、０（０をローレベル、１をハイレベルとした。）となる。

また、スイッチング素子２０のオンオフ制御信号線路Ｌ１の断線時には、図１４（ｂ）に示すように、電圧比較器３５の出力ＣＭＰ２の初期値はハイレベルであり、前述のスイッチング素子２０のゲート容量を放電する必要が無い為、放電時間が小さくなり、電圧比較器３２、および３５の出力ＣＭＰ１およびＣＭＰ２は、いずれも遅延時間ＴＬＡＴ以下の遅延時間で立ち下がる。従って、ラッチ回路出力ＣＭＰ＿Ｔ１０、ＣＭＰ１＿Ｔ１、ＣＭＰ２＿Ｔ１は、それぞれ１、０、０となる。よって、ＸＯＲ回路５５、５６、ＡＮＤ回路５７の出力により断線故障が検出される。

図１４（ｃ）（ｄ）における、地絡故障、天絡故障検出の動作は、図１３と同様であるので、説明を省略する。上記の各故障モードにおけるラッチ回路出力は、それぞれ固有の値となる為、各故障を検出することができる。

図１３（ａ）（ｂ）（ｃ）（ｄ）および図１４（ａ）（ｂ）（ｃ）（ｄ）により、パルス生成回路６０と遅延器６１のタイミングによって、入力電圧ＩＮがローレベルからハイレベルへの遷移のタイミング、またはハイレベルからローレベルへの遷移のタイミングで、断線故障、地絡故障、天絡故障を検出することができる。すなわち、単一の故障検出回路３０により、３つの故障を検出することができる。

なお、図１３（ａ）（ｂ）（ｃ）（ｄ）と図１４（ａ）（ｂ）（ｃ）（ｄ）のタイミングチャートに示した信号のハイレベル、ローレベルの極性は一例であり、同様の機能が実現できれば反転の極性で信号を出力する構成も実施の形態に含むことができる。

（第４の実施の形態）
本実施の形態では、上述した第１〜第３の実施の形態で示した故障検出回路３０の自己診断を行う負荷駆動回路１について、図１５を参照して説明する。

図１５は、負荷駆動回路１の構成を示すブロック図である。故障検出回路３０は、上述した第１〜第３の実施の形態で示した何れかの回路である。

負荷駆動回路１は、プリドライバ回路１０、プリドライバ回路３００、セレクタ３０１、故障検出回路３０を備える。

プリドライバ回路１０は、入力電圧ＩＮと、テストモード切替用の制御信号ＴＥＳＴ＿ＥＮが入力され、スイッチング素子２０を駆動する。

プリドライバ回路３００は、入力電圧ＩＮと、テストモード切替用の制御信号ＴＥＳＴ＿ＥＮと、テストモード移行時に、出力制御信号ＴＥＳＴ＿ＣＮＴとが入力され、故障検出回路３０診断用の出力電圧ＴＥＳＴを出力する。プリドライバ回路３００は、故障検出回路３０の診断用プリドライバであり、プリドライバ回路１０と同様の構成である。ただし、プリドライバ回路３００は、大きなゲート容量を持つスイッチング素子２０や、ＩＣ外部配線を駆動する必要が無い分、断線検出のテストができる程度の駆動力があれば、小型で良い。

セレクタ３０１は、プリドライバ回路１０の出力電圧ＯＵＴと、プリドライバ回路３００の出力電圧ＴＥＳＴが入力され、ＴＥＳＴ＿ＥＮによりどちらか一方を選択し、出力信号ＳＥＬとして出力する。故障検出回路３０には、出力信号ＳＥＬと入力電圧ＩＮが入力され、検出結果を出力する。

故障検出回路３０の自己診断を行う場合には、テストモード切替用の制御信号ＴＥＳＴ＿ＥＮによりメインのプリドライバ回路１０を出力停止状態にし、診断用のプリドライバ回路３００を活動状態にする。また、セレクタ３０１はプリドライバ回路３００の出力電圧ＴＥＳＴを選択し、出力信号ＳＥＬを出力する。この状態で、プリドライバ回路１０の入力電圧ＩＮとプリドライバ回路３００の出力制御信号ＴＥＳＴ＿ＣＮＴに、断線故障、地絡故障、および天絡故障を想定した各テストパターンを入力する。例えば、断線故障を想定した出力制御信号ＴＥＳＴ＿ＣＮＴとして、２ビットの信号「０１」を、地絡故障、天絡故障を想定した出力制御信号ＴＥＳＴ＿ＣＮＴとして夫々「１０」、「１１」をプリドライバ回路３００へ入力する。

断線故障を想定したテストパターンでは、出力制御信号ＴＥＳＴ＿ＣＮＴとして「０１」が入力され、プリドライバ回路３００は通常の出力状態になる。この状態で入力電圧ＩＮが入ればプリドライバ回路３００はそのまま入力電圧ＩＮを出力電圧ＴＥＳＴとして出力するので、遅延時間は無く、故障検出回路３０が正常に動作していれば断線故障と検出する。

地絡故障を想定したテストパターンでは、出力制御信号ＴＥＳＴ＿ＣＮＴとして「１０」が入力され、入力電圧ＩＮにどのような電圧入力されてもプリドライバ回路３００の出力電圧ＴＥＳＴがＬＯＷレベルの信号を出し続ける。その結果、故障検出回路３０が正常に動作していれば地絡故障と検出する。

天絡故障を想定したテストパターンでは、出力制御信号ＴＥＳＴ＿ＣＮＴとして「１１」が入力され、入力電圧ＩＮにどのような電圧入力されてもプリドライバ回路３００の出力電圧ＴＥＳＴがＨＩＧＨレベルの信号を出し続ける。その結果、故障検出回路３０が正常に動作していれば天絡故障と検出する。

このように、出力制御信号ＴＥＳＴ＿ＣＮＴと入力電圧ＩＮとの組み合わせによる各テストパターンを入力すれば、故障検出回路３０が正常に故障検出できるかどうかの自己診断を行うことができる。本実施の形態によれば、負荷９を駆動していない任意のタイミングで故障検出回路３０の自己診断を行うことが出来る為、故障検出回路３０の信頼性が向上する。本実施の形態による自己診断は、上述した第１〜第３の実施の形態で示した故障検出回路３０に適用することができる。

（第５の実施の形態）
本実施の形態について図１６を参照して説明する。図１６は３相モータドライバの構成を示すブロック図である。

３相モータドライバは、３相モータ２０１に接続され、各相のモータ駆動信号ＩＮ１〜ＩＮ６によりスイッチング素子２０〜２５をオンオフ制御し、３相モータを駆動させる負荷駆動回路１〜６を有する。スイッチング素子２０〜２２は上アーム、スイッチング素子２３〜２５は下アームを構成する。負荷駆動回路１〜６は夫々プリドライバ回路１０、上述した故障検出回路３０、スイッチング素子２０〜２５を有する。更に、負荷駆動回路１〜６に含まれるスイッチング素子２０〜２５と電源９０１及びグランド間に直列に接続された制御スイッチ２０２〜２０７を備える。制御部２００は、負荷駆動回路１〜６からの故障検出結果である判定１〜６をモニタしながら、各相のモータ駆動信号ＩＮ１〜ＩＮ６と、負荷駆動回路１〜６に含まれるプリドライバ回路１０のイネーブル制御信号である制御１〜６とを出力すると共に、制御スイッチ２０２〜２０７のイネーブル制御するモータ駆動ドライバ制御信号を出力する。

負荷駆動回路１〜６のいずれかのスイッチング素子２０〜２５のオンオフ制御信号線路Ｌ１〜６に断線故障、地絡故障または天絡故障が発生した場合、当該負荷駆動回路１〜６は故障検出を制御部２００に返す。制御部２００は、この故障検出内容を外部の報知部（図示省略）に通知することにより、報知部は、どのオンオフ制御信号線路Ｌ１〜６にどのような故障が生じているかを報知することができる。また、制御部２００は、故障検出内容によって当該プリドライバ出力を固定あるいは遮断し、またはモータ駆動ドライバ制御信号によって制御スイッチ２０２〜２０７を制御して、スイッチング素子２０〜２５の故障しているスイッチング素子のみを遮断することで、残りの正常な回路によりモータ駆動可能な状態に移行することができる。

以上で説明した実施の形態における負荷駆動回路の故障検出回路によれば、以下の作用効果が得られる。
（１）負荷駆動回路の故障検出回路は、オンオフ制御信号線路Ｌ１が接続され、オンオフすることにより負荷を駆動するスイッチング素子２０と、スイッチング素子２０のオンオフを制御するプリドライバ回路１０と、閾値電圧を生成する閾値電圧生成回路３１と、プリドライバ回路１０の出力電圧と閾値電圧とが入力され、プリドライバ回路１０の出力電圧と閾値電圧との比較結果信号を出力する電圧比較器３２と、プリドライバ回路１０への入力電圧と電圧比較器３２の比較結果信号とが入力され、プリドライバ回路１０への入力電圧と電圧比較器３２の比較結果信号との遅延を検出し、更に、プリドライバ回路１０への入力電圧の入力から所定時間を経過した後の電圧比較器３２の電圧遷移を検出し、これらの検出結果に基づいてオンオフ制御信号線路Ｌ１の断線故障、地絡故障、および天絡故障を検出する過渡電圧判定回路４０とを備える。したがって、単一の故障検出回路を用いて断線故障、地絡故障、および天絡故障を検出することができる。

なお、上述した実施の形態では、スイッチング素子２０のオンオフを制御する回路としてプリドライバ回路１０の例で説明したが、スイッチング素子２０のオンオフを制御する回路であればその他の回路であっても良い。その他の回路およびプリドライバ回路１０を含めて、ドライバ回路と称する。

また、本発明は上述した実施の形態に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施の形態は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加、削除、置換をすることが可能である。また、制御線や情報線は説明上必要と考えられるものを示しており、製品上必ずしも全ての制御線や情報線を示しているとは限らない。

１〜６ 負荷駆動回路
９ 負荷
１０ プリドライバ回路
２０〜２５ スイッチング素子
３０ 故障検出回路
３１，３３，３４ 閾値電圧生成回路
３２，３５ 電圧比較器
４０ 過渡電圧判定回路
４１，６０ パルス生成回路
４２ カウンタ
４３，４４ カウント値比較回路
４５，４８〜５２，６２〜６５ ラッチ回路
４６，５７，５８ ＡＮＤ回路
４７ 片側反転入力のＡＮＤ回路
５５ ＸＯＲ回路
５９ ＮＯＲ回路
５３，５４，６１ 遅延器
１００ ３相モータ制御プリドライバ回路
１０１ 閾値電圧設定回路
１０２ カウント値設定回路
１０３ 遅延時間設定回路
２００ 制御部
２０１ ３相モータ
２０２〜２０７ 制御スイッチ
３００ 自己診断用プリドライバ回路
３０１ セレクタ

Claims (10)

1. オンオフ制御信号線路が接続され、オンオフすることにより負荷を駆動するスイッチング素子と、
   前記スイッチング素子のオンオフを制御するドライバ回路と、
   閾値電圧を生成する閾値電圧生成回路と、
   前記ドライバ回路の出力電圧と前記閾値電圧とが入力され、前記ドライバ回路の出力電圧と前記閾値電圧との比較結果信号を出力する電圧比較器と、
   前記ドライバ回路への入力電圧と前記電圧比較器の比較結果信号とが入力され、前記ドライバ回路への入力電圧と前記電圧比較器の比較結果信号との遅延を検出し、更に、前記ドライバ回路への入力電圧の入力から所定時間を経過した後の前記電圧比較器の電圧遷移を検出し、これらの検出結果に基づいて前記オンオフ制御信号線路の断線故障、地絡故障、および天絡故障を検出する過渡電圧判定回路とを備えることを特徴とする負荷駆動回路の故障検出回路。
2. 請求項１に記載の負荷駆動回路の故障検出回路において、
   前記過渡電圧判定回路は、
   前記ドライバ回路への入力電圧が入力され、更に、前記電圧比較器の比較結果信号が入力され、前記電圧比較器が出力されるまでの遅延時間に応じたパルスを出力するパルス生成回路と、
   前記パルス生成回路の前記パルスの出力期間中に、クロック信号をカウントし、カウント値を出力するカウンタと、
   前記カウント値が入力され、カウント下限閾値との比較結果信号を出力する第１のカウント値比較回路と、
   前記カウント値が入力され、カウント上限閾値との比較結果信号を出力する第２のカウント値比較回路と、
   前記第２のカウント値比較回路の出力信号と、前記電圧比較器の比較結果信号とが入力され、比較結果を出力する論理回路とを備えることを特徴とする負荷駆動回路の故障検出回路。
3. 請求項１に記載の負荷駆動回路の故障検出回路において、
   前記過渡電圧判定回路は、
   前記ドライバ回路への入力電圧が入力され、前記入力電圧に応答してパルスを生成するパルス生成回路と、
   前記パルス生成回路の出力が入力され、この入力された信号を一定時間遅延させて出力する第１の遅延器と、
   前記第１の遅延器の出力が入力され、この入力された信号を一定時間遅延させて出力する第２の遅延器と、
   前記電圧比較器の比較結果信号が入力され、前記パルス生成回路の出力のタイミングで前記電圧比較器の比較結果信号を保持する第１のラッチ回路と、
   前記電圧比較器の比較結果信号が入力され、前記第１の遅延器の出力のタイミングで前記電圧比較器の比較結果信号を保持する第２のラッチ回路と、
   前記電圧比較器の比較結果信号が入力され、前記第２の遅延器の出力のタイミングで前記電圧比較器の比較結果信号を保持する第３のラッチ回路と、
   前記第１から第３のラッチ回路の出力を入力として、比較結果を出力する論理回路とを備えることを特徴とする負荷駆動回路の故障検出回路。
4. 請求項１に記載の負荷駆動回路の故障検出回路において、
   前記閾値電圧生成回路は、第１の閾値電圧を生成する第１の閾値電圧生成回路と、第２の閾値電圧を生成する第２の閾値電圧生成回路とを有し、
   前記電圧比較器は、前記ドライバ回路の出力電圧と前記第１の閾値電圧との比較結果信号を出力する第１の電圧比較器と、前記ドライバ回路の出力電圧と前記第１の閾値電圧との比較結果信号を出力する第２の電圧比較器とを有し、
   前記過渡電圧判定回路は、
   前記ドライバ回路への入力電圧が入力され、前記入力電圧に応答してパルスを生成するパルス生成回路と、
   前記パルス生成回路の出力が入力され、この入力された信号を一定時間遅延させて出力する遅延器と、
   前記第１もしくは第２の電圧比較器の出力が入力され、前記パルス生成回路の出力のタイミングで前記第１もしくは第２の電圧比較器の比較結果信号を保持する第１のラッチ回路と、
   前記第１の電圧比較器の比較結果信号が入力され、前記遅延器の出力のタイミングで前記第１の電圧比較器の比較結果信号を保持する第２のラッチ回路と、
   前記第２の電圧比較器の比較結果信号が入力され、前記遅延器の出力のタイミングで前記第２の電圧比較器の比較結果信号を保持する第３のラッチ回路と、
   前記第１から第３のラッチ回路の出力を入力として、比較結果を出力する論理回路とを備えることを特徴とする負荷駆動回路の故障検出回路。
5. 請求項１〜４のいずれか一項に記載の負荷駆動回路の故障検出回路において、
   前記閾値電圧を任意の値に設定する閾値電圧設定回路を備え、前記閾値電圧生成回路は、前記設定された前記閾値電圧を出力することを特徴とする負荷駆動回路の故障検出回路。
6. 請求項１〜３のいずれか一項に記載の負荷駆動回路の故障検出回路において、
   複数の前記閾値電圧を設定する閾値電圧設定回路を備え、前記閾値電圧生成回路は、前記ドライバ回路への入力電圧の遷移に応じて前記設定された前記閾値電圧を切り替えて出力することを特徴とする負荷駆動回路の故障検出回路。
7. 請求項２に記載の負荷駆動回路の故障検出回路において、
   前記カウント下限閾値および前記カウント上限閾値を任意の値に設定する閾値設定回路を備えることを特徴とする負荷駆動回路の故障検出回路。
8. 請求項３に記載の負荷駆動回路の故障検出回路において、
   前記第１の遅延器および前記第２の遅延器の遅延時間を任意の値に設定する遅延時間設定回路を備えることを特徴とする負荷駆動回路の故障検出回路。
9. 請求項１〜４のいずれか一項に記載の負荷駆動回路の故障検出回路において、
   前記ドライバ回路は、
   前記スイッチング素子に接続される第１の出力と、前記故障検出回路に対してテスト用の信号を出力する第２の出力と、テストモード用の制御信号入力とを有し、テスト時には前記第１の出力を前記第２の出力に切り替えて、前記故障検出回路に入力することを特徴とする負荷駆動回路の故障検出回路。
10. 請求項１〜４のいずれか一項に記載の負荷駆動回路の故障検出回路において、
    前記スイッチング素子は、３相モータ制御装置として各相のモータ駆動ドライバに用いられ、
    前記過渡電圧判定回路は、各相の上アームおよび下アームのスイッチング素子のオンオフ制御信号線路の故障を個別に検出し、故障部のみを停止させ、残りの正常部は動作を継続することを特徴とする負荷駆動回路の故障検出回路。

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