JP2014054042A - 過電流保護回路 - Google Patents

Abstract

【課題】過電流の種類によらず良好な電力変換効率で過電流検出ができる過電流保護を提供すること。
【解決手段】電流ラインにおいて負荷の高電圧側に配置され、第１スイッチング信号が入力されスイッチング動作する第１スイッチング素子と、前記電流ラインにおいて前記負荷の低電圧側に配置され、第２スイッチング信号が入力され前記第１スイッチング素子とは相補的なスイッチング動作をする第２スイッチング素子とを有し、前記第１及び第２スイッチング素子がＨブリッジ回路又はハーフブリッジ回路を構成する負荷駆動回路と、前記負荷駆動回路における前記第１スイッチング素子と前記第２スイッチング素子との間の第１電位を検出する電位検出部と、前記検出した第１電位が入力され、前記第１電位が、第１しきい値電圧と、前記第１しきい値電圧よりも低い第２しきい値電圧との間の場合に過電流が流れていると判定する比較判定部と、を備える過電流保護回路。
【選択図】図１

Description

本発明は、過電流保護回路に関するものである。

従来の過電流保護回路として、特許文献１に示すように、電流ラインにセンス抵抗を配置して、そのセンス抵抗の両端の電圧をモニタすることで、電流ラインに流れる電流を検知する方式がある。この構成では、モニタした電圧と基準電圧とをコンパレータ等によって比較し、モニタ電圧が基準電圧を超えたら過電流が流れたと判断し、ブリッジ回路を構成するスイッチ素子をオフ状態にする。

また、特許文献２で用いられている過電流保護回路は、電流ラインにトランジスタを配置してカレントミラー回路を構成することで、そのカレントミラー回路で電流をモニタしている。このような構成をとることで、電流ラインに比例した電流をモニタして過電流を検知することが可能であり、かつ過電流を検知するためのセンス抵抗を直接電流ラインに配置する必要がないため、比較的電力変換効率の劣化が少なく済む。

特許文献３に示すような過電流保護回路は、Ｈブリッジ（フルブリッジ）もしくはハーフブリッジ回路を構成する１組のハイサイドＦＥＴ（Field Effect Transistor）とローサイドＦＥＴの各ＦＥＴ両端の電圧を検出する構成を有している。そして、過電流の一種である貫通電流が流れていると判定した場合に、スイッチング素子である各ＦＥＴをオフ状態にする。この構成では、電流ラインに余計な素子を追加せずに貫通電流を検出するため、電力変換効率を全く犠牲にすることなく、貫通電流を検出することができる。

特開平０９−３０８２６１号公報 特開２０００−１９６３８３号公報 特開２００５−１３６４５２号公報

特許文献１に示す過電流保護回路は、比較的正確に電流値をモニタすることができるが、電流ラインにセンス抵抗を配置するため、これによる電力損失が発生して電力変換効率が劣化するという問題がある。また、特許文献２に示す過電流保護回路は、センス抵抗を直接電流ラインに配置する構成ではない。しかしながら、電流ラインにトランジスタを配置してカレントミラー回路を構成するため、カレントミラー用トランジスタにおける電力損失が発生し、かつカレントミラー回路にも電流ラインと同等の電流もしくは比例した電流が流れることから、電力変換効率の劣化は避けられず、また回路規模も大きくなるという問題がある。また、特許文献３に示すような過電流保護回路は、ハイサイドＦＥＴとローサイドＦＥＴの両方に流れる貫通電流から、これらのＦＥＴを保護することは可能である。しかしながら、通常の相補出力されるスイッチング動作における、電流ラインの負荷短絡に起因する過電流が発生した場合には、これらのＦＥＴを保護することはできないという問題がある。

本発明は、上記に鑑みてなされたものであって、過電流の種類によらずに良好な電力変換効率で過電流の検出が実現できる過電流保護を提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明に係る過電流保護は、電流ラインにおいて負荷の高電圧側に配置され、第１スイッチング信号が入力されてスイッチング動作をする第１スイッチング素子と、前記電流ラインにおいて前記負荷の低電圧側に配置され、第２スイッチング信号が入力されて前記第１スイッチング素子とは相補的なスイッチング動作をする第２スイッチング素子とを有し、前記第１および第２スイッチング素子がＨブリッジ回路またはハーフブリッジ回路を構成している負荷駆動回路と、前記負荷駆動回路における前記第１スイッチング素子と前記第２スイッチング素子との間の第１電位を検出する電位検出部と、前記電位検出部が検出した第１電位が入力され、前記第１電位が、第１しきい値電圧と、前記第１しきい値電圧よりも低い第２しきい値電圧との間の場合に過電流が流れていると判定する比較判定部と、を備えることを特徴とする。

本発明に係る過電流保護は、上記発明において、前記比較判定部から判定結果が入力され、前記判定結果に基づいて前記電流ラインに電流が流れることを停止するシャットダウン制御部をさらに備えることを特徴とする。

本発明に係る過電流保護は、上記発明において、前記比較判定部は、前記第１電位と前記第１しきい値電圧とを比較する第１比較器と、前記第１電位と前記第２しきい値電圧とを比較する第２比較器とを備えることを特徴とする。

本発明に係る過電流保護は、上記発明において、前記負荷駆動回路は、前記電流ラインにおいて前記負荷の高電圧側かつ前記第１スイッチング素子と並列に配置され、前記第１スイッチング信号と相補的な第３スイッチング信号が入力されてスイッチング動作する第３スイッチング素子と、前記電流ラインにおいて前記負荷の低電圧側かつ前記第２スイッチング素子と並列に配置され、前記第２スイッチング信号と相補的な第４スイッチング信号が入力されてスイッチング動作する第４スイッチング素子とを有し、前記第１から第４スイッチング素子がＨブリッジ回路を構成していることを特徴とする。

本発明に係る過電流保護は、上記発明において、前記負荷駆動回路は、前記電流ラインにおいて前記負荷の高電圧側かつ前記第１スイッチング素子と並列に配置され、第３スイッチング信号が入力されてオン状態またはオフ状態に維持される第３スイッチング素子と、前記電流ラインにおいて前記負荷の低電圧側かつ前記第２スイッチング素子と並列に配置され、第４スイッチング信号が入力されて前記第３スイッチング素子と相補的なオン状態またはオフ状態に維持される第４スイッチング素子とを有し、前記第１から第４スイッチング素子がハーフブリッジ回路を構成していることを特徴とする。

本発明に係る過電流保護は、上記発明において、前記電位検出部は、さらに、前記負荷駆動回路における前記第３スイッチング素子と前記第４スイッチング素子との間の第２電位を検出し、前記比較判定部は、前記電位検出部が検出した前記第１電位および前記第２電位が入力され、前記第１電位が、前記第１しきい値電圧と前記第２しきい値電圧との間の場合、または、前記第２電位が、第３しきい値電圧と、前記第３しきい値電圧よりも低い第４しきい値電圧との間の場合に、過電流が流れていると判定することを特徴とする。

本発明に係る過電流保護は、上記発明において、前記比較判定部は、前記第２電位と前記第３しきい値電圧とを比較する第３比較器と、前記第２電位と前記第３しきい値電圧とを比較する第４比較器とをさらに備えることを特徴とする。

本発明に係る過電流保護は、上記発明において、前記第１しきい値電圧は、前記第１スイッチング素子のオン抵抗による電圧降下から算出された値である、または、前記第３しきい値電圧は、前記第３スイッチング素子のオン抵抗による電圧降下から算出された値である、ことを特徴とする。

本発明に係る過電流保護は、上記発明において、前記第２しきい値電圧は、前記第２スイッチング素子のオン抵抗による電圧降下から算出された値である、または、前記第４しきい値電圧は、前記第４スイッチング素子のオン抵抗による電圧降下から算出された値である、ことを特徴とする。

本発明に係る過電流保護は、上記発明において、前記比較判定部は、前記第１から第４スイッチング素子のいずれかの定格電流をもとに設定された時定数を有する低域遮断フィルタを備えることを特徴とする。

本発明に係る過電流保護は、上記発明において、前記時定数は、前記第１から第４スイッチング素子のいずれかでの発熱が定格値以下となるように設定されることを特徴とする。

本発明に係る過電流保護は、上記発明において、当該過電流保護回路の起動時から動作が安定するまでの期間だけ、過電流の検出動作または過電流からの保護動作を停止することを特徴とする。

本発明によれば、過電流の種類によらずに良好な電力変換効率で過電流の検出ができる過電流保護を実現できるという効果を奏する。

図１は、実施の形態１に係る過電流保護回路の構成を示すブロック図である。 図２は、図１の負荷駆動回路および電位検出部の具体的構成を示す図である。 図３は、図１の比較判定部を示す図である。 図４は、図３の比較判定部の具体的構成を示す図である。 図５は、通常動作時の比較判定部の入力信号および出力信号の一例を示す図である。 図６は、図５の場合のスイッチング信号を示す図である。 図７は、負荷短絡により過電流が発生した場合の比較判定部の入力信号および出力信号の一例を示す図である。 図８は、貫通電流が流れた場合の比較判定部の入力信号の一例を示す図である。 図９は、図８の場合のスイッチング信号を示す図である。 図１０は、しきい値電圧および時定数の設定を変更した場合のスイッチング信号を示す図である。 図１１は、負荷駆動回路部の変形例１の具体的構成を示す図である。 図１２は、負荷駆動回路および電位検出部の変形例２の具体的構成を示す図である。 図１３は、図１２の負荷駆動回路および電位検出部と組み合わせて用いることができる比較判定部を示す図である。 図１４は、実施の形態２に係る過電流保護回路の構成を示すブロック図である。 図１５は、実施の形態３に係る過電流保護回路の構成を示すブロック図である。

以下に、図面を参照して本発明に係る過電流保護回路の実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、各図面において、同一または対応する要素には適宜同一の符号を付している。さらに、図面は模式的なものであり、各要素の寸法の関係などは、現実のものとは異なる場合があることに留意する必要がある。図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれている場合がある。

（実施の形態１）
図１は、本発明の実施の形態１に係る過電流保護回路の構成を示すブロック図である。過電流保護回路１００は、目標値指示回路１０と、バッファ回路２０と、負荷駆動回路３０と、電位検出部４０と、比較判定部５０と、シャットダウン制御部６０とを備えている。

目標値指示回路１０は、外部からの制御信号Ｓ０にしたがって、負荷の駆動目標値を負荷駆動回路３０に指示するための指示信号Ｓ１を出力する。目標値指示回路１０は、たとえばＣＰＵ（Central Processing Unit）などの演算部、記憶部、およびデジタル／アナログ変換部を備えている。そして、外部からの制御信号Ｓ０にしたがって、演算部が記憶部に格納されたデータおよび演算プログラブを読み出し、これを用いて演算を行ってデジタル指示信号を生成し、デジタル／アナログ変換部が生成されたデジタル指示信号をアナログ指示信号である指示信号Ｓ１に変換して出力する。指示信号Ｓ１は、たとえばＨｉｇｈレベルとＬｏｗレベルの電圧レベルで構成されるＰＷＭ（Pulse Width Modulation）信号である。

バッファ回路２０は、指示信号Ｓ１を受け付けて、これに対して負荷駆動回路３０とのインピーダンス整合、レベルシフト、位相反転等を行って、スイッチング信号Ｓ２を生成する。

負荷駆動回路３０は、スイッチング信号Ｓ２を受け付けて、これによって負荷を駆動する。電位検出部４０は、負荷駆動回路３０の所定の位置の電位を検出する。

負荷駆動回路３０および電位検出部４０について説明する。図２は、図１の負荷駆動回路３０および電位検出部４０の具体的構成を示す図である。

負荷駆動回路３０では、電圧ＶＤＤである電源からグラウンド端子まで形成された電流ラインＣＬに直列に負荷Ｌが接続されている。負荷Ｌはたとえばペルチェ素子などの電子冷却素子である。

また、負荷駆動回路３０は、電流ラインＣＬにおいて負荷Ｌの高電圧側に互いに並列に配置された、第１スイッチング素子としてのＦＥＴ３１および第３スイッチング素子としてのＦＥＴ３３と、電流ラインＣＬにおいて負荷Ｌの低電圧側に互いに並列に配置された、第２スイッチング素子としてのＦＥＴ３２および第４スイッチング素子としてのＦＥＴ３４とを有している。たとえば、ＦＥＴ３１、３３はＰチャネル型のＭＯＳＦＥＴであり、ＦＥＴ３２、３４はＮチャネル型のＭＯＳＦＥＴである。ＦＥＴ３１、３３のソース端子は電源側に接続しており、ドレイン端子は負荷Ｌ側に接続している。一方、ＦＥＴ３２、３４のソース端子はグラウンド端子側に接続しており、ドレイン端子は負荷Ｌ側に接続している。

ＦＥＴ３１、３２およびＦＥＴ３３、３４はそれぞれハーフブリッジ回路を構成しており、ＦＥＴ３１〜３４はＨブリッジ回路を構成している。さらに、負荷Ｌの両端子側には低域透過フィルタ３５、３６が接続されている。低域透過フィルタ３５、３６は負荷Ｌに流れるべき電流からリップルを除去して平滑化するためのものである。

ここで、図１に示すスイッチング信号Ｓ２は、第１、第２、第３、および第４スイッチング信号としてのスイッチング信号Ｓ２１、Ｓ２２、Ｓ２３、Ｓ２４を含んでいる。スイッチング信号Ｓ２１、Ｓ２２、Ｓ２３、Ｓ２４はたとえばＨｉｇｈレベルとＬｏｗレベルの電圧レベルで構成されるＰＷＭ信号である。

ＦＥＴ３１のゲート端子Ｇ３１にスイッチング信号Ｓ２１が入力されると、ＦＥＴ３１はオン状態とオフ状態とを繰り返すスイッチング動作をする。ＦＥＴ３２のゲート端子Ｇ３２にスイッチング信号Ｓ２２が入力されると、ＦＥＴ３２は、ＦＥＴ３１とは相補的なスイッチング動作をする。なお、ＦＥＴ３１はＰチャネル型であり、ＦＥＴ３２はＮチャネル型であるので、スイッチング信号Ｓ２１、Ｓ２２は同位相である。

一方、ＦＥＴ３３のゲート端子Ｇ３３にスイッチング信号Ｓ２３が入力されると、ＦＥＴ３３はＦＥＴ３１とは相補的なスイッチング動作をする。そのためスイッチング信号Ｓ２３はスイッチング信号Ｓ２１とは相補的な、位相反転した信号とされている。ＦＥＴ３４のゲート端子Ｇ３４にスイッチング信号Ｓ２４が入力されると、ＦＥＴ３４はＦＥＴ３２とは相補的なスイッチング動作をする。そのためスイッチング信号Ｓ２４はスイッチング信号Ｓ２２とは相補的な、位相反転した信号とされている。

電位検出部４０は、第１電位検出部４１と第２電位検出部４２とを有している。第１電位検出部４１はＦＥＴ３１とＦＥＴ３２との間に接続され、当該接続位置の第１電位Ｖ０を検出する。第２電位検出部４２はＦＥＴ３３とＦＥＴ３４との間に接続され、当該接続位置の第２電位Ｖ１を検出する。電位検出部４０は第１電位Ｖ０および第２電位Ｖ１の検出信号Ｓ３を比較判定部５０に出力する。

つぎに、比較判定部５０について説明する。図３は、図１の比較判定部５０を示す図である。比較判定部５０は、入力端子５１、５２と、出力端子５３、５４、５５とを備えている。入力端子５１、５２は第１電位検出部４１、４２にそれぞれ接続しており、検出信号Ｓ３が入力される。出力端子５３、５４、５５は、シャットダウン制御部６０に判定信号Ｓ４を出力する。

図４は、図３の比較判定部５０の具体的構成を示す図である。比較判定部５０は、第１比較器としての比較器５６ａ、第２比較器としての比較器５６ｂ、第３比較器としての比較器５６ｃ、第４比較器としての比較器５６ｄと、ＡＮＤゲート５７ａ、５７ｂと、低域遮断フィルタ５８ａ、５８ｂと、ＯＲゲート５９とを備えている。

比較器５６ａの＋入力端子は、第１しきい値電圧Ｖth０（Ｈ）に設定された基準電圧に接続している。比較器５６ａの−入力端子は、第１電位Ｖ０が入力される入力端子５１に接続している。比較器５６ｂの＋入力端子は、第１電位Ｖ０が入力される入力端子５１に接続している。比較器５６ｂの−入力端子は、第２しきい値電圧Ｖth０（Ｌ）に設定された基準電圧に接続している。ここで、第２しきい値電圧Ｖth０（Ｌ）は第１しきい値電圧Ｖth０（Ｈ）よりも低い値である。

比較器５６ｃの＋入力端子は、第３しきい値電圧Ｖth１（Ｈ）に設定された基準電圧に接続している。比較器５６ｃの−入力端子は、第２電位Ｖ１が入力される入力端子５２に接続している。比較器５６ｄの＋入力端子は、第２電位Ｖ１が入力される入力端子５２に接続している。比較器５６ｄの−入力端子は、第４しきい値電圧Ｖth１（Ｌ）に設定された基準電圧に接続している。ここで、第４しきい値電圧Ｖth１（Ｌ）は第３しきい値電圧Ｖth１（Ｈ）よりも低い値である。

比較器５６ａ、５６ｂの出力端子は、ＡＮＤゲート５７ａの入力端子に接続している。比較器５６ｃ、５６ｄの出力端子は、ＡＮＤゲート５７ｂの入力端子に接続している。

ＡＮＤゲート５７ａの出力端子は、低域遮断フィルタ５８ａを介して出力端子５４とＯＲゲート５９の入力端子とに接続している。ＡＮＤゲート５７ｂの出力端子は、低域遮断フィルタ５８ｂを介して出力端子５５とＯＲゲート５９の入力端子とに接続している。ＯＲゲート５９の出力端子は出力端子５３に接続している。

この比較判定部５０の構成によれば、第１電位Ｖ０が、第１しきい値電圧Ｖth０（Ｈ）と第２しきい値電圧Ｖth０（Ｌ）との間の場合に、ＡＮＤゲート５７ａからはＨｉｇｈレベルの信号（“Ｈ”信号）が出力され、それ以外の場合にはＬｏｗレベルの信号（“Ｌ”信号）が出力される。同様に、第２電位Ｖ１が、第３しきい値電圧Ｖth１（Ｈ）と第４しきい値電圧Ｖth１（Ｌ）との間の場合に、ＡＮＤゲート５７ｂからは“Ｈ”信号が出力され、それ以外の場合には“Ｌ”信号が出力される。

同様に、第１電位Ｖ０が、第１しきい値電圧Ｖth０（Ｈ）と第２しきい値電圧Ｖth０（Ｌ）との間の場合に、出力端子５４からは“Ｈ”信号が出力され、それ以外の場合には“Ｌ”信号が出力される。第２電位Ｖ１が、第３しきい値電圧Ｖth１（Ｈ）と第４しきい値電圧Ｖth１（Ｌ）との間の場合に、出力端子５５からは“Ｈ”信号が出力され、それ以外の場合には“Ｌ”信号が出力される。

さらには、第１電位Ｖ０が第１しきい値電圧Ｖth０（Ｈ）と第２しきい値電圧Ｖth０（Ｌ）との間の場合、または、第２電位Ｖ１が第３しきい値電圧Ｖth１（Ｈ）と第４しきい値電圧Ｖth１（Ｌ）との間の場合、あるいはその両方の場合には、ＯＲゲート５９から出力端子５３を介して“Ｈ”信号が出力される。第１電位Ｖ０が第１しきい値電圧Ｖth０（Ｈ）と第２しきい値電圧Ｖth０（Ｌ）との間の場合、および、第２電位Ｖ１が第３しきい値電圧Ｖth１（Ｈ）と第４しきい値電圧Ｖth１（Ｌ）との間の場合のいずれでも無い場合には、ＯＲゲート５９から出力端子５３を介して“Ｌ”信号が出力される。

判定信号Ｓ４は上記の出力端子５３、５４、５５から出力される各信号を含む信号である。

シャットダウン制御部６０は、判定信号Ｓ４を受け付けて、判定信号Ｓ４の内容に基づいて目標値指示回路１０にシャットダウン信号Ｓ５を出力する。

つぎに、過電流保護回路１００の動作について説明する。まず、過電流が発生していない状態における動作を説明し、つぎに過電流が発生した場合の動作を説明する。

（過電流が発生していない状態における動作）
まず、目標値指示回路１０が、外部からの制御信号Ｓ０にしたがって、指示信号Ｓ１を出力する。バッファ回路２０は、指示信号Ｓ１を受け付けて、スイッチング信号Ｓ２を出力する。

負荷駆動回路３０は、スイッチング信号Ｓ２を受け付けて、これによって負荷Ｌを駆動する。具体的には、スイッチング信号Ｓ２は、たとえばＰＷＭ信号であるスイッチング信号Ｓ２１、Ｓ２２、Ｓ２３、Ｓ２４を含んでいる。ＦＥＴ３１、３２、３３、３４にスイッチング信号Ｓ２１、Ｓ２２、Ｓ２３、Ｓ２４が入力され、ＦＥＴ３１、３４が同時にオン状態にされ、ＦＥＴ３２、３３が同時にオフ状態にされると、電流は電流ラインＣＬにおいて、ＦＥＴ３１から低域透過フィルタ３５、負荷Ｌ、低域透過フィルタ３６、ＦＥＴ３４を通って流れる。同様に、ＦＥＴ３２、３３が同時にオン状態にされ、ＦＥＴ３１、３４が同時にオフ状態にされると、電流は電流ラインＣＬにおいて、ＦＥＴ３３から低域透過フィルタ３６、負荷Ｌ、低域透過フィルタ３５、ＦＥＴ３２を通って流れる。ＦＥＴ３１、３２、３３、３４はスイッチング信号Ｓ２１、Ｓ２２、Ｓ２３、Ｓ２４によって負荷Ｌに流れる電流の方向が変化するようなスイッチング動作を行う。なお、負荷Ｌがペルチェ素子の場合は、電流が流れる方向によって、所定の素子表面が加熱体または冷却体となる。

ここで、スイッチング信号Ｓ２１、Ｓ２２、Ｓ２３、Ｓ２４であるＰＷＭ信号のデューティー比は、目標値指示回路１０によって、負荷Ｌが所望の目標値（たとえばペルチェ素子であれば目標温度）を実現するようなデューティー比に設定されている。これによって、負荷Ｌは所望の目標値を実現できるように駆動される。

このとき、第１電位検出部４１で検出される第１電位Ｖ０は、ＦＥＴ３１、３２、３３、３４のスイッチング動作に応じて、第１しきい値電圧Ｖth０（Ｈ）より高い電圧または第２しきい値電圧Ｖth０（Ｌ）より低い電圧となる。同様に、第２電位検出部４２で検出される第２電位Ｖ１は、ＦＥＴ３１、３２、３３、３４のスイッチング動作に応じて、第３しきい値電圧Ｖth１（Ｈ）より高い電圧または第４しきい値電圧Ｖth１（Ｌ）より低い電圧となる。

上記の第１電位Ｖ０および第２電位Ｖ１が比較判定部５０の入力端子５１、５２に入力された場合は、上述した比較判定部５０の作用によって、比較判定部５０から、出力端子５３、５４、５５のいずれからの出力も“Ｌ”信号であるような判定信号Ｓ４が出力される。

シャットダウン制御部６０は、出力端子５３、５４、５５のいずれからの出力も“Ｌ”信号であるような判定信号Ｓ４を受け付けた場合には、過電流が流れていないと判断し、シャットダウン信号Ｓ５を出力しない。このとき、負荷駆動回路３０はそのまま負荷Ｌを駆動し続ける。

（過電流が発生した場合の動作）
過電流が発生した場合は、電圧降下の発生によって、（１）第１電位検出部４１で検出される第１電位Ｖ０が、第１しきい値電圧Ｖth０（Ｈ）と第２しきい値電圧Ｖth０（Ｌ）との間の値になる場合がある。また、（２）第２電位検出部４２で検出される第２電位Ｖ１が、第３しきい値電圧Ｖth１（Ｈ）と第４しきい値電圧Ｖth１（Ｌ）との間の値になる場合がある。また、（１）と（２）が同時に起こる場合がある。

上述した比較判定部５０の作用によって、（１）の場合は、比較判定部５０の出力端子５４からは“Ｈ”信号が出力される。（２）の場合は、出力端子５５からは“Ｈ”信号が出力される。また、（１）、（２）のいずれの場合も、出力端子５３からは“Ｈ”信号が出力される。

シャットダウン制御部６０は、判定信号Ｓ４を受け付けた際に、少なくとも出力端子５３からの出力が“Ｈ”信号であるような場合には、過電流が流れていると判断し、シャットダウン信号Ｓ５を出力する。目標値指示回路１０は、シャットダウン信号Ｓ５を受け付けると、指示信号Ｓ１の出力を停止したり、ＦＥＴ３１〜３４がすべてオフ状態になるような指示信号Ｓ１を出力したり、負荷駆動回路３０を停止する信号を出力する等によって、負荷駆動回路３０を停止させる。これによって、負荷Ｌは過電流から保護される。

また、シャットダウン制御部６０は、判定信号Ｓ４に、出力端子５４からの“Ｈ”信号が含まれている場合には、第１電位Ｖ０を検出する第１電位検出部４１に関連する箇所で過電流が発生したと判断する。同様に、判定信号Ｓ４に、出力端子５５からの“Ｈ”信号が含まれている場合には、第２電位Ｖ１を検出する第２電位検出部４２に関連する箇所で過電流が発生したと判断する。これによって、過電流の発生箇所の特定が容易になり、また過電流の種類が負荷短絡によるものか貫通電流かも容易に判定できる。

図２からも明からなように、この過電流保護回路１００では、電流ラインＣＬに、過電流検出のための余計な素子を追加せずに過電流を検出できるため、電力変換効率を全く犠牲にすることなく、過電流を検出し、過電流からの保護をすることができる。

さらに、この過電流保護回路１００では、ＦＥＴ３１とＦＥＴ３２との間の第１電位Ｖ０を検出し、ＦＥＴ３３とＦＥＴ３４との第２電位Ｖ１を検出し、これらの電位が第１しきい値電圧Ｖth０（Ｈ）と第２しきい値電圧Ｖth０（Ｌ）との間、または、第３しきい値電圧Ｖth１（Ｈ）と第４しきい値電圧Ｖth１（Ｌ）との間の場合に、過電流が発生したと判断するので、貫通電流だけでなく、負荷短絡に起因する過電流も検出し、過電流からの保護をすることができるものである。したがって、この過電流保護回路１００は、過電流の種類によらずに良好な電力変換効率で過電流の検出および過電流からの回路や負荷の保護が実現できるものである。

なお、比較判定部５０において用いる比較器５６ａ〜５６ｄとしては、ｔr、ｔfおよびｔpdが数十ｎｓ以下である高速コンパレータを用いることが好ましい。なお、ｔrは立ち上がり時間、ｔfは立ち下がり時間、ｔpdは伝搬遅延時間である。

つぎに、第１しきい値電圧Ｖth０（Ｈ）および第２しきい値電圧Ｖth０（Ｌ）の設定の手法について説明する。

第１しきい値電圧Ｖth０（Ｈ）は、高電圧側のＦＥＴ３１のオン抵抗による電圧降下から算出することができる。たとえば、電流ラインＣＬに通常流す最大電流をＩmax、ＦＥＴ３１のオン抵抗の最大値をＲon（Ｈ）max、電流ラインＣＬに掛かる電圧をＶとすると、ＦＥＴ３１における電圧降下は、以下の式（１）で表される。
Ｒon（Ｈ）max・Ｉmax ・・・（１）

式（１）より、第１しきい値電圧Ｖth０（Ｈ）は、以下の式（２）のように設定できる。
Ｖth０（Ｈ）＝Ｖ−Ｒon（Ｈ）max・Ｉmax ・・・（２）

また、第１しきい値電圧Ｖth０（Ｈ）のばらつきを考慮して、以下の式（３）のように設定してもよい。ここで、αはばらつきを示す量である。
Ｖth０（Ｈ）＝Ｖ−Ｒon（Ｈ）max・Ｉmax−α ・・・（３）

同様に、第２しきい値電圧Ｖth０（Ｌ）は、以下の式（４）のように設定できる。Ｒon（Ｌ）maxはＦＥＴ３２のオン抵抗の最大値である。
Ｖth０（Ｌ）＝Ｒon（Ｌ）max・Ｉmax ・・・（４）

また、第２しきい値電圧Ｖth０（Ｌ）のばらつきを考慮して、以下の式（５）のように設定してもよい。ここで、βはばらつきを示す量である。
Ｖth０（Ｈ）＝Ｒon（Ｌ）max・Ｉmax＋β ・・・（５）

なお、第３しきい値電圧Ｖth１（Ｈ）および第４しきい値電圧Ｖth１（Ｌ）についても同様の手法で設定できる。第１しきい値電圧Ｖth０（Ｈ）と第３しきい値電圧Ｖth１（Ｈ）とは同じでも異なっていても良く、第２しきい値電圧Ｖth０（Ｌ）と第４しきい値電圧Ｖth１（Ｌ）とは同じでも異なっていても良い。

つぎに、比較判定部５０において使用されている低域遮断フィルタ５８ａ、５８ｂの好ましい特性について説明する。低域遮断フィルタ５８ａ、５８ｂの時定数を適正に設定することによって、電位検出部４０で検出された電圧に含まれるノイズの影響によってＦＥＴ３１〜３４が発熱して誤動作することを避けることができる。

まず、ＦＥＴのパルスドレイン電流（定格）をＩDM、パルス持続時間をｔ0、ＦＥＴのオン抵抗をＲonとした場合に、ＦＥＴで発生する熱量（定格）Ｑ0は、以下の式（６）で表される。なお、Ｑ0は、使用するＦＥＴ３１〜３４のうちもっとも小さい定格値とする。
Ｑ0＝ＩDM^２・Ｒon・ｔ0 ・・・ （６）

ＦＥＴで発生する熱量をＱ1とすると、Ｑ1をＱ0以下にすることによって、発熱による誤動作を避けることができる。ＦＥＴにおける電力損失をＰ1、電力損失が発生している時間をｔ1とすると、以下の式（７）の関係がなり立つ。
Ｑ0≧Ｑ1＝Ｐ1・ｔ1、∴ｔ1≦Ｑ0／Ｐ1 ・・・ （７）

低域遮断フィルタ５８ａ、５８ｂの時定数τは、式（７）のｔ1から比較器５６ａ〜５６ｄの遅延時間ｔpdを引いた値とすればよい（式（８））。
τ＝ｔ1−ｔpd≦Ｑ0／Ｐ1−ｔpd ・・・ （８）

つぎに、上記実施の形態１に係る構成の過電流保護回路を作製し、その特性を測定した。なお、負荷駆動回路３０に入力するスイッチング信号Ｓ２１、２２、２３、２４は、スイッチング周波数１ＭＨｚ、デューティー比５０％の矩形ＰＷＭ信号とした。また、第１しきい値電圧Ｖth０（Ｈ）および第３しきい値電圧Ｖth１（Ｈ）は４．２５Ｖとし、第２しきい値電圧Ｖth０（Ｌ）および第４しきい値電圧Ｖth１（Ｌ）は０．７５Ｖとした。低域遮断フィルタ５８ａ、５８ｂの時定数τは２０ｎｓとした。また、比較判定部５０における比較器５６ａ〜５６ｄとしては、ｔrおよびｔfが１２ｎｓ、ｔpdが２５ｎｓのものを用いた。ＡＮＤゲート５７ａ、５７ｂとしてＣＭＯＳ（７４ＬＶＣ０８）、ＯＲゲート５９としてＣＭＯＳ（７４ＬＶＣ３２）を用いた。

図５は、過電流の無い通常動作時の比較判定部の入力信号および出力信号の一例を示す図である。信号Ｓi１は第１電位Ｖ０であり、信号Ｓo１は比較判定部５０の出力端子５３からの出力信号である。Ｖth（Ｈ）は第１しきい値電圧であり、Ｖth（Ｌ）第２しきい値電圧である。また、図５、および図６〜図１０における縦軸のスケールは２Ｖ／ｄｉｖである。

図５に示すように、過電流が無い場合には第１電位Ｖ０は第１しきい値電圧より大きいか第２しきい値電圧より小さい値であり、出力端子５３から“Ｌ”信号が出力されている。

図６は、図５の場合のスイッチング信号を示す図である。信号Ｓg１１はスイッチング信号Ｓ２１を示し、信号Ｓg１２はスイッチング信号Ｓ２３を示している。信号Ｓg１１、信号Ｓg１２は互いに相補的であり、かつ図５の信号Ｓi１に対応した波形となっている。

図７は、負荷短絡により過電流が発生した場合の比較判定部の入力信号および出力信号の一例を示す図である。信号Ｓi２は第１電位Ｖ０であり、信号Ｓo２は比較判定部５０の出力端子５３からの出力信号である。

図７に示すように、過電流が発生した場合には、第１電位Ｖ０は第１しきい値電圧と第２しきい値電圧との間の値になっており、出力端子５３から“Ｈ”信号が出力される。なお、この場合は出力端子５４からも“Ｈ”信号が出力されており、第１電位Ｖ０を検出する第１電位検出部４１に関連する箇所で負荷短絡による過電流が発生したと考えられる。このとき、シャットダウン制御部６０はシャットダウン信号Ｓ５を出力し、目標値指示回路１０が負荷駆動回路３０を停止させた。

図８は、貫通電流が流れた場合の比較判定部の入力信号の一例を示す図である。信号Ｓi３は第１電位Ｖ０である。図８に示すように、貫通電流が流れた場合には、第１電位Ｖ０は波形が乱れ、第１しきい値電圧と第２しきい値電圧との間の値となる時間がある。

図９は、図８の場合のスイッチング信号を示す図である。信号Ｓg３１はスイッチング信号Ｓ２１を示し、信号Ｓg３２はスイッチング信号Ｓ２３を示している。信号Ｓg３１、信号Ｓg３２は、第１電位Ｖ０が第１しきい値電圧と第２しきい値電圧との間の値となる時間においてはＬｏｗレベルとなり、それ以外の場合には図８の信号Ｓi３に対応した波形となる。これは、第１電位Ｖ０が第１しきい値電圧と第２しきい値電圧との間の値となる毎にシャットダウン制御部６０がシャットダウン信号Ｓ５を出力し、目標値指示回路１０が負荷駆動回路３０を停止させるが、その後第１電位Ｖ０が第１しきい値電圧と第２しきい値電圧との間から外れた場合は目標値指示回路１０が負荷駆動回路３０の停止を解除するためである。

なお、目標値指示回路１０は、最初に貫通電流が発生して負荷駆動回路３０を停止させたら、その後は停止を解除せずに停止状態を継続させるように動作しても良い。または、貫通電流が発生した時間が所定の累積時間だけ累積した後に初めて負荷駆動回路３０を停止させるように動作してもよい。

つぎに、第１しきい値電圧Ｖth０（Ｈ）および第３しきい値電圧Ｖth１（Ｈ）を４Ｖに変更し、第２しきい値電圧Ｖth０（Ｌ）および第４しきい値電圧Ｖth１（Ｌ）を１Ｖに変更し、低域遮断フィルタ５８ａ、５８ｂの時定数τを４７ｎｓに変更した。そして、図８に示す場合と同様の貫通電流が流れる条件での実験を行った。

図１０は、しきい値電圧および時定数の設定を変更した場合のスイッチング信号を示す図である。信号Ｓg４１はスイッチング信号Ｓ２１を示し、信号Ｓg４２はスイッチング信号Ｓ２３を示している。この場合は、しきい値電圧の設定が不適切なため、貫通電流が発生しても第１電位Ｖ０が第１しきい値電圧と第２しきい値電圧との間の値とならず、目標値指示回路１０が負荷駆動回路３０を停止させる動作を行わなかった。

（変形例１）
図１１は、負荷駆動回路の変形例１の具体的構成を示す図である。図１１に示す負荷駆動回路３０Ａは、図２に示す負荷駆動回路３０において、低域透過フィルタ３６を削除した構成を有する。また、ＦＥＴ３３、３４に入力するスイッチング信号をスイッチング信号Ｓ２５、Ｓ２６としている。

スイッチング信号Ｓ２５、Ｓ２６はＨｉｇｈレベルまたはＬｏｗレベルの一定の電圧レベルを有する信号である。ＦＥＴ３３はスイッチング信号Ｓ２５が入力されてオン状態またはオフ状態に維持される。一方、ＦＥＴ３４はスイッチング信号Ｓ２６が入力されて、ＦＥＴ３３とは相補的なオフ状態またはオン状態に維持される。その結果、負荷駆動回路３０Ａはハーフブリッジ回路として機能する。このとき、負荷Ｌはたとえばヒータ等の、極性を有さないものであってもよい。なお、スイッチング信号Ｓ２５、Ｓ２６のレベルを切り替えることで、負荷Ｌを流れる電流の方向を切り替えてもよい。

過電流保護回路１００において、負荷駆動回路３０に換えて負荷駆動回路３０Ａを用いた場合にも、過電流の種類によらずに良好な電力変換効率で過電流の検出および過電流からの回路や負荷の保護が実現できる。

（変形例２）
図１２は、負荷駆動回路および電位検出部の変形例２の具体的構成を示す図である。図１２に示す負荷駆動回路３０Ｂは、図１１に示す負荷駆動回路３０Ａにおいて、ＦＥＴ３３、３４を定電圧源３７、３８に置き換えた構成を有する。また、第２電位検出部４２は削除されている。

図１３は、図１２の負荷駆動回路および電位検出部と組み合わせて用いることができる比較判定部を示す図である。この比較判定部５０Ｂは、比較判定部５０において第２電位検出部４２に接続される入力端子５２及びこれに関係する比較器５６ｃ、５６ｄ、ＡＮＤゲート５７ｂ、低域遮断フィルタ５８ｂ、ＯＲゲート５９、出力端子５３、５５は削除された構成を有する。比較判定部５０Ｂは出力端子５４から判定信号Ｓ４Ｂを出力する。

過電流保護回路１００において、負荷駆動回路３０、比較判定部５０に換えて負荷駆動回路３０Ｂ、比較判定部５０Ｂを用い、第２電位検出部４２を削除した構成の場合にも、過電流の種類によらずに良好な電力変換効率で過電流の検出および過電流からの回路や負荷の保護が実現できる。

（実施の形態２）
図１４は、本発明の実施の形態２に係る過電流保護回路の構成を示すブロック図である。図１４に示す過電流保護回路１００Ａは、図１に示す過電流保護回路１００と同様の目標値指示回路１０と、バッファ回路２０と、負荷駆動回路３０と、電位検出部４０と、比較判定部５０と、シャットダウン制御部６０とを備えているが、シャットダウン信号Ｓ５が負荷駆動回路３０に入力される点が過電流保護回路１００とは異なる。

この過電流保護回路１００Ａのように、シャットダウン信号Ｓ５が負荷駆動回路３０に入力されることによって負荷駆動回路３０が停止する構成としてもよい。この場合、たとえば負荷駆動回路３０の電流ラインＣＬに低抵抗のスイッチを配置し、シャットダウン信号Ｓ５が入力された場合にはこのスイッチが動作し、負荷駆動回路３０が停止するような構成としてもよい。ただし、負荷駆動回路３０が停止する態様は特に限定されない。

（実施の形態３）
図１５は、本発明の実施の形態３に係る過電流保護回路の構成を示すブロック図である。図１５に示す過電流保護回路１００Ｂは、図１に示す過電流保護回路１００と同様の目標値指示回路１０と、バッファ回路２０と、負荷駆動回路３０と、電位検出部４０と、比較判定部５０と、シャットダウン制御部６０とを備えているが、シャットダウン信号Ｓ５がバッファ回路２０に入力される点が過電流保護回路１００とは異なる。

この過電流保護回路１００Ｂのように、シャットダウン信号Ｓ５がバッファ回路２０に入力されることによって負荷駆動回路３０が停止する構成としてもよい。この場合、たとえばシャットダウン信号Ｓ５が入力された場合に、バッファ回路２０がスイッチング信号Ｓ２の出力を停止したり、スイッチング信号Ｓ２を、ＦＥＴ３１〜３４がすべてオフ状態になるような信号にしたり、負荷駆動回路３０を停止する信号を出力する等によって、負荷駆動回路３０を停止させるような構成としてもよい。ただし、負荷駆動回路３０を停止させる態様は特に限定されない。

なお、上記実施の形態に係る過電流保護回路は、電源投入後や過電流による停止状態からの復帰時等において、動作の立ち上がり時に動作が安定しない期間がある場合がある。この場合、過電流が流れていないにもかかわらず、電位検出部４０が検出した電位が第１しきい値電圧と第２しきい値電圧との間の値になる場合があり、これによって比較判定部５０において誤判定が発生する場合がある。

このような誤判定が発生すると、過電流保護回路がうまく立ち上がらない原因となる。このような誤判定を防止するためには、起動時から動作が安定するまでの所定の期間だけ、過電流の検出動作または過電流からの保護動作を停止することが好ましい。

過電流の検出動作または過電流からの保護動作の停止は、比較判定部５０やシャットダウン制御部６０の起動を遅らせたり、シャットダウン制御部６０がシャットダウン信号Ｓ５を出力しない設定としたり、比較判定部５０が判定信号Ｓ４を出力しない設定とすることで実現できる。または、所定の期間だけ、比較判定部５０における第１しきい値電圧と第２しきい値電圧とを、安定動作時における２つのしきい値電圧の中間値近傍の同値となるように設定してもよい。これによって、第１電位Ｖ０および第２電位Ｖ１の値に関わらず、比較判定部５０の動作状態は、判定信号Ｓ４が常に“Ｌ”信号だけを含むような状態に固定されるので、過電流の検出動作が実質的に停止される。

なお、上記実施の形態により本発明が限定されるものではない。上述した各構成要素を適宜組み合わせて構成したものも本発明に含まれる。また、さらなる効果や変形例は、当業者によって容易に導き出すことができる。よって、本発明のより広範な態様は、上記の実施の形態に限定されるものではなく、様々な変更が可能である。

１０ 目標値指示回路
２０ バッファ回路
３０、３０Ａ、３０Ｂ 負荷駆動回路
３１、３２、３３、３４ ＦＥＴ
３５、３６ 低域透過フィルタ
３７、３８ 定電圧源
４０ 電位検出部
４１ 第１電位検出部
４２ 第２電位検出部
５０、５０Ｂ 比較判定部
５１、５２ 入力端子
５３、５４、５５ 出力端子
５６ａ、５６ｂ、５６ｃ、５６ｄ 比較器
５７ａ、５７ｂ ＡＮＤゲート
５８ａ、５８ｂ 低域遮断フィルタ
５９ ＯＲゲート
６０ シャットダウン制御部
１００、１００Ａ、１００Ｂ 過電流保護回路
ＣＬ 電流ライン
Ｇ３１、Ｇ３２、Ｇ３３、Ｇ３４ ゲート端子
Ｌ 負荷
Ｓ０ 制御信号
Ｓ１ 指示信号
Ｓ２、Ｓ２１、Ｓ２２、Ｓ２３、Ｓ２４、Ｓ２５、Ｓ２６ スイッチング信号
Ｓ３ 検出信号
Ｓ４ 判定信号
Ｓ５ シャットダウン信号
Ｓg１１、Ｓg１２、Ｓg３１、Ｓg３２、Ｓg４１、Ｓg４２、Ｓi１、Ｓi２、Ｓi３、Ｓo１、Ｓo２ 信号

Claims (12)

1. 電流ラインにおいて負荷の高電圧側に配置され、第１スイッチング信号が入力されてスイッチング動作をする第１スイッチング素子と、前記電流ラインにおいて前記負荷の低電圧側に配置され、第２スイッチング信号が入力されて前記第１スイッチング素子とは相補的なスイッチング動作をする第２スイッチング素子とを有し、前記第１および第２スイッチング素子がＨブリッジ回路またはハーフブリッジ回路を構成している負荷駆動回路と、
   前記負荷駆動回路における前記第１スイッチング素子と前記第２スイッチング素子との間の第１電位を検出する電位検出部と、
   前記電位検出部が検出した第１電位が入力され、前記第１電位が、第１しきい値電圧と、前記第１しきい値電圧よりも低い第２しきい値電圧との間の場合に過電流が流れていると判定する比較判定部と、
   を備えることを特徴とする過電流保護回路。
2. 前記比較判定部から判定結果が入力され、前記判定結果に基づいて前記電流ラインに電流が流れることを停止するシャットダウン制御部をさらに備えることを特徴とする請求項１に記載の過電流保護回路。
3. 前記比較判定部は、前記第１電位と前記第１しきい値電圧とを比較する第１比較器と、前記第１電位と前記第２しきい値電圧とを比較する第２比較器とを備えることを特徴とする請求項１または２に記載の過電流保護回路。
4. 前記負荷駆動回路は、前記電流ラインにおいて前記負荷の高電圧側かつ前記第１スイッチング素子と並列に配置され、前記第１スイッチング信号と相補的な第３スイッチング信号が入力されてスイッチング動作する第３スイッチング素子と、前記電流ラインにおいて前記負荷の低電圧側かつ前記第２スイッチング素子と並列に配置され、前記第２スイッチング信号と相補的な第４スイッチング信号が入力されてスイッチング動作する第４スイッチング素子とを有し、前記第１から第４スイッチング素子がＨブリッジ回路を構成していることを特徴とする請求項１〜３のいずれか一つに記載の過電流保護回路。
5. 前記負荷駆動回路は、前記電流ラインにおいて前記負荷の高電圧側かつ前記第１スイッチング素子と並列に配置され、第３スイッチング信号が入力されてオン状態またはオフ状態に維持される第３スイッチング素子と、前記電流ラインにおいて前記負荷の低電圧側かつ前記第２スイッチング素子と並列に配置され、第４スイッチング信号が入力されて前記第３スイッチング素子と相補的なオン状態またはオフ状態に維持される第４スイッチング素子とを有し、前記第１から第４スイッチング素子がハーフブリッジ回路を構成していることを特徴とする請求項１〜３のいずれか一つに記載の過電流保護回路。
6. 前記電位検出部は、さらに、前記負荷駆動回路における前記第３スイッチング素子と前記第４スイッチング素子との間の第２電位を検出し、
   前記比較判定部は、前記電位検出部が検出した前記第１電位および前記第２電位が入力され、前記第１電位が、前記第１しきい値電圧と前記第２しきい値電圧との間の場合、または、前記第２電位が、第３しきい値電圧と、前記第３しきい値電圧よりも低い第４しきい値電圧との間の場合に、過電流が流れていると判定することを特徴とする請求項４または５に記載の過電流保護回路。
7. 前記比較判定部は、前記第２電位と前記第３しきい値電圧とを比較する第３比較器と、前記第２電位と前記第３しきい値電圧とを比較する第４比較器とをさらに備えることを特徴とする請求項６に記載の過電流保護回路。
8. 前記第１しきい値電圧は、前記第１スイッチング素子のオン抵抗による電圧降下から算出された値である、または、前記第３しきい値電圧は、前記第３スイッチング素子のオン抵抗による電圧降下から算出された値である、ことを特徴とする請求項１〜７のいずれか一つに記載の過電流保護回路。
9. 前記第２しきい値電圧は、前記第２スイッチング素子のオン抵抗による電圧降下から算出された値である、または、前記第４しきい値電圧は、前記第４スイッチング素子のオン抵抗による電圧降下から算出された値である、ことを特徴とする請求項１〜８のいずれか一つに記載の過電流保護回路。
10. 前記比較判定部は、前記第１から第４スイッチング素子のいずれかの定格電流をもとに設定された時定数を有する低域遮断フィルタを備えることを特徴とする請求項１〜９のいずれか一つに記載の過電流保護回路。
11. 前記時定数は、前記第１から第４スイッチング素子のいずれかでの発熱が定格値以下となるように設定されることを特徴とする請求項１０に記載の過電流保護回路。
12. 当該過電流保護回路の起動時から動作が安定するまでの期間だけ、過電流の検出動作または過電流からの保護動作を停止することを特徴とする請求項１〜１１のいずれか一つに記載の過電流保護回路。