JPWO2018203422A1 - 半導体素子の駆動装置および電力変換装置 - Google Patents

Abstract

半導体素子の駆動装置において、電力回生機能によってゲート駆動に要するエネルギを低減するとともに、アーム短絡等に伴う大電流の発生を防止する。制御回路（１５０）は、半導体素子（１０）のターンオンのためにスイッチング素子（ＳＷ１）をオンしている期間中に、短絡検知部（１６０）によって半導体素子（１０）のオンに伴う短絡経路の発生が検知されると、短絡保護制御を実行する。短絡保護制御では、直流電源（１１０）および半導体素子（１０）のゲートを切り離すためにスイッチング素子（ＳＷ１）がオフされるとともに、スイッチング素子（ＳＷ４）がオンする期間が設けられる。スイッチング素子（ＳＷ４）のオンにより、リアクトル（Ｌｒ）を流れる電流がゲートを避けて流れる電流経路と、ゲートを放電する第２の経路とが形成される。

Description

この発明は、半導体素子の駆動装置および電力変換装置に関し、より特定的には電力回生機能を有する駆動装置および、それを備えた電力変換装置に関する。

インバータをはじめとする電力変換装置は、パワー半導体素子のオンオフ動作によって電力変換を実現している。パワー半導体素子の代表例としては、ＭＯＳ−ＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）およびＩＧＢＴ（Insulated Gate Bipolar Transistor）に代表される電圧駆動型の半導体素子が挙げられる。これらの半導体素子のオンオフを制御するために、オンオフ制御信号に従ってゲート電圧を制御するための駆動装置が設けられる。

近年、電力変換装置の高パワー密度化を目的として、コンデンサやインダクタの小型化のために半導体素子のスイッチングを高周波化する傾向がある。高周波化に伴い、駆動装置が半導体素子のゲートを充放電する回数（単位時間当たり）が増加するため、消費電力が増大する。これに伴い駆動装置の電源容量が大きくなると、装置の小型化の妨げとなることが懸念される。

このため、半導体素子のターンオフ時に、ゲートに蓄積されたエネルギを電源に回生することで、電源容量の増大、すなわち、装置の大型化を抑制するための、電力回生型の駆動装置が提案されている。たとえば、特開平５−２０７７３１号公報（特許文献１）には、ハーフブリッジ型のインバータ回路と、配線インダクタンスとを備えた駆動装置を用いて、半導体素子のゲート寄生容量に蓄積されたエネルギを、配線インダクタンスを介して直流電源に回生する制御が記載されている。

また、半導体素子の駆動装置は、短絡保護機能を備えることが一般的である。たとえば、駆動対象の半導体素子が、インバータ等で上下アームの一方を構成する場合に、同一アームの対向素子の誤導通等によってアーム短絡が発生したときに、当該短絡を検知して、半導体素子を保護のために遮断（オフ）する機能である。

特開２０１４−１１７０１号公報（特許文献２）には、短絡保護機能の一例として、短絡検知時には、大電流遮断によるオフサージ電圧による素子破壊を回避する目的で、通常のターンオフ時よりもゲート抵抗値を大きくして、半導体素子をソフト遮断することが記載されている。

特開平５−２０７７３１号公報 特開２０１４−１１７０１号公報

特許文献１に記載された、電力回生型の駆動装置では、半導体素子のターンオン時には、ゲート充電のための電流がインダクタンスを経由して供給される。したがって、ターンオン中に特許文献２のような短絡を検知したときには、駆動装置の電源とゲートとの間を遮断しても、リアクトル電流の還流経路が形成されることによって、ゲートの充電が継続することが懸念される。この場合には、半導体素子を遮断することができず、半導体素子に大きな短絡電流が流れてしまう虞がある。

さらに、特許文献１の電力回生型の駆動装置では、特許文献２に記載されるように、短絡検知時にゲート抵抗値を大きくしても、リアクトル電流によってゲート充電が継続される現象を解消することはできない。

本発明はこのような問題点を解決するためになされたものであって、本発明の目的は、半導体素子の駆動装置において、電力回生機能によってゲート駆動に要するエネルギを低減するとともに、アーム短絡等に伴う大電流の発生を防止することである。

本開示のある局面では、半導体素子の駆動装置は、制御電極の電圧に応じて第１および第２の主電極の間が導通または遮断される半導体素子の駆動装置であって、第１および第２の電源ノードと、複数のスイッチング素子と、リアクトルと、制御回路と、短絡検知部とを備える。第１の電源ノードは、制御電極を充電するための第１の電位を供給する。第２の電源ノードは、第１の電位よりも低い第２の電位を供給する。複数のスイッチング素子は、第１および第２の電源ノードと制御電極との間に接続されて、制御電極の充電および放電を制御する。リアクトルは、第１のノードおよび第２のノードの間に配置され、第２のノードは制御電極に対して電気的に接続される。制御回路は、半導体素子のオンオフ指令信号に応じて複数のスイッチング素子のオンオフを制御する。短絡検知部は、半導体素子のターンオン時に当該半導体素子を含む短絡経路の発生を検知する。複数のスイッチング素子の各々は、オフ時の還流経路を形成するためのダイオードを含んで構成される。制御回路は、オンオフ指令信号に従って制御電極を第１の電源ノードと電気的に接続している期間中に短絡検知部によって短絡経路の発生が検知されると、制御電極を第１の電源ノードと接続しているスイッチング素子をオフするとともに、リアクトルを流れる電流が制御電極を避けて流れる第１の経路と、制御電極の電荷を放電する第２の経路とが形成される期間を設けるように、複数のスイッチング素子を制御する。第１の経路は、複数のスイッチング素子のうちのオフ状態のスイッチング素子のダイオードを含んで形成され、第２の経路は、複数のスイッチング素子のうちのオン状態のスイッチング素子を含んで形成される。

本発明によれば、半導体素子の駆動装置において、電力回生機能によってゲート駆動に要するエネルギを低減するとともに、アーム短絡等に伴う大電流の発生を防止することができる。

本実施の形態１に従う半導体素子の駆動装置の構成を説明する回路図である。 図１に示された制御回路による半導体素子のオンオフ制御を説明するための動作波形図である。 実施の形態１に従う駆動装置の通常のターンオン動作での電流経路を説明するための回路図である。 実施の形態１に従う駆動装置の通常のターンオフ動作での電流経路を説明するための回路図である。 実施の形態１に従う駆動装置の短絡保護制御時における電流経路を説明するための回路図である。 実施の形態１の変形例１に従う半導体素子の駆動装置の構成を説明する回路図である。 実施の形態１の変形例２に従う半導体素子の駆動装置の構成を説明する回路図である。 実施の形態２に従う半導体素子の駆動装置の構成を説明する回路図である。 実施の形態２に従う半導体素子の駆動装置の動作波形図である。 実施の形態２に従う駆動装置の短絡保護制御時における電流経路を説明するための回路図である。 実施の形態３に従う短絡検知部の第１の例を説明するブロック図である。 実施の形態３に従う短絡検知部の第２の例を説明するブロック図である。 実施の形態３に従う短絡検知部の第３の例を説明するブロック図である。 実施の形態３に従う短絡検知部の第４の例を説明するブロック図である。 実施の形態４の第１の例に従う電力変換装置の構成を示す回路図である。 実施の形態４の第２の例に従う電力変換装置の構成を示す回路図である。 実施の形態１の変形例３に従う半導体素子の駆動装置の構成を説明する回路図である。 実施の形態２および実施の形態１の第３の変形例を組み合わせに従う半導体素子の駆動装置の構成を説明する回路図である。

以下に、本発明の実施の形態について図面を参照して詳細に説明する。なお、以下では、図中の同一または相当部分には同一符号を付して、その説明は原則的に繰返さないものとする。

実施の形態１．
図１は、本実施の形態１に従う半導体装置の駆動装置１００の構成を説明する回路図である。

図１を参照して、実施の形態１に従う駆動装置１００によってオンオフされる半導体素子１０は、制御電極であるゲート（Ｇ）と、主電極であるドレイン（Ｄ）およびソース（Ｓ）と、ゲート端子１１と、制御ソース端子１２とを有する。半導体素子１０は、ゲート−ソース間の電圧に応じて主電極間（ドレインＤ−ソースＳ間）の電流量が制御される、電圧駆動型の素子である。本実施の形態では、半導体素子１０は、ゲート−ソース間電圧（以下、単に「ゲート電圧」とも称する）Ｖｇｓがゲートオン閾値電圧Ｖｔｈより高いときにオンし、そうでないときにオフするものとする。

駆動装置１００は、半導体素子１０のゲート電圧を制御することによって、オンオフ指令信号Ｓｉｎに従って半導体素子１０をオンオフする。具体的には、駆動装置１００は、直流電圧Ｖｇｐを出力する直流電源１１０を含んで構成され、ゲート電圧Ｖｇｓを直流電圧Ｖｇｐと同等とすることによって半導体素子１０をオンする。一方で、駆動装置１００は、ゲート（Ｇ）をソース（Ｓ）と同電位とすること、すなわち、ゲート電圧Ｖｇｓ＝０とすることによって半導体素子１０をオフする。

駆動装置１００は、直流電源１１０に加えて、電源ノード１１１，１１２と、フルブリッジ回路を構成するスイッチング素子ＳＷ１〜ＳＷ４と、リアクトルＬｒと、制御回路１５０と、短絡検知部１６０とを備える。

電源ノード１１１は、直流電源１１０の正極端子と電気的に接続され、電源ノード１１２は、直流電源１１０の負極端子と電気的に接続される。電源ノード１１２および１１１の間には、直流電源１１０から電圧Ｖｇｐが出力される。電源ノード１１２は、半導体素子１０の制御ソース端子１２と接続されており、半導体素子１０のソース（Ｓ）と同電位である。電源ノード１１１は「第１の電源ノード」に対応し、電源ノード１１２は「第２の電源ノード」に対応する。

スイッチング素子ＳＷ１〜ＳＷ４は、制御回路１５０からの制御信号ＧＳＷ１〜ＧＳＷ４に応じてオンオフするとともに、オフ時の還流経路を確保するための還流ダイオードを有するように構成される。

たとえば、スイッチング素子ＳＷ１〜ＳＷ４は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）等のトランジスタＱ１〜Ｑ４および還流のためのダイオードＤ１〜Ｄ４によって構成することができる。この場合には、ダイオードＤ１〜Ｄ４は、ＭＯＳＦＥＴの寄生ダイオード（ボディダイオード）によって構成することができる。なお、トランジスタＱ１〜Ｑ４については、電圧駆動型および電流駆動型のいずれの素子を用いることが可能であり、バイポーラトランジスタ等の他のトランジスタを用いることも可能である。また、ダイオードＤ１〜Ｄ４については、トランジスタＱ１〜Ｑ４に対して、ダイオード素子を逆並列に接続することで構成してもよい。

以下では、スイッチング素子ＳＷ１〜ＳＷ４とも、トランジスタＱ１〜Ｑ４をｎ型トランジスタとして説明する。すなわち、スイッチング素子ＳＷ１〜ＳＷ４の各々では、制御信号ＧＳＷ１〜ＧＳＷ４が論理ハイレベル（以下、単に「Ｈレベル」とも称する）のときにトランジスタＱ１〜Ｑ４が導通する一方で、制御信号ＧＳＷ１〜ＧＳＷ４が論理ローレベル（以下、単に「Ｌレベル」とも称する）のときにトランジスタＱ１〜Ｑ４が遮断される。

このように、スイッチング素子ＳＷ１〜ＳＷ４は、制御回路１５０からの制御信号ＧＳＷ１〜ＧＳＷ４がＨレベルであるときに、トランジスタＱ１〜Ｑ４の導通に応じてオンする一方で、制御信号ＧＳＷ１〜ＧＳＷ４がＬレベルであるときにオフされる。ただし、スイッチング素子ＳＷ１〜ＳＷ４は、オフ時においても、ダイオードＤ１〜Ｄ４によって、直流電源１１０への回生方向の電流経路を形成することができる。

なお、スイッチング素子ＳＷ１〜ＳＷ４の一部または全部において、トランジスタをＰ型トランジスタで構成することも可能である。この場合には、制御信号ＧＳＷ１〜ＧＳＷ４のうちのＰ型トランジスタに入力される一部または全部について、以下に説明する実施の形態に対してレベル（Ｈ／Ｌ）を反転すればよい。

スイッチング素子ＳＷ１は、電源ノード１１１およびノードＮ１の間に電気的に接続される。ダイオードＤ１は、ノードＮ１から電源ノード１１１への方向を順方向として配置される。スイッチング素子ＳＷ３は、電源ノード１１１およびノードＮ２の間に電気的に接続される。ダイオードＤ３は、ノードＮ２から電源ノード１１１への方向を順方向として配置される。

リアクトルＬｒは、ノードＮ１およびＮ２の間に配置される。リアクトルＬｒは、リアクトル素子をノードＮ１およびＮ２間に接続してもよく、寄生リアクトルによって構成することも可能である。ノードＮ２は、半導体素子１０のゲート端子１１と電気的に接続される。以下では、リアクトルＬｒを通過するリアクトル電流ＩＬｒの極性について、ノードＮ１からＮ２へ流れるときにＩＬｒ＞０、反対に、ノードＮ２からＮ１へ流れるときにＩＬｒ＜０と定義する。

スイッチング素子ＳＷ２は、ノードＮ１および電源ノード１１２の間に電気的に接続される。ダイオードＤ２は、電源ノード１１２からノードＮ１への方向を順方向として配置される。スイッチング素子ＳＷ４は、ノードＮ２および電源ノード１１２の間に電気的に接続される。ダイオードＤ４は、電源ノード１１２からノードＮ２への方向を順方向として配置される。

短絡検知部１６０は、半導体素子１０のターンオン時に、半導体素子１０が接続された回路中での半導体素子１０を含む短絡経路の発生を検知する。すなわち、半導体素子１０そのものは故障していないが、半導体素子１０のオンに応じて過大な短絡電流が半導体素子１０を通過する虞がある場合に、短絡検知部１６０は、半導体素子１０のターンオン挙動に基づいて短絡経路の発生を検知する。

たとえば、半導体素子１０が、実施の形態４で後述するように、インバータやチョッパ等に適用されて他の半導体素子とアームを構成する場合に、同一アームの対向素子に短絡故障が発生すると、半導体素子１０のオンによって電源の短絡経路が形成されてしまう。あるいは、同一アームの対向素子のオン時に半導体素子１０がノイズ等による誤動作して誤ってオンした場合にも同様に、半導体素子１０のオンに応じて電源の短絡経路が形成されてしまう。当該短絡経路の電流が半導体素子１０を通過すると、半導体素子１０が故障することが懸念される。

短絡検知部１６０は、半導体素子１０のターンオン時に、上記のような短絡経路の発生を検知（以下、単に「短絡を検知」とも称する）すると、短絡検知信号ＳｓｃをＬレベル（デフォルト）からＨレベルへ変化される。

上記のような短絡の検知手法は公知であり、たとえば、短絡検知部１６０は、半導体素子１０のドレイン−ソース間電圧（Ｖｄｓ）に基づいて短絡を検知することができる。具体的には、半導体素子１０がオン状態であるにも係わらず、ドレイン−ソース間電圧Ｖｄｓが高い状態にあるときに、短絡検知部１６０は、短絡検知信号ＳｓｃをＨレベルに設定する。

短絡検知部１６０は、ドレイン−ソース間電圧（Ｖｄｓ）を入力とする電子回路（ハードウェア）によって構成されてもよく、ドレイン−ソース間電圧（Ｖｄｓ）のＡ／Ｄ変換値に基づくプログラム処理（ソフトウェア）によって構成されてもよい。あるいは、ハードウェアおよびソフトウェアの組み合わせによって、短絡検知部１６０の機能を実現することも可能である。

制御回路１５０は、オンオフ指令信号Ｓｉｎに従って半導体素子１０をオンオフするために、スイッチング素子ＳＷ１〜ＳＷ４の制御信号ＧＳＷ１〜ＧＳＷ４を生成する。さらに、制御回路１５０は、短絡検知信号ＳｓｃがＨレベルに設定された短絡の検知時には、半導体素子１０の故障を回避するための短絡保護制御（後述）を実行する。

なお、図１の構成例では、制御回路１５０および短絡検知部１６０を機能毎に別要素として記載しているが、集積回路等を用いた同一モジュールによって、制御回路１５０および短絡検知部１６０の両機能が実現されてもよい。

図２は、制御回路１５０による半導体素子１０のオンオフ制御を説明するための動作波形図である。

図２を参照して、期間ｔ１では、オンオフ指令信号ＳｉｎがＬレベルであり、ゲート電圧Ｖｇｓ＝０に制御されて、半導体素子１０はオフ状態である。スイッチング素子ＳＷ１〜ＳＷ３がオフに維持される一方で、スイッチング素子ＳＷ４はオンされる。これにより、期間ｔ１において、半導体素子１０のゲートは、ソース（Ｓ）と接続された電源ノード１１２と同電位にクランプされる。

期間ｔ２では、オンオフ指令信号ＳｉｎがＬレベルからＨレベルに変化される。これに応じて、ターンオン動作が開始されて、スイッチング素子ＳＷ１をオンするために制御信号ＧＳＷ１がＨレベルに設定される。期間ｔ２では、スイッチング素子ＳＷ２，ＳＷ３がオフされる一方で、スイッチング素子ＳＷ１，ＳＷ４がオンされる。これにより、期間ｔ２では、図３に点線で示される電流経路２０１が形成されるので、リアクトル電流ＩＬｒは増加する（ＩＬｒ＞０）。

リアクトル電流ＩＬｒが予め定められた判定値（正）に達すると、期間ｔ３が開始される。期間ｔ３では、制御信号ＧＳＷ１がＨレベルに維持される一方で、制御信号ＧＳＷ４がＬレベルに変化する。これにより、スイッチング素子ＳＷ１はオン状態に維持されるとともに、スイッチング素子ＳＷ２〜ＳＷ４がオフされる。

したがって、期間ｔ３では、図３に実線で示された電流経路２０２によって、直流電源１１０の出力電圧ＶｇｐによってリアクトルＬｒを経由してゲートＧが充電される。これにより、リアクトル電流ＩＬｒが減少する一方で、ゲート電圧Ｖｇｓが徐々に上昇する。

ゲート電圧Ｖｇｓが、ゲートオン閾値電圧Ｖｔｈに達すると、半導体素子１０はオン状態となる。その後、期間ｔ４では、制御信号ＧＳＷ１がＬレベルに設定される一方で、制御信号ＧＳＷ３がＨレベルに設定される。これにより、スイッチング素子ＳＷ３がオンされるとともに、スイッチング素子ＳＷ１，ＳＷ２，ＳＷ４がオフされる。

期間ｔ４では、スイッチング素子ＳＷ３（トランジスタＱ３）のオンにより、半導体素子１０のゲート（Ｇ）を電源ノード１１１と接続することによって、ゲート電圧Ｖｇｓ＝Ｖｇｐにクランプされる。このように、半導体素子１０は、オンオフ指令信号ＳｉｎがＬレベルからＨレベルに変化するのに応じて、期間ｔ２，ｔ３でターンオンされるとともに、期間ｔ４においてオン状態を維持する。

さらに、期間ｔ４の開始時には、オフ状態のスイッチング素子ＳＷ２，ＳＷ３のダイオードＤ２，Ｄ３により、リアクトル電流ＩＬｒ（ＩＬｒ＞０）を直流電源１１０に回生する、図３中に一点鎖線で示された電流経路２０３を形成することができる。

なお、図２に例示したターンオン動作では、期間ｔ２によってリアクトルＬｒを励磁してから期間ｔ３によりゲートを充電する例を示したが、これにより、ゲート充電のためのゲート電流を大きくすることでターンオンを高速化することができる。ただし、期間ｔ２を設けることは必須ではなく、期間ｔ１からｔ３へ直接遷移する動作によって、半導体素子１０をターンオンすることも可能である。

次に、ターンオフ動作について説明する。オンオフ指令信号ＳｉｎがＨレベルからＬレベルに変化すると、ターンオフのための期間ｔ５が開始される。

期間ｔ５では、制御信号ＧＳＷ３がＨレベルに維持されるとともに、制御信号ＧＳＷ２がＨレベルに設定される。これにより、スイッチング素子ＳＷ２，ＳＷ３がオンされて、図４に点線で示された電流経路２０４が形成される。これにより、リアクトルＬｒはＩＬｒ＜０の方向に励磁される。

リアクトル電流ＩＬｒが予め定められた判定値（負）に達すると、期間ｔ６が開始される。期間ｔ３では、制御信号ＧＳＷ２がＨレベルに維持される一方で、制御信号ＧＳＷ３がＬレベルに変化する。これにより、スイッチング素子ＳＷ２はオン状態に維持されるとともに、スイッチング素子ＳＷ１，ＳＷ３，ＳＷ４がオフされる。

したがって、期間ｔ６では、図４に実線で示された電流経路２０５によって、リアクトルＬｒを経由してゲートＧが放電される。これにより、リアクトル電流（ＩＬｒ＜０）の絶対値が減少する一方で、ゲート電圧Ｖｇｓが徐々に低下する。

ゲート電圧Ｖｇｓがゲートオン閾値電圧Ｖｔｈよりも低下すると、半導体素子１０はオフ状態となる。その後、期間ｔ７では、制御信号ＧＳＷ３がＬレベルに設定される一方で、制御信号ＧＳＷ４がＨレベルに設定される。これにより、スイッチング素子ＳＷ４がオンされるとともに、スイッチング素子ＳＷ１〜ＳＷ３がオフされる。このように、半導体素子１０は、オンオフ指令信号ＳｉｎがＨレベルからＬレベルに変化するのに応じて、期間ｔ５，ｔ６でターンオンされるとともに、期間ｔ７においてオン状態を維持する。

さらに、期間ｔ７の開始時には、オフ状態のスイッチング素子ＳＷ１，ＳＷ４のダイオードＤ１，Ｄ４により、リアクトル電流ＩＬｒ（ＩＬｒ＜０）を直流電源１１０に回生する、図３に一点鎖線で示された電流経路２０６を形成することができる。

なお、ターンオン動作においても、期間ｔ５によってリアクトルＬｒを励磁してから期間ｔ６によりゲートを放電することにより、ターンオフを高速化することができる。ただし、期間ｔ５を設けることは必須ではなく、期間ｔ４からｔ６へ直接遷移して、半導体素子１０をターンオフすることも可能である。

このように、実施の形態１の駆動装置１００は、期間ｔ４，ｔ７の開始時における電力回生によって、ターンオンおよびターンオフでの消費エネルギを低減することができる。この結果、半導体素子１０のスイッチングを高周波化しても直流電源１１０の電源容量の増大を抑制できるので、装置の大型化を回避することができる。

ここで、再び半導体素子１０をターンオンする際に、短絡検知部１６０によって短絡が検知された場合の動作を考える。たとえば、半導体素子１０がオフ状態である期間ｔ７中に、半導体素子１０と同一アームを構成する対向素子に電圧破壊が発生したと仮定する。

オンオフ指令信号ＳｉｎがＬレベルからＨレベルに変化すると、期間ｔ８が開始される、期間ｔ８では、期間ｔ２と同様に、スイッチング素子ＳＷ１，ＳＷ４をオンすることによって、リアクトルＬｒが励磁される。そして、リアクトル電流ＩＬｒの増加に応じて期間ｔ９が開始され、ゲート電圧Ｖｇｓがゲートオン閾値電圧Ｖｔｈに達すると、半導体素子１０がオンすることで短絡経路が発生する。このとき、リアクトルＬｒを用いる電力回生型の駆動装置１００では、リアクトルＬｒが電流源となって、半導体素子１０のゲート（Ｇ）の充電電流が供給され続ける。このため、ゲート電圧Ｖｇｓが上昇を続けることで、耐電流を超過した短絡電流が生じることによって、半導体素子１０を通過する大電流の発生が懸念される。

本実施の形態に従う駆動装置１００では、期間ｔ９が開始されてゲート電圧Ｖｇｓが上昇する際に、ドレイン−ソース間電圧が十分に減少することなく大きな電流が流れることにより、短絡検知部１６０は、短絡を検知して、短絡検知信号ＳｓｃをＬレベルからＨレベルに変化する。

短絡検知信号ＳｓｃがＨレベルに設定されると、短絡保護制御のための期間ｔ１０が開始される。

制御回路１５０は、期間ｔ１０では、制御信号ＧＳＷ１をＨレベルからＬレベルに変化させて、ゲート（Ｇ）を直流電源１１０と接続しているスイッチング素子ＳＷ１をオフする。これにより、オフされたトランジスタＱ１によって、半導体素子１０のゲート（Ｇ）が、電源ノード１１１、すなわち、直流電源１１０の正極端子から切り離される。これにより、直流電源１１０からのゲート充電のための電流供給が停止される。

しかしながら、スイッチング素子ＳＷ１をオフしても、リアクトルＬｒが電流源として作用することで、図５に点線で示された電流経路２０７が形成される。したがって、制御回路１５０は、制御信号ＧＳＷ４をＨレベルに設定して、スイッチング素子ＳＷ４をオンする期間を設ける。

スイッチング素子ＳＷ４のオン期間では、図５に実線で示される電流経路２０８および２０９が形成される。すなわち、リアクトル電流ＩＬｒがゲートを避けて流れる電流経路２０８と、ゲート（Ｇ）の電荷を放電する電流経路２０９とを形成することができる。これにより、スイッチング素子ＳＷ４のオン期間では、ゲート電圧Ｖｇｓを低下することができる。すなわち、電流経路２０８は「第１の経路」の一実施例に対応し、電流経路２０９は「第２の経路」の一実施例に対応する。

スイッチング素子ＳＷ４のオン期間を設けることにより、リアクトル電流によりゲート電圧Ｖｇｓが上昇を続けることによって半導体素子１０を通過する短絡電流が増加する現象を解消できる。一方で、短絡経路によって半導体素子１０に比較的大きな電流が流れている状態で、ゲート電圧Ｖｇｓを急激に低下させると、オフサージ電圧の発生によって半導体素子１０を通過する大電流の発生が懸念される。

したがって、制御回路１５０は、図２に示されるように、スイッチング素子ＳＷ４を断続的にオンオフするために、ＨレベルおよびＬレベルを周期的に繰り返すパルス状に制御信号ＧＳＷ４を設定する。

制御信号ＧＳＷ４のＨレベル期間には、スイッチング素子ＳＷ４のオンにより図５の電流経路２０８および２０９が形成されて、ゲート電圧Ｖｇｓが低下する。一方で、制御信号ＧＳＷ４のＬレベル期間には、スイッチング素子ＳＷ４のオフにより図５の電流経路２０７が形成されて、ゲート（Ｇ）が充電されるためゲート電圧Ｖｇｓは緩やかに回復する。

したがって、期間ｔ１０では、スイッチング素子ＳＷ４を断続的にオンオフすることによって、ゲート電圧Ｖｇｓを緩やかに低下することができる。この結果、期間ｔ１０での短絡保護制御によって、半導体素子１０について、ゲート電圧Ｖｇｓの上昇による短絡電流の増加を抑制することともに、ゲート電圧Ｖｇｓの急激な低下によるオフサージ電圧の発生を防止するように、ソフトに遮断することができる。

特に、期間ｔ１０におけるゲート電圧Ｖｇｓの低下レートは、制御信号ＧＳＷ４のＨレベル期間およびＬレベル期間の和（１周期）に対するＨレベル期間の比で定義されるオンデューティによって調整することができる。

たとえば、期間ｔ１０におけるゲート電圧Ｖｇｓの平均的な低下レートが、通常時（短絡非検知時）における期間ｔ６でのゲート電圧Ｖｇｓの低下レートよりも小さくなるように（たとえば、１／１０程度）、予めオンデューティを調整することができる。

期間ｔ１０での短絡保護制御によってゲート電圧Ｖｇｓが予め定められた電圧まで低下すると、制御信号ＧＳＷ４はＨレベルに維持される。これにより、ゲート電圧Ｖｇｓ＝０にクランプされるとともに、リアクトル電流ＩＬｒは、継続的に形成される電流経路２０８上の寄生抵抗による発熱等によって消費されて消滅する。

このように、実施の形態１に従う駆動装置１００によれば、リアクトルを有する電力回生型の構成によってターンオンおよびターンオフ動作での消費エネルギを抑制するとともに、ターンオフ動作中に短絡経路の発生が検知された場合には、短絡保護制御によって、リアクトルの作用によって短絡電流を増加させることなく、半導体素子をオフすることができる。

さらに、短絡保護制御において、スイッチング素子ＳＷ４を断続的にオンオフすることにより、ゲート電圧を緩やかに低下させながら半導体素子１０をソフトに遮断することで、オフサージ電圧を抑制することができる。

実施の形態１の変形例１．
図６は実施の形態１の変形例１に従う駆動装置１００ａの構成を示す回路図である。

図６を図１と比較して、実施の形態１の変形例１に従う駆動装置１００ａは、駆動装置１００（図１）と比較して、負荷抵抗１８１および１８２がさらに備えられる点で異なる。負荷抵抗１８１は、電源ノード１１１およびノードＮ２の間にスイッチング素子ＳＷ３と直列に接続される。同様に、負荷抵抗１８２は、ノードＮ２および電源ノード１１２の間に、スイッチング素子ＳＷ４と直列に接続される。駆動装置１００ａのその他の部分の構成は、駆動装置１００（図１）と同様であるので詳細な説明は繰返さない。

駆動装置１００ａでは、負荷抵抗１８１を配置することにより、半導体素子１０のターンオン時に、期間ｔ４で、スイッチング素子ＳＷ３をターンオンする際の突入電流や電圧発振を抑制することができる。同様に、負荷抵抗１８２を配置することにより、半導体素子１０のターンオフ時に、期間ｔ７で、スイッチング素子ＳＷ４をターンオンする際の突入電流や電圧発振を抑制することができる。

駆動装置１００ａにおいても、図２と同様にスイッチング素子ＳＷ１〜ＳＷ４をオンオフ制御することによって、正常時（短絡非検知時）の半導体素子１０のオンオフ、ならびに、短絡の検知時における半導体素子１０の短絡保護制御（ソフト遮断）を実現することができる。

特に、駆動装置１００ａでは、短絡保護制御時の期間ｔ１０におけるスイッチング素子ＳＷ４の電流が、負荷抵抗１８１，１８２が配置されない駆動装置１００よりも小さくなる。したがって、駆動装置１００ａでは、駆動装置１００と比較して、期間ｔ１０におけるスイッチング素子ＳＷ４のオンデューティを大きくすることが好ましい。

実施の形態１の変形例２．
図７は、実施の形態１の変形例２に従う駆動装置１００ｂの構成を説明する回路図である。

図７を参照して、実施の形態１の変形例２に従う駆動装置１００ｂは、図１に示した駆動装置１００と比較して、複数の直流電源１１０および１１５を有する点で異なる。直流電源１１０および１１５は、電源ノード１１３を介して、電源ノード１１１および１１２の間に接続される。すなわち、電源ノード１１３は「第３の電源ノード」に対応する。

電源ノード１１３は、半導体素子１０の制御ソース端子１２と接続される。直流電源１１５は、直流電圧Ｖｇｍを出力する。したがって、電源ノード１１２は、半導体素子１０のソース（Ｓ）に対して負電位となる。このため、スイッチング素子ＳＷ４がオンされる半導体素子１０のオフ時には、ゲート電圧Ｖｇｓを負電圧とすることができる。

実施の形態１の変形例２に従う駆動装置１００ｂにおいても、半導体素子１０の通常（短絡非検知時）のターンオンおよびターンオフ、ならびに、ターンオンの際の短絡検知時における短絡保護制御（ソフト遮断）について、図２に示したのと同様に制御信号ＧＳＷ１〜ＧＳＷ４を生成することによって実現することができる。

実施の形態１の変形例３．
図１７は、実施の形態１の変形例３に従う駆動装置１００ｃの構成を説明する回路図である。

図１７を参照して、実施の形態１の変形例３に従う駆動装置１００ｃは、図１に示した駆動装置１００と比較して、リアクトルＬｒに代えて、オン用リアクトルＬｒｏｎおよびオフ用リアクトルＬｒｏｆｆ、ならびに、オン用ダイオードＤＬｏｎおよびオフ用ダイオードＤＬｏｆｆが配置される点で異なる。

オン用リアクトルＬｒｏｎおよびオフ用リアクトルＬｒｏｆｆは、ノードＮ１およびＮ２間に、電気的に並列に接続される。オン用ダイオードＤＬｏｎは、ノードＮ１からノードＮ２へ向かう方向を順方向として、ノードＮ１およびＮ２間にオン用リアクトルＬｒｏｎと直列に接続される。オフ用ダイオードＤＬｏｆｆは、ノードＮ２からノードＮ１へ向かう方向を順方向として、ノードＮ１およびＮ２間にオフ用リアクトルＬｒｏｆｆと直列に接続される。

したがって、半導体素子１０のターンオン時（図２の期間ｔ２，ｔ８）には、オン用リアクトルＬｒｏｎおよびオン用ダイオードＤＬｏｎの直列回路によって、ゲートＧを充電するためのリアクトル電流ＩＬｒｏｎが流れる。一方で、半導体素子１０のターンオフ時（図２の期間ｔ５）には、オフ用リアクトルＬｒｏｆｆおよびオフ用ダイオードＤＬｏｆｆの直列回路によって、ゲートＧを放電するためのリアクトル電流ＩＬｒｏｆｆが流れる。

図１７のその他の部分の構成は図１と同様である。また、実施の形態１の変形例３に従う駆動装置１００ｃにおいても、短絡検知部１６１からの短絡検知信号Ｓｓｃに応じた動作、すなわち短絡検知後の動作は、図５で説明した実施の形態１での動作と同様であるため、詳細な説明は繰り返さない。

実施の形態１の変形例３に従う駆動装置１００ｃは、オン用リアクトルＬｒｏｎおよびオフ用リアクトルＬｒｏｆｆのインダクタンス値を独立に決定することができるため、半導体素子１０のターンオン速度とターンオフ速度とを独立に調整することができる。この結果、実施の形態１に従う駆動装置１００での効果に加えて、半導体素子１０がターンオンおよびターンオフ動作を開始する前にリアクトルを励磁する期間、すなわち図２における期間ｔ２，ｔ８および期間ｔ５の一方または両方の長さを、制御を複雑化することなく短縮することが可能となる。

実施の形態２．
図８は、実施の形態２に従う駆動装置１０１の構成を説明する回路図である。

図８を図１と比較して、実施の形態２に従う駆動装置１０１は、実施の形態１に従う駆動装置１００（図１）と比較して、スイッチング素子ＳＷ５およびＳＷ６と、ソフト遮断用の抵抗素子１８５とをさらに備える点で異なる。制御回路１５０は、制御信号ＧＳＷ１〜ＧＳＷ４に加えて、スイッチング素子ＳＷ５，ＳＷ６をオンオフするための制御信号ＧＳＷ５、ＧＳＷ６をさらに生成する。

スイッチング素子ＳＷ５，ＳＷ６は、スイッチング素子ＳＷ１〜ＳＷ４と同様に、オフ時の還流経路を確保するための還流ダイオードを有するように構成される。たとえば、スイッチング素子ＳＷ５，ＳＷ６は、トランジスタＱ１〜Ｑ４と同様のトランジスタＱ５，Ｑ６と、ダイオードＤ１〜Ｄ４と同様のダイオードＤ５，Ｄ６によって構成することができる。以下では、スイッチング素子ＳＷ５，ＳＷ６についても、スイッチング素子ＳＷ１〜ＳＷ４と同様に、トランジスタＱ５，Ｑ６をｎ型トランジスタとして説明する。

スイッチング素子ＳＷ５，ＳＷ６の各々についても、トランジスタをＰ型トランジスタで構成することが可能である。この場合には、Ｐ型トランジスタに入力される制御信号ＧＳＷ５および／またはＧＳＷ６について、以下に説明する制御信号ＧＳＷ５，ＧＳＷ６に対してレベル（Ｈ／Ｌ）を反転すればよい。

スイッチング素子ＳＷ５は、ノードＮ２と、ゲート端子１１と接続されるノードＮ３との間に接続される。ダイオードＤ５は、ノードＮ３からノードＮ２への方向を順方向として配置される。スイッチング素子ＳＷ６は、ノードＮ３および電源ノード１１２の間に電気的に接続される。ダイオードＤ６は、電源ノード１１２からノードＮ３に向かう方向を順方向として配置される。抵抗素子１８５は、ノードＮ３および電源ノード１１２の間に、スイッチング素子ＳＷ６と直列に接続される。

駆動装置１０１のその他の部分の構成は、実施の形態１に従う駆動装置１００（図１）と同様であるので、詳細な説明は繰り返さない。駆動装置１０１では、スイッチング素子ＳＷ１〜ＳＷ６によって「複数のスイッチング素子」が構成される。

図９は、実施の形態２に従う駆動装置１０１の動作波形図である。
図９を参照して、制御回路１５０は、短絡検知信号ＳｓｃがＬレベルに設定される通常時（短絡非検知時）において、制御信号ＧＳＷ５をＨレベルに設定するとともに、制御信号ＧＳＷ６をＬレベルに設定する。

駆動装置１０１では、スイッチング素子ＳＷ５がオンされるとともに、スイッチング素子ＳＷ６がオフされることにより、半導体素子１０のゲート（Ｇ）とノードＮ２との間の接続関係は、駆動装置１００（図１）と同様となる。

したがって、通常時（短絡非検知時）には、図２と同様に制御信号ＧＳＷ１〜ＧＳＷ４を設定することにより、実施の形態１と同様に半導体素子１０のターンオン動作およびターンオフ動作を実行することができる。すなわち、期間ｔ１〜ｔ７での駆動装置１０１の動作は、駆動装置１００と同様であるので詳細な説明は繰り返さない。

一方で、駆動装置１０１では、ターンオン時に短絡が検知されたときの期間ｔ１０における動作が駆動装置１００（図２）とは異なる。

制御回路１５０は、ターンオン動作の途中に短絡検知信号ＳｓｃがＨレベルに変化すると、期間ｔ１０において、図２と同様に制御信号ＧＳＷ１をＬレベルに設定する。これにより、直流電源１１０からのゲート電流の供給が停止される。

さらに、制御回路１５０は、制御信号ＧＳＷ６をＨレベルに設定するとともに、制御信号ＧＳＷ５をＬレベルに設定する。これにより、スイッチング素子ＳＷ５およびＳＷ６のオンオフが期間ｔ９までと入れ換わる。

図１０には、実施の形態２に従う駆動装置１０１の保護制御時（期間ｔ１０）における電流経路が示される。

図１０を参照して、スイッチング素子ＳＷ５のオフにより、ノードＮ２がゲート（Ｇ）から切り離される。リアクトル電流ＩＬｒ（ＩＬｒ＞０）は、スイッチング素子ＳＷ２，ＳＷ３のダイオードＤ２，Ｄ３を含む電流経路２１１によって、ゲート（Ｇ）を避けて流れる。これにより、リアクトル電流ＩＬｒは、ゲート（Ｇ）を充電することなく直流電源１１０に回生される。電流経路２１１は、「第１の経路」の一実施例に対応する。

一方で、ゲート（Ｇ）は、オン状態のスイッチング素子ＳＷ６（トランジスタＱ６）によって、抵抗素子１８５を経由して電源ノード１１２と接続される。これにより、ゲート（Ｇ）の電荷を放電する電流経路２１２が形成される。すなわち、電流経路２１２は、「第２の経路」の一実施例に対応する。この結果、短絡発生時に、リアクトル電流ＩＬｒによるゲート（Ｇ）の充電が継続されることによって半導体素子１０を通過する短絡電流が増加する現象を解消できる。

さらに、電流経路２１２には、抵抗素子１８５が含まれているため、ゲート電圧Ｖｇｓの急激な低下を避けることができる。すなわち、短絡経路によって半導体素子１０に比較的大きな電流が流れている状態から半導体素子１０をオフする際におけるオフサージ電圧を抑制することができる。なお、電流経路２１２による放電電流、すなわち、ゲート電圧の低下速度は、抵抗素子１８５の電気抵抗値によって調整することができる。

このように、実施の形態２に従う駆動装置１０１では、スイッチング素子ＳＷ５およびＳＷ６をさらに配置することによって、実施の形態１と同様の短絡検知時のソフト遮断制御を実行することができる。特に、短絡保護制御時に、スイッチング素子ＳＷ６をオン状態に維持することができるので、スイッチング素子ＳＷ４を断続的にオンオフする実施の形態１と比較して、ソフト遮断のための制御動作を簡素化できる点が有利である。

なお、実施の形態２に従う駆動装置についても、実施の形態１の変形例１（図６）と同様に、スイッチング素子ＳＷ３およびＳＷ４と直列に負荷抵抗１８１および１８２を接続する構成とすることが可能である。

あるいは、駆動装置１０１において、実施の形態１の変形例２（図７）と同様に、直流電源１１０に加えて、直流電源１１５および電源ノード１１３をさらに配置する構成とすることも可能である。この場合には、電源ノード１１３は、図７と同様に、半導体素子１０の制御ソース端子１２と接続される。なお、スイッチング素子ＳＷ６については、ノードＮ３と、電源ノード１１２または１１３との間に接続することが可能である。特に、スイッチング素子ＳＷ６を、ノードＮ３と電源ノード１１３との間に接続することにより、短絡遮断後にノイズ等で半導体素子１０が再びオンすることを防止できる。

また、図１８に示された駆動装置１０１ｘのように、実施の形態２に従う駆動装置１０１に対して、実施の形態１の変形例３（図１７）を組み合わせることも可能である。具体的には、駆動装置１１０ｘでは、駆動装置１０１（図８）の構成において、リアクトルＬｒに代えて、図１７と同様に、オン用リアクトルＬｒｏｎおよびオン用ダイオードＤＬｏｎによる直列回路と、オフ用リアクトルＬｒｏｆｆおよびオフ用ダイオードＤＬｏｆｆによる直列回路とが、ノードＮ１およびＮ２間に並列に接続される。

実施の形態３．
実施の形態３では、短絡検知部のバリエーションについて説明する。

図１１は、実施の形態３の第１の例に従う短絡検知部１６１を説明するためのブロック図である。

図１１を参照して、実施の形態１に従う駆動装置１００（図１）において、短絡検知部１６０に代えて、短絡検知部１６１が配置される。

短絡検知部１６１は、半導体素子１０のドレイン−ソース電流の検出値に基づいて、短絡経路の発生を検知する。具体的には、半導体素子１０と並列に接続された電流検出素子１９１の通過電流に基づいて、短絡が検知される。

たとえば、電流検出素子１９１は、半導体素子１０のゲート（Ｇ）と接続された制御電極（ゲート）を有するトランジスタによって構成することができる。電流検出素子１９１は、半導体素子１０と同様にオンオフ制御され、半導体素子１０のドレイン−ソース電流に比例した電流を通過させる。電流検出抵抗１９２は、電流検出素子１９１の電流が通過するように配置される。

短絡検知部１６１は、電流検出抵抗１９２に発生する起電圧を受けて、この起電圧が予め定められた判定電圧を超えると、短絡検知信号ＳｓｃをＨレベルに設定するように構成される。

半導体素子１０と電流検出素子１９１との間の電流比は、両者のトランジスタサイズの比率に従うので、当該比率および半導体素子１０の耐電流を用いて、判定電圧を設定することができる。また、短絡検知部１６１では、ドレイン−ソース電流の電流値そのものの他、ドレイン−ソース電流の微分値や積分値を用いて短絡を検知することも可能である。

短絡検知部１６１を用いることにより、電流に直接基づく判定とすることで短絡の検出精度を向上することができる。また、短絡検知部１６１を、高電圧部位（半導体素子１０のドレイン）と接続することが不要となるので、駆動装置１００の故障発生を抑制できるとともに、回路基板の絶縁領域を削減することができる。

図１１のその他の部分の構成は図１と同様であるので、詳細は繰り返さない。さらに、短絡検知部１６１からの短絡検知信号Ｓｓｃに応じた制御回路１５０の動作についても、実施の形態１と同様とすることができる。

このように、短絡検知部１６１によって短絡の発生を検知する構成としても、短絡検知信号ＳｓｃのＬレベル時およびＨレベル時における駆動装置１００の動作（通常時／短絡保護制御時）は実施の形態１と同様であるので、詳細な説明は繰り返さない。

図１２は、実施の形態３の第２の例に従う短絡検知部１６２を説明するためのブロック図である。

図１２を参照して、実施の形態１に従う駆動装置１００（図１）において、短絡検知部１６０に代えて、短絡検知部１６２が配置される。

短絡検知部１６２は、半導体素子１０のゲート電流の検出値に基づいて、短絡経路の発生を検知する。具体的には、ノードＮ２および半導体素子１０のゲート（Ｇ）の間に接続された電流検出抵抗１９３に生じる起電圧に基づいて、短絡が検知される。

短絡検知部１６２は、電流検出抵抗１９３に発生する起電圧を受けて、この起電圧が予め定められた判定電圧を超えると、短絡検知信号ＳｓｃをＨレベルに設定するように構成される。

一般的に、半導体素子では、ターンオン動作中に短絡が発生すると、正常なターンオン時と比較して、ゲート電流が大きくなる。このため、このような現象を検知するためのゲート電流のしきい値を素子特性から定めるとともに、電流検出抵抗１９３の電気抵抗値Ｒｇｓを用いて、判定電圧を設定することができる。また、短絡検知部１６２では、ゲート電流の電流値そのものの他、ゲート電流の微分値や積分値を用いて短絡を検知することも可能である。

短絡検知部１６２を用いることにより、短絡検知部１６１と比較して、短絡検知のための追加配置要素（電流検出抵抗１９３）の削減により、回路構成を簡素化することができる。また、短絡検知部１６１と同様に、高電圧部位（半導体素子１０のドレイン）と接続することが不要となるので、駆動装置１００の故障発生を抑制できるとともに、回路基板の絶縁領域を削減することができる。

図１２のその他の部分の構成は図１と同様であるので、詳細は繰り返さない。さらに、短絡検知部１６２からの短絡検知信号Ｓｓｃに応じた制御回路１５０の動作についても、実施の形態１と同様とすることができる。

このように、短絡検知部１６２によって短絡を検知する構成としても、短絡検知信号ＳｓｃのＬレベル時およびＨレベル時における駆動装置１００の動作（通常時／短絡保護制御時）は実施の形態１と同様であるので、詳細な説明は繰り返さない。

図１３は、実施の形態３の第３の例による短絡検知部１６３を説明するためのブロック図である。

図１３を参照して、実施の形態１に従う駆動装置１００（図１）において、短絡検知部１６０に代えて、短絡検知部１６３が配置される。

短絡検知部１６３は、半導体素子１０のゲート端子１１と制御ソース端子１２の間の電圧、すなわち、半導体素子１０のゲート電圧Ｖｇｓの挙動に基づいて短絡経路の発生を検知する。

一般に、電圧駆動型の半導体素子では、正常なターンオン時におけるゲート電圧の挙動として、電圧上昇の途中で上昇が停滞する期間（いわゆる、ミラー期間）が発生する。ミラー期間は、半導体素子１０のドレイン−ソース電圧の低下に応じて、ゲート−ドレイン間の寄生容量が増加するため、ゲート電流が当該寄生容量の充電に用いられることで、ゲート電圧の上昇が一時的に停止される現象である。

一方で、ターンオン動作中に短絡が発生すると、ドレイン−ソース間電圧が十分に減少することなく短絡電流が流れるため、ゲート電圧挙動は、正常なターンオン時とは異なり、上記ミラー期間が現れないものとなる。

したがって、短絡検知部１６３は、ターンオン動作が開始されてから（たとえば、図２での期間ｔ３の開始タイミングから）所定時間が経過したタイミングにおけるゲート電圧Ｖｇｓが、正常なターンオン時のミラー期間における滞留電圧に相当する判定電圧よりも高いときに、短絡検知信号ＳｓｃをＨレベルに設定するように構成される。この所定時間は、正常なターンオン動作であればミラー期間が発生しているタイミングに対応させて予め定めることができる。また、短絡検知部１６３では、ゲート電圧の電圧値そのものの他、ゲート電流の微分値や積分値を用いて短絡を検知することも可能である。

短絡検知部１６３を用いることにより、短絡検知部１６１，１６２と比較して、短絡検知のための追加配置要素が不要であるため、回路構成を簡素化することができる。また、短絡検知部１６１，１６２と同様に、駆動装置１００を高電圧部位（半導体素子１０のドレイン）と接続することが不要となる。

図１３のその他の部分の構成は図１と同様であるので、詳細は繰り返さない。さらに、短絡検知部１６３からの短絡検知信号Ｓｓｃに応じた制御回路１５０の動作についても、実施の形態１と同様とすることができる。

このように、短絡検知部１６３によって短絡を検知する構成としても、短絡検知信号ＳｓｃのＬレベル時およびＨレベル時における駆動装置１００の動作（通常時／短絡保護制御時）は実施の形態１と同様であるので、詳細な説明は繰り返さない。

図１４は、実施の形態３の短絡検知部１６４を説明するためのブロック図である。
図１４を参照して、実施の形態１に従う駆動装置１００（図１）において、短絡検知部１６０に代えて、短絡検知部１６４が配置される。

短絡検知部１６４では、半導体素子１０のソース端子側の寄生インダクタンス１９４の両端に発生する電圧に基づいて、短絡経路の発生を検知する。寄生インダクタンス１９４は、たとえば、半導体素子１０を内蔵する半導体素子モジュールの内部配線のインダクタンスを用いることができる。寄生インダクタンス１９４には、そのインダクタンス値Ｌｅと、ドレイン−ソース間電流Ｉｄｓの変化率との積であるＬｅ・（ｄＩｄｓ／ｄｔ）が発生する。

短絡検知部１６４は、寄生インダクタンス１９４の両端に発生する誘起電圧を受けて、この誘起電圧が予め定められた判定電圧を所定時間以上にわたって超えると、短絡検知信号ＳｓｃをＨレベルに設定するように構成される。これは、短絡時のターンオンでは、正常なターンオン時よりも寄生インダクタンス１９４の両端の誘起電圧の発生期間が長いという現象に基づくものである。あるいは、短絡時のターンオンでは、正常なターンオン時よりも寄生インダクタンス１９４の両端の誘起電圧が大きい特徴を利用して、その誘起電圧のレベルに基づいて、短絡を検知することも可能である。その他、短絡検知部１６４では、寄生インダクタンス１９４に生じる誘起電圧の微分値や積分値を用いて短絡を検知することも可能である。

短絡検知部１６４を用いることにより、高速でノイズ耐性の高い短絡検知を行うことができる。また、短絡検知部１６１〜１６２と同様に、駆動装置１００を高電圧部位（半導体素子１０のドレイン）と接続することが不要となる。

図１４のその他の部分の構成は図１と同様であるので、詳細は繰り返さない。さらに、短絡検知部１６４からの短絡検知信号Ｓｓｃに応じた制御回路１５０の動作についても、実施の形態１と同様とすることができる。

このように、短絡検知部１６４によって短絡を検知する構成としても、短絡検知信号ＳｓｃのＬレベル時およびＨレベル時における駆動装置１００の動作（通常時／短絡保護制御時）は実施の形態１と同様であるので、詳細な説明は繰り返さない。

実施の形態３で説明した短絡検知部１６１〜１６４についても、短絡検知部１６０と同様に、電子回路等によるハードウェア処理および／またはプログラム実行によるソフトウェア処理によって、その機能を実現することが可能である。

また、以上で説明した実施の形態１の変形例ならびに実施の形態２およびその変形例においても、短絡検知部１６０に代えて、短絡検知部１６１〜１６４を適用することが可能である。すなわち、短絡検知部１６１〜１６４によって短絡検知信号Ｓｓｃを発生しても、短絡検知信号Ｓｓｃに応じた制御動作（通常時／短絡保護制御時）は同様に実行することが可能である。

実施の形態４．
実施の形態４では、本実施の形態に従う駆動装置が適用された電力変換装置の構成について説明する。

図１５は、実施の形態４の第１の例に従う電力変換装置５００の構成を示す回路図である。

図１５を参照して、電力変換装置５００は、いわゆる三相インバータの構成を有し、直流電源５１０の直流電圧Ｖｄｃを三相交流電圧に変換して、交流負荷であるモータ５０１に供給する。

電力変換装置５００は、電源ライン５１１および５１２と、平滑コンデンサ５１５と、半導体素子１０Ｕｘ，１０Ｕｙ，１０Ｖｘ，１０Ｖｙ，１０Ｗｘ，１０Ｗｙと、インバータ制御回路５０５とを備える。

電源ライン５１１は、直流電源５１０の正極端子と接続され、電源ライン５１２は、直流電源５１０の負極端子と接続される。平滑コンデンサ５１５は、電源ライン５１１および５１２の間に接続される。

半導体素子１０Ｕｘおよび１０Ｕｙは、電源ライン５１１および５１２の間に、ノードＮｕを介して直列に接続されてＵ相アームを構成する。Ｕ相アームにおいて、半導体素子１０Ｕｘは、半導体素子１０Ｕｙの対向素子に相当し、反対に、半導体素子１０Ｕｙは、半導体素子１０Ｕｘの対向素子に相当する。

同様に、半導体素子１０Ｖｘおよび１０Ｖｙは、電源ライン５１１および５１２の間に、ノードＮｖを介して直列に接続されてＶ相アームを構成する。さらに、半導体素子１０Ｗｘおよび１０Ｗｙは、電源ライン５１１および５１２の間に、ノードＮｗを介して直列に接続されてＷ相アームを構成する。

インバータ制御回路５０５は、三相インバータによる直流／交流電圧変換のための各相アーム動作が行われるように半導体素子１０Ｕｘ，１０Ｕｙ，１０Ｖｘ，１０Ｖｙ，１０Ｗｘ，１０Ｗｙを制御するためのオンオフ指令信号Ｓｉｎ１〜Ｓｉｎ６を生成する。たとえば、オンオフ指令信号Ｓｉｎ１〜Ｓｉｎ６は、直流電圧Ｖｄｃを波高値とするパルス電圧を擬似正弦波電圧とするためのパルス幅変調（ＰＷＭ）制御に従って生成される。

半導体素子１０Ｕｘ，１０Ｕｙ，１０Ｖｘ，１０Ｖｙ，１０Ｗｘ，１０Ｗｙに対して、駆動装置ＧＤＵｘ，ＧＤＵｙ，ＧＤＶｘ，ＧＤＶｙ，ＧＤＷｘ，ＧＤＷｙが接続される。半導体素子１０Ｕｘ，１０Ｕｙ，１０Ｖｘ，１０Ｖｙ，１０Ｗｘ，１０Ｗｙおよび駆動装置ＧＤＵｘ，ＧＤＵｙ，ＧＤＶｘ，ＧＤＶｙ，ＧＤＷｘ，ＧＤＷｙによって、三相インバータによる直流／交流電力変換を実行する「主変換回路」が構成される。また、インバータ制御回路５０５は、電力変換装置の「制御装置」の一実施例に対応する。

Ｕ相アームにおいて、駆動装置ＧＤＵｘは、オンオフ指令信号Ｓｉｎ１に従って半導体素子１０Ｕｘのゲート電圧を制御することによって、半導体素子１０Ｕｘをオンオフする。駆動装置ＧＤＵｙは、オンオフ指令信号Ｓｉｎ２に従って半導体素子１０Ｕｙのゲート電圧を制御することによって、半導体素子１０Ｕｙをオンオフする。

Ｖ相アームにおいて、駆動装置ＧＤＶｘは、オンオフ指令信号Ｓｉｎ３に従って半導体素子１０Ｖｘのゲート電圧を制御することによって、半導体素子１０Ｖｘをオンオフする。駆動装置ＧＤＶｙは、オンオフ指令信号Ｓｉｎ４に従って半導体素子１０Ｖｙのゲート電圧を制御することによって、半導体素子１０Ｖｙをオンオフする。同様に、Ｗ相アームにおいて、駆動装置ＧＤＷｘは、オンオフ指令信号Ｓｉｎ５に従って半導体素子１０Ｗｘのゲート電圧を制御することによって、半導体素子１０Ｗｘをオンオフする。駆動装置ＧＤＷｙは、オンオフ指令信号Ｓｉｎ６に従って半導体素子１０Ｗｙのゲート電圧を制御することによって、半導体素子１０Ｗｙをオンオフする。

駆動装置ＧＤＵｘ，ＧＤＵｙ，ＧＤＶｘ，ＧＤＶｙ，ＧＤＷｘ，ＧＤＷｙは、上述の実施の形態１〜３およびそれらの変形例に従って構成される。すなわち、各駆動装置ＧＤＵｘ，ＧＤＵｙ，ＧＤＶｘ，ＧＤＶｙ，ＧＤＷｘ，ＧＤＷｙは、オンオフ指令信号Ｓｉｎとして、インバータ制御回路５０５からのオンオフ指令信号Ｓｉｎ１〜Ｓｉｎ６を入力されて、図２または図９の動作によって、半導体素子１０Ｕｘ，１０Ｕｙ，１０Ｖｘ，１０Ｖｙ，１０Ｗｘ，１０Ｗｙのゲート電圧を制御する。

これにより、電力変換装置５００において、三相インバータを構成する各半導体素子のターンオンおよびターンオフ時における各駆動装置の消費エネルギを抑制できる。さらに、各駆動装置は、対応する半導体素子のターンオンによって電力変換装置５００内に短絡電流経路が発生する場合には、当該ターンオン動作中に短絡検知部１６０〜１６４によって短絡の発生を検知して、実施の形態１，２およびそれらの変形例で説明した短絡保護制御を実行することができる。

この結果、電力変換装置５００では、各半導体素子のスイッチングを高周波化しても、駆動装置の大型化を抑制することができるとともに、アーム短絡等に伴う短絡電流によって各半導体素子に大電流が発生することを防止できる。

図１６は、実施の形態４の第２の例に従う電力変換装置６００の構成例を説明する回路図である。

図１６を参照して、電力変換装置６００は、いわゆる昇圧チョッパの構成を有し、直流電源６１０からの直流電圧Ｖｄｃを直流電圧変換して、直流負荷６０１と接続された電力線６１１および６１２の間に出力する。電力変換装置６００は、リアクトル素子Ｌｃｎｖと、半導体素子１０ｘ，１０ｙと、平滑コンデンサ６１５とを有する。

半導体素子１０ｘおよび１０ｙは、ノードＮｃを介して、電力線６１１および６１２の間に接続される。電力線６１１および６１２の間には、平滑コンデンサ６１５が接続される。平滑コンデンサ６１５によって、電力変換装置６００の出力電圧Ｖｏｕｔからリップル成分が除去される。

すなわち、半導体素子１０ｘおよび１０ｙは同一アームを構成する。半導体素子１０ｘは半導体素子１０ｙの対向素子に相当し、反対に、半導体素子１０ｙは半導体素子１０ｘの対向素子に相当する。

昇圧コンバータ制御回路６０５は、昇圧コンバータによる昇圧比（Ｖｏｕｔ／Ｖｄｃ）を制御するために、半導体素子１０ｘ，１０ｙのオンオフ指令信号Ｓｉｎ１，Ｓｉｎ２を生成する。

具体的には、半導体素子１０ｘおよび半導体素子１０ｙは、交互にかつ周期的にオンオフされる。この際に、スイッチング周期に対する半導体素子１０ｙ（下アーム素子）のオン期間比（デューティ比）に従って、昇圧比が制御される。すなわち、昇圧コンバータ制御回路６０５は、出力電圧Ｖｏｕｔを所望の電圧とするための昇圧比が得られるようなデューティ比に従ってオンオフ指令信号Ｓｉｎ１，Ｓｉｎ２を生成する。基本的には、オンオフ指令信号Ｓｉｎ１およびＳｉｎ２は相補の信号である。

電力変換装置６００において、半導体素子１０ｘ，１０ｙに対して、駆動装置ＧＤｘ，ＧＤｙがそれぞれ接続される。駆動装置ＧＤｘは、オンオフ指令信号Ｓｉｎ１に従って半導体素子１０ｘのゲート電圧を制御することによって、半導体素子１０ｘをオンオフする。駆動装置ＧＤｙは、オンオフ指令信号Ｓｉｎ２に従って半導体素子１０ｙのゲート電圧を制御することによって、半導体素子１０ｙをオンオフする。半導体素子１０ｘ，１０ｙ、駆動装置ＧＤｘ，ＧＤｙ、および、リアクトル素子Ｌｃｎｖによって、昇圧チョッパによる直流／直流電力変換を実行する「主変換回路」が構成される。また、昇圧コンバータ制御回路６０５は、電力変換装置の「制御装置」の一実施例に対応する。

駆動装置ＧＤｘ，ＧＤｙは、上述の実施の形態１〜３およびそれらの変形例に従って構成される。すなわち、各駆動装置ＧＤｘ，ＧＤｙは、オンオフ指令信号Ｓｉｎとして、昇圧コンバータ制御回路６０５からのオンオフ指令信号Ｓｉｎ１，Ｓｉｎ２を入力されて、図２または図９の動作によって、半導体素子１０ｘ，１０ｙのゲート電圧を制御する。

これにより、電力変換装置６００において、昇圧チョッパを構成する各半導体素子のターンオンおよびターンオフ時における各駆動装置の消費エネルギを抑制できる。さらに、各駆動装置は、対応する半導体素子のターンオンによって電力変換装置６００内に短絡電流経路が発生する場合には、当該ターンオン動作中に短絡検知部１６０〜１６４によって短絡の発生を検知して、実施の形態１，２およびそれらの変形例で説明した短絡保護制御を実行することができる。

この結果、電力変換装置６００についても、各半導体素子のスイッチングを高周波化しても、駆動装置の大型化を抑制することができるとともに、アーム短絡等に伴う短絡電流により各半導体素子に大電流が発生することを防止できる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１０，１０Ｕｘ，１０Ｕｙ，１０Ｖｘ，１０Ｖｙ，１０Ｗｘ，１０Ｗｙ，１０ｘ，１０ｙ 半導体素子（駆動対象）、１１ ゲート端子（半導体素子）、１２ 制御ソース端子（半導体素子）、１００，１００ａ，１００ｂ，１０１，ＧＤＵｘ，ＧＤＵｙ，ＧＤＶｘ，ＧＤＶｙ，ＧＤＷｘ，ＧＤＷｙ，ＧＤｘ，ＧＤｙ 駆動装置、１１０，１１５，５１０，６１０ 直流電源、１１１〜１１３ 電源ノード、１５０ 制御回路、１６０〜１６４ 短絡検知部、１８１，１８２ 負荷抵抗、１８５ 抵抗素子、１９１ 電流検出素子、１９２，１９３ 電流検出抵抗、１９４ 寄生インダクタンス、２０１〜２０９，２１１，２１２ 電流経路、５００，６００ 電力変換装置、５０１ モータ、５０５ インバータ制御回路、５１１，５１２ 電源ライン、５１５，６１５ 平滑コンデンサ、６０１ 直流負荷、６０５ 昇圧コンバータ制御回路、６１１，６１２ 電力線、Ｄ ドレイン（半導体素子）、Ｄ１〜Ｄ６ ダイオード、Ｇ ゲート（半導体素子）、ＧＳＷ１〜ＧＳＷ６ 制御信号、Ｌｃｎｖ リアクトル素子、Ｌｒ リアクトル、Ｎ１〜Ｎ３，Ｎｃ，Ｎｕ，Ｎｖ，Ｎｗ ノード、Ｑ１〜Ｑ６ トランジスタ、Ｓ ソース（半導体素子）、ＳＷ１〜ＳＷ６ スイッチング素子、Ｓｉｎ，Ｓｉｎ１〜Ｓｉｎ６ オンオフ指令信号、Ｓｓｃ 短絡検知信号、Ｖｄｃ，Ｖｇｍ，Ｖｇｐ 直流電圧、Ｖｇｓ ゲート電圧。

Claims (11)

1. 制御電極の電圧に応じて第１および第２の主電極の間が導通または遮断される半導体素子の駆動装置であって、
   前記制御電極を充電するための第１の電位を供給する第１の電源ノードと、
   前記第１の電位よりも低い第２の電位を供給する第２の電源ノードと、
   前記第１および第２の電源ノードと前記制御電極との間に接続されて、前記制御電極の充電および放電を制御するための複数のスイッチング素子と、
   第１のノードおよび、前記制御電極に対して電気的に接続された第２のノードの間に配置されるリアクトルと、
   前記半導体素子のオンオフ指令信号に応じて前記複数のスイッチング素子のオンオフを制御する制御回路と、
   前記半導体素子のターンオン時に当該半導体素子を含む短絡経路の発生を検知する短絡検知部とを備え、
   前記複数のスイッチング素子の各々は、オフ時の還流経路を形成するためのダイオードを含んで構成され、
   前記制御回路は、前記オンオフ指令信号に従って前記制御電極を前記第１の電源ノードと電気的に接続している期間中に前記短絡検知部によって前記短絡経路の発生が検知されると、前記制御電極を前記第１の電源ノードと接続しているスイッチング素子をオフするとともに、前記リアクトルを流れる電流が前記制御電極を避けて流れる第１の経路と、前記制御電極の電荷を放電する第２の経路とが形成される期間を設けるように、前記複数のスイッチング素子を制御し、
   前記第１の経路は、前記複数のスイッチング素子のうちのオフ状態のスイッチング素子の前記ダイオードを含んで形成され、
   前記第２の経路は、前記複数のスイッチング素子のうちのオン状態のスイッチング素子を含んで形成される、半導体素子の駆動装置。
2. 前記複数のスイッチング素子は、
   前記第１の電源ノードおよび前記第１のノードの間に電気的に接続された第１のスイッチング素子と、
   前記第２の電源ノードおよび前記第１のノードの間に電気的に接続された第２のスイッチング素子と、
   前記第１の電源ノードおよび前記第２のノードの間に電気的に接続された第３のスイッチング素子と、
   前記第２の電源ノードおよび前記第２のノードの間に電気的に接続された第４のスイッチング素子とを含み、
   前記制御回路は、前記オンオフ指令信号に従って前記半導体素子をターンオンするために前記第１のスイッチング素子をオンするとともに前記第２から第４のスイッチング素子をオフしている期間中に前記短絡経路の発生が検知されると、前記第１のスイッチング素子をターンオフするとともに、前記第４のスイッチング素子がオンする期間を設けるように前記第１から第４のスイッチング素子のオンオフを制御し、
   前記第１の経路は、オフ状態の前記第２のスイッチング素子の前記ダイオードと、前記リアクトルと、オン状態の前記第４のスイッチング素子とを含み、
   前記第２の経路は、オン状態の前記第４のスイッチング素子を含む、請求項１記載の半導体素子の駆動装置。
3. 前記制御回路は、前記期間中に前記短絡経路の発生が検知されると、前記第１のスイッチング素子をターンオフするとともに、前記第４のスイッチング素子を断続的にオンオフする、請求項２記載の半導体素子の駆動装置。
4. 前記第２のノードおよび前記第２の電源ノードの間に前記第４のスイッチング素子と直列に接続される抵抗素子をさらに備える、請求項２または３に記載の半導体素子の駆動装置。
5. 第３の電源ノードを介して、前記第１および第２の電源ノードの間に直列接続される第１および第２の直流電源をさらに備え、
   前記第１および第２の主電極のうちの低電圧側の一方は、前記第３の電源ノードと電気的に接続される、請求項２または３に記載の半導体素子の駆動装置。
6. 前記複数のスイッチング素子は、
   前記第１の電源ノードおよび前記第１のノードの間に電気的に接続された第１のスイッチング素子と、
   前記第２の電源ノードおよび前記第１のノードの間に電気的に接続された第２のスイッチング素子と、
   前記第１の電源ノードおよび前記第２のノードの間に電気的に接続された第３のスイッチング素子と、
   前記第２の電源ノードおよび前記第２のノードの間に電気的に接続された第４のスイッチング素子と、
   前記第２のノードおよび前記制御電極の間に電気的に接続された第５のスイッチング素子と、
   前記制御電極および前記第２の電源ノードの間に電気的に接続された第６のスイッチング素子とを含み、
   前記制御回路は、前記オンオフ指令信号に従って前記半導体素子をターンオンするための前記第１および第５のスイッチング素子をオンするとともに前記第２、第３、第４および第６のスイッチング素子をオフしている期間中に前記短絡経路の発生が検知されると、前記第１および第５のスイッチング素子をターンオフするとともに、前記第６のスイッチング素子をターンオンするように前記第１から第６のスイッチング素子のオンオフを制御し、
   前記第１の経路は、オフ状態の前記第２および第３のスイッチング素子の各々の前記ダイオードと、前記リアクトルとを含み、
   前記第２の経路は、オン状態の前記第６のスイッチング素子を含む、請求項１記載の半導体素子の駆動装置。
7. 前記制御電極および前記第２の電源ノードの間に前記第６のスイッチング素子と直列に接続される抵抗素子をさらに備える、請求項６記載の半導体素子の駆動装置。
8. 第３の電源ノードを介して、前記第１および第２の電源ノードの間に直列接続される第１および第２の直流電源をさらに備え、
   前記第１および第２の主電極のうちの低電圧側の一方は、前記第３の電源ノードと電気的に接続され、
   前記第６のスイッチング素子は、前記第２のノードと、前記第２または第３の電源ノードとの間に配置される、請求項６または７に記載の半導体素子の駆動装置。
9. 前記リアクトルは、
   前記第１および第２のノードの間に並列に電気的に接続されたオン用リアクトルおよびオフ用リアクトルを含み、
   前記駆動装置は、
   前記第１のノードから前記第２のノードに向かう方向を順方向として、前記第１および第２のノード間に前記オン用リアクトルと直列に接続されたオン用ダイオードと、
   前記第２のノードから前記第１のノードに向かう方向を順方向として、前記第１および第２のノード間に前記オフ用リアクトルと直列に接続されたオフ用ダイオードとをさらに備える、請求項１〜８のいずれか１項に記載の半導体素子の駆動装置。
10. 前記短絡検知部は、前記期間中において、前記半導体素子の主電極間の電圧、前記半導体素子を流れる電流、前記制御電極の電流、前記制御電極の電圧の挙動、および、電気半導体素子の前記主電極間の電流が通過する配線の寄生インダクタンスに生じる誘起電圧のいずれかに基づいて、前記短絡経路の発生を検知する、請求項１〜９のいずれか１項に記載の半導体素子の駆動装置。
11. 複数の前記半導体素子を含んで構成されて、入力される電力を変換して出力する主変換回路と、
    前記主変換回路を制御するために各前記半導体素子の前記オンオフ指令信号を生成する制御装置とを備え、
    前記主変換回路は、前記半導体素子の各々に対応して配置された、請求項１〜１０のいずれか１項に記載の駆動装置をさらに含み、
    前記駆動装置は、前記制御回路からの前記オンオフ指令信号に従って対応する前記半導体素子の前記制御電極の電圧を制御する、電力変換装置。

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