WO2021199738A1 - 判定装置及びそれを備えるスイッチシステム - Google Patents

判定装置及びそれを備えるスイッチシステム Download PDF

Info

Publication number
WO2021199738A1
WO2021199738A1 PCT/JP2021/005593 JP2021005593W WO2021199738A1 WO 2021199738 A1 WO2021199738 A1 WO 2021199738A1 JP 2021005593 W JP2021005593 W JP 2021005593W WO 2021199738 A1 WO2021199738 A1 WO 2021199738A1
Authority
WO
WIPO (PCT)
Prior art keywords
gate
source
effect transistor
junction field
determination
Prior art date
Application number
PCT/JP2021/005593
Other languages
English (en)
French (fr)
Inventor
雄介 木下
秀俊 石田
Original Assignee
パナソニックＩｐマネジメント株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニックＩｐマネジメント株式会社 filed Critical パナソニックＩｐマネジメント株式会社
Priority to US17/904,384 priority Critical patent/US20230082396A1/en
Priority to JP2022511636A priority patent/JPWO2021199738A1/ja
Publication of WO2021199738A1 publication Critical patent/WO2021199738A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
    • H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
    • H03K17/0812—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit
    • H03K17/08122—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K2017/6878—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors using multi-gate field-effect transistors

Definitions

  • the present disclosure relates to a determination device used for a semiconductor switch and a switch system including the determination device. More specifically, the present invention relates to a determination device for detecting overcurrent used in a semiconductor switch, and a switch system including the determination device.
  • Patent Document 1 discloses a protection circuit for a semiconductor element for electric power.
  • the protection circuit for a power semiconductor element disclosed in Patent Document 1 includes a drive circuit for driving the power semiconductor element, a current detection unit including a first resistor and an inductor connected in parallel, and a power semiconductor element. It is provided with a detection unit for detecting a short-circuit state of the above.
  • One end of the first resistor and one end of the inductor are connected to one terminal of a power semiconductor element.
  • the detection unit detects the short-circuit state of the power semiconductor element by comparing the voltage of one terminal of the power semiconductor element, which changes according to the current flowing through the first resistor and the inductor, with the short-circuit detection voltage.
  • the reference potential of the drive circuit is connected to the other end of the first resistor and the other end of the inductor.
  • An object of the present disclosure is to provide a determination device for detecting overcurrent of a semiconductor switch capable of suppressing power loss, and a switch system including the determination device.
  • the determination device includes a resistor and a determination circuit.
  • the resistance has a first end and a second end.
  • the first end of the resistor is connected to the gate.
  • the determination circuit is a semiconductor switch when there is a predetermined change in the gate-source voltage of the junction field-effect transistor in a range smaller than the gate drive voltage given between the second end of the resistor and the source. It is determined that an overcurrent is flowing in.
  • Another aspect of the switch system according to the present disclosure includes a determination device and a semiconductor switch.
  • the determination device and the switch system of the present disclosure can suppress power loss.
  • FIG. 1 is a circuit diagram of a switch system including a determination device according to the first embodiment.
  • FIG. 2 is an operation explanatory view of a switch system provided with the same determination device.
  • FIG. 3A is an operation explanatory view of a switch system provided with the same determination device, and is an operation explanatory diagram when the switch is on and in a normal state.
  • FIG. 3B is an operation explanatory view of a switch system provided with the same determination device, and is an operation explanatory diagram when the switch is on and an overcurrent flows.
  • FIG. 3C is an operation explanatory view of a switch system provided with the same determination device, and is an operation explanatory diagram when the switch is off and in a normal state.
  • FIG. 3A is an operation explanatory view of a switch system provided with the same determination device, and is an operation explanatory diagram when the switch is on and in a normal state.
  • FIG. 3B is an operation explanatory view of a switch system provided with the same determination device, and is
  • FIG. 4 is a circuit diagram of a switch system including the determination device according to the second embodiment.
  • FIG. 5A is a circuit diagram of the first determination circuit in the determination device of the same.
  • FIG. 5B is a circuit diagram of the second determination circuit in the determination device of the same.
  • FIG. 6A is a circuit diagram showing another configuration example of the first determination circuit in the determination device of the same.
  • FIG. 6B is a circuit diagram showing another configuration example of the second determination circuit in the determination device of the same.
  • FIG. 7 is an operation explanatory view of a switch system including the determination device according to the third embodiment.
  • FIG. 8 is an operation explanatory view of a switch system provided with the same determination device.
  • FIG. 9 is a circuit diagram of a switch system including the determination device according to the fourth embodiment.
  • FIG. 10 is an operation explanatory view of a switch system provided with the same determination device.
  • FIG. 11 is an operation explanatory view of a switch system including the same determination device.
  • FIG. 12 is a circuit diagram of a switch system including the determination device according to the fifth embodiment.
  • FIG. 13 is an operation explanatory view of a switch system including the same determination device.
  • FIG. 14 is a circuit diagram of a main part of the determination device of the same.
  • FIG. 15 is a circuit diagram of a switch system including the determination device according to the sixth embodiment.
  • FIG. 16 is a circuit diagram of a control circuit in the determination device according to the modified example.
  • FIG. 1 is a circuit diagram of a switch system 8 including a determination device 2 according to the first embodiment.
  • the determination device 2 according to the first embodiment and the switch system 8 including the determination device 2 will be described with reference to FIGS. 1 and 2.
  • the semiconductor switch 1 includes a gate 10G and a junction field effect transistor 10 having a source 10S corresponding to the gate 10G.
  • the junction field effect transistor 10 has a drain 10D corresponding to the gate 10G.
  • the determination device 2 is used to determine whether or not an overcurrent is flowing between the pair of main terminals of the semiconductor switch 1.
  • the determination device 2 includes a resistor Rg and a determination circuit 3.
  • the resistor Rg has a first end and a second end. The first end of the resistor Rg is connected to the gate 10G.
  • the determination circuit 3 there was a predetermined change in the gate-source voltage Vgs of the junction field effect transistor 10 in a range smaller than the gate drive voltage Vo given between the second end of the resistor Rg and the source 10S. In this case, it is determined that an overcurrent is flowing through the semiconductor switch 1.
  • the switch system 8 includes a determination device 2 and a semiconductor switch 1. Further, the switch system 8 further includes a DC power supply 5 and a drive circuit 6. The drive circuit 6 supplies the gate drive voltage Vo to the junction field effect transistor 10 via the resistor Rg. Further, the determination device 2 further includes a control circuit 4. The control circuit 4 controls the semiconductor switch 1 based on the determination result of the determination circuit 3. Here, the control circuit 4 controls the semiconductor switch 1 by controlling the drive circuit 6 based on the determination result of the determination circuit 3.
  • the semiconductor switch 1 includes a junction field effect transistor 10 (hereinafter, also referred to as JFET 10).
  • the JFET 10 is, for example, a GaN-based GIT (Gate Injection Transistor).
  • JFET 10 does not include MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor).
  • the JFET 10 includes, for example, a substrate, a buffer layer, a first nitride semiconductor layer, a second nitride semiconductor layer, a source electrode, a gate electrode, a drain electrode, and a p-type layer.
  • the buffer layer is formed on the substrate.
  • the first nitride semiconductor layer is formed on the buffer layer.
  • the second nitride semiconductor layer is formed on the first nitride semiconductor layer.
  • the source electrode, gate electrode and drain electrode are formed on the second nitride semiconductor layer.
  • the p-type layer is interposed between the gate electrode and the second nitride semiconductor layer.
  • the diode Dgu see FIG.
  • the gate 10G in the JFET 10 includes a gate electrode and a p-type layer.
  • the source 10S in the JFET 10 includes a source electrode.
  • the drain 10D in the JFET 10 includes a drain electrode.
  • the substrate is, for example, a silicon substrate.
  • the buffer layer is, for example, an undoped GaN layer.
  • the first nitride semiconductor layer is, for example, an undoped GaN layer.
  • the second nitride semiconductor layer is, for example, an undoped AlGaN layer.
  • the p-type layer is, for example, a p-type AlGaN layer.
  • MOVPE Metal Organic Vapor Phase Epitaxy
  • (2.2) Drive circuit The drive circuit 6 is connected to the gate 10G of the JFET 10. In the switch system 8 according to the first embodiment, the drive circuit 6 is connected to the gate 10G of the JFET 10 via the resistor Rg.
  • the drive circuit 6 is a circuit that applies a gate voltage to the gate 10G of the JFET 10.
  • the drive circuit 6 outputs a gate drive voltage Vo corresponding to the DC voltage supplied from the DC power supply 5.
  • the drive circuit 6 has a power supply terminal and a ground terminal.
  • the ground terminal of the drive circuit 6 is connected to the source 10S of the JFET 10.
  • a DC power supply 5 having an output end on the high potential side and an output end on the low potential side is connected between the power supply terminal and the ground terminal of the drive circuit 6.
  • the output terminal on the high potential side of the DC power supply 5 is connected to the power supply terminal of the drive circuit 6.
  • the output terminal on the low potential side of the DC power supply 5 is connected to the ground terminal of the drive circuit 6.
  • the output voltage of the DC power supply 5 is, for example, 12V.
  • the DC power supply 5 is an insulated power supply.
  • the DC power supply 5 is not a component of the drive circuit 6.
  • the drive circuit 6 includes, for example, a driver IC (Integrated Circuit).
  • the driver IC is, for example, a CMOS (Complementary Metal-Oxide Semiconductor) inverter, and includes a reverse series circuit of a p-channel MOSFET and an n-channel MOSFET. This reverse series circuit is connected between the output end on the high potential side and the output end on the low potential side of the DC power supply 5.
  • the drains of the p-channel MOSFET and the n-channel MOSFET are connected to each other, the source of the p-channel MOSFET is connected to the output end on the high potential side of the DC power supply 5, and the source of the n-channel MOSFET is the DC power supply. It is connected to the output end on the low potential side of 5.
  • the judgment device 2 includes a resistor Rg and a determination circuit 3.
  • the resistor Rg is an element for determining the gate-source voltage Vgs applied between the gate 10G and the source 10S of the semiconductor switch 1 in the steady-on state of the semiconductor switch 1.
  • the resistance value of Rg is, for example, 800 ⁇ .
  • the first end of the resistor Rg is connected to the gate 10G of the JFET 10.
  • the second end of the resistor Rg is connected to the drive circuit 6.
  • the determination device 2 includes a resistor Rg connected between the drive circuit 6 and the gate 10G of the JFET 10.
  • the determination circuit 3 is a semiconductor switch when there is a predetermined change in the gate-source voltage Vgs of the JFET 10 in a range smaller than the gate drive voltage Vo given between the second end of the resistor Rg and the source 10S. It is determined that an overcurrent is flowing in 1.
  • a predetermined change in the gate-source voltage Vgs includes, for example, a change determined by a threshold.
  • the determination circuit 3 uses, for example, a reference voltage Vref smaller than the gate drive voltage Vo as a threshold value, and when the gate-source voltage Vgs becomes larger than the reference voltage Vref (condition of Vref ⁇ Vgs ⁇ Vo).
  • the overcurrent is a current having a magnitude exceeding the rated current of the main current I1 flowing between the pair of main terminals (drain 10D, source 10S) of the semiconductor switch 1, and is, for example, a short-circuit current.
  • the determination circuit 3 includes, for example, a comparator that compares the gate-source voltage Vgs with the reference voltage Vref.
  • the predetermined change in the gate-source voltage Vgs is not limited to the change determined by the threshold value, and may include the change determined by the amount of change in the gate-source voltage Vgs. Further, the amount of change may be the rate of change (dVgs / dt) of the gate-source voltage Vgs.
  • the control circuit 4 controls the drive circuit 6 based on the determination result of the determination circuit 3.
  • the execution body of the control circuit 4 includes a computer system.
  • the computer system has one or more computers.
  • the main configuration of a computer system is a processor and memory as hardware.
  • the processor executes the program recorded in the memory of the computer system, the function as the execution subject of the control circuit 4 (control unit) in the present disclosure is realized.
  • the program may be pre-recorded in the memory of the computer system, may be provided through a telecommunications line, or may be non-temporary, such as a memory card, optical disk, or hard disk drive (magnetic disk) readable by the computer system. It may be recorded and provided on a target recording medium.
  • a processor in a computer system is composed of one or more electronic circuits including a semiconductor integrated circuit (IC) or a large scale integrated circuit (LSI).
  • IC semiconductor integrated circuit
  • LSI large scale integrated circuit
  • a plurality of electronic circuits may be integrated on one chip, or may be distributed on a plurality of chips.
  • the plurality of chips may be integrated in one device, or may be distributed in a plurality of devices.
  • FIG. 2 on a schematic equivalent circuit of JFET 10, the voltage Vgu applied to the diode Dgu, the channel resistance Rchgd between the gate and drain of JFET 10, the channel resistance Rchgs between the gate and source of JFET 10, and the channel.
  • the voltage drop Vchgs at the resistor Rchgs and the main current I1 between the gate and the source are shown.
  • FIG. 3A is an operation explanatory diagram in a normal state when the semiconductor switch 1 is on and no overcurrent is flowing through the semiconductor switch 1.
  • FIG. 3B is an operation explanatory view when an overcurrent flows through the semiconductor switch 1.
  • FIG. 3C is an operation explanatory diagram in a normal state when the semiconductor switch 1 is in the off state and no overcurrent is flowing through the semiconductor switch.
  • the switch system 8 is used by connecting a load circuit between the drain 10D and the source 10S of the semiconductor switch 1.
  • a charging current Icha flows at a predetermined current value (for example, 10 mA).
  • the output voltage Vc of the DC power supply 5 is 12V
  • the gate drive voltage Vo is 12V
  • the threshold voltage of the JFET 10 is 3.2V
  • the predetermined voltage is 4V
  • the resistance of the resistor Rg is 1 k ⁇
  • the predetermined current value is 10 mA
  • the reference voltage Vref is 4.5 V, but is not limited to these values.
  • the control circuit 4 controls the semiconductor switch 1 by stopping the drive circuit 6 and setting the gate drive voltage Vo to 0V.
  • the determination circuit 3 determines the gate-source voltage Vgs of the junction field effect transistor 10 in a range smaller than the gate drive voltage Vo. When there is a change in, it is determined that an overcurrent is flowing through the semiconductor switch 1. Therefore, in the determination device 2 and the switch system 8 according to the first embodiment, it is possible to suppress the power loss.
  • the overcurrent can be detected without connecting the shunt resistor for overcurrent detection to the source 10S of the junction field effect transistor 10, and the power loss. Can be suppressed.
  • the determination device 2 can control the semiconductor switch 1 when an overcurrent flows through the semiconductor switch 1 by providing the control circuit 4.
  • FIG. 4 is a circuit diagram of a switch system 8a including the determination device 2a according to the second embodiment.
  • the switch system 8a according to the second embodiment includes a semiconductor switch 1a and a determination device 2a in place of the semiconductor switch 1 and the determination device 2 of the switch system 8 according to the first embodiment.
  • the same components as the determination device 2 and the switch system 8 according to the first embodiment are designated by the same reference numerals and description thereof will be omitted.
  • the semiconductor switch 1a is a bidirectional switch including two junction field effect transistors 10 (also referred to as JFET 10). In the semiconductor switch 1a, the drains 10D of the two JFETs 10 are connected to each other.
  • the two junction field effect transistors 10 include a first junction field effect transistor 11 and a second junction field effect transistor 12.
  • the first junction field effect transistor 11 is also referred to as a first JFET 11.
  • the second junction field effect transistor 12 is also referred to as a second JFET.
  • the gate 10G, the source 10S, and the drain 10D of the first JFET 11 are also referred to as the first gate 11G, the first source 11S, and the first drain 11D, respectively.
  • the gate 10G, the source 10S, and the drain 10D of the second JFET 12 are also referred to as the second gate 12G, the second source 12S, and the second drain 12D, respectively.
  • the gate-source voltage Vgs of the first JFET 11 is also referred to as a first gate-first source voltage Vgs1.
  • the gate-source voltage Vgs of the second JFET 12 is also referred to as a second gate-second source voltage Vgs2.
  • the first source 11S of the first JFET 11 and the second source 12S of the second JFET 12 form a pair of main terminals.
  • the switch system 8a is used by connecting a load circuit between the first source 11S and the second source 12S.
  • the determination device 2a includes two resistors Rg and two determination circuits 3.
  • the two resistors Rg include a first resistor Rg1 corresponding to the first JFET 11 and a second resistor Rg2 corresponding to the second JFET 12.
  • the resistance value of the second resistor Rg2 may be the same as or different from the resistance value of the first resistor Rg1.
  • the switch system 8a includes two drive circuits 6 and two DC power supplies 5.
  • the two drive circuits 6 include a first drive circuit 61 and a second drive circuit 62.
  • the two DC power supplies 5 include a first DC power supply 51 and a second DC power supply 52.
  • the first drive circuit 61 is connected to the first gate 11G of the first JFET 11 via the first resistor Rg1. Further, the first drive circuit 61 is supplied with the output voltage of the first DC power supply 51 (hereinafter, the first output voltage).
  • the first output voltage is, for example, 12V.
  • the output end on the high potential side of the first DC power supply 51 is connected to the power supply terminal of the first drive circuit 61.
  • the output end on the low potential side of the first DC power supply 51 is connected to the first source 11S of the first JFET 11.
  • the second drive circuit 62 is connected to the second gate 12G of the second JFET 12 via the second resistor Rg2. Further, the second drive circuit 62 is supplied with the output voltage of the second DC power supply 52 (hereinafter, the second output voltage).
  • the second output voltage is, for example, 12V.
  • the output end on the high potential side of the second DC power supply 52 is connected to the power supply terminal of the second drive circuit 62.
  • the output end on the low potential side of the second DC power supply 52 is connected to the second source 12S of the second JFET 12.
  • the gate drive voltage Vo output from the first drive circuit 61 is also referred to as a first gate drive voltage Vo1
  • the gate drive voltage Vo output from the second drive circuit 62 is also referred to as a second gate drive voltage Vo2.
  • the two determination circuits 3 include a first determination circuit 31 corresponding to the first JFET 11 and a second determination circuit 32 corresponding to the second JFET 12.
  • the voltage Vgs1 between the first gate and the first source at the first gate 11G of the first JFET 11 is higher than the first threshold voltage (for example, 3.2 V) of the first JFET 11. It is applied at a first predetermined voltage (for example, 4V), and a first charging current Icha1 flows at a predetermined current value in the first gate 11G of the first JFET 11. Further, the voltage Vgs2 between the second gate and the second source is applied to the second gate 12G of the second JFET 12 at a second predetermined voltage (for example, 4V) higher than the second threshold voltage (for example, 3.2V) of the second JFET 12. A second charging current, Icha2, flows through the second gate 12G of the second JFET 12 at a predetermined current value.
  • the diode Dgu of the second gate 12G (see FIG. 2) is used.
  • the voltage drop Vgu of is increased.
  • the second charging current Icha2 increases, and the voltage between the second source 12S and the second gate 12G decreases.
  • the voltage Vgs2 between the second gate and the second source of the second JFET 12 decreases.
  • the voltage Vgs1 between the first gate and the first source of the first JFET 11 increases. ..
  • the switch system 8a for example, when the main current I1 becomes an overcurrent while the main current I1 is flowing from the first source 11S to the second source 12S, the diode Dgu of the first gate 11G (see FIG. 2). ), The voltage drop Vgu increases. As a result, the first charging current Icha1 increases, and the voltage between the first source 11S and the first gate 11G decreases. As a result, the voltage Vgs1 between the first gate and the first source of the first JFET 11 decreases.
  • the voltage Vgs2 between the second gate and the second source of the second JFET 12 is increased. To increase.
  • FIG. 5A is a circuit diagram of the first determination circuit 31 in the determination circuit 2a.
  • the first determination circuit 31 includes, for example, the comparator Cp1 as shown in FIG. 5A.
  • the comparator Cp1 compares the voltage Vgs1 between the first gate and the first source with the first threshold value (reference voltage Vref1 + ⁇ V1).
  • ⁇ V1 is a constant voltage.
  • Vref1 + ⁇ V1) ⁇ Vo1.
  • the voltage Vgs1 between the first gate and the first source is input to the non-inverting input terminal of the comparator Cp1, and the first threshold value (reference voltage Vref1 + ⁇ V1) is input to the inverting input terminal of the comparator Cp1.
  • ⁇ V1 is not limited to a constant voltage and may be 0V.
  • FIG. 5B is a circuit diagram of the second determination circuit 32 in the determination circuit 2a.
  • the second determination circuit 32 includes a comparator Cp2, for example, as shown in FIG. 5B.
  • the comparator Cp2 compares the voltage Vgs2 between the second gate and the second source with the second threshold value (reference voltage Vref2 + ⁇ V2).
  • the second gate-second source voltage Vgs2 is input to the non-inverting input terminal of the comparator Cp2, and the second threshold value (reference voltage Vref2 + ⁇ V2) is input to the inverting input terminal of the comparator Cp2.
  • ⁇ V2 is not limited to a constant voltage and may be 0V.
  • the determination circuit 3 has a predetermined change in the gate-source voltage Vgs of the junction field effect transistor 10 in a range smaller than the gate drive voltage Vo. If this is the case, it is determined that an overcurrent is flowing through the semiconductor switch 1. Therefore, in the determination device 2a and the switch system 8a according to the second embodiment, it is possible to suppress the power loss.
  • FIG. 6A is a circuit diagram showing another configuration example of the first determination circuit 31 in the determination device 2a.
  • the voltage Vgs1 between the first gate and the first source is input to the non-inverting input terminal of the comparator Cp1, and the inverting input terminal of the comparator Cp1 is the steady state of the first JFET 11.
  • the first gate voltage Vg1 (at the time of normal) may be input.
  • the first gate voltage Vg1 in the steady state is, for example, a moving average value of the gate voltage (gate-source voltage Vgs) when the first JFET 11 is on.
  • FIG. 6B is a circuit diagram showing another configuration example of the second determination circuit 32 in the determination device 2a.
  • the voltage Vgs2 between the second gate and the second source is input to the non-inverting input terminal of the comparator Cp2, and the second JFET 12 is stationary at the inverting input terminal of the comparator Cp2.
  • the second gate voltage Vg2 (at the time of normal) may be input.
  • the constant second gate voltage Vg2 is, for example, a moving average value of the gate voltage (gate-source voltage Vgs) when the second JFET 11 is on.
  • FIG. 7 is an operation explanatory view of the switch system 8b including the determination device 2b according to the third embodiment.
  • the determination device 2b according to the third embodiment and the switch system 8b including the determination device 2b will be described with reference to FIG. 7.
  • the switch system 8b according to the third embodiment includes a determination device 2b instead of the determination device 2a of the switch system 8a according to the second embodiment.
  • the same components as the determination device 2a and the switch system 8a according to the second embodiment are designated by the same reference numerals and description thereof will be omitted.
  • the determination device 2b includes a third determination circuit 33 that determines whether or not there is an abnormality in the semiconductor switch 1a based on the determination result of the first determination circuit 31 and the determination result of the second determination circuit 32.
  • the determination device 2b further includes a control circuit 4b that controls the semiconductor switch 1a based on the determination result of the third determination circuit 33.
  • the third determination circuit 33 determines that there is an abnormality when the level of the output signal of the first comparator Cp1 and the level of the output signal of the second comparator Cp2 are different, and determines that there is an abnormality in the first comparator Cp1.
  • the level of the output signal and the level of the output signal of the second comparator Cp2 are the same, it is determined that there is no abnormality.
  • the switch system 8b when the voltage Vgs1 between the first gate and the first source increases in the first determination circuit 31, the logical value of the output signal is set to 1, and the voltage Vgs1 between the first gate and the first source decreases. In this case, the logical value of the output signal may be set to -1. Further, in the second determination circuit 32, when the voltage Vgs2 between the second gate and the second source increases, the logical value of the output signal is set to 1, and when the voltage Vgs2 between the second gate and the second source decreases, the logical value is set to 1. It may be configured so that the logical value of the output signal is -1.
  • the third determination circuit 33 determines that there is an abnormality when the logical value of the determination result of the first determination circuit 31 and the logical value of the determination result of the second determination circuit 32 are different from each other as shown in Table 2 below. , When the logical value of the determination result of the first determination circuit 31 and the logical value of the determination result of the second determination circuit 32 are the same, it may be configured to determine that there is no abnormality.
  • the control circuit 4b controls the first JFET 11 and the second JFET 12 based on the determination result of the third determination circuit 33.
  • the control circuit 4b controls the first JFET 11 and the second JFET 12 when the determination result in the third determination circuit 33 is abnormal. More specifically, the control circuit 4b controls the first drive circuit 61 to set the first gate drive voltage Vo1 to 0V and the second drive circuit when the determination result in the third determination circuit 33 is abnormal. 62 is controlled to set the second gate drive voltage Vo2 to 0V.
  • the determination device 2b and the switch system 8b according to the third embodiment can suppress power loss like the determination device 2a and the switch system 8a according to the second embodiment.
  • the overcurrent can be quickly cut off when the overcurrent flows through the semiconductor switch 1a.
  • the third determination circuit 33 determines the direction of the overcurrent when the level of the output signal of the first comparator Cp1 and the level of the output signal of the second comparator Cp2 are different, and determines the direction of the overcurrent, and the first comparator When the level of the output signal of Cp1 and the level of the output signal of the second comparator Cp2 are the same, it may be configured to determine that there is no abnormality.
  • FIG. 8 is an operation explanatory diagram of the switch system 8b including the determination device 2b.
  • the determination device 2b and the switch system 8b according to the third embodiment when the main current I1 of the semiconductor switch 1a flows from the second source 12S toward the first source 11S as shown in FIG. 7, FIG. As shown, the second JFET 12 is operating in diode mode.
  • the voltage Vgs1 between the first gate and the first source of the first JFET 11 is higher than the first reference voltage (Vref1 or Vref1 + ⁇ V1), and the voltage between the second gate and the second source of the second JFET 12 is increased.
  • the voltage Vgs2 is lower than the second reference voltage (Vref2 or Vref2 + ⁇ V2), the first JFET11 of the first JFET11 and the second JFET12 is turned off first.
  • the first JFET 11 is operating in the diode mode.
  • the voltage Vgs1 between the first gate and the first source of the first JFET 11 is lower than the first reference voltage
  • the voltage Vgs2 between the second gate and the second source of the second JFET 12 is second.
  • the second JFET 12 of the first JFET 11 and the second JFET 12 is turned off first.
  • the semiconductor switch 1a is turned off by making the timing at which the control circuit 4b turns off the first JFET 11 and the timing at which the second JFET 12 is turned off different as described above. It is possible to suppress heat generation in the semiconductor switch 1a at that time.
  • FIG. 9 is a circuit diagram of a switch system 8c including the determination device 2c according to the fourth embodiment.
  • the switch system 8c according to the fourth embodiment includes a semiconductor switch 1b and a determination device 2c instead of the semiconductor switch 1a and the determination device 2b of the switch system 8b according to the third embodiment.
  • the same components as the determination device 2b and the switch system 8b according to the third embodiment are designated by the same reference numerals and description thereof will be omitted.
  • the semiconductor switch 1b is a dual-gate type junction field effect transistor 10b (hereinafter, also referred to as JFET 10b) having two gates 10G and two sources 10S, and can be used as a bidirectional switch.
  • JFET 10b junction field effect transistor
  • one of the two gates 10G may be referred to as a first gate 11G, and the other may be referred to as a second gate 12G.
  • the source 10S corresponding to the first gate 11G may be referred to as the first source 11S
  • the source 10S corresponding to the second gate 12G may be referred to as the second source 12S.
  • the JFET10b is a type of GaN-based GIT.
  • the JFET 10b includes, for example, a substrate, a buffer layer, a first nitride semiconductor layer, a second nitride semiconductor layer, a first source electrode, a first gate electrode, a second gate electrode, and a second. It includes a source electrode, a first p-type layer, and a second p-type layer.
  • the buffer layer is formed on the substrate.
  • the first nitride semiconductor layer is formed on the buffer layer.
  • the second nitride semiconductor layer is formed on the first nitride semiconductor layer.
  • the first source electrode, the first gate electrode, the second gate electrode, and the second source electrode are formed on the second nitride semiconductor layer.
  • the first p-type layer is interposed between the first gate electrode and the second nitride semiconductor layer.
  • the second p-type layer is interposed between the second gate electrode and the second nitride semiconductor layer.
  • the first source 11S includes a first source electrode.
  • the first gate 11G includes a first gate electrode and a first p-type layer.
  • the second gate 12G includes a second gate electrode and a second p-type layer.
  • the second source 12S includes a second source electrode.
  • the substrate is, for example, a silicon substrate.
  • the buffer layer is, for example, an undoped GaN layer.
  • the first nitride semiconductor layer is, for example, an undoped GaN layer.
  • the second nitride semiconductor layer is, for example, an undoped AlGaN layer.
  • Each of the first p-type layer and the second p-type layer is, for example, a p-type AlGaN layer.
  • Impurities such as Mg, H, Si, C, and O that are inevitably mixed during growth by MOVPE and the like are present in each of the buffer layer, the first nitride semiconductor layer, and the second nitride semiconductor layer. May be good.
  • the second nitride semiconductor layer constitutes a heterojunction together with the first nitride semiconductor layer.
  • two-dimensional electron gas Two-Dimensional Electron Gas
  • the region containing the two-dimensional electron gas can function as an n-channel layer (electron conduction layer).
  • a state in which a voltage equal to or higher than the first threshold voltage (for example, 1.3 V) is not applied between the first gate 11G and the first source 11S is defined as a state in which the first gate 11G is off. say. Further, a state in which a voltage equal to or higher than the first threshold voltage is applied between the first gate 11G and the first source 11S with the first gate 11G as the high potential side is also referred to as an on state of the first gate 11G. Further, a state in which a voltage equal to or higher than the second threshold voltage (for example, 1.3 V) is not applied between the second gate 12G and the second source 12S is also referred to as an off state of the second gate 12G. Further, a state in which a voltage equal to or higher than the second threshold voltage is applied between the second gate 12G and the second source 12S with the second gate 12G as the high potential side is also referred to as an on state of the second gate 12G.
  • the JFET 10b realizes a normally-off type JFET by including the above-mentioned first p-type layer and second p-type layer.
  • the JFET 10b has a bidirectional on state, a bidirectional off state, a first diode state, and a bidirectional on state, a bidirectional off state, and a first diode state, depending on the combination of the first gate voltage and the second gate voltage given to the first gate 11G and the second gate 12G, respectively. It is possible to switch between the second diode state and the state.
  • the first gate voltage is a voltage applied between the first gate 11G and the first source 11S (voltage between the first gate and the first source Vgs1).
  • the second gate voltage is a voltage applied between the second gate 12G and the second source 12S (voltage between the second gate and the second source Vgs2).
  • the bidirectional on state is a state in which a bidirectional (first direction and a second direction opposite to the first direction) current is passed.
  • the bidirectional off state is a state in which bidirectional current is blocked.
  • the first diode state is a state in which a current in the first direction is passed.
  • the second diode state is a state in which a current in the second direction is passed.
  • the bidirectional ON state when the first gate 11G is in the ON state and the second gate 12G is in the ON state, the bidirectional ON state is set.
  • the bidirectional off state when the first gate 11G is in the off state and the second gate 12G is in the off state, the bidirectional off state is set.
  • the first diode state when the first gate 11G is in the off state and the second gate 12G is in the on state, the first diode state is set.
  • the second diode state when the first gate 11G is in the on state and the second gate 12G is in the off state.
  • the determination device 2c is provided with two resistors Rg and two determination circuits 3 as in the determination device 2b according to the third embodiment.
  • the two resistors Rg include a first resistor Rg1 connected to the first gate 11G and a second resistor Rg2 connected to the second gate 12G.
  • the two determination circuits 3 include a first determination circuit 31 corresponding to the first gate 11G and the first source 11S, and a second determination circuit 32 corresponding to the second gate 12G and the second source 12S.
  • the determination device 2c further includes a third determination circuit 33.
  • the third determination circuit 33 determines whether or not there is an abnormality in the semiconductor switch 1b based on the determination result of the first determination circuit 31 and the determination result of the second determination circuit 32.
  • the operation of the determination device 2c and the switch system 8c is the same as the operation of the determination device 2b and the switch system 8b according to the third embodiment.
  • FIGS. 10 and 11 are operation explanatory views of the switch system 8c including the determination device 2c. An operation example of the switch system 8c will be described with reference to FIGS. 10 and 11.
  • the voltage Vgu1, the voltage Vgu2, the channel resistance Rchgs1, the channel resistance Rchgs2, the internal resistance Rchgg, and the main current I1 are marked on the schematic equivalent circuit of the JFET 10b.
  • the voltage Vgu1 is the voltage applied to the diode of the first gate 11G.
  • the voltage Vgu2 is the voltage applied to the diode of the second gate 12G.
  • the channel resistance Rchgs1 is a channel resistance between the first gate and the first source of the JFET 10b.
  • the channel resistance Rchgs2 is a channel resistance between the second gate and the second source of the JFET 10b.
  • the internal resistance Rchgg is the internal resistance between the channel resistance Rchgs1 and the channel resistance Rchgs2.
  • the main current I1 is a current flowing from the second source 12S toward the first source 11S.
  • the main current I1 flowing from the second source 12S to the first source 11S is Is2s1, the voltage between the first gate and the first source is Vgs1, and the voltage between the second gate and the second source is Vgs2.
  • the first charging current flowing through the first resistance Rg1 is Icha1
  • the second charging current flowing through the second resistance Rg2 is Icha2, and these time changes are shown.
  • the semiconductor switch 1b is on and no overcurrent is flowing through the semiconductor switch 1b
  • Each of the first charging current Icha1 and the second charging current Icha2 is substantially constant.
  • the determination device 2c and the switch system 8c according to the fourth embodiment can suppress power loss like the determination device 2b and the switch system 8b according to the third embodiment.
  • the determination device 2c according to the fourth embodiment may include a control circuit similar to the control circuit 4b included in the determination device 2b according to the third embodiment.
  • FIG. 12 is a circuit diagram of a switch system 8d including the determination device 2d according to the fifth embodiment.
  • the determination device 2d and the switch system 8d including the determination device 2d according to the fifth embodiment will be described with reference to FIG.
  • the switch system 8d according to the fifth embodiment includes a semiconductor switch 1c and a determination device 2d instead of the semiconductor switch 1a and the determination device 2a of the switch system 8a according to the second embodiment.
  • the same components as the determination device 2a and the switch system 8a according to the second embodiment are designated by the same reference numerals and description thereof will be omitted.
  • the semiconductor switch 1a In the semiconductor switch 1a, the first drain 11D of the first JFET 11 and the second drain 12D of the second JFET 12 are connected, whereas in the semiconductor switch 1c, the first source 11S of the first JFET 11 and the second source 12S of the second JFET 12 are connected. Is connected.
  • one DC power supply 5 is shared by the first drive circuit 61 and the second drive circuit 62, and the output end on the low potential side of the DC power supply 5 is the first source 11S and the first source 11S of the first JFET 11. It is connected to the node between the 2JFET 12 and the second source 12S.
  • the first drain 11D of the first JFET 11 and the second drain 12D of the second JFET 12 form a pair of main terminals.
  • the switch system 8d is used by connecting a load circuit between the first drain 11D and the second drain 12D.
  • FIG. 13 is an operation explanatory diagram of the switch system 8d including the determination device 2d.
  • the main current flowing from the second drain 12D to the first drain 11D is I1
  • the voltage between the first gate and the first source is Vgs1
  • the voltage between the second gate and the second source is Vgs2.
  • the first discharge current flowing through the 1 resistor Rg1 is defined as Idis1
  • the second discharge current flowing through the second resistor Rg2 is defined as Idis2, and these time changes are shown.
  • the semiconductor switch 1c is on and no overcurrent is flowing through the semiconductor switch 1c, the main current I1, the first gate-first source voltage Vgs1, the second gate-second source voltage Vgs2, and so on.
  • Each of the first discharge current Idis1 and the second discharge current Idis2 is substantially constant.
  • the voltage Vgs1 between the first gate and the first source decreases, and the first discharge current Idis1 decreases.
  • the voltage Vgs2 between the second gate and the second source increases, and the second discharge current Idis2 increases.
  • the determination device 2d and the switch system 8d according to the fifth embodiment can suppress power loss like the determination device 2a and the switch system 8a according to the second embodiment.
  • FIG. 14 is a circuit diagram of a main part of the determination device 2a. As shown in FIG. 14, the first reference voltage Vref1 and the second reference voltage Vref2 can be made the same, and ⁇ V1 and ⁇ V2 can be made the same. As a result, in the determination device 2d, the circuit configuration can be simplified and the determination device 2d can be miniaturized.
  • the determination device 2d according to the fifth embodiment may include a third determination circuit similar to the third determination circuit 33 included in the determination device 2b according to the third embodiment.
  • the third determination circuit determines the direction of the overcurrent when the level of the output signal of the first comparator Cp1 and the level of the output signal of the second comparator Cp2 are different, and determines the direction of the overcurrent, and determines the direction of the overcurrent, and determines the direction of the overcurrent.
  • the level of the output signal of the second comparator and the level of the output signal of the second comparator Cp2 are the same, it may be configured to determine that there is no abnormality.
  • FIG. 15 is a circuit diagram of a switch system 8e including the determination device 2e according to the sixth embodiment.
  • the determination device 2e according to the sixth embodiment and the switch system 8e including the determination device 2e will be described with reference to FIG.
  • the determination device 2e and the switch system 8e according to the sixth embodiment are different from the determination device 2d and the switch system 8d according to the fifth embodiment in that they include the control circuit 4.
  • the same components as the determination device 2d and the switch system 8d according to the fifth embodiment are designated by the same reference numerals and the description thereof will be omitted.
  • the control circuit 4 controls the first JFET 11 and the second JFET 12 based on the determination result of the third determination circuit 33.
  • the control circuit 4 controls the first JFET 11 and the second JFET 12 when the determination result in the third determination circuit 33 is abnormal. More specifically, the control circuit 4 controls the first drive circuit 61 to set the first gate drive voltage Vo1 to 0V and the second drive circuit when the determination result in the third determination circuit 33 is abnormal. 62 is controlled to set the second gate drive voltage Vo2 to 0V.
  • the determination device 2e and the switch system 8e according to the sixth embodiment can suppress power loss like the determination device 2a and the switch system 8a according to the fifth embodiment.
  • the overcurrent can be quickly cut off when the overcurrent flows through the semiconductor switch 1c.
  • the first to sixth embodiments described above are only one of the various embodiments of the present disclosure.
  • the first to sixth embodiments described above can be variously modified according to the design and the like as long as the object of the present disclosure can be achieved.
  • the determination circuit 3 described above is composed of a Zener diode ZD, and the control circuit 4 includes a normally-off transistor Q1. It may be configured.
  • the potential Vcont of the path between the drive circuit 6 and the resistor Rg is usually at the H (High) level (for example, 12V), and an overcurrent flows through the semiconductor switch 1 between the gate and the source.
  • the level becomes L (Low) level (for example, 0V), and the operation of the drive circuit 6 is stopped.
  • the determination that the overcurrent is flowing includes the case where the output of the determination circuit 3 is different depending on whether the overcurrent is flowing or not.
  • the p-type layer in the semiconductor switches 1, 1a and 1c is not limited to the p-type AlGaN layer, and may be, for example, a p-type GaN layer or a p-type metal oxide semiconductor layer.
  • the p-type metal oxide semiconductor layer is, for example, a NiO layer.
  • the NiO layer may contain, for example, at least one alkali metal selected from the group of lithium, sodium, potassium, rubidium and cesium as an impurity. Further, the NiO layer may contain, for example, a transition metal such as silver or copper which becomes monovalent when added as an impurity.
  • each of the first p-type layer and the second p-type layer in the semiconductor switch 1b is the same as the p-type layer in the semiconductor switches 1, 1a and 1c.
  • Each of the semiconductor switches 1, 1a to 1c may include one or more nitride semiconductor layers between the buffer layer and the first nitride semiconductor layer.
  • the buffer layer is not limited to a single layer structure, and may have, for example, a superlattice structure.
  • the substrate in each of the semiconductor switches 1 and 1a to 1c is not limited to the silicon substrate, and may be, for example, a GaN substrate, a SiC substrate, a sapphire substrate, or the like.
  • the semiconductor switches 1 to 1c can be applied to electric devices such as circuit breakers, multi-level inverters, dimmers, and matrix converters that perform AC-AC power conversion.
  • the determination device (2; 2a; 2b; 2c; 2d; 2e) according to the first aspect is used for the semiconductor switch (1).
  • the semiconductor switch (1; 1a; 1b; 1c) includes a gate (10G) and a junction field effect transistor (10) having a source (10S) corresponding to the gate (10G).
  • the determination device (2) includes a resistor (Rg) and a determination circuit (3).
  • the resistance (Rg) has a first end and a second end.
  • the first end of the resistor (Rg) is connected to the gate (10G).
  • the determination circuit (3) has a gate drive voltage (Vo) applied between the second end of the resistor (Rg) and the source (10S) with respect to the gate-source voltage (Vgs) of the junction field effect transistor (10). ), It is determined that an overcurrent is flowing through the semiconductor switch (1; 1a; 1b; 1c).
  • the determination device (2; 2a; 2b; 2c; 2d; 2e) according to the first aspect can suppress power loss.
  • the predetermined change includes the change determined by the threshold value.
  • the determination circuit (3) can be configured by using a comparator.
  • the predetermined change includes a change determined by the amount of change.
  • the determination device (2; 2a; 2b; 2c; 2d) according to the third aspect can suppress erroneous detection of overcurrent.
  • the determination device (2a) is based on the first aspect.
  • the semiconductor switch (1a) is a bidirectional switch including two junction field effect transistors (10).
  • the two junction field effect transistors (10) include a first junction field effect transistor (11) and a second junction field effect transistor (12).
  • the determination device (2a) includes two resistors (Rg) and two determination circuits (3).
  • the two resistors (Rg) are a first resistor (Rg1) corresponding to the first junction field effect transistor (11) and a second resistor (Rg2) corresponding to the second junction field effect transistor (12).
  • the two determination circuits (3) are a first determination circuit (31) corresponding to the first junction field effect transistor (11) and a second determination circuit (32) corresponding to the second junction field effect transistor (12). ) And, including.
  • the determination device (2a) according to the fourth aspect can determine whether or not an overcurrent is flowing through the bidirectional switch.
  • the first determination circuit (31) is the gate-source voltage (Vgs1) of the first junction field effect transistor (11) and the first. Compare with the threshold (Vref1 + ⁇ V1).
  • the second determination circuit (32) compares the gate-source voltage (Vgs2) of the second junction field effect transistor (12) with the second threshold value (Vref2 + ⁇ V2).
  • the first determination circuit (31) can be configured by using the comparator (Cp1)
  • the second determination circuit (32) can be configured by using the comparator (Cp2). ..
  • the first determination circuit (31) has the gate-source voltage (Vgs1) of the first junction field effect transistor (11) and the first determination circuit (Vgs1). Compare with the moving average value (Vg1) of the gate voltage when the 1-junction field effect transistor (11) is on.
  • the second determination circuit (32) is the gate-source voltage (Vgs2) of the second junction field effect transistor (12) and the gate voltage when the second junction field effect transistor (12) is on. Compare with the moving average value (Vg2).
  • the first determination circuit (31) can be configured by using the comparator (Cp1)
  • the second determination circuit (32) can be configured by using the comparator (Cp2). ..
  • the determination device (2b) according to the seventh aspect is based on the determination result of the first determination circuit (31) and the determination result of the second determination circuit (32) in any one of the fourth to sixth aspects.
  • a third determination circuit (33) for determining the presence or absence of abnormality in the semiconductor switch (1a) is further provided.
  • the determination device (2b) according to the seventh aspect can determine the presence or absence of an abnormality in the semiconductor switch (1a).
  • the third determination circuit (33) determines the direction in which the overcurrent is flowing.
  • the determination device (2b) according to the eighth aspect can determine the direction in which the overcurrent is flowing.
  • the determination device (2b) further includes a control circuit (4b).
  • the control circuit (4b) controls the first junction field effect transistor (11) and the second junction field effect transistor (12) based on the determination result of the third determination circuit (33).
  • the gate-source voltage (Vgs1) of the first junction field-effect transistor (11) is higher than the first reference voltage, and the gate of the second junction field-effect transistor (12) is gated.
  • the source-to-source voltage (Vgs2) is lower than the second reference voltage, the first-junction field-effect transistor (11) of the first-junction field-effect transistor (11) and the second-junction field-effect transistor (12) 11) is turned off first.
  • the gate-source voltage (Vgs1) of the first junction field-effect transistor (11) is lower than the first reference voltage
  • the gate-source of the second junction field-effect transistor (12) is The second-junction field-effect transistor (12) of the first-junction field-effect transistor (11) and the second-junction field-effect transistor (12) when the inter-voltage (Vgs2) increases above the second reference voltage. ) Is turned off first.
  • the determination device (2b) is the semiconductor switch (1; 1a; 1c) when an overcurrent flows through the semiconductor switch (1; 1a; 1c) to turn off the semiconductor switch (1; 1a; 1c). ) Can suppress the temperature rise.
  • the semiconductor switch (1b) is a dual gate type junction field effect transistor having two gates (10G) and two sources (10S). Is.
  • the two gates (10G) include a first gate (11G) and a second gate (12G).
  • the two sources (10S) include a first source (11S) corresponding to the first gate (11G) and a second source (12S) corresponding to the second gate (12G).
  • the determination device (2c) includes two resistors (Rg) and two determination circuits (3).
  • the two resistors (Rg) include a first resistor (Rg1) connected to the first gate (11G) and a second resistor (Rg2) connected to the second gate (12G).
  • the two determination circuits (3) correspond to the first determination circuit (31) corresponding to the first gate (11G) and the first source (11S), and the second gate (12G) and the second source (12S).
  • the second determination circuit (32) is included.
  • the determination device (2c) further includes a third determination circuit (33).
  • the third determination circuit (33) determines whether or not there is an abnormality in the semiconductor switch (1b) based on the determination result of the first determination circuit (31) and the determination result of the second determination circuit (32).
  • the determination device (2) can determine the presence or absence of an abnormality in the semiconductor switch (1b).
  • the determination device (2e) is based on the seventh aspect.
  • the gate (10G) and the source (10S) of the first junction field effect transistor (11) are the first gate (11G) and the first source (11S), respectively.
  • the gate (10G) and source (10S) of the second junction field effect transistor (12) are the second gate (12G) and the second source (12S), respectively.
  • the first source (11S) of the first junction field effect transistor (11) and the second source (12S) of the second junction field effect transistor (12) are connected.
  • the determination device (2e) further includes a control circuit (4).
  • the control circuit (4) controls the first junction field effect transistor (11) and the second junction field effect transistor (12) based on the determination result of the third determination circuit (33).
  • the voltage between the second gate (12G) and the second source (12S) is higher than the first reference voltage, and the first gate (11G) and the first source (12G) When the voltage with 11S) decreases, it is determined that the semiconductor switch (c) is abnormal.
  • the determination device (2e) can determine the presence or absence of an abnormality in the semiconductor switch (1c).
  • the determination device (2) is based on the fifth aspect.
  • the gate (10G) and the source (10S) of the first junction field effect transistor (11) are the first gate (11G) and the first source (11S), respectively.
  • the gate (10G) and source (10S) of the second junction field effect transistor (12) are the second gate (12G) and the second source (12S), respectively.
  • the first source (11S) of the first junction field effect transistor (11) and the second source (12S) of the second junction field effect transistor (12) are connected.
  • the first threshold value (Vref1 + ⁇ V1) and the second threshold value (Vref2 + ⁇ V2) are the same.
  • the circuit configuration can be simplified and downsized.
  • the switch system (8; 8a; 8b; 8c; 8d; 8e) according to the thirteenth aspect can suppress power loss.
  • the determination device of the present disclosure and the switch system provided with the determination device can suppress power loss. Therefore, the determination device of the present disclosure and the switch system including the determination device are industrially useful because they lead to power saving of the semiconductor device and the electronic device using the semiconductor device.

Abstract

半導体スイッチの電力損失を抑制することが可能な判定装置及びスイッチシステムを提供する。判定装置（２）は、半導体スイッチ（１）に用いられる。半導体スイッチ（１）は、ゲート（１０Ｇ）及びゲート（１０Ｇ）に対応するソース（１０Ｓ）を有する接合型電界効果トランジスタ（１０）を含む。判定装置（２）は、抵抗（Ｒｇ）と、判定回路（３）と、を備える。抵抗（Ｒｇ）は、第１端及び第２端を有する。抵抗（Ｒｇ）の第１端がゲート（１０Ｇ）に接続される。判定回路（３）は、接合型電界効果トランジスタ（１０）のゲート－ソース間電圧（Ｖｇｓ）について、抵抗（Ｒｇ）の第２端とソース（１０Ｓ）との間に与えられるゲート駆動電圧（Ｖｏ）よりも小さい範囲で所定の変化があった場合に、半導体スイッチ（１）に過電流（Ｉ１）が流れていると判定する。

Description

判定装置及びそれを備えるスイッチシステム
　本開示は、半導体スイッチに用いられる判定装置及びそれを備えるスイッチシステムに関する。より詳細には、半導体スイッチに用いられる過電流検知用の判定装置、及び、それを備えるスイッチシステムに関する。
　特許文献１には、電力用半導体素子の保護回路が開示されている。特許文献１に開示された電力用半導体素子の保護回路は、電力用半導体素子を駆動する駆動回路と、並列に接続された第１の抵抗とインダクタとを含む電流検出部と、電力用半導体素子の短絡状態を検出する検出部と、を備える。第１の抵抗の一端及びインダクタの一端は、電力用半導体素子の一方の端子と接続される。検出部は、第１の抵抗及びインダクタに流れる電流に応じて変化する電力用半導体素子の一方の端子の電圧と短絡検出電圧とを比較することによって、電力用半導体素子の短絡状態を検出する。駆動回路の基準電位が、第１の抵抗の他端及びインダクタの他端と接続される。
国際公開第２０１９／２２５１２１号
　半導体スイッチに用いられる過電流検知用の判定装置では、半導体スイッチの主電流が流れる経路での電力損失の低減が望まれる場合がある。
　本開示の目的は、電力損失を抑制することが可能な半導体スイッチの過電流検知用の判定装置及びそれを備えるスイッチシステムを提供することにある。
　本開示に係る一態様の判定装置は、半導体スイッチに用いられる。半導体スイッチは、ゲート及びゲートに対応するソースを有する接合型電界効果トランジスタを含む。判定装置は、抵抗と、判定回路と、を備える。抵抗は、第１端及び第２端を有する。抵抗の第１端がゲートに接続される。判定回路は、接合型電界効果トランジスタのゲート－ソース間電圧について、抵抗の第２端と前記ソースとの間に与えられるゲート駆動電圧よりも小さい範囲で所定の変化があった場合に、半導体スイッチに過電流が流れていると判定する。
　本開示に係る別の一態様のスイッチシステムは、判定装置と、半導体スイッチと、を備える。
　本開示の判定装置、及びスイッチシステムは、電力損失を抑制することが可能となる。
図１は、第一の実施形態に係る判定装置を備えるスイッチシステムの回路図である。 図２は、同上の判定装置を備えるスイッチシステムの動作説明図である。 図３Ａは、同上の判定装置を備えるスイッチシステムの動作説明図であり、スイッチがオンかつ正常な状態のときの動作説明図である。 図３Ｂは、同上の判定装置を備えるスイッチシステムの動作説明図であり、スイッチがオンかつ過電流が流れた状態のときの動作説明図である。 図３Ｃは、同上の判定装置を備えるスイッチシステムの動作説明図であり、スイッチがオフかつ正常な状態のときの動作説明図である。 図４は、第二の実施形態に係る判定装置を備えるスイッチシステムの回路図である。 図５Ａは、同上の判定装置における第１判定回路の回路図である。 図５Ｂは、同上の判定装置における第２判定回路の回路図である。 図６Ａは、同上の判定装置における第１判定回路の他の構成例を示す回路図である。 図６Ｂは、同上の判定装置における第２判定回路の他の構成例を示す回路図である。 図７は、第三の実施形態に係る判定装置を備えるスイッチシステムの動作説明図である。 図８は、同上の判定装置を備えるスイッチシステムの動作説明図である。 図９は、第四の実施形態に係る判定装置を備えるスイッチシステムの回路図である。 図１０は、同上の判定装置を備えるスイッチシステムの動作説明図である。 図１１は、同上の判定装置を備えるスイッチシステムの動作説明図である。 図１２は、第五の実施形態に係る判定装置を備えるスイッチシステムの回路図である。 図１３は、同上の判定装置を備えるスイッチシステムの動作説明図である。 図１４は、同上の判定装置の要部回路図である。 図１５は、第六の実施形態に係る判定装置を備えるスイッチシステムの回路図である。 図１６は、変形例に係る判定装置における制御回路の回路図である。
　（第一の実施形態）
　図１は、第一の実施形態に係る判定装置２を備えるスイッチシステム８の回路図である。以下では、第一の実施形態に係る判定装置２及びそれを備えるスイッチシステム８について、図１及び図２に基づいて説明する。
　（１）概要
　判定装置２は、半導体スイッチ１に用いられる。
　半導体スイッチ１は、ゲート１０Ｇ及びゲート１０Ｇに対応するソース１０Ｓを有する接合型電界効果トランジスタ１０を含む。接合型電界効果トランジスタ１０は、ゲート１０Ｇに対応するドレイン１０Ｄを有する。判定装置２は、半導体スイッチ１の一対の主端子の間に過電流が流れているか否かの判定に利用される。
　判定装置２は、抵抗Ｒｇと、判定回路３と、を備える。抵抗Ｒｇは、第１端及び第２端を有する。抵抗Ｒｇの第１端がゲート１０Ｇに接続される。判定回路３は、接合型電界効果トランジスタ１０のゲート－ソース間電圧Ｖｇｓについて、抵抗Ｒｇの第２端とソース１０Ｓとの間に与えられるゲート駆動電圧Ｖｏよりも小さい範囲で所定の変化があった場合に、半導体スイッチ１に過電流が流れていると判定する。
　スイッチシステム８は、判定装置２と、半導体スイッチ１と、を備える。また、スイッチシステム８は、直流電源５と、駆動回路６と、を更に備える。駆動回路６は、ゲート駆動電圧Ｖｏを、抵抗Ｒｇを介して接合型電界効果トランジスタ１０に供給する。また、判定装置２は、制御回路４を更に備える。制御回路４は、判定回路３の判定結果に基づいて半導体スイッチ１を制御する。ここにおいて、制御回路４は、判定回路３の判定結果に基づいて駆動回路６を制御することによって、半導体スイッチ１を制御する。
　（２）スイッチシステムの各構成要素
　（２．１）半導体スイッチ
　半導体スイッチ１は、接合型電界効果トランジスタ１０（以下、ＪＦＥＴ１０ともいう）を含む。ＪＦＥＴ１０は、例えば、ＧａＮ系ＧＩＴ（Gate Injection Transistor）である。ＪＦＥＴ１０は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）を含まない。
　ＪＦＥＴ１０は、例えば、基板と、バッファ層と、第１の窒化物半導体層と、第２の窒化物半導体層と、ソース電極と、ゲート電極と、ドレイン電極と、ｐ型層と、を備える。バッファ層は、基板上に形成されている。第１の窒化物半導体層は、バッファ層上に形成されている。第２の窒化物半導体層は、第１の窒化物半導体層上に形成されている。ソース電極、ゲート電極及びドレイン電極は、第２の窒化物半導体層上に形成されている。ｐ型層は、ゲート電極と第２の窒化物半導体層との間に介在している。ＪＦＥＴ１０では、第２の窒化物半導体層とｐ型層とでダイオードＤｇｕ（図２参照）を構成する。ＪＦＥＴ１０におけるゲート１０Ｇは、ゲート電極と、ｐ型層と、を含む。ＪＦＥＴ１０におけるソース１０Ｓは、ソース電極を含む。ＪＦＥＴ１０におけるドレイン１０Ｄは、ドレイン電極を含む。基板は、例えば、シリコン基板である。バッファ層は、例えば、アンドープのＧａＮ層である。第１の窒化物半導体層は、例えば、アンドープのＧａＮ層である。第２の窒化物半導体層は、例えば、アンドープのＡｌＧａＮ層である。ｐ型層は、例えば、ｐ型ＡｌＧａＮ層である。バッファ層、第１の窒化物半導体層及び第２の窒化物半導体層の各々には、ＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy）等による成長時に不可避的に混入されるＭｇ、Ｈ、Ｓｉ、Ｃ、Ｏ等の不純物が存在してもよい。
　（２．２）駆動回路
　駆動回路６は、ＪＦＥＴ１０のゲート１０Ｇに接続される。実施形態１に係るスイッチシステム８では、駆動回路６は、抵抗Ｒｇを介してＪＦＥＴ１０のゲート１０Ｇに接続される。
　駆動回路６は、ＪＦＥＴ１０のゲート１０Ｇにゲート電圧を与える回路である。駆動回路６は、直流電源５から供給される直流電圧に応じたゲート駆動電圧Ｖｏを出力する。
　駆動回路６は、電源端子と、グランド端子と、を有する。駆動回路６のグランド端子は、ＪＦＥＴ１０のソース１０Ｓに接続される。
　駆動回路６の電源端子とグランド端子との間には、高電位側の出力端と低電位側の出力端とを有する直流電源５が接続される。駆動回路６の電源端子には、直流電源５の高電位側の出力端が接続される。駆動回路６のグランド端子には、直流電源５の低電位側の出力端が接続される。直流電源５の出力電圧は、例えば、１２Ｖである。直流電源５は、絶縁電源である。なお、直流電源５は、駆動回路６の構成要素ではない。
　駆動回路６は、例えば、ドライバＩＣ（Integrated Circuit）を含む。ドライバＩＣは、例えば、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）インバータであり、ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとの逆直列回路を含む。この逆直列回路は、直流電源５の高電位側の出力端と低電位側の出力端との間に接続されている。この逆直列回路では、ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴのドレイン同士が接続されており、ｐチャネルＭＯＳＦＥＴのソースが直流電源５の高電位側の出力端に接続され、ｎチャネルＭＯＳＦＥＴのソースが直流電源５の低電位側の出力端に接続されている。
　（２．３）判定装置
　判定装置２は、抵抗Ｒｇと、判定回路３と、を備える。抵抗Ｒｇは、半導体スイッチ１の定常オン状態において半導体スイッチ１のゲート１０Ｇとソース１０Ｓとの間に印加されるゲート－ソース間電圧Ｖｇｓを決めるための素子である。Ｒｇの抵抗値は、例えば、８００Ωである。判定装置２では、抵抗Ｒｇの第１端がＪＦＥＴ１０のゲート１０Ｇに接続される。また、判定装置２では、抵抗Ｒｇの第２端が駆動回路６に接続される。要するに、判定装置２は、駆動回路６とＪＦＥＴ１０のゲート１０Ｇとの間に接続される抵抗Ｒｇを備える。判定回路３は、ＪＦＥＴ１０のゲート－ソース間電圧Ｖｇｓについて、抵抗Ｒｇの第２端とソース１０Ｓとの間に与えられるゲート駆動電圧Ｖｏよりも小さい範囲で所定の変化があった場合に、半導体スイッチ１に過電流が流れていると判定する。
　ゲート－ソース間電圧Ｖｇｓについての所定の変化は、例えば、閾値で判定される変化を含む。この場合、判定回路３は、例えば、ゲート駆動電圧Ｖｏよりも小さな参照電圧Ｖｒｅｆを閾値として用いて、ゲート－ソース間電圧Ｖｇｓが参照電圧Ｖｒｅｆよりも大きくなったとき（Ｖｒｅｆ＜Ｖｇｓ＜Ｖｏの条件を満たしたとき）に、半導体スイッチ１に過電流が流れていると判定する。ここにおいて、過電流は、半導体スイッチ１の一対の主端子（ドレイン１０Ｄ、ソース１０Ｓ）間に流れる主電流Ｉ１の定格電流を超える大きさの電流であり、例えば、短絡電流である。判定回路３は、例えば、ゲート－ソース間電圧Ｖｇｓと参照電圧Ｖｒｅｆとを比較するコンパレータを含む。
　ゲート－ソース間電圧Ｖｇｓについての所定の変化は、閾値で判定される変化に限らず、ゲート－ソース間電圧Ｖｇｓの変化量で判定される変化を含んでもよい。また、変化量は、ゲート－ソース間電圧Ｖｇｓの変化率（ｄＶｇｓ／ｄｔ）であってもよい。
　制御回路４は、判定回路３の判定結果に基づいて駆動回路６を制御する。制御回路４（制御部）の実行主体は、コンピュータシステムを含んでいる。コンピュータシステムは、１又は複数のコンピュータを有している。コンピュータシステムは、ハードウェアとしてのプロセッサ及びメモリを主構成とする。コンピュータシステムのメモリに記録されたプログラムをプロセッサが実行することによって、本開示における制御回路４（制御部）の実行主体としての機能が実現される。プログラムは、コンピュータシステムのメモリに予め記録されていてもよいが、電気通信回線を通じて提供されてもよいし、コンピュータシステムで読み取り可能なメモリカード、光学ディスク、ハードディスクドライブ（磁気ディスク）等の非一時的記録媒体に記録されて提供されてもよい。コンピュータシステムのプロセッサは、半導体集積回路（ＩＣ）又は大規模集積回路（ＬＳＩ）を含む１又は複数の電子回路で構成される。複数の電子回路は、１つのチップに集約されていてもよいし、複数のチップに分散して設けられていてもよい。複数のチップは、１つの装置に集約されていてもよいし、複数の装置に分散して設けられていてもよい。
　（３）動作
　スイッチシステム８の一動作例について、図２、図３Ａ～図３Ｃを参照して説明する。図２、図３Ａ～図３Ｃは、判定装置２を備えるスイッチシステム８の動作説明図である。
　図２では、ＪＦＥＴ１０の模式的な等価回路上で、ダイオードＤｇｕに印加されている電圧Ｖｇｕと、ＪＦＥＴ１０のゲート－ドレイン間のチャネル抵抗Ｒｃｈｇｄと、ＪＦＥＴ１０のゲート－ソース間のチャネル抵抗Ｒｃｈｇｓと、チャネル抵抗Ｒｃｈｇｓでの電圧降下Ｖｃｈｇｓと、ゲート－ソース間の主電流Ｉ１と、を表記してある。
　図３Ａは、半導体スイッチ１がオン状態で、半導体スイッチ１に過電流が流れていない正常時の動作説明図である。図３Ｂは、半導体スイッチ１に過電流が流れたときの動作説明図である。図３Ｃは、半導体スイッチ１がオフ状態で、半導体スイッチに過電流が流れていない正常時の動作説明図である。
　スイッチシステム８は、半導体スイッチ１のドレイン１０Ｄとソース１０Ｓとの間に負荷回路を接続して使用される。スイッチシステム８では、ＪＦＥＴ１０のゲート１０Ｇにゲート－ソース間電圧ＶｇｓがＪＦＥＴ１０の閾値電圧（例えば、３．２Ｖ）よりも高い所定電圧（４Ｖ）で印加された状態（つまり、Ｖｇｓ＝４Ｖの状態）において、ＪＦＥＴ１０のゲート１０Ｇには、図３Ａに示すように、充電電流Ｉｃｈａが所定電流値（例えば、１０ｍＡ）で流れている。スイッチシステム８では、例えば、直流電源５の出力電圧Ｖｃが１２Ｖであり、ゲート駆動電圧Ｖｏが１２Ｖであり、ＪＦＥＴ１０の閾値電圧が３．２Ｖであり、所定電圧が４Ｖであり、抵抗Ｒｇの抵抗値が１ｋΩであり、所定電流値が１０ｍＡであり、参照電圧Ｖｒｅｆが４．５Ｖであるが、これらの値に限定されない。
　ＪＦＥＴ１０のドレイン－ソース間に流れる主電流Ｉ１が過電流になると、チャネル抵抗Ｒｃｈｇｓでの電圧降下Ｖｃｈｇｓが増加する。その結果、ＪＦＥＴ１０では、ダイオードＤｇｕに印加されている電圧Ｖｇｕが低下する。電圧Ｖｇｕが低下すると、ダイオードＤｇｕを流れる順方向電流が低下するので、図３Ｂに示すように、充電電流Ｉｃｈａが１ｍＡに低下する。充電電流Ｉｃｈａの低下分をΔＩｃｈａとすると、ＪＦＥＴのゲート－ソース間電圧Ｖｇｓは、正常時の値（４Ｖ）から、（抵抗Ｒｇの抵抗値）×ΔＩｃｈａだけ増加した値（５Ｖ）となる。よって、判定回路３では、ゲート－ソース間電圧Ｖｇｓが参照電圧Ｖｒｅｆ（＝４．５Ｖ）よりも大きくなったときに過電流が流れていると判定することができる。判定装置２では、判定回路３によって過電流が流れていると判定された場合、制御回路４が駆動回路６を停止させてゲート駆動電圧Ｖｏを０Ｖにすることで、半導体スイッチ１を制御する。
　スイッチシステム８では、直流電源５の出力電圧Ｖｃが０Ｖの場合、図３Ｃに示すように、半導体スイッチ１が正常のオフ状態であれば、ゲート駆動電圧Ｖｏ＝０Ｖとなり、ゲート－ソース間電圧Ｖｇｓ＝０Ｖとなる。
　（４）利点
　第一の実施形態に係る判定装置２及びスイッチシステム８では、判定回路３が、接合型電界効果トランジスタ１０のゲート－ソース間電圧Ｖｇｓについて、ゲート駆動電圧Ｖｏよりも小さい範囲で所定の変化があった場合に、半導体スイッチ１に過電流が流れていると判定する。よって、実施形態１に係る判定装置２及びスイッチシステム８では、電力損失を抑制することが可能となる。ここにおいて、実施形態１に係る判定装置２及びスイッチシステム８では、接合型電界効果トランジスタ１０のソース１０Ｓに過電流検知用のシャント抵抗を接続することなく過電流を検知することができ、電力損失を抑制することができる。
　また、第一の実施形態に係る判定装置２は、制御回路４を備えることにより、半導体スイッチ１に過電流が流れたときに半導体スイッチ１を制御することができる。
　（第二の実施形態）
　以下、第二の実施形態に係る判定装置２ａ及びそれを備えるスイッチシステム８ａについて、図４に基づいて説明する。図４は、第二の実施形態に係る判定装置２ａを備えるスイッチシステム８ａの回路図である。第二の実施形態に係るスイッチシステム８ａは、第一の実施形態に係るスイッチシステム８の半導体スイッチ１及び判定装置２の代わりに半導体スイッチ１ａ及び判定装置２ａを備えている。第二の実施形態に係る判定装置２ａ及びスイッチシステム８ａに関し、第一の実施形態に係る判定装置２及びスイッチシステム８と同様の構成要素については、同一の符号を付して説明を省略する。
　半導体スイッチ１ａは、接合型電界効果トランジスタ１０（ＪＦＥＴ１０ともいう）を２つ備える双方向スイッチである。半導体スイッチ１ａでは、２つのＪＦＥＴ１０のドレイン１０Ｄ同士が接続されている。２つの接合型電界効果トランジスタ１０は、第１接合型電界効果トランジスタ１１と、第２接合型電界効果トランジスタ１２と、を含む。以下では、第１接合型電界効果トランジスタ１１を、第１ＪＦＥＴ１１ともいう。また、第２接合型電界効果トランジスタ１２を、第２ＪＦＥＴともいう。
　以下では、第１ＪＦＥＴ１１の有するゲート１０Ｇ、ソース１０Ｓ及びドレイン１０Ｄを、それぞれ、第１ゲート１１Ｇ、第１ソース１１Ｓ及び第１ドレイン１１Ｄともいう。また、第２ＪＦＥＴ１２の有するゲート１０Ｇ、ソース１０Ｓ及びドレイン１０Ｄを、それぞれ、第２ゲート１２Ｇ、第２ソース１２Ｓ及び第２ドレイン１２Ｄともいう。また、第１ＪＦＥＴ１１のゲート－ソース間電圧Ｖｇｓを第１ゲート－第１ソース間電圧Ｖｇｓ１ともいう。また、第２ＪＦＥＴ１２のゲート－ソース間電圧Ｖｇｓを第２ゲート－第２ソース間電圧Ｖｇｓ２ともいう。半導体スイッチ１ａでは、第１ＪＦＥＴ１１の第１ソース１１Ｓと第２ＪＦＥＴ１２の第２ソース１２Ｓとが一対の主端子を構成している。スイッチシステム８ａは、第１ソース１１Ｓと第２ソース１２Ｓとの間に負荷回路を接続して使用される。
　判定装置２ａは、抵抗Ｒｇを２つ備え、かつ、判定回路３を２つ備える。２つの抵抗Ｒｇは、第１ＪＦＥＴ１１に対応する第１抵抗Ｒｇ１と、第２ＪＦＥＴ１２に対応する第２抵抗Ｒｇ２と、を含む。第２抵抗Ｒｇ２の抵抗値は、第１抵抗Ｒｇ１の抵抗値と同じであってもよいし、異なってもよい。
　スイッチシステム８ａは、駆動回路６を２つ備え、直流電源５を２つ備える。２つの駆動回路６は、第１駆動回路６１と、第２駆動回路６２と、を含む。２つの直流電源５は、第１直流電源５１と、第２直流電源５２と、を含む。
　第１駆動回路６１は、第１抵抗Ｒｇ１を介して第１ＪＦＥＴ１１の第１ゲート１１Ｇに接続されている。また、第１駆動回路６１は、第１直流電源５１の出力電圧（以下、第１出力電圧）が供給される。第１出力電圧は、例えば、１２Ｖである。第１直流電源５１の高電位側の出力端は、第１駆動回路６１の電源端子に接続されている。第１直流電源５１の低電位側の出力端は、第１ＪＦＥＴ１１の第１ソース１１Ｓに接続されている。
　第２駆動回路６２は、第２抵抗Ｒｇ２を介して第２ＪＦＥＴ１２の第２ゲート１２Ｇに接続されている。また、第２駆動回路６２は、第２直流電源５２の出力電圧（以下、第２出力電圧）が供給される。第２出力電圧は、例えば、１２Ｖである。第２直流電源５２の高電位側の出力端は、第２駆動回路６２の電源端子に接続されている。第２直流電源５２の低電位側の出力端は、第２ＪＦＥＴ１２の第２ソース１２Ｓに接続されている。
　以下では、第１駆動回路６１から出力されるゲート駆動電圧Ｖｏを第１ゲート駆動電圧Ｖｏ１ともいい、第２駆動回路６２から出力されるゲート駆動電圧Ｖｏを第２ゲート駆動電圧Ｖｏ２ともいう。
　２つの判定回路３は、第１ＪＦＥＴ１１に対応する第１判定回路３１と、第２ＪＦＥＴ１２に対応する第２判定回路３２と、を含む。
　スイッチシステム８ａでは、半導体スイッチ１ａがオン状態の場合、第１ＪＦＥＴ１１の第１ゲート１１Ｇに第１ゲート－第１ソース間電圧Ｖｇｓ１が第１ＪＦＥＴ１１の第１閾値電圧（例えば、３．２Ｖ）よりも高い第１所定電圧（例えば、４Ｖ）で印加されており、第１ＪＦＥＴ１１の第１ゲート１１Ｇには、第１充電電流Ｉｃｈａ１が所定電流値で流れている。また、第２ＪＦＥＴ１２の第２ゲート１２Ｇに第２ゲート－第２ソース間電圧Ｖｇｓ２が第２ＪＦＥＴ１２の第２閾値電圧（例えば、３．２Ｖ）よりも高い第２所定電圧（例えば、４Ｖ）で印加されており、第２ＪＦＥＴ１２の第２ゲート１２Ｇには、第２充電電流Ｉｃｈａ２が所定電流値で流れている。
　スイッチシステム８ａは、例えば、主電流Ｉ１が第２ソース１２Ｓから第１ソース１１Ｓに向かって流れている状態で主電流Ｉ１が過電流になると、第２ゲート１２ＧのダイオードＤｇｕ（図２参照）での電圧降下Ｖｇｕが増加する。これにより、第２充電電流Ｉｃｈａ２が増加し、第２ソース１２Ｓ－第２ゲート１２Ｇ間の電圧が低下する。その結果、第２ＪＦＥＴ１２の第２ゲート－第２ソース間電圧Ｖｇｓ２が低下する。
　第１ＪＦＥＴ１１では、主電流Ｉ１が第２ソース１２Ｓから第１ソース１１Ｓに向かって流れている状態で主電流Ｉ１が過電流になると、第１ＪＦＥＴ１１の第１ゲート－第１ソース間電圧Ｖｇｓ１が増加する。
　また、スイッチシステム８ａは、例えば、主電流Ｉ１が第１ソース１１Ｓから第２ソース１２Ｓに向かって流れている状態で主電流Ｉ１が過電流になると、第１ゲート１１ＧのダイオードＤｇｕ（図２参照）での電圧降下Ｖｇｕが増加する。これにより、第１充電電流Ｉｃｈａ１が増加し、第１ソース１１Ｓ－第１ゲート１１Ｇ間の電圧が低下する。その結果、第１ＪＦＥＴ１１の第１ゲート－第１ソース間電圧Ｖｇｓ１が低下する。
　一方、第２ＪＦＥＴ１２では、主電流Ｉ１が第１ソース１１Ｓから第２ソース１２Ｓに向かって流れている状態で主電流Ｉ１が過電流になると、第２ＪＦＥＴ１２の第２ゲート－第２ソース間電圧Ｖｇｓ２が増加する。
　図５Ａは、判定回路２ａにおける第１判定回路３１の回路図である。第１判定回路３１は、例えば、図５Ａに示すように、コンパレータＣｐ１を含む。第１判定回路３１では、コンパレータＣｐ１において、第１ゲート－第１ソース間電圧Ｖｇｓ１と第１閾値（参照電圧Ｖｒｅｆ１＋ΔＶ１）とを比較する。ΔＶ１は、一定電圧である。（Ｖｒｅｆ１＋ΔＶ１）＜Ｖｏ１である。第１判定回路３１では、コンパレータＣｐ１の非反転入力端子に第１ゲート－第１ソース間電圧Ｖｇｓ１が入力され、コンパレータＣｐ１の反転入力端子に第１閾値（参照電圧Ｖｒｅｆ１＋ΔＶ１）が入力される。ΔＶ１は、一定電圧に限らず、０Ｖでもよい。
　図５Ｂは、判定回路２ａにおける第２判定回路３２の回路図である。第２判定回路３２は、例えば、図５Ｂに示すように、コンパレータＣｐ２を含む。第２判定回路３２では、コンパレータＣｐ２において、第２ゲート－第２ソース間電圧Ｖｇｓ２と第２閾値（参照電圧Ｖｒｅｆ２＋ΔＶ２）とを比較する。第２判定回路３２では、コンパレータＣｐ２の非反転入力端子に第２ゲート－第２ソース間電圧Ｖｇｓ２が入力され、コンパレータＣｐ２の反転入力端子に第２閾値（参照電圧Ｖｒｅｆ２＋ΔＶ２）が入力される。ΔＶ２は、一定電圧に限らず、０Ｖでもよい。
　第二の実施形態に係る判定装置２ａ及びスイッチシステム８ａでは、判定回路３が、接合型電界効果トランジスタ１０のゲート－ソース間電圧Ｖｇｓについて、ゲート駆動電圧Ｖｏよりも小さい範囲で所定の変化があった場合に、半導体スイッチ１に過電流が流れていると判定する。よって、実施形態２に係る判定装置２ａ及びスイッチシステム８ａでは、電力損失を抑制することが可能となる。
　図６Ａは、判定装置２ａにおける第１判定回路３１の他の構成例を示す回路図である。第１判定回路３１は、例えば、図６Ａに示すように、コンパレータＣｐ１の非反転入力端子に第１ゲート－第１ソース間電圧Ｖｇｓ１が入力され、コンパレータＣｐ１の反転入力端子に第１ＪＦＥＴ１１の定常時（正常時）の第１ゲート電圧Ｖｇ１が入力されてもよい。ここにおいて、定常時の第１ゲート電圧Ｖｇ１は、例えば、第１ＪＦＥＴ１１がオンしているときのゲート電圧（ゲート－ソース間電圧Ｖｇｓ）の移動平均値である。
　図６Ｂは、判定装置２ａにおける第２判定回路３２の他の構成例を示す回路図である。第２判定回路３２は、例えば、図６Ｂに示すように、コンパレータＣｐ２の非反転入力端子に第２ゲート－第２ソース間電圧Ｖｇｓ２が入力され、コンパレータＣｐ２の反転入力端子に第２ＪＦＥＴ１２の定常時（正常時）の第２ゲート電圧Ｖｇ２が入力されてもよい。定常時の第２ゲート電圧Ｖｇ２は、例えば、第２ＪＦＥＴ１１がオンしているときのゲート電圧（ゲート－ソース間電圧Ｖｇｓ）の移動平均値である。
　（第三の実施形態）
　図７は、第三の実施形態に係る判定装置２ｂを備えるスイッチシステム８ｂの動作説明図である。以下、第三の実施形態に係る判定装置２ｂ及びそれを備えるスイッチシステム８ｂについて、図７に基づいて説明する。第三の実施形態に係るスイッチシステム８ｂは、第二の実施形態に係るスイッチシステム８ａの判定装置２ａの代わりに判定装置２ｂを備えている。第三の実施形態に係る判定装置２ｂ及びスイッチシステム８ｂに関し、第二の実施形態に係る判定装置２ａ及びスイッチシステム８ａと同様の構成要素については、同一の符号を付して説明を省略する。
　判定装置２ｂは、第１判定回路３１の判定結果と第２判定回路３２の判定結果とに基づいて半導体スイッチ１ａの異常の有無を判定する第３判定回路３３を備える。判定装置２ｂは、第３判定回路３３の判定結果に基づいて半導体スイッチ１ａを制御する制御回路４ｂを更に備える。
　第３判定回路３３は、下記の表１のように、第１コンパレータＣｐ１の出力信号のレベルと第２コンパレータＣｐ２の出力信号のレベルとが異なる場合に異常ありと判定し、第１コンパレータＣｐ１の出力信号のレベルと第２コンパレータＣｐ２の出力信号のレベルとが同じ場合に異常なしと判定する。
Figure JPOXMLDOC01-appb-T000001
　スイッチシステム８ｂでは、第１判定回路３１において、第１ゲート－第１ソース間電圧Ｖｇｓ１が増加した場合に、出力信号の論理値を１とし、第１ゲート－第１ソース間電圧Ｖｇｓ１が減少した場合に、出力信号の論理値を－１とするように構成されていてもよい。また、第２判定回路３２において、第２ゲート－第２ソース間電圧Ｖｇｓ２が増加した場合に、出力信号の論理値を１とし、第２ゲート－第２ソース間電圧Ｖｇｓ２が減少した場合に、出力信号の論理値を－１とするように構成されていてもよい。したがって、第３判定回路３３は、下記の表２のように、第１判定回路３１の判定結果の論理値と第２判定回路３２の判定結果の論理値とが異なる場合に異常ありと判定し、第１判定回路３１の判定結果の論理値と第２判定回路３２の判定結果の論理値とが同じ場合に異常なしと判定するように構成されていてもよい。
Figure JPOXMLDOC01-appb-T000002
　制御回路４ｂは、第３判定回路３３の判定結果に基づいて第１ＪＦＥＴ１１及び第２ＪＦＥＴ１２を制御する。制御回路４ｂは、第３判定回路３３での判定結果が異常ありの場合、第１ＪＦＥＴ１１及び第２ＪＦＥＴ１２を制御する。より詳細には、制御回路４ｂは、第３判定回路３３での判定結果が異常ありの場合、第１駆動回路６１を制御して第１ゲート駆動電圧Ｖｏ１を０Ｖにし、かつ、第２駆動回路６２を制御して第２ゲート駆動電圧Ｖｏ２を０Ｖにする。
　第三の実施形態に係る判定装置２ｂ及びスイッチシステム８ｂは、第二の実施形態に係る判定装置２ａ及びスイッチシステム８ａと同様、電力損失を抑制することが可能となる。
　第三の実施形態に係る判定装置２ｂ及びスイッチシステム８ｂでは、制御回路４ｂを備えるので、半導体スイッチ１ａに過電流が流れたときに過電流を速やかに遮断することが可能となる。
　第３判定回路３３は、下記の表３のように、第１コンパレータＣｐ１の出力信号のレベルと第２コンパレータＣｐ２の出力信号のレベルとが異なる場合に過電流の向きを判定し、第１コンパレータＣｐ１の出力信号のレベルと第２コンパレータＣｐ２の出力信号のレベルとが同じ場合に異常なしと判定するように構成されていてもよい。
Figure JPOXMLDOC01-appb-T000003
　図８は、判定装置２ｂを備えるスイッチシステム８ｂの動作説明図である。第三の実施形態に係る判定装置２ｂ及びスイッチシステム８ｂでは、図７に示すように半導体スイッチ１ａの主電流Ｉ１が第２ソース１２Ｓから第１ソース１１Ｓに向かって流れている場合、図８に示すように、第２ＪＦＥＴ１２がダイオードモードで動作している。この状態において、制御回路４ｂは、第１ＪＦＥＴ１１の第１ゲート－第１ソース間電圧Ｖｇｓ１が第１基準電圧（Ｖｒｅｆ１又はＶｒｅｆ１＋ΔＶ１）よりも増加し、かつ、第２ＪＦＥＴ１２の第２ゲート－第２ソース間電圧Ｖｇｓ２が第２基準電圧（Ｖｒｅｆ２、又はＶｒｅｆ２＋ΔＶ２）よりも低下した場合、第１ＪＦＥＴ１１と第２ＪＦＥＴ１２とのうち第１ＪＦＥＴ１１を先にオフさせる。
　一方、半導体スイッチ１ａの主電流Ｉ１が第１ソース１１Ｓから第２ソース１２Ｓに向かって流れている場合、第１ＪＦＥＴ１１がダイオードモードで動作している。この状態において、制御回路４ｂは、第１ＪＦＥＴ１１の第１ゲート－第１ソース間電圧Ｖｇｓ１が第１基準電圧よりも低下し、かつ、第２ＪＦＥＴ１２の第２ゲート－第２ソース間電圧Ｖｇｓ２が第２基準電圧よりも増加した場合に、第１ＪＦＥＴ１１と第２ＪＦＥＴ１２とのうち第２ＪＦＥＴ１２を先にオフさせる。
　第三の実施形態に係る判定装置２ｂ及びスイッチシステム８ｂでは、制御回路４ｂが第１ＪＦＥＴ１１をオフさせるタイミングと第２ＪＦＥＴ１２をオフさせるタイミングとを上述のように異ならせることにより、半導体スイッチ１ａをオフするときの半導体スイッチ１ａでの発熱を抑制することが可能となる。
　（第四の実施形態）
　図９は、第四の実施形態に係る判定装置２ｃを備えるスイッチシステム８ｃの回路図である。以下、第四の実施形態に係る判定装置２ｃ及びそれを備えるスイッチシステム８ｃについて、図９に基づいて説明する。第四の実施形態に係るスイッチシステム８ｃは、第三の実施形態に係るスイッチシステム８ｂの半導体スイッチ１ａ及び判定装置２ｂの代わりに半導体スイッチ１ｂ及び判定装置２ｃを備えている。第四の実施形態に係る判定装置２ｃ及びスイッチシステム８ｃに関し、第三の実施形態に係る判定装置２ｂ及びスイッチシステム８ｂと同様の構成要素については、同一の符号を付して説明を省略する。
　半導体スイッチ１ｂは、ゲート１０Ｇ及びソース１０Ｓの各々を２つ有するデュアルゲート型の接合型電界効果トランジスタ１０ｂ（以下、ＪＦＥＴ１０ｂともいう）であり、双方向スイッチとして用いることができる。２つのゲート１０Ｇと２つのソース１０Ｓとは一対一に対応する。以下では、説明の便宜上、２つのゲート１０Ｇの一方を第１ゲート１１Ｇと称し、他方を第２ゲート１２Ｇと称することもある。また、２つのソース１０Ｓのうち第１ゲート１１Ｇに対応するソース１０Ｓを第１ソース１１Ｓと称し、第２ゲート１２Ｇに対応するソース１０Ｓを第２ソース１２Ｓと称することもある。
　以下、半導体スイッチ１ｂについて簡単に説明してから、判定装置２ｃ及びスイッチシステム８ｃについて説明する。
　ＪＦＥＴ１０ｂは、ＧａＮ系ＧＩＴの一種である。ＪＦＥＴ１０ｂは、例えば、基板と、バッファ層と、第１の窒化物半導体層と、第２の窒化物半導体層と、第１ソース電極と、第１ゲート電極と、第２ゲート電極と、第２ソース電極と、第１ｐ型層と、第２ｐ型層と、を備える。バッファ層は、基板上に形成されている。第１の窒化物半導体層は、バッファ層上に形成されている。第２の窒化物半導体層は、第１の窒化物半導体層上に形成されている。第１ソース電極、第１ゲート電極、第２ゲート電極及び第２ソース電極は、第２の窒化物半導体層上に形成されている。第１ｐ型層は、第１ゲート電極と第２の窒化物半導体層との間に介在している。第２ｐ型層は、第２ゲート電極と第２の窒化物半導体層との間に介在している。ＪＦＥＴ１０ｂでは、第１ソース１１Ｓは、第１ソース電極を含む。第１ゲート１１Ｇは、第１ゲート電極と、第１ｐ型層と、を含む。第２ゲート１２Ｇは、第２ゲート電極と、第２ｐ型層と、を含む。第２ソース１２Ｓは、第２ソース電極を含む。基板は、例えば、シリコン基板である。バッファ層は、例えば、アンドープのＧａＮ層である。第１の窒化物半導体層は、例えば、アンドープのＧａＮ層である。第２の窒化物半導体層は、例えば、アンドープのＡｌＧａＮ層である。第１ｐ型層及び第２ｐ型層の各々は、例えば、ｐ型ＡｌＧａＮ層である。バッファ層、第１の窒化物半導体層及び第２の窒化物半導体層の各々には、ＭＯＶＰＥ等による成長時に不可避的に混入されるＭｇ、Ｈ、Ｓｉ、Ｃ、Ｏ等の不純物が存在してもよい。
　ＪＦＥＴ１０ｂでは、第２の窒化物半導体層は、第１の窒化物半導体層とともにヘテロ接合部を構成する。第１の窒化物半導体層においては、ヘテロ接合部の近傍に、２次元電子ガス（Two-Dimensional Electron Gas）が発生している。２次元電子ガスを含む領域（以下、「２次元電子ガス層」ともいう）は、ｎチャネル層（電子伝導層）として機能することが可能である。
　以下では、説明の便宜上、第１ゲート１１Ｇと第１ソース１１Ｓとの間に第１閾値電圧（例えば、１．３Ｖ）以上の電圧が印加されていない状態を、第１ゲート１１Ｇがオフ状態ともいう。また、第１ゲート１１Ｇと第１ソース１１Ｓとの間に第１ゲート１１Ｇを高電位側として第１閾値電圧以上の電圧が印加されている状態を、第１ゲート１１Ｇがオン状態ともいう。また、第２ゲート１２Ｇと第２ソース１２Ｓとの間に第２閾値電圧（例えば、１．３Ｖ）以上の電圧が印加されていない状態を、第２ゲート１２Ｇがオフ状態ともいう。また、第２ゲート１２Ｇと第２ソース１２Ｓとの間に第２ゲート１２Ｇを高電位側として第２閾値電圧以上の電圧が印加されている状態を、第２ゲート１２Ｇがオン状態ともいう。
　ＪＦＥＴ１０ｂは、上述の第１ｐ型層及び第２ｐ型層を備えることにより、ノーマリオフ型のＪＦＥＴを実現している。
　ＪＦＥＴ１０ｂは、第１ゲート１１Ｇ及び第２ゲート１２Ｇそれぞれに与えられる第１ゲート電圧及び第２ゲート電圧の組み合わせに応じて、双方向オン状態と、双方向オフ状態と、第１のダイオード状態と、第２のダイオード状態と、を切替可能である。第１ゲート電圧は、第１ゲート１１Ｇと第１ソース１１Ｓとの間に印加される電圧（第１ゲート－第１ソース間電圧Ｖｇｓ１）である。第２ゲート電圧は、第２ゲート１２Ｇと第２ソース１２Ｓとの間に印加される電圧（第２ゲート－第２ソース間電圧Ｖｇｓ２）である。双方向オン状態は、双方向（第１方向及び第１方向とは反対の第２方向）の電流を通過させる状態である。双方向オフ状態は、双方向の電流を阻止する状態である。第１のダイオード状態は、第１方向の電流を通過させる状態である。第２のダイオード状態は、第２方向の電流を通過させる状態である。
　ＪＦＥＴ１０ｂでは、第１ゲート１１Ｇがオン状態で、かつ第２ゲート１２Ｇがオン状態である場合に双方向オン状態となる。ＪＦＥＴ１０ｂでは、第１ゲート１１Ｇがオフ状態で、かつ第２ゲート１２Ｇがオフ状態である場合に双方向オフ状態となる。ＪＦＥＴ１０ｂでは、第１ゲート１１Ｇがオフ状態で、かつ第２ゲート１２Ｇがオン状態である場合に第１のダイオード状態となる。ＪＦＥＴ１０ｂでは、第１ゲート１１Ｇがオン状態で、かつ第２ゲート１２Ｇがオフ状態である場合に第２のダイオード状態となる。
　次に、判定装置２ｃ及びスイッチシステム８ｃについて説明する。
　判定装置２ｃは、第三の実施形態に係る判定装置２ｂと同様、抵抗Ｒｇを２つ備え、かつ、判定回路３を２つ備える。２つの抵抗Ｒｇは、第１ゲート１１Ｇに接続する第１抵抗Ｒｇ１と、第２ゲート１２Ｇに接続する第２抵抗Ｒｇ２と、を含む。２つの判定回路３は、第１ゲート１１Ｇ及び第１ソース１１Ｓに対応する第１判定回路３１と、第２ゲート１２Ｇ及び第２ソース１２Ｓに対応する第２判定回路３２と、を含む。判定装置２ｃは、第３判定回路３３を更に備える。第３判定回路３３は、第１判定回路３１の判定結果と第２判定回路３２の判定結果とに基づいて半導体スイッチ１ｂの異常の有無を判定する。
　判定装置２ｃ及びスイッチシステム８ｃの動作は、第三の実施形態に係る判定装置２ｂ及びスイッチシステム８ｂの動作と同様である。
　図１０及び図１１は、判定装置２ｃを備えるスイッチシステム８ｃの動作説明図である。スイッチシステム８ｃの一動作例について、図１０及び図１１を参照して説明する。
　図１０では、ＪＦＥＴ１０ｂの模式的な等価回路上で、電圧Ｖｇｕ１、電圧Ｖｇｕ２、チャネル抵抗Ｒｃｈｇｓ１、チャネル抵抗Ｒｃｈｇｓ２、内部抵抗Ｒｃｈｇｇおよび主電流Ｉ１を標記してある。電圧Ｖｇｕ１は、第１ゲート１１Ｇのダイオードに印加されている電圧である。電圧Ｖｇｕ２は、第２ゲート１２Ｇのダイオードに印加されている電圧である。チャネル抵抗Ｒｃｈｇｓ１は、ＪＦＥＴ１０ｂの第１ゲート－第１ソース間のチャネル抵抗である。チャネル抵抗Ｒｃｈｇｓ２は、ＪＦＥＴ１０ｂの第２ゲート－第２ソース間のチャネル抵抗である。内部抵抗Ｒｃｈｇｇは、チャネル抵抗Ｒｃｈｇｓ１とチャネル抵抗Ｒｃｈｇｓ２との間の内部抵抗である。主電流Ｉ１は、第２ソース１２Ｓから第１ソース１１Ｓに向かって流れる電流である。
　図１１では、第２ソース１２Ｓから第１ソース１１Ｓに向かって流れる主電流Ｉ１をＩｓ２ｓ１とし、第１ゲート－第１ソース間電圧をＶｇｓ１とし、第２ゲート－第２ソース間電圧をＶｇｓ２とし、第１抵抗Ｒｇ１を流れる第１充電電流をＩｃｈａ１とし、第２抵抗Ｒｇ２を流れる第２充電電流をＩｃｈａ２として、これらの時間変化を示している。半導体スイッチ１ｂがオン状態で、半導体スイッチ１ｂに過電流が流れていないときは、主電流Ｉｓ２ｓ１と、第１ゲート－第１ソース間電圧Ｖｇｓ１と、第２ゲート－第２ソース間電圧Ｖｇｓ２と、第１充電電流Ｉｃｈａ１と、第２充電電流Ｉｃｈａ２とのそれぞれは、略一定である。これに対し、第２ソース１２Ｓから第１ソース１１Ｓに向かう主電流Ｉｓ２ｓ１が増加すると、第１ゲート－第１ソース間電圧Ｖｇｓ１が増加し、第１充電電流Ｉｃｈａ１が減少する。また、第２ソース１２Ｓから第１ソース１１Ｓに向かう主電流Ｉｓ２ｓ１が増加すると、第２ゲート－第２ソース間電圧Ｖｇｓ２が減少し、第２充電電流Ｉｃｈａ２が増加する。
　第四の実施形態に係る判定装置２ｃ及びスイッチシステム８ｃは、第三の実施形態に係る判定装置２ｂ及びスイッチシステム８ｂと同様、電力損失を抑制することが可能となる。
　第四の実施形態に係る判定装置２ｃは、第三の実施形態に係る判定装置２ｂの備える制御回路４ｂと同様の制御回路を備えていてもよい。
　（第五の実施形態）
　図１２は、第五の実施形態に係る判定装置２ｄを備えるスイッチシステム８ｄの回路図である。以下、第五の実施形態に係る判定装置２ｄ及びそれを備えるスイッチシステム８ｄについて、図１２に基づいて説明する。
　第五の実施形態に係るスイッチシステム８ｄは、第二の実施形態に係るスイッチシステム８ａの半導体スイッチ１ａ及び判定装置２ａの代わりに半導体スイッチ１ｃ及び判定装置２ｄを備えている。第五の実施形態に係る判定装置２ｄ及びスイッチシステム８ｄに関し、第二の実施形態に係る判定装置２ａ及びスイッチシステム８ａと同様の構成要素については、同一の符号を付して説明を省略する。
　半導体スイッチ１ａでは、第１ＪＦＥＴ１１の第１ドレイン１１Ｄと第２ＪＦＥＴ１２の第２ドレイン１２Ｄとが接続されているのに対し、半導体スイッチ１ｃでは、第１ＪＦＥＴ１１の第１ソース１１Ｓと第２ＪＦＥＴ１２の第２ソース１２Ｓとが接続されている。
　スイッチシステム８ｄでは、１つの直流電源５が第１駆動回路６１と第２駆動回路６２とに共用されており、直流電源５の低電位側の出力端が、第１ＪＦＥＴ１１の第１ソース１１Ｓと第２ＪＦＥＴ１２の第２ソース１２Ｓとの間のノードに接続されている。
　半導体スイッチ１ｃでは、第１ＪＦＥＴ１１の第１ドレイン１１Ｄと第２ＪＦＥＴ１２の第２ドレイン１２Ｄとが一対の主端子を構成している。スイッチシステム８ｄは、第１ドレイン１１Ｄと第２ドレイン１２Ｄとの間に負荷回路を接続して使用される。
　図１３は、判定装置２ｄを備えるスイッチシステム８ｄの動作説明図である。図１３では、第２ドレイン１２Ｄから第１ドレイン１１Ｄに向かって流れる主電流をＩ１とし、第１ゲート－第１ソース間電圧をＶｇｓ１とし、第２ゲート－第２ソース間電圧をＶｇｓ２とし、第１抵抗Ｒｇ１を流れる第１放電電流をＩｄｉｓ１とし、第２抵抗Ｒｇ２を流れる第２放電電流をＩｄｉｓ２として、これらの時間変化を示している。半導体スイッチ１ｃがオン状態で、半導体スイッチ１ｃに過電流が流れていないときは、主電流Ｉ１と、第１ゲート－第１ソース間電圧Ｖｇｓ１と、第２ゲート－第２ソース間電圧Ｖｇｓ２と、第１放電電流Ｉｄｉｓ１と、第２放電電流Ｉｄｉｓ２とのそれぞれは、略一定である。これに対し、第２ドレイン１２Ｄから第１ドレイン１１Ｄに向かう主電流Ｉ１が増加すると、第１ゲート－第１ソース間電圧Ｖｇｓ１が減少し、第１放電電流Ｉｄｉｓ１が減少する。また、第２ドレイン１２Ｄから第１ドレイン１１Ｄに向かう主電流Ｉ１が増加すると、第２ゲート－第２ソース間電圧Ｖｇｓ２が増加し、第２放電電流Ｉｄｉｓ２が増加する。
　第五の実施形態に係る判定装置２ｄ及びスイッチシステム８ｄは、第二の実施形態に係る判定装置２ａ及びスイッチシステム８ａと同様、電力損失を抑制することが可能となる。
　また、第五の実施形態に係る判定装置２ｄでは、第１駆動回路６１の基準電位と第２駆動回路６２の基準電位とを同じにできる。図１４は、判定装置２ａの要部回路図である。図１４に示すように、第１参照電圧Ｖｒｅｆ１と第２参照電圧Ｖｒｅｆ２とを同じにでき、かつ、ΔＶ１とΔＶ２とを同じにできる。これにより、判定装置２ｄでは、回路構成の簡略化を図れ、判定装置２ｄの小型化を図れる。
　また、第五の実施形態に係る判定装置２ｄは、第三の実施形態に係る判定装置２ｂの備える第３判定回路３３と同様の第３判定回路を備えていてもよい。
　第３判定回路は、下記の表４のように、第１コンパレータＣｐ１の出力信号のレベルと第２コンパレータＣｐ２の出力信号のレベルとが異なる場合に過電流の向きを判定し、第１コンパレータＣｐ１の出力信号のレベルと第２コンパレータＣｐ２の出力信号のレベルとが同じ場合に異常なしと判定するように構成されていてもよい。
Figure JPOXMLDOC01-appb-T000004
　（第六の実施形態）
　図１５は、第六の実施形態に係る判定装置２ｅを備えるスイッチシステム８ｅの回路図である。以下、第六の実施形態に係る判定装置２ｅ及びそれを備えるスイッチシステム８ｅについて、図１５に基づいて説明する。
　第六の実施形態に係る判定装置２ｅ及びスイッチシステム８ｅは、制御回路４を備える点で、第五の実施形態に係る判定装置２ｄ及びスイッチシステム８ｄと相違する。第六の実施形態に係る判定装置２ｅ及びスイッチシステム８ｅに関し、第五の実施形態に係る判定装置２ｄ及びスイッチシステム８ｄと同様の構成要素については、同一の符号を付して説明を省略する。
　制御回路４は、第３判定回路３３の判定結果に基づいて第１ＪＦＥＴ１１及び第２ＪＦＥＴ１２を制御する。制御回路４は、第３判定回路３３での判定結果が異常ありの場合、第１ＪＦＥＴ１１及び第２ＪＦＥＴ１２を制御する。より詳細には、制御回路４は、第３判定回路３３での判定結果が異常ありの場合、第１駆動回路６１を制御して第１ゲート駆動電圧Ｖｏ１を０Ｖにし、かつ、第２駆動回路６２を制御して第２ゲート駆動電圧Ｖｏ２を０Ｖにする。
　第六の実施形態に係る判定装置２ｅ及びスイッチシステム８ｅは、第五の実施形態に係る判定装置２ａ及びスイッチシステム８ａと同様、電力損失を抑制することが可能となる。
　第六の実施形態に係る判定装置２ｅ及びスイッチシステム８ｅでは、制御回路４を備えるので、半導体スイッチ１ｃに過電流が流れたときに過電流を速やかに遮断することが可能となる。
　上記の第一の実施形態～第六の実施形態は、本開示の様々な実施形態の一つに過ぎない。上記の第一の実施形態～第六の実施形態は、本開示の目的を達成できれば、設計等に応じて種々の変更が可能である。
　例えば、第一の実施形態に係る判定装置２及びスイッチシステム８に関し、図１６に示すように、上述の判定回路３がツェナダイオードＺＤにより構成され、制御回路４がノーマリオフ型のトランジスタＱ１を含んで構成されてもよい。図１６の回路では、駆動回路６と抵抗Ｒｇとの間の経路の電位Ｖｃｏｎｔは、通常はＨ（Ｈｉｇｈ）レベル（例えば、１２Ｖ）であり、半導体スイッチ１に過電流が流れてゲート－ソース間電圧Ｖｇｓが増加した場合にＬ（Ｌｏｗ）レベル（例えば、０Ｖ）となり、駆動回路６の動作を停止させる。
　また、判定回路３において、過電流が流れていると判定するとは、過電流が流れているときと流れていないときとで、判定回路３の出力が異なる場合を含む。
　また、半導体スイッチ１、１ａ、１ｃにおけるｐ型層は、ｐ型ＡｌＧａＮ層に限らず、例えば、ｐ型ＧａＮ層であってもよいし、ｐ型金属酸化物半導体層であってもよい。ｐ型金属酸化物半導体層は、例えば、ＮｉＯ層である。ＮｉＯ層は、例えば、リチウム、ナトリウム、カリウム、ルビジウム及びセシウムの群から選ばれる少なくとも１種のアルカリ金属を不純物として含んでいてもよい。また、ＮｉＯ層は、例えば、不純物として添加されたときに一価となる銀、銅等の遷移金属を含んでいてもよい。また、半導体スイッチ１ｂにおける第１ｐ型層及び第２ｐ型層の各々についても、半導体スイッチ１、１ａ、１ｃにおけるｐ型層と同様である。
　半導体スイッチ１、１ａ～１ｃの各々は、バッファ層と第１の窒化物半導体層との間に、１層以上の窒化物半導体層を含んでいてもよい。また、バッファ層は、単層構造に限らず、例えば、超格子構造を有していてもよい。
　また、半導体スイッチ１、１ａ～１ｃの各々における基板は、シリコン基板に限らず、例えば、ＧａＮ基板、ＳｉＣ基板、サファイア基板等であってもよい。
　半導体スイッチ１～１ｃは、例えば、遮断器、マルチレベルインバータ、調光器、交流－交流電力変換を行うマトリクスコンバータ等の電気装置に適用できる。
　（態様）
　以上説明した実施形態等から本明細書には以下の態様が開示されている。
　第１の態様に係る判定装置（２；２ａ；２ｂ；２ｃ；２ｄ；２ｅ）は、半導体スイッチ（１）に用いられる。半導体スイッチ（１；１ａ；１ｂ；１ｃ）は、ゲート（１０Ｇ）及びゲート（１０Ｇ）に対応するソース（１０Ｓ）を有する接合型電界効果トランジスタ（１０）を含む。判定装置（２）は、抵抗（Ｒｇ）と、判定回路（３）と、を備える。抵抗（Ｒｇ）は、第１端及び第２端を有する。抵抗（Ｒｇ）の第１端がゲート（１０Ｇ）に接続される。判定回路（３）は、接合型電界効果トランジスタ（１０）のゲート－ソース間電圧（Ｖｇｓ）について、抵抗（Ｒｇ）の第２端とソース（１０Ｓ）との間に与えられるゲート駆動電圧（Ｖｏ）よりも小さい範囲で所定の変化があった場合に、半導体スイッチ（１；１ａ；１ｂ；１ｃ）に過電流が流れていると判定する。
　第１の態様に係る判定装置（２；２ａ；２ｂ；２ｃ；２ｄ；２ｅ）は、電力損失を抑制することが可能となる。
　第２の態様に係る判定装置（２；２ａ；２ｂ；２ｃ；２ｄ；２ｅ）では、第１の態様において、所定の変化は、閾値で判定される変化を含む。
　第２の態様に係る判定装置（２；２ａ；２ｂ；２ｃ；２ｄ）では、判定回路（３）を、コンパレータを用いて構成することが可能となる。
　第３の態様に係る判定装置（２；２ａ；２ｂ；２ｃ；２ｄ）では、第１の態様において、所定の変化は、変化量で判定される変化を含む。
　第３の態様に係る判定装置（２；２ａ；２ｂ；２ｃ；２ｄ）では、過電流の誤検知を抑制することが可能となる。
　第４の態様に係る判定装置（２ａ）は、第１の態様に基づく。半導体スイッチ（１ａ）は、接合型電界効果トランジスタ（１０）を２つ備える双方向スイッチである。２つの接合型電界効果トランジスタ（１０）は、第１接合型電界効果トランジスタ（１１）と、第２接合型電界効果トランジスタ（１２）と、を含む。判定装置（２ａ）は、抵抗（Ｒｇ）を２つ備え、かつ、判定回路（３）を２つ備える。２つの抵抗（Ｒｇ）は、第１接合型電界効果トランジスタ（１１）に対応する第１抵抗（Ｒｇ１）と、第２接合型電界効果トランジスタ（１２）に対応する第２抵抗（Ｒｇ２）と、を含む。２つの判定回路（３）は、第１接合型電界効果トランジスタ（１１）に対応する第１判定回路（３１）と、第２接合型電界効果トランジスタ（１２）に対応する第２判定回路（３２）と、を含む。
　第４の態様に係る判定装置（２ａ）は、双方向スイッチに過電流が流れているか否か判定することが可能となる。
　第５の態様に係る判定装置（２ａ）では、第４の態様において、第１判定回路（３１）は、第１接合型電界効果トランジスタ（１１）のゲート－ソース間電圧（Ｖｇｓ１）と第１閾値（Ｖｒｅｆ１＋ΔＶ１）とを比較する。第２判定回路（３２）は、第２接合型電界効果トランジスタ（１２）のゲート－ソース間電圧（Ｖｇｓ２）と第２閾値（Ｖｒｅｆ２＋ΔＶ２）とを比較する。
　第５の態様に係る判定装置（２ａ）では、第１判定回路（３１）を、コンパレータ（Ｃｐ１）を用いて構成でき、第２判定回路（３２）を、コンパレータ（Ｃｐ２）を用いて構成できる。
　第６の態様に係る判定装置（２ａ）では、第４の態様において、第１判定回路（３１）は、第１接合型電界効果トランジスタ（１１）のゲート－ソース間電圧（Ｖｇｓ１）と、第１接合型電界効果トランジスタ（１１）がオンしているときのゲート電圧の移動平均値（Ｖｇ１）とを比較する。第２判定回路（３２）は、第２接合型電界効果トランジスタ（１２）のゲート－ソース間電圧（Ｖｇｓ２）と、第２接合型電界効果トランジスタ（１２）がオンしているときのゲート電圧の移動平均値（Ｖｇ２）とを比較する。
　第６の態様に係る判定装置（２ａ）では、第１判定回路（３１）を、コンパレータ（Ｃｐ１）を用いて構成でき、第２判定回路（３２）を、コンパレータ（Ｃｐ２）を用いて構成できる。
　第７の態様に係る判定装置（２ｂ）は、第４～６の態様のいずれか一つにおいて、第１判定回路（３１）の判定結果と第２判定回路（３２）の判定結果とに基づいて半導体スイッチ（１ａ）の異常の有無を判定する第３判定回路（３３）を更に備える。
　第７の態様に係る判定装置（２ｂ）では、半導体スイッチ（１ａ）の異常の有無を判定することができる。
　第８の態様に係る判定装置（２ｂ）では、第７の態様において、第３判定回路（３３）は、過電流の流れている向きを判定する。
　第８の態様に係る判定装置（２ｂ）では、過電流の流れている向きを判定することができる。
　第９の態様に係る判定装置（２ｂ）では、第８の態様において、判定装置（２ｂ）は、制御回路（４ｂ）を更に備える。制御回路（４ｂ）は、第３判定回路（３３）の判定結果に基づいて第１接合型電界効果トランジスタ（１１）及び第２接合型電界効果トランジスタ（１２）を制御する。制御回路（４ｂ）は、第１接合型電界効果トランジスタ（１１）のゲート－ソース間電圧（Ｖｇｓ１）が第１基準電圧よりも増加し、かつ、第２接合型電界効果トランジスタ（１２）のゲート－ソース間電圧（Ｖｇｓ２）が第２基準電圧よりも低下した場合、第１接合型電界効果トランジスタ（１１）と第２接合型電界効果トランジスタ（１２）とのうち第１接合型電界効果トランジスタ（１１）を先にオフさせる。制御回路４は、第１接合型電界効果トランジスタ（１１）のゲート－ソース間電圧（Ｖｇｓ１）が第１基準電圧よりも低下し、かつ、第２接合型電界効果トランジスタ（１２）のゲート－ソース間電圧（Ｖｇｓ２）が第２基準電圧よりも増加した場合に、第１接合型電界効果トランジスタ（１１）と第２接合型電界効果トランジスタ（１２）とのうち第２接合型電界効果トランジスタ（１２）を先にオフさせる。
　第９の態様に係る判定装置（２ｂ）は、半導体スイッチ（１；１ａ；１ｃ）に過電流が流れて半導体スイッチ（１；１ａ；１ｃ）をオフさせるときに半導体スイッチ（１；１ａ；１ｃ）の温度上昇を抑制できる。
　第１０の態様に係る判定装置（２ｃ）では、第１の態様において、半導体スイッチ（１ｂ）は、ゲート（１０Ｇ）及びソース（１０Ｓ）の各々を２つ有するデュアルゲート型の接合型電界効果トランジスタである。２つのゲート（１０Ｇ）は、第１ゲート（１１Ｇ）と、第２ゲート（１２Ｇ）と、を含む。２つのソース（１０Ｓ）は、第１ゲート（１１Ｇ）に対応する第１ソース（１１Ｓ）と、第２ゲート（１２Ｇ）に対応する第２ソース（１２Ｓ）と、を含む。判定装置（２ｃ）は、抵抗（Ｒｇ）を２つ備え、かつ、判定回路（３）を２つ備える。２つの抵抗（Ｒｇ）は、第１ゲート（１１Ｇ）に接続する第１抵抗（Ｒｇ１）と、第２ゲート（１２Ｇ）に接続する第２抵抗（Ｒｇ２）と、を含む。２つの判定回路（３）は、第１ゲート（１１Ｇ）及び第１ソース（１１Ｓ）に対応する第１判定回路（３１）と、第２ゲート（１２Ｇ）及び第２ソース（１２Ｓ）に対応する第２判定回路（３２）と、を含む。判定装置（２ｃ）は、第３判定回路（３３）を更に備える。第３判定回路（３３）は、第１判定回路（３１）の判定結果と第２判定回路（３２）の判定結果とに基づいて半導体スイッチ（１ｂ）の異常の有無を判定する。
　第１０の態様に係る判定装置（２）では、半導体スイッチ（１ｂ）の異常の有無を判定することができる。
　第１１の態様に係る判定装置（２ｅ）は、第７の態様に基づく。半導体スイッチ（１ｃ）では、第１接合型電界効果トランジスタ（１１）のゲート（１０Ｇ）及びソース（１０Ｓ）がそれぞれ第１ゲート（１１Ｇ）及び第１ソース（１１Ｓ）である。第２接合型電界効果トランジスタ（１２）のゲート（１０Ｇ）及びソース（１０Ｓ）がそれぞれ第２ゲート（１２Ｇ）及び第２ソース（１２Ｓ）である。第１接合型電界効果トランジスタ（１１）の第１ソース（１１Ｓ）と第２接合型電界効果トランジスタ（１２）の第２ソース（１２Ｓ）とが接続されている。判定装置（２ｅ）は、制御回路（４）を更に備える。制御回路（４）は、第３判定回路（３３）の判定結果に基づいて第１接合型電界効果トランジスタ（１１）及び第２接合型電界効果トランジスタ（１２）を制御する。第３判定回路（３３）は、第２ゲート（１２Ｇ）と第２ソース（１２Ｓ）との間の電圧が第１基準電圧よりも増加し、かつ、第１ゲート（１１Ｇ）と第１ソース（１１Ｓ）との間の電圧が減少した場合に半導体スイッチ（ｃ）が異常であると判定する。
　第１１の態様に係る判定装置（２ｅ）は、半導体スイッチ（１ｃ）の異常の有無を判定することができる。
　第１２の態様に係る判定装置（２）は、第５の態様に基づく。半導体スイッチ（１）では、第１接合型電界効果トランジスタ（１１）のゲート（１０Ｇ）及びソース（１０Ｓ）がそれぞれ第１ゲート（１１Ｇ）及び第１ソース（１１Ｓ）である。第２接合型電界効果トランジスタ（１２）のゲート（１０Ｇ）及びソース（１０Ｓ）がそれぞれ第２ゲート（１２Ｇ）及び第２ソース（１２Ｓ）である。第１接合型電界効果トランジスタ（１１）の第１ソース（１１Ｓ）と第２接合型電界効果トランジスタ（１２）の第２ソース（１２Ｓ）とが接続されている。第１閾値（Ｖｒｅｆ１＋ΔＶ１）と第２閾値（Ｖｒｅｆ２＋ΔＶ２）とが同じである。
　第１２の態様に係る判定装置（２ａ）では、回路構成の簡略化及び小型化が可能となる。
　第１３の態様に係るスイッチシステム（８；８ａ；８ｂ；８ｃ；８ｄ；８ｅ）は、第１～１２の態様のいずれか一つの判定装置（２；２ａ；２ｂ；２ｃ；２ｄ；２ｅ）と、半導体スイッチ（１；１ａ；１ｂ；１ｃ）と、を備える。
　第１３の態様に係るスイッチシステム（８；８ａ；８ｂ；８ｃ；８ｄ；８ｅ）は、電力損失を抑制することが可能となる。
　本開示の判定装置、及びそれを備えるスイッチシステムは、電力損失を抑制することが可能となる。そのため、本開示の判定装置、及びそれを備えるスイッチシステムは半導体装置やそれを用いる電子機器の省電力化につながり、産業上有用である。
　１、１ａ、１ｂ、１ｃ　半導体スイッチ
　２、２ａ、２ｂ、２ｃ、２ｄ、２ｅ　判定装置
　３　判定回路
　３１　第１判定回路
　３２　第２判定回路
　３３　第３判定回路
　４　制御回路
　５　直流電源
　５１　第１直流電源
　５２　第２直流電源
　６　駆動回路
　６１　第１駆動回路
　６２　第２駆動回路
　８、８ａ、８ｂ、８ｃ、８ｄ、８ｅ　スイッチシステム
　１０、１０ｂ　接合型電界効果トランジスタ
　１０Ｄ　ドレイン
　１０Ｇ　ゲート
　１０Ｓ　ソース
　１１　第１接合型電界効果トランジスタ
　１１Ｇ　第１ゲート
　１１Ｓ　第１ソース
　１１Ｄ　第１ドレイン
　１２　第２接合型電界効果トランジスタ
　１２Ｇ　第２ゲート
　１２Ｓ　第２ソース
　１２Ｄ　第２ドレイン
　Ｉ１、Ｉｓ２ｓ１　主電流
　Ｉｃｈａ　充電電流
　Ｉｃｈａ１　第１充電電流
　Ｉｃｈａ２　第２充電電流
　Ｖｇ１　第１ゲート電圧
　Ｖｇ２　第２ゲート電圧
　Ｖｇｓ　ゲート－ソース間電圧
　Ｖｇｓ１　第１ゲート－第１ソース間電圧
　Ｖｇｓ２　第２ゲート－第２ソース間電圧
　Ｖｏ　ゲート駆動電圧
　Ｖｏ１　ゲート駆動電圧
　Ｖｏ２　ゲート駆動電圧

Claims (13)

  1. 　ゲート及び前記ゲートに対応するソースを有する接合型電界効果トランジスタを含む半導体スイッチに用いられる判定装置であって、
    　第１端及び第２端を有し、前記第１端が前記ゲートに接続される抵抗と、
    　前記接合型電界効果トランジスタのゲート－ソース間電圧について、前記抵抗の第２端と前記ソースとの間に与えられるゲート駆動電圧よりも小さい範囲で所定の変化があった場合に、前記半導体スイッチに過電流が流れていると判定する判定回路と、を備える、
    　判定装置。
  2. 　前記所定の変化は、閾値で判定される変化を含む、
    　請求項１に記載の判定装置。
  3. 　前記所定の変化は、変化量で判定される変化を含む、
    　請求項１に記載の判定装置。
  4. 　前記半導体スイッチは、前記接合型電界効果トランジスタを２つ備える双方向スイッチであり、
    　前記２つの接合型電界効果トランジスタは、第１接合型電界効果トランジスタと、第２接合型電界効果トランジスタと、を含み、
    　前記判定装置は、前記抵抗を２つ備え、かつ、前記判定回路を２つ備え、
    　前記２つの抵抗は、
    　　前記第１接合型電界効果トランジスタに対応する第１抵抗と、
    　　前記第２接合型電界効果トランジスタに対応する第２抵抗と、を含み、
    　前記２つの判定回路は、
    　　前記第１接合型電界効果トランジスタに対応する第１判定回路と、
    　　前記第２接合型電界効果トランジスタに対応する第２判定回路と、を含む、
    　請求項１に記載の判定装置。
  5. 　前記第１判定回路は、前記第１接合型電界効果トランジスタの前記ゲート－ソース間電圧と第１閾値とを比較し、
    　前記第２判定回路は、前記第２接合型電界効果トランジスタの前記ゲート－ソース間電圧と第２閾値とを比較する、
    　請求項４に記載の判定装置。
  6. 　前記第１判定回路は、前記第１接合型電界効果トランジスタの前記ゲート－ソース間電圧と前記第１接合型電界効果トランジスタがオンしているときのゲート電圧の移動平均値とを比較し、
    　前記第２判定回路は、前記第２接合型電界効果トランジスタの前記ゲート－ソース間電圧と前記第２接合型電界効果トランジスタがオンしているときのゲート電圧の移動平均値とを比較する、
    　請求項４に記載の判定装置。
  7. 　前記第１判定回路の判定結果と前記第２判定回路の判定結果とに基づいて前記半導体スイッチの異常の有無を判定する第３判定回路を更に備える、
    　請求項４～６のいずれか一項に記載の判定装置。
  8. 　前記第３判定回路は、前記過電流の流れている向きを判定する、
    　請求項７に記載の判定装置。
  9. 　前記判定装置は、
    　　前記第３判定回路の判定結果に基づいて前記第１接合型電界効果トランジスタ及び前記第２接合型電界効果トランジスタを制御する制御回路を更に備え、
    　前記制御回路は、
    　　前記第１接合型電界効果トランジスタの前記ゲート－前記ソース間電圧が第１基準電圧よりも増加し、かつ、前記第２接合型電界効果トランジスタの前記ゲート－前記ソース間電圧が第２基準電圧よりも低下した場合、前記第１接合型電界効果トランジスタと前記第２接合型電界効果トランジスタとのうち前記第１接合型電界効果トランジスタを先にオフさせ、
    　　前記第１接合型電界効果トランジスタの前記ゲート－前記ソース間電圧が第１基準電圧よりも低下し、かつ、前記第２接合型電界効果トランジスタの前記ゲート－前記ソース間電圧が第２基準電圧よりも増加した場合に、前記第１接合型電界効果トランジスタと前記第２接合型電界効果トランジスタとのうち前記第２接合型電界効果トランジスタを先にオフさせる、
    　請求項８に記載の判定装置。
  10. 　前記半導体スイッチは、前記ゲート及び前記ソースの各々を２つ有するデュアルゲート型の接合型電界効果トランジスタであり、
    　前記２つのゲートは、第１ゲートと、第２ゲートと、を含み、
    　前記２つのソースは、前記第１ゲートに対応する第１ソースと、前記第２ゲートに対応する第２ソースと、を含み、
    　前記判定装置は、前記抵抗を２つ備え、かつ、前記判定回路を２つ備え、
    　前記２つの抵抗は、
    　　前記第１ゲートに接続する第１抵抗と、
    　　前記第２ゲートに接続する第２抵抗と、を含み、
    　前記２つの判定回路は、
    　　前記第１ゲート及び前記第１ソースに対応する第１判定回路と、
    　　前記第２ゲート及び前記第２ソースに対応する第２判定回路と、を含み、
    　前記判定装置は、
    　前記第１判定回路の判定結果と前記第２判定回路の判定結果とに基づいて前記半導体スイッチの異常の有無を判定する第３判定回路を更に備える、
    　請求項１に記載の判定装置。
  11. 　前記半導体スイッチでは、
    　　前記第１接合型電界効果トランジスタの前記ゲート及び前記ソースがそれぞれ第１ゲート及び第１ソースであり、
    　　前記第２接合型電界効果トランジスタの前記ゲート及び前記ソースがそれぞれ第２ゲート及び第２ソースであり、
    　　前記第１接合型電界効果トランジスタの前記第１ソースと前記第２接合型電界効果トランジスタの前記第２ソースとが接続されており、
    　前記判定装置は、
    　　前記第３判定回路の判定結果に基づいて前記第１接合型電界効果トランジスタ及び前記第２接合型電界効果トランジスタを制御する制御回路を更に備え、
    　前記第３判定回路は、
    　　前記第２ゲートと前記第２ソースとの間の電圧が第１基準電圧よりも増加し、かつ、前記第１ゲートと前記第１ソースとの間の電圧が減少した場合に前記半導体スイッチが異常であると判定する、
    　請求項７に記載の判定装置。
  12. 　前記半導体スイッチでは、
    　　前記第１接合型電界効果トランジスタの前記ゲート及び前記ソースがそれぞれ第１ゲート及び第１ソースであり、
    　　前記第２接合型電界効果トランジスタの前記ゲート及び前記ソースがそれぞれ第２ゲート及び第２ソースであり、
    　　前記第１接合型電界効果トランジスタの前記第１ソースと前記第２接合型電界効果トランジスタの前記第２ソースとが接続されており、
    　前記第１閾値と前記第２閾値とが同じである、
    　請求項５に記載の判定装置。
  13. 　請求項１～１２のいずれか１項の判定装置と、
    　前記半導体スイッチと、を備える、
    　スイッチシステム。
PCT/JP2021/005593 2020-03-30 2021-02-16 判定装置及びそれを備えるスイッチシステム WO2021199738A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US17/904,384 US20230082396A1 (en) 2020-03-30 2021-02-16 Determination device and switch system equipped therewith
JP2022511636A JPWO2021199738A1 (ja) 2020-03-30 2021-02-16

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020-061518 2020-03-30
JP2020061518 2020-03-30

Publications (1)

Publication Number Publication Date
WO2021199738A1 true WO2021199738A1 (ja) 2021-10-07

Family

ID=77928344

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2021/005593 WO2021199738A1 (ja) 2020-03-30 2021-02-16 判定装置及びそれを備えるスイッチシステム

Country Status (3)

Country Link
US (1) US20230082396A1 (ja)
JP (1) JPWO2021199738A1 (ja)
WO (1) WO2021199738A1 (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010166793A (ja) * 2009-01-19 2010-07-29 Daikin Ind Ltd 双方向スイッチ及びスイッチング素子
JP2011182066A (ja) * 2010-02-26 2011-09-15 Furukawa Electric Co Ltd:The 電源供給装置
US20130154391A1 (en) * 2009-04-30 2013-06-20 U.S. Army Research Laboratory Solid-state circuit breakers and related circuits
WO2018203422A1 (ja) * 2017-05-01 2018-11-08 三菱電機株式会社 半導体素子の駆動装置および電力変換装置
JP2019519182A (ja) * 2016-04-28 2019-07-04 マシイネンフアブリーク・ラインハウゼン・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング 結合部の温度と電流の検知

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010166793A (ja) * 2009-01-19 2010-07-29 Daikin Ind Ltd 双方向スイッチ及びスイッチング素子
US20130154391A1 (en) * 2009-04-30 2013-06-20 U.S. Army Research Laboratory Solid-state circuit breakers and related circuits
JP2011182066A (ja) * 2010-02-26 2011-09-15 Furukawa Electric Co Ltd:The 電源供給装置
JP2019519182A (ja) * 2016-04-28 2019-07-04 マシイネンフアブリーク・ラインハウゼン・ゲゼルシヤフト・ミツト・ベシユレンクテル・ハフツング 結合部の温度と電流の検知
WO2018203422A1 (ja) * 2017-05-01 2018-11-08 三菱電機株式会社 半導体素子の駆動装置および電力変換装置

Also Published As

Publication number Publication date
US20230082396A1 (en) 2023-03-16
JPWO2021199738A1 (ja) 2021-10-07

Similar Documents

Publication Publication Date Title
JP7121236B2 (ja) トランジスタ電力スイッチのための電流感知及び制御
CN107615664B (zh) 功率晶体管驱动装置
TWI326974B (en) A current limited bilateral mosfet switch with reduced switch resistance and lower manufacturing cost
US10256811B2 (en) Cascode switch circuit including level shifter
US7995319B2 (en) Semiconductor device with overcurrent protection circuit
US20120229175A1 (en) Coupling Circuit, Driver Circuit and Method for Controlling a Coupling Circuit
US20130314834A1 (en) Semiconductor driving circuit and semiconductor device
TWI548184B (zh) 用於電子裝置之保護裝置及方法
JPH0580846B2 (ja)
CN110311664B (zh) 驱动装置以及功率模块
JPWO2013047005A1 (ja) 負荷駆動回路
US20240056071A1 (en) Semiconductor device
JP5124292B2 (ja) 電力スイッチ回路
WO2021199738A1 (ja) 判定装置及びそれを備えるスイッチシステム
US20050162189A1 (en) Current limiter of output transistor
JP4142429B2 (ja) 電流検出回路
JPH02278915A (ja) 電力用ｍｏｓｆｅｔの保護回路
EP4005093A1 (en) Overcurrent protection for power transistors
US7741882B1 (en) Current-limited output buffer
US11641198B1 (en) Wide voltage gate driver using low gate oxide transistors
US7301745B2 (en) Temperature dependent switching circuit
US11196421B2 (en) Logic circuit and circuit chip
US11637552B2 (en) Driver circuit and switch system
US20230336171A1 (en) Circuit for switching device, switching system, and processing method for switching device
US6160387A (en) Power transistor current sensing and limiting apparatus

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21782415

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2022511636

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 21782415

Country of ref document: EP

Kind code of ref document: A1