WO2023119574A1 - 半導体素子の駆動装置及び駆動方法 - Google Patents

Abstract

駆動回路（１００）は、半導体素子（５）のオンオフを制御するゲート信号（Ｓｇ）に応じて、半導体素子をオンするための第１電圧と、半導体素子をオフするための第２電圧との一方を、半導体素子（５）の制御電極（Ｇ）に出力する。保護回路（４００）は、半導体素子（５）のオン期間における異常発生時に、半導体素子（５）をターンオフする保護動作を実行する様に構成される。選択回路（３００）は、遅延回路（２００）によって遅延された遅延ゲート信号（Ｓｇｄ）を用いて、ゲート信号（Ｓｇ）に応じた半導体素子（５）の駆動状態に応じて、保護回路（４００）による保護動作の態様を切替えるための選択信号（Ｓ１，Ｓ２）を出力する。

Description

半導体素子の駆動装置及び駆動方法

　本開示は、半導体素子の駆動装置及び駆動方法に関する。

　ＩＧＢＴ（Insulated　Gate　Bipolar　Transistor）及びＭＯＳＦＥＴ（Metal　Oxide　Semiconductor　Field　Effect　Transistor）等の電力用半導体素子を備える電力変換器においてアーム短絡状態が発生すると、電力用半導体素子には、電力変換器の直流リンク電圧が印加された状態で大電流が流れることになる。これにより、半導体素子には、非常に大きな損失（熱）が発生するため、熱破壊する可能性がある。このため、電力変換器の信頼性を確保するためには、半導体素子の発熱量が短絡耐量に達する前に、短絡状態を検知して半導体素子を保護することが必要である。

　一方で、半導体素子の短絡耐量と電力損失には、短絡耐量を大きくすると、通常動作時の電力損失が増加するトレードオフの関係がある。従って、半導体素子の低損失化のためには、駆動回路側の工夫によって、保護可能な範囲を拡大させる必要がある。

　例えば、国際公開第２０１７／０２６３６７号（特許文献１）には、ＲＴＣ（Real-Time　Current　Control）回路による短絡保護機能を半導体素子のパワースイッチング装置に組み合わせる構成が記載されている。当該ＲＴＣ回路は、半導体素子のドレイン電流（主回路電流）が過電流となったときに、半導体素子のゲート・ソース間電圧を低下させることによって、ドレイン電流を絞る様に動作する。

　特許文献１に記載の保護回路は、短絡時の電流が大きい場合には、ゲート・ソース間電圧を絞ることで、サージ電圧によって素子が破損しない様に動作することができる。

国際公開第２０１７／０２６３６７号

　一方で、短絡保護回路の動作時において半導体素子に流れている電流は、短絡が発生するタイミング等の発生状況に依存して異なってくる。これに対して、特許文献１に記載の保護回路では、短絡電流の発生に対する保護動作の内容が一定であるため、短絡の発生状況によっては、必要以上の電力損失が発生することが懸念される。

　本開示は、上述のような課題を解決するためになされたものであり、半導体素子の異常発生時の保護機能について、保護性能の確保と、無用な電力損失の抑制とを両立して実現することを目的としている。

　本開示のある局面によれば、半導体素子の駆動装置が提供される。制御電極の電圧に応じて第１の主電極から第２の主電極に流れる電流が制御される半導体素子の駆動装置は、駆動回路と、保護回路と、選択回路とを備える。駆動回路は、半導体素子のオンオフを制御するゲート信号に応じて、半導体素子をオンするための第１電圧と、半導体素子をオフするための第２電圧との一方を制御電極に出力する。保護回路は、半導体素子のオン期間における異常発生時に半導体素子をターンオフする保護動作を実行する。選択回路は、ターンオン指令に応じた半導体素子の駆動状態に応じて、保護回路による保護動作の態様を切替える。

　本開示の他のある局面によれば、半導体素子の駆動方法が提供される。制御電極の電圧に応じて第１の主電極から第２の主電極に流れる電流が制御される半導体素子の駆動方法は、半導体素子のターンオン指令に応じて、半導体素子をオンするための第１電圧を制御電極に出力するステップと、半導体素子のオン期間における異常発生時に半導体素子をターンオフする保護動作を実行するステップと、ターンオン指令に応じた半導体素子の駆動状態に応じて、保護動作の態様を切替えるステップとを備える。

　本開示によれば、ターンオン指令に応じた半導体素子の駆動状態に応じて、保護動作の態様を切替えることにより、半導体素子の異常発生時の保護機能について、保護性能の確保と、無用な電力損失の抑制とを両立することができる。

本実施の形態に係る半導体素子の駆動装置の構成を説明するブロック図である。 実施の形態１に係る駆動装置の構成例を説明する回路図である。 実施の形態１に係る駆動装置による半導体素子のターンオン時の動作波形図である。 実施の形態１に係る半導体素子の駆動方法の制御処理を説明するフローチャートである。 実施の形態２に係る駆動装置の構成例を説明する回路図である。 実施の形態２に係る駆動装置による半導体素子のターンオン時の動作波形図である。 実施の形態２に係る半導体素子の駆動方法の制御処理を説明するフローチャートである。 実施の形態３に係る駆動装置の構成例を説明する回路図である。 実施の形態３に係る駆動装置による半導体素子のターンオン時の動作波形図である。 実施の形態４に係る駆動装置の構成例を説明する回路図である。 実施の形態５に係る駆動装置の構成例を説明する回路図である。 実施の形態５に係る駆動装置による半導体素子のターンオン時の動作波形図である。

　以下に、本開示の実施の形態について、図面を参照して詳細に説明する。なお、以下では、図中の同一又は相当部分には同一符号を付して、その説明は原則的に繰返さないものとする。

　実施の形態１．
　図１は、本実施の形態に係る半導体素子の駆動装置の構成を説明するブロック図である。

　図１に示される様に、本実施の形態に係る駆動装置１０は、ゲート信号Ｓｇに応じて半導体素子５をオンオフ制御する。半導体素子５は、図１の例では、ＭＯＳＦＥＴで構成されて、制御電極であるゲート（Ｇ）と、第１の主電極（高電圧側）であるドレイン（Ｄ）と、第２の主電極（低電圧側）であるソース（Ｓ）と有する。半導体素子５では、制御電極の電圧に応じて、第１の主電極から第２の主電極に流れる電流が制御される。ＭＯＳＦＥＴは、例えば、ＳｉＣ（炭化珪素）、Ｓｉ，ＧａＮ（窒化ガリウム）等の半導体基板を用いて作成することができる。

　半導体素子５の第１主電極（Ｄ）から第２の主電極（Ｓ）へ流れる電流Ｉｄ（以下、「ドレイン電流Ｉｄ」とも称する）は、第２の主電極（低電圧側）に対する制御電極の電圧であるゲート・ソース間電圧Ｖｇｓ（以下、単に「ゲート電圧」とも称する）に依存して変化する。

　尚、半導体素子５は、ＭＯＳＦＥＴに限定されず、制御電極の電圧に応じて主電極間の電流が制御されるスイッチング素子であれば、ＩＧＢＴ、サイリスタ等で構成することも可能である。例えば、半導体素子５がＩＧＢＴで構成される場合には、制御電極はゲートである一方で、第１の主電極は「コレクタ」であり、第２の主電極は「エミッタ」となる。

　駆動装置１０は、駆動回路１００と、遅延回路２００と、選択回路３００と、保護回路４００とを備える。駆動装置１０は、半導体素子５に対して駆動電圧Ｖｄｖを出力する。駆動電圧Ｖｄｖによってゲート抵抗６を介して半導体素子５のゲート電圧を制御することにより、半導体素子５のオンオフ制御、及び、短絡電流検知時の保護動作が実現される。

　駆動回路１００は、ゲート信号Ｓｇを入力として、半導体素子５をオンするための第１電圧（オン駆動電圧）Ｖ１及び半導体素子５をオフするための第２電圧（オフ駆動電圧）Ｖ２の一方を、ゲート抵抗６を介して半導体素子５と電気的に接続された出力ノードＮｏｕｔに出力する。ゲート信号Ｓｇは、半導体素子５をオンさせる期間では論理ハイレベル（以下、単に「Ｈレベル」と称する）に設定される一方で、半導体素子５をオフさせる期間では論理ローレベル（以下、単に「Ｌレベル」と称する）に設定される。更に、駆動回路１００の動作は、後述する保護回路４００からの制御信号Ｓａ，Ｓｂｄによっても制御される。

　遅延回路２００は、ゲート信号Ｓｇを入力とし、予め定められた遅延時間が付与された、遅延ゲート信号Ｓｇｄを出力する。選択回路３００は、遅延回路２００からの遅延ゲート信号Ｓｇｄに基づき、保護回路４００による保護動作の態様を切替えるための選択信号Ｓ１，Ｓ２を出力する。

　保護回路４００は、半導体素子５の第１の主電極（ドレイン）の電圧又は電流に基づく、半導体素子５の異常検知機能を有するとともに、異常検知時には、駆動回路１００に対する制御信号Ｓａ，Ｓｂｄの出力、又は、出力ノードＮｏｕｔに対する第３電圧Ｖ３の出力によって、半導体素子５を過電流による破損から防止するための保護動作を行う。後述する様に、保護回路４００は、選択回路３００からの選択信号Ｓ１，Ｓ２に基づいて動作することで、半導体素子５の駆動状態に応じて保護動作を切替える様に構成されている。以下に説明する様に、例えば、ゲート信号ＳｇがＬレベルからＨレベルに変化したターンオン開始タイミングからの経過時間に基づいて、保護制御に係る半導体素子５の駆動状態を区分することができる。

　図２は、実施の形態１に係る駆動装置１０Ａの具体的な構成を説明する回路図である。
　図２を参照して、駆動装置１０Ａは、駆動回路１００Ａと、遅延回路２００Ａと、選択回路３００Ａと、保護回路４００Ａとを備える。駆動回路１００Ａ、遅延回路２００Ａ、選択回路３００Ａ、及び、保護回路４００Ａのそれぞれは、図１の駆動回路１００、遅延回路２００、選択回路３００、及び、保護回路４００の一例に相当する。

　駆動回路１００Ａは、スイッチング制御回路１０３と、抵抗素子１０４，１０６と、相補的にオンオフするスイッチング素子１０５，１０７とを含む。

　電源１０１は、オン駆動電圧（第１電圧Ｖ１）を発生するために、電源ノードＮｐとＧＮＤノードとの間に接続される。電源ノードＮｐは、第１電圧Ｖ１を供給する。電源１０２は、負バイアスのオフ駆動電圧（第２電圧Ｖ２）を発生するために、ＧＮＤノードと負電源ノードＮｎの間に接続される。即ち、第２電圧Ｖ２は負電圧である（Ｖ２＜０）。負電源ノードＮｎは、第２電圧Ｖ２を供給する。尚、駆動装置１０ＡのＧＮＤノードは、半導体素子５のソース（第２の主電極）と同電位である。

　Ｎ型トランジスタで構成されたスイッチング素子１０５と、オンゲート抵抗を構成する抵抗素子１０４とは、電源ノードＮｐ及び出力ノードＮｏｕｔの間に直列接続される。Ｐ型トランジスタで構成されたスイッチング素子１０７と、オフゲート抵抗を構成する抵抗素子１０６とは、負電源ノードＮｎ及び出力ノードＮｏｕｔの間に直列接続される。

　スイッチング制御回路１０３は、ゲート信号Ｓｇに従って、制御信号Ｓｃｎを生成する。制御信号Ｓｃｎは、ゲート信号ＳｇのＨレベル期間ではＨレベルに設定され、ゲート信号ＳｇのＬレベル期間ではＬレベルに設定される。

　制御信号Ｓｃｎは、スイッチング素子１０５及び１０７をそれぞれ構成するＮ型トランジスタ及びＰ型トランジスタのゲートに入力される。これにより、スイッチング素子１０５及び１０７は、相補にオンオフする。具体的には、ゲート信号ＳｇのＨレベル期間では、Ｓｃｎ＝Ｈに応じて、スイッチング素子１０５がオンする一方で、スイッチング素子１０７がオフする。従って、抵抗素子１０４（オンゲート抵抗）を経由して、出力ノードＮｏｕｔが電源ノードＮｐと接続されることで、駆動装置１０Ａから出力ノードＮｏｕｔに出力される駆動電圧Ｖｄｖは第１電圧Ｖ１となる。

　反対に、ゲート信号ＳｇのＬレベル期間では、Ｓｃｎ＝Ｌに応じて、スイッチング素子１０７がオンする一方で、スイッチング素子１０５がオフする。従って、抵抗素子１０６（オフゲート抵抗）を経由して、出力ノードＮｏｕｔが負電源ノードＮｎと接続されることで、駆動装置１０Ａから出力ノードＮｏｕｔに出力される駆動電圧Ｖｄｖは第２電圧Ｖ２となる。

　遅延回路２００Ａは、抵抗素子２０１、キャパシタ２０２、及び、トリガ回路２０３を有する。ゲート信号Ｓｇは、抵抗素子２０１及びキャパシタ２０２によるＲＣ回路に入力される。トリガ回路２０３は、ＲＣ回路の出力電圧に応じて、遅延ゲート信号Ｓｇｄを生成する。遅延ゲート信号Ｓｇｄは、ゲート信号Ｓｇに対して、ＲＣ時定数に従う遅延時間ＴＸを付与した信号である。即ち、ゲート信号ＳｇがＬレベルからＨレベルへ変化するタイミングから、遅延時間ＴＸが経過したタイミングにおいて、遅延ゲート信号Ｓｇｄは、ＬレベルからＨレベルへ変化する。遅延時間ＴＸは、抵抗素子２０１の抵抗値及びキャパシタ２０２の容量値によって調整することができる。

　選択回路３００Ａは、反転バッファ３０１及び非反転バッファ３０２を有する。反転バッファ３０１は、遅延回路２００からの遅延ゲート信号Ｓｇｄを反転した選択信号Ｓ１を出力する。非反転バッファ３０２は、遅延回路２００からの遅延ゲート信号Ｓｇｄと同一の論理レベルを有する選択信号Ｓ２を出力する。即ち、選択信号Ｓ１及びＳ２は、互いに相補の論理レベルを有する。

　保護回路４００Ａは、制御信号Ｓａを生成する論理ゲート４０１と、制御信号Ｓｂを生成する論理ゲート４０２と、遅延時間Ｔ１を付与するための遅延回路４０３と、ソフト遮断回路５００と、短絡検知回路６００Ａとを含む。

　短絡検知回路６００Ａは、抵抗素子６０１，６０３，６０４、ダイオード６０２、キャパシタ６０５、及び、コンパレータ６０９を含む。抵抗素子６０１は、半導体素子５のドレインとノードＮ１との間に接続される。抵抗素子６０３は、ノードＮ１及びＮ２の間に接続される。抵抗素子６０４は、ノードＮ２及び負電源ノードＮｎの間に接続される。

　ダイオード６０２は、ノードＮ１及び出力ノードＮｏｕｔの間に接続されて、ノードＮ１と接続されたアノード、及び、出力ノードＮｏｕｔと接続されたカソードを有する。キャパシタ６０５は、ノードＮ２及び負電源ノードＮｎの間に、抵抗素子６０４と並列に接続される。

　コンパレータ６０９は、ノードＮ２の電圧Ｖｓｉｇと、電源６０８による判定電圧Ｖｔとの比較結果に基づき、短絡検知信号Ｓｏｃを生成する。具体的には、Ｖｓｉｇ＞Ｖｔのときに、半導体素子５に過電流が発生する短絡状態が検知されて、短絡検知信号ＳｏｃがＨレベルに設定される。

　半導体素子５のオフ期間では、出力ノードＮｏｕｔには負電圧である第２電圧Ｖ２が供給される一方で、ドレイン・ソース間電圧Ｖｄｓ（以下、単に「ドレイン電圧」とも称する）は上昇する。このため、短絡検知回路６００Ａでは、ダイオード６０２が導通して、ノードＮ２の電圧Ｖｓｉｇは、第２電圧Ｖ２と同等の電圧にクランプされることになる。このため、Ｖｓｉｇ＜Ｖｔの状態が維持されて、短絡検知信号ＳｏｃはＬレベルに固定される。

　半導体素子５のターンオン直後では、出力ノードＮｏｕｔには正電圧である第１電圧Ｖ１が供給される。このため、短絡検知回路６００Ａでは、ノードＮ１は、半導体素子５のドレイン電圧を抵抗素子６０１，６０３，６０４によって分圧した電圧となるが、ダイオード６０２によって、第１電圧Ｖ１にクランプされる。抵抗素子６０３，６０４、及び、キャパシタ６０５によって、ノードＮ１の電位を入力電圧とする「フィルタ回路」が構成される。このとき、ノードＮ２の電圧Ｖｓｉｇは、当該フィルタ回路の出力電圧に相当する。つまり、出力ノードＮｏｕｔが第１電圧Ｖ１に接続され、かつ、ドレイン電圧Ｖｄｓが高い状態では、電圧Ｖｓｉｇは上昇する。具体的には、電圧Ｖｓｉｇは、抵抗素子６０３，６０４の抵抗値、及び、キャパシタ６０５の容量値で決まる時定数（ＲＣ時定数）に従う傾きで上昇する。

　半導体素子５のドレイン電圧（Ｖｄｓ）は、正常なターンオン状態では、ほぼゼロ（素子の定常オン電圧）となるためノードＮ１の電圧もゼロ付近まで低下する。このため、上記フィルタ回路では、キャパシタ６０５は充電が止まり、その後、キャパシタ６０５の放電が開始される。このため、ノードＮ２の電圧Ｖｓｉｇは、キャパシタ６０５の充電終了時の値（正常値Ｖｎｍｌ）を極大値として低下する様に推移する。

　一方で、短絡状態の発生によりドレイン電圧Ｖｄｓが高い状態が継続する場合には、上記フィルタ回路では、上述の様にキャパシタ６０８の充電が止まることなく、充電状態が継続されることで、ノードＮ２の電圧Ｖｓｉｇは、上述した極大値を取ることなく上昇を続ける。従って、電源６０８による判定電圧Ｖｔは、第１電圧Ｖ１と、抵抗素子６０３，６０４及びキャパシタ６０５によるフィルタ回路の時定数とに基づき、短絡状態でＶｓｉｇ＞Ｖｔとなる様に定められる。尚、正常なスイッチング時との誤判定を防止するため、Ｖｔ＞Ｖｎｍｌに設定される。この結果、短絡検知信号Ｓｏｃは、半導体素子５のオフ期間、及び、正常なオン期間ではＬレベルに維持される一方で、オン期間に短絡状態が発生するとＨレベルに変化する。

　論理ゲート４０１は、反転バッファ３０１からの選択信号Ｓ１（遅延ゲート信号Ｓｇｄの反転）と、短絡検知信号Ｓｏｃとの論理積（ＡＮＤ）演算結果を、制御信号Ｓａとして出力する。論理ゲート４０２は、非反転バッファ３０２からの選択信号Ｓ２（遅延ゲート信号Ｓｇｄ）と、短絡検知信号Ｓｏｃとの論理積（ＡＮＤ）演算結果を、制御信号Ｓｂとして出力する。遅延回路４０３は、論理ゲート４０２が出力した制御信号Ｓｂに、予め定められた遅延時間Ｔ１付与した制御信号Ｓｂｄを出力する。

　制御信号Ｓａ及びＳｂｄは、スイッチング制御回路１０３に入力される。スイッチング制御回路１０３は、ゲート信号ＳｇのＨレベル期間において、制御信号Ｓａ又はＳｂｄがＬレベルからＨレベルに変化すると、制御信号ＳｃｎをＨレベルからＬレベルに変化させる。制御信号Ｓｂは、ソフト遮断回路５００に入力される。

　ソフト遮断回路５００は、出力ノードＮｏｕｔ及び負電源ノードＮｎの間に直列接続された、抵抗素子５０１、ダイオード５０２、及び、Ｎ型トランジスタで構成されたスイッチング素子５０３を有する。スイッチング素子５０３を構成するＮ型トランジスタのゲートには、制御信号Ｓｂが入力される。ダイオード５０２は、出力ノードＮｏｕｔから負電源ノードＮｎへ向かう方向を順方向として接続される。

　短絡検知信号ＳｏｃがＬレベルのときには、制御信号Ｓａ，Ｓｂ，Ｓｂｄは、全てＬレベルに固定される。これに対して、短絡検知信号ＳｏｃがＬレベルからＨレベルに変化すると、当該変化のタイミングに応じて、制御信号Ｓａ及びＳｂの一方がＨレベルに変化する一方で、制御信号Ｓａ及びＳｂの他方はＬレベルに維持される。

　具体的には、ゲート信号ＳｇがＬレベルからＨレベルに変化するターンオン開始タイミングから、遅延回路２００Ａによる遅延時間ＴＸが経過するまでの期間内（以下、「ターンオン期間」と称する）では、選択信号Ｓ１がＨレベルである一方で、選択信号Ｓ２はＬレベルなので、短絡検知信号ＳｏｃがＨレベルに変化すると、制御信号ＳａがＨレベルに変化する。これに応じて、スイッチング制御回路１０３は、制御信号ＳｃｎをＨレベルからＬレベルに変化させる。このとき、制御信号ＳｂはＬレベルに維持されているので、ソフト遮断回路５００のスイッチング素子５０３は、オフに維持される。

　これに対して、ターンオン開始タイミングから遅延時間ＴＸの経過後の期間内（以下、「定常オン期間」と称する）では、選択信号Ｓ２がＨレベルである一方で、選択信号Ｓ１はＬレベルなので、短絡検知信号ＳｏｃがＨレベルに変化すると、制御信号ＳｂがＨレベルに変化する。これに応じて、ソフト遮断回路５００では、スイッチング素子５０３がオンされることにより、出力ノードＮｏｕｔから負電源ノードＮｎへの放電経路が形成される。これにより、抵抗素子５０１に電圧降下が生じることで、出力ノードＮｏｕｔの駆動電圧Ｖｄｖは、第１電圧Ｖ１から第３電圧Ｖ３（Ｖ１＞Ｖ３＞Ｖ２）に低下する。

　スイッチング制御回路１０３は、制御信号ＳｂがＨレベルに変化してから、遅延回路４０３による遅延時間Ｔ１が経過したタイミングにおいて、制御信号ＳｂｄがＨレベルに設定されるのに応じて、制御信号ＳｃｎをＨレベルからＬレベルに変化させる。これにより、スイッチング素子１０７がオンされることにより、出力ノードＮｏｕｔの駆動電圧Ｖｄｖは、第２電圧Ｖ２（Ｖ２＜０）に変化する。この様に、ソフト遮断回路５００は、制御信号ＳｃｎのＨレベル期間において、制御信号Ｓｂに応じて動作することで、駆動電圧Ｖｄｖを一時的に第３電圧Ｖ３に低下することができる。

　図３には、実施の形態１に係る駆動装置による半導体素子のターンオン時の動作波形図が示される。図３では、ゲート信号Ｓｇに応じたターンオン動作時における電圧及び電流の変化について、正常時の波形が実線で示されるとともに、短絡発生時の波形が点線で示される。

　図３を参照して、時刻ｔ１において、ゲート信号ＳｇがＬレベルからＨレベルに変化することでターンオン動作が開始される。駆動装置１０Ａは、時刻ｔ１までの半導体素子５のオフ期間では、第２電圧Ｖ２を駆動電圧Ｖｄｖとして、半導体素子５のゲートに出力する。

　時刻ｔ１では、ゲート信号ＳｇがＬレベルからＨレベルに変化するのに応じて、駆動装置１０Ａから半導体素子５のゲートに出力される駆動電圧Ｖｄｖは、第１電圧Ｖ１に変化する。これに応じて、ゲート電圧Ｖｇｓは、第２電圧Ｖ２から上昇し、電圧の上昇が一時的に止まるミラー期間の後、更に上昇して、第１電圧Ｖ１まで達する。

　まず実線の波形図により、正常なターンオン時のドレイン電流Ｉｄ、ドレイン電圧Ｖｄｓ、及び、短絡検知回路６００Ａでの電圧Ｖｓｉｇについて説明する。

　ドレイン電流Ｉｄは、ゲート電圧Ｖｇｓが上昇して、半導体素子５の閾値電圧Ｖｔｈを超えると流れ始め、上記ミラー期間の終了前後で定常値に達する。ドレイン電圧Ｖｄｓは、ドレイン電流Ｉｄが流れ始めたタイミングから低下を始め、回路中の寄生インダクタンスによって、ドレイン電流Ｉｄの変化率（ｄＩｄ／ｄｔ）に比例して低下する。その後、ミラー期間の終了前後からさらに低下して、Ｖｄｓ≒０で定常状態となる。

　電圧Ｖｓｉｇは、時刻ｔ１以降では、駆動電圧Ｖｄｖ＝Ｖ１、かつ、高Ｖｄｓ状態であるため、キャパシタ６０５の充電に応じて上昇する。そして、ミラー期間の終了後では、ドレイン電圧Ｖｄｓの低下に連動して、電圧Ｖｓｉｇは、０に向けて低下する。

　時刻ｔ２では、時刻ｔ１から遅延回路２００による遅延時間ＴＸが経過する。即ち、時刻ｔ１～ｔ２はターンオン期間に相当し、時刻ｔ２以降は、ゲート信号ＳｇがＬレベルに変化するまでの期間が、定常オン期間に相当する。

　まず、ターンオン期間内で半導体素子５に短絡状態が発生したときの動作を、時刻ｔ１～ｔ２間の点線の波形図によって説明する。短絡状態が発生すると、ドレイン電流Ｉｄは、ミラー期間の終了後にも増加を続ける。又、ドレイン電圧Ｖｄｓは、正常時の様に低下しないため、電圧Ｖｓｉｇは、ミラー期間の終了後にも上昇を続ける。この結果、時刻ｔｓにおいて、短絡検知回路６００Ａは、Ｖｓｉｇ＞Ｖｔを検知して、短絡検知信号Ｓｏｃ（図２）をＨレベルに設定する。上述した様に、ターンオン期間では、短絡検知信号ＳｏｃがＨレベルに変化すると、スイッチング制御回路１０３に入力される制御信号ＳａがＨレベルに変化する。

　これに応じて、時刻ｔｓでは、駆動回路１００Ａにおいて、スイッチング素子１０７がオンされることで、駆動装置１０Ａから半導体素子５のゲートに出力される駆動電圧Ｖｄｖは、点線で示される様に、負電圧である第２電圧Ｖ２に変化する。これにより、ゲート電圧Ｖｇｓは、第２電圧Ｖ２に向けて低下し、ドレイン電流Ｉｄも低下する。ドレイン電圧Ｖｄｓは、ドレイン電流Ｉｄが低下に転じるタイミングで発生するサージ電圧によって上昇した後、オフ時の電圧となる。この様に、ターンオン期間では、半導体素子５は、短絡状態の検知に応じて即座にターンオフされる。

　次に、定常オン期間内で半導体素子５に短絡状態が発生したときの動作を、時刻ｔ３～ｔ６間の点線の波形図によって説明する。

　半導体素子５のゲートに対して駆動電圧Ｖｄｖ＝Ｖ１の出力が継続される下、時刻ｔ３より短絡状態が発生してドレイン電流Ｉｄが上昇した後、ドレイン電圧Ｖｄｓも上昇を始める。これに応じて、時刻ｔ４より、電圧ＶｓｉｇはＶｄｓと連動して上昇し、時刻ｔ４からΔＴ０が経過した時刻ｔ５において、短絡検知回路６００Ａは、Ｖｓｉｇ＞Ｖｔを検知して、短絡検知信号Ｓｏｃ（図２）をＨレベルに設定する。上述した様に、定常オン期間では、短絡検知信号ＳｏｃがＨレベルに変化すると、ソフト遮断回路５００に入力される制御信号ＳｂがＨレベルに変化する。

　これに応じて、時刻ｔ５では、ソフト遮断回路５００において、スイッチング素子５０３がオンされることで、駆動装置１０Ａから半導体素子５のゲートに出力される駆動電圧Ｖｄｖは、第１電圧Ｖ１から第３電圧Ｖ３に低下する。これに応じて、ゲート電圧Ｖｇｓが低下することで、ドレイン電流Ｉｄも低下する。更に、時刻ｔ５から遅延回路４０３による遅延時間Ｔ１が経過した時刻ｔ６において、スイッチング制御回路１０３に入力される制御信号ＳｂｄがＨレベルに変化する。

　これに応じて、時刻ｔ６では、駆動回路１００Ａにおいて、スイッチング素子１０７がオンされることで、駆動装置１０Ａから半導体素子５のゲートに出力される駆動電圧Ｖｄｖは、負電圧である第２電圧Ｖ２に変化する。これにより、半導体素子５はターンオフされて、ゲート電圧Ｖｇｓが第２電圧Ｖ２に向けて低下するとともに、ドレイン電流Ｉｄも０に向けて低下する。

　この際に、ドレイン電圧Ｖｄｓには、ドレイン電流Ｉｄが低下に転じるタイミングである時刻ｔ５及びｔ６においてサージ電圧が発生する。しかしながら、短絡状態が検知された時刻ｔ５以降では、ゲート電圧を一時的に第３電圧Ｖ３に低下した後に、半導体素子５をターンオフするため、短絡状態が検知された時刻ｔ５において、即座に半導体素子５をターンオフする場合と比較すると、サージ電圧を大幅に抑制することができる。

　具体的には、時刻ｔ５におけるゲート電圧の低下量を抑えるとともに、時刻ｔ６で半導体素子５をターンオフする際のドレイン電流Ｉｄが抑制されることで、サージ電圧を抑制することができる。

　定常オン期間において、半導体素子５のドレイン電圧をモニタして短絡状態を検知する場合には、図３にも示した様に、ドレイン電流Ｉｄ（短絡電流）が、ターンオン期間での短絡発生時よりも大きいレベルまで達していることが想定される。このため、短絡状態が検知されたタイミング（時刻ｔ５）において、即座に半導体素子５をターンオフすると、サージ電圧が大きくなってドレイン電圧Ｖｄｓが耐圧を超えることで、半導体素子５が破損する虞がある。

　実施の形態１に係る駆動装置１０Ａでは、定常オン期間での短絡状態の検知時には、ソフト遮断回路５００を適用することでサージ電圧を抑制することができるので、これにより、短絡状態での熱保護のための保護動作により発生するサージ電圧によって、半導体素子５が破壊されることを防止できるので、保護機能が確保される。

　一方で、ターンオン期間での短絡状態の検知時には、ドレイン電流Ｉｄが定常オン期間ほど大きくない状態から半導体素子５をターンオフする保護動作となる。従って、短絡状態の検知に応じて即座に半導体素子５をターンオフすることで、保護動作により生じるサージ電圧によって半導体素子５を破壊することなく、保護動作によって発生する電力損失（発熱量）を抑制することができる。

　この様に、本実施の形態では、ターンオン期間は「第１の期間」の一実施例に対応し、時刻ｔｓ以降での駆動電圧Ｖｄｖの制御は「第１の保護動作」の一実施例に対応する。同様に、定常オン期間は「第２の期間」の一実施例に対応し、時刻ｔ５以降での駆動電圧Ｖｄｖの制御は「第２の保護動作」の一実施例に対応する。又、遅延回路２００Ａによる遅延時間ＴＸは「第１の時間」の一実施例に対応する。

　図４には、駆動装置１０Ａによる半導体素子５の駆動方法の制御処理を説明するフローチャートが示される。

　駆動装置１０Ａは、ゲート信号ＳｇがＬレベルに設定される半導体素子５のオフ期間では、ステップ（以下、単に「Ｓ」と表記する）１００により、ゲート信号Ｓｇによるターンオフ指令を待機する。ゲート信号ＳｇがＬレベルからＨレベルに変化すると、ターンオン指令を検知して、Ｓ１００はＹＥＳ判定とされる。これにより、半導体素子５をターンオンするためのＳ１１０以降の処理が起動される。一方で、ゲート信号ＳｇがＬレベルの間、ターンオン指令は検知されず（Ｓ１００がＮＯ判定）、Ｓ１１０以降の処理は起動されない。

　駆動装置１０Ａは、ターンオンが指示されると（Ｓ１００のＹＥＳ判定時）、Ｓ１１０により、駆動回路１００Ａ（図２）のスイッチング素子１０５をオンする一方で、スイッチング素子１０７をオフすることにより、駆動電圧Ｖｄｖを第１電圧Ｖ１とする。これにより、駆動装置１０Ａは、半導体素子５のゲートに対して第１電圧Ｖ１を出力する。

　その後、駆動装置１０Ａは、Ｓ１２０では、ターンオン指令から遅延回路２００Ａによる遅延時間ＴＸが経過するまでのターンオン期間において、短絡状態が検知されるか否かを判定する。図３の時刻ｔ１～ｔ２の間に、短絡検知回路６００Ａによって短絡検知信号ＳｏｃがＨレベルに設定されると、Ｓ１２０はＹＥＳ判定とされて、処理は、Ｓ１７０に進められる。

　駆動装置１０Ａは、Ｓ１７０では、駆動回路１００Ａ（図２）のスイッチング素子１０５をオフする一方で、スイッチング素子１０７をオンすることにより、駆動電圧Ｖｄｖを第２電圧Ｖ２とする。これにより、駆動装置１０Ａは、半導体素子５のゲートに対して第２電圧Ｖ２を出力することで、半導体素子５をターンオフする。この様に、図３において時刻ｔ１～ｔ２間に点線で示した動作により、半導体素子５は、短絡状態の検知に応答して、即座にターンオフされる。

　駆動装置１０Ａは、Ｓ１２０において、ターンオン指令から遅延回路２００Ａによる遅延時間ＴＸが経過しても短絡状態が検知されなかった場合（Ｓ１２０のＮＯ判定時）には、Ｓ１３０及びＳ１６０により、ターンオフ指令が生成されるまでの間、短絡状態が検出されるか否かを判定する。

　図３の時刻ｔ２まで短絡状態が検知されない場合、即ち、短絡検知回路６００Ａによる短絡検知信号ＳｏｃがＬレベルに維持される場合には、Ｓ１２０がＮＯ判定とされる。この様に、遅延回路２００Ａによる遅延時間ＴＸによって、ターンオン開始からの経過時間に応じて、保護動作が切替えられるターンオン期間及び定常オン期間が区分される。当該遅延時間ＴＸは、正常動作時にドレイン電圧Ｖｄｓがゼロに低下するまでに要する時間Ｔｏｎよりも長く設定する必要がある。この所要時間Ｔｏｎは、温度及びドレイン電流（定常時）に依存して変化し、低温、かつ、大電流のときに大きくなる。従って、半導体素子５のスイッチング試験を実施することにより、ＴＸ＞Ｔｏｎが保証される様に設定することができる。

　又、半導体素子５のスペックの１つとして、短絡耐量Ｔｓｃ［μｓ］がデータシート等に記載される。短絡耐量Ｔｓｃは、短絡電流が流れた際に素子破壊に至るまでの時間余裕を示すので、遅延時間ＴＸ＜Ｔｓｃに設定する必要がある。従って、遅延時間ＴＸは、半導体素子５のスペック及びスイッチング試験によって、Ｔｏｎ＜ＴＸ＜Ｔｓｃに設定される。

　駆動装置１０Ａは、ゲート信号ＳｇがＨレベルからＬレベルに変化すると、ターンオフ指令を検知して、Ｓ１６０をＹＥＳ判定とする。ターンオフ指令が検知されるまで短絡状態が検知されない（Ｓ１３０のＮＯ判定が維持される）場合には、Ｓ１６０がＹＥＳ判定とされて、処理はＳ１７０へ進められる。この場合には、駆動装置１０Ａは、ターンオフ指令に応答して、半導体素子５のゲートに第２電圧Ｖ２を出力することで、半導体素子５を即座にターンオフする。

　これに対して、ターンオフ指令が検知される前の定常オン期間中に短絡状態が検知されると、Ｓ１３０がＹＥＳ判定とされて、処理は、Ｓ１４０に進められる。駆動装置１０Ａは、Ｓ１４０では、短絡検知信号Ｓｏｃに応じてＨレベルに設定される制御信号Ｓｂに応じて、ソフト遮断回路５００のスイッチング素子５０３をオンする。これにより、図３の時刻ｔ５での動作が実現されて、駆動装置１０Ａは、半導体素子５のゲートに第３電圧Ｖ３を出力することで、半導体素子５のドレイン電流Ｉｄを低下することができる。

　駆動装置１０Ａは、遅延回路４０３による遅延時間Ｔ１が経過するまで、（Ｓ１５０のＮＯ判定時）、図３の時刻ｔ５～ｔ６に相当する期間において、駆動電圧Ｖｄｖは第３電圧に維持する。そして、駆動装置１０Ａは、遅延回路４０３による遅延時間Ｔ１が経過すると（Ｓ１５０のＹＥＳ判定時）、Ｓ１７０に処理を進めて、半導体素子５のゲートに第２電圧Ｖ２を出力することで、半導体素子５をターンオフする。

　この様に、定常オン期間に短絡状態が検知された場合には、半導体素子５のゲートに出力される電圧を、第３電圧Ｖ３に低下させることでドレイン電流Ｉｄを低下する期間を設けた後で、第２電圧Ｖ２によって半導体素子５をターンオフする、ソフト遮断が適用される。

　この際に、駆動装置１０Ａが駆動電圧Ｖｄｖを第３電圧Ｖ３に低下させてから、半導体素子５のゲート電圧Ｖｇｓが第３電圧Ｖ３に低下するまでには、ゲート容量を放電するためのタイムラグが発生する。このため、遅延回路４０３による遅延時間Ｔ１は、このタイムラグを考慮して設定することができる。

　この様に、実施の形態１に係る駆動装置１０Ａによれば、ターンオン動作開始からの経過時間によって半導体素子５の駆動状態を区分して、上述した２種類の保護動作を切替えることができる。具体的には、比較的小電流を遮断することになるターンオン時の短絡保護動作では、半導体素子５を即座にターンオフすることで電力損失を低減するとともに、大電流を遮断することになる定常オン時での短絡保護動作では、ソフト遮断の適用によりサージによる破損から半導体素子５を保護することができる。これにより、短絡電流の発生に対する半導体素子の保護機能について、保護性能の確保と、無用な電力損失の抑制とを両立することができる。

　実施の形態２．
　図５は、実施の形態２に係る駆動装置１０Ｂの具体的な構成を説明する回路図である。

　図５を参照して、駆動装置１０Ｂは、駆動回路１００Ａと、遅延回路２００Ａと、選択回路３００Ａと、保護回路４００Ｂとを備える。駆動回路１００Ａ、遅延回路２００Ａ、選択回路３００Ａ、及び、保護回路４００Ｂのそれぞれは、図１の駆動回路１００、遅延回路２００、選択回路３００、及び、保護回路４００の一例に相当する。

　即ち、駆動装置１０Ｂは、図２に示された駆動装置１０Ａと比較して、保護回路４００Ａに代えて、保護回路４００Ｂを備える点で異なる。保護回路４００Ｂは、図２の保護回路４００Ａと比較して、短絡検知回路６００Ａに代えて、短絡検知回路６００Ｂを含む点で異なる。従って、実施の形態２に係る駆動装置１０Ｂでは、短絡検知信号Ｓｏｃを生成するための構成が実施の形態１（駆動装置１０Ａ）とは異なる一方で、短絡検知信号Ｓｏｃに応じた保護動作は、実施の形態１と同様である。

　短絡検知回路６００Ｂは、短絡検知回路６００Ａ（図２）と同様の、抵抗素子６０１，６０３，６０４、ダイオード６０２、キャパシタ６０５、電源６０８、及び、コンパレータ６０９に加えて、キャパシタ６０６と、Ｎ型トランジスタで構成されたスイッチング素子６０７とを更に含む。

　キャパシタ６０６及びスイッチング素子６０７は、ノードＮ２及び負電源ノードＮｎの間に直列接続される。スイッチング素子６０７を構成するＮ型トランジスタのゲートには、選択回路３００Ａからの選択信号Ｓ１が入力される。上述の様に、選択信号Ｓ１は、遅延ゲート信号Ｓｇｄの反転信号であるため、ターンオン期間（図３の時刻ｔ１～ｔ２）においてＨレベルに設定される一方で、定常オン期間（図３の時刻ｔ２以降）ではＬレベルに設定される。従って、スイッチング素子６０７は、ターンオン期間（Ｓ１＝Ｈレベル）でオンする一方で、定常オン期間（Ｓ１＝Ｌレベル）ではオフする。

　短絡検知回路６００Ｂでは、スイッチング素子６０７のオンオフに応じて、ノードＮ２の容量が切替えられる。具体的には、スイッチング素子６０７がオンされるターンオンオン期間では、キャパシタ６０５及び６０６の容量の和が、ノードＮ２に付加される。実施の形態２におけるキャパシタ６０５及び６０６の容量の和は、実施の形態１でのキャパシタ６０６の容量と同等に設計される。

　一方で、スイッチング素子６０７がオフされる定常オン期間では、キャパシタ６０６の容量のみが、ノードＮ２に付加される。従って、ノードＮ２の容量は、定常オン期間では、ターンオン期間よりも小さくなる。この様に、短絡検知回路６００Ｂでは、抵抗素子６０３，６０４と、キャパシタ６０５のみ、又は、キャパシタ６０５及び６０６の両方とによって、ノードＮ１の電圧を入力電圧とする「フィルタ回路」が構成される。

　短絡検知回路６００Ｂでは、ドレイン電圧Ｖｄｓから、ノードＮ２の電圧Ｖｓｉｇを生成するフィルタ回路の時定数が、定常オン期間ではターンオン期間よりも小さくなる様に、ターンオン期間及び定常オン期間で切替えられる。この結果、短絡状態の発生時に、ドレイン電圧Ｖｄｓに連動して、コンパレータ６０９に入力される電圧Ｖｓｉｇが上昇する傾きも、定常オン期間では、ターンオン期間よりも大きくなる。

　図６には、実施の形態２に係る駆動装置による半導体素子のターンオン時の動作波形図が示される。図６においても、図３と同様に、ゲート信号Ｓｇに応じたターンオン動作時における電圧及び電流の変化について、正常時の波形が実線で示されるとともに、短絡発生時の波形が点線で示される。

　図６においても、ターンオン動作が開始される時刻ｔ１からターンオン期間が終了する時刻ｔ２までの動作波形は、図３と同様である。

　一方で、ターンオン期間が終了した時刻ｔ２以降では、短絡検知回路６００Ｂにおいてスイッチング素子６０７がオフされることにより、ドレイン電圧Ｖｄｓの上昇に対する電圧Ｖｓｉｇの上昇速度が高くなる。

　このため、図３と同様に、時刻ｔ３より短絡状態が発生してドレイン電流Ｉｄ（点線）が上昇した後、ドレイン電圧Ｖｄｓ（点線）も上昇を始めると、時刻ｔ４より、電圧ＶｓｉｇはＶｄｓと連動して上昇する。時刻ｔ４からΔＴ１が経過した時刻ｔ５において、短絡検知回路６００Ｂは、Ｖｓｉｇ＞Ｖｔを検知する。

　これにより、短絡検知信号Ｓｏｃ（図５）がＨレベルに設定されることで、時刻ｔ５以降では、図３での時刻ｔ５以降と同様に、ソフト遮断を適用して半導体素子５がターンオフされる。

　図６及び図３の比較から理解される様に、電圧Ｖｓｉｇの上昇速度の違いに起因して、図６でのΔＴ１は、図３のΔＴ０よりも短くなる。即ち、実施の形態２では、実施の形態１と比較して、短絡状態の発生を早期に検出して、ソフト遮断を起動することが可能となる。

　図７には、実施の形態２に係る駆動装置１０Ｂによる半導体素子５の駆動方法の制御処理を説明するフローチャートが示される。

　図７を図４と参照して、駆動装置１０Ｂは、図３に示された駆動装置１０Ａによる制御処理に加えて、Ｓ２１０の処理を更に実行する点で異なる。駆動装置１０Ｂは、Ｓ１２０のＮＯ判定時、即ち、ターンオン動作の開始から遅延回路２００Ａによる遅延時間ＴＸが経過しても短絡状態が検知されなかった場合には、Ｓ２１０を実行した後に、図３と同様のＳ１３０～Ｓ１７０の処理を実行する。

　駆動装置１０Ｂは、Ｓ２１０では、ターンオン期間から定常オン期間への遷移タイミング（図６の時刻ｔ２）において、短絡検知回路６００Ｂのスイッチング素子６０７をオフすることによって、短絡状態の検知条件を変更する。これにより、定常オン期間でのＳ１３０による短絡状態の検出では、短絡検知回路６００Ｂでの電圧Ｖｓｉｇの上昇速度が高められるので、実施の形態１と比較して、早期に短絡状態を検知することができる。

　上述の様に、半導体素子５のドレイン電圧に基づいて短絡状態を検出する方式では、ドレイン電流Ｉｄの増大に遅れてドレイン電圧Ｖｄｓが上昇するため、短絡状態の検知タイミングでは、ドレイン電流Ｉｄが大きくなって、遮断するエネルギーが増大することが懸念される。このため、大電流を遮断することになる定常オン時では、なるべく早期に短絡状態を検出して、遮断するエネルギーを抑制することが望ましい。

　実施の形態２に係る駆動装置によれば、ターンオン動作開始からの経過時間に応じて区分される定常オン期間では、短絡検知回路６００Ｂのコンパレータ６０９への入力（電圧Ｖｓｉｇ）を生成するフィルタ回路の時定数を小さくすることで、ドレイン電圧Ｖｄｓの上昇に対する短絡状態の検出速度を上昇することができる。これにより、短絡状態を検出するまでの時間が短くなるので、定常オン期間の保護動作による遮断エネルギーを抑制して、半導体素子５を破壊しないための保護動作の効果を高めることができる。

　尚、図６の例では、ノードＮ２に付加される容量値を切替えることで、フィルタ回路の時定数、即ち、電圧Ｖｓｉｇの上昇速度を切替える構成を説明したが、抵抗素子等の他の受動素子の値の切替えによって、同様の効果を奏することも可能である。

　実施の形態３．
　図８は、実施の形態３に係る駆動装置１０Ｃの具体的な構成を説明する回路図である。

　図８を参照して、駆動装置１０Ｃは、駆動回路１００Ａと、遅延回路２００Ａと、選択回路３００Ａと、保護回路４００Ｃとを備える。駆動回路１００Ａ、遅延回路２００Ａ、選択回路３００Ａ、及び、保護回路４００Ｃのそれぞれは、図１の駆動回路１００、遅延回路２００、選択回路３００、及び、保護回路４００の一例に相当する。

　即ち、駆動装置１０Ｃは、図２に示された駆動装置１０Ａと比較して、保護回路４００Ａに代えて、保護回路４００Ｃを備える点で異なる。保護回路４００Ｃは、図２の保護回路４００Ａと比較して、短絡検知回路６００Ａに代えて、短絡検知回路６００Ｃを含む点で異なる。従って、実施の形態３に係る駆動装置１０Ｃについても、短絡検知信号Ｓｏｃを生成するための構成が実施の形態１（駆動装置１０Ａ）とは異なる一方で、短絡検知信号Ｓｏｃに応じた保護動作は、実施の形態１と同様である。

　短絡検知回路６００Ｃは、短絡検知回路６００Ａ（図２）と同様の、抵抗素子６０１，６０３，６０４、ダイオード６０２、キャパシタ６０５、及び、コンパレータ６０９に加えて、抵抗素子６１０～６１２と、Ｎ型トランジスタで構成されたスイッチング素子６１３とを更に含む。一方で、短絡検知回路６００Ｃでは、図２での電源６０８は配置されない。

　抵抗素子６１０は、電源ノードＮｐと、判定電圧Ｖｔが生成されるノードＮ３との間に接続される。抵抗素子６１１は、ノードＮ３及び負電源ノードＮｎとの間に接続される。抵抗素子６１２及びスイッチング素子６１３は、ノードＮ３及び負電源ノードＮｎの間に直列接続される。スイッチング素子６１３を構成するＮ型トランジスタのゲートには、選択回路３００Ｂからの選択信号Ｓ２が入力される。上述の様に、選択信号Ｓ２は、遅延ゲート信号Ｓｇｄと同相であるため、ターンオン期間（図３の時刻ｔ１～ｔ２）においてＬレベルに設定される一方で、定常オン期間（図３の時刻ｔ２以降）ではＨレベルに設定される。従って、スイッチング素子６１３は、定常オン期間（Ｓ２＝Ｈレベル）でオンする一方で、ターンオン期間（Ｓ２＝Ｌレベル）ではオフする。

　短絡検知回路６００Ｃは、図２の短絡検知回路６００Ａと比較すると、判定電圧Ｖｔが、電源６０８からの一定電圧ではなく、ターンオン期間及び定常オン期間で切替えられる点が異なる。

　短絡検知回路６００Ｃでは、スイッチング素子６１３のオンオフに応じて、分圧比を切替えることによって、判定電圧Ｖｔが切替えられる。具体的には、ターンオン期間では、スイッチング素子６１３はオフされるため、抵抗素子６１０及び６１１によって、（Ｖ１－Ｖ２）を分圧することで、判定電圧Ｖｔが生成される。

　これに対して、定常オン期間では、スイッチング素子６１３がオンされるため、抵抗素子６１０と、並列接続された抵抗素子６１１及び６１２の合成抵抗とで（Ｖ１－Ｖ２）を分圧することで、判定電圧Ｖｔが生成される。ここで、抵抗素子６１１及び６１２の合成抵抗は、抵抗素子６１１の抵抗値よりも低いため、定常オン期間では、ターンオン期間よりも判定電圧Ｖｔが低く設定されることが理解される。

　一方、短絡検知回路６００Ｃにおいて、コンパレータ６０９（＋端子）に入力される電圧Ｖｓｉｇは、図２の短絡検知回路６００Ａと同様の構成によって生成される。

　図９には、実施の形態２に係る駆動装置による半導体素子のターンオン時の動作波形図が示される。図９においても、図３及び図６と同様に、ゲート信号Ｓｇに応じたターンオン動作時における電圧及び電流の変化について、正常時の波形が実線で示されるとともに、短絡発生時の波形が点線で示される。

　図９においても、ターンオン動作が開始される時刻ｔ１からターンオン期間が終了する時刻ｔ２までの動作波形は、図３及び図６と同様である。

　一方で、ターンオン期間が終了した時刻ｔ２以降では、短絡検知回路６００Ｃにおいてスイッチング素子６１３がオンされることにより、判定電圧Ｖｔが低下される。

　このため、図３と同様に、時刻ｔ３より短絡状態が発生してドレイン電流Ｉｄ（点線）が上昇した後、ドレイン電圧Ｖｄｓ（点線）も上昇を始めると、時刻ｔ４より、電圧ＶｓｉｇはＶｄｓと連動して、図３と同様の傾きで上昇する。そして、低下された判定電圧Ｖｔの下で、時刻ｔ４からΔＴ１が経過した時刻ｔ５において、短絡検知回路６００Ｃは、Ｖｓｉｇ＞Ｖｔを検知する。

　これにより、短絡検知信号Ｓｏｃ（図５）がＨレベルに設定されることで、時刻ｔ５以降では、図３での時刻ｔ５以降と同様に、ソフト遮断を適用して、半導体素子５がターンオフされる。

　図８及び図３の比較から理解される様に、判定電圧Ｖｔを低下することにより、図８でのΔＴ１は、図６でのΔＴ１と同様に、図３のΔＴ０よりも短くなる。即ち、実施の形態３においても、実施の形態１と比較して、短絡状態の発生を早期に検知して、ソフト遮断を起動することが可能となる。

　実施の形態３に係る駆動装置１０Ｃによる半導体素子５の駆動方法は、実施の形態２と同様の図７のフローチャートを用いて、ターンオン期間から定常オン期間への遷移タイミング（図６の時刻ｔ２）でのＳ２１０において、短絡検知回路６００Ｃのスイッチング素子６１３をオンすることで実現できる。

　これにより、Ｓ２１０において、判定電圧Ｖｔをターンオン期間よりも低くする様に、短絡状態の検知条件を変更することにより、定常オン期間でのＳ１３０による短絡状態の検知では、実施の形態１と比較して、早期に短絡状態を検知することができる。

　この様に、実施の形態３によれば、ターンオン動作開始からの経過時間によって区分された定常オン期間では、短絡検知回路６００Ｃのコンパレータ６０９へ入力される判定電圧Ｖｔを低下することで、ドレイン電圧Ｖｄｓの上昇に対する短絡状態の検出速度を上昇することができる。これにより、短絡状態を検出するまでの時間が短くなるので、実施の形態２と同様に、定常オン期間の保護動作による遮断エネルギーを抑制して、半導体素子５を破壊しないための保護動作の効果を高めることができる。

　尚、図８の例では、抵抗素子による分圧比によって判定電圧を切替える構成を説明したが、同様に判定電圧を切替えることが可能であれば、任意の構成を適用して同様の効果を奏することが可能である。

　実施の形態４．
　実施の形態４では、半導体素子５の短絡状態の検知手法の他の例として、ドレイン電流Ｉｄに基づいて短絡状態を検知するための構成について説明する。

　図１０は、実施の形態４に係る駆動装置１０Ｄの構成を説明する回路図である。
　図１０を参照して、駆動装置１０Ｄは、駆動回路１００Ａと、遅延回路２００Ａと、選択回路３００Ａと、保護回路４００Ｄとを備える。駆動回路１００Ａ、遅延回路２００Ａ、選択回路３００Ａ、及び、保護回路４００Ｄのそれぞれは、図１の駆動回路１００、遅延回路２００、選択回路３００、及び、保護回路４００の一例に相当する。

　即ち、駆動装置１０Ｄは、図２に示された駆動装置１０Ａと比較して、保護回路４００Ａに代えて、保護回路４００Ｄを備える点で異なる。保護回路４００Ｄは、図２の保護回路４００Ａと比較して、短絡検知回路６００Ａに代えて、短絡検知回路７００を含む点で異なる。

　即ち、実施の形態４に係る駆動装置１０Ｄでは、短絡検知信号Ｓｏｃを生成するための構成が実施の形態１（駆動装置１０Ａ）とは異なる。短絡検知回路７００は、抵抗素子７０２と、増幅器７０３と、判定電圧Ｖｔを出力する電源７０４と、コンパレータ７０５とを含む。

　更に、実施の形態４では、半導体素子５と並列に、ドレイン電流を検出するためのセンスセル７０１が接続される。センスセル７０１のゲートは、半導体素子５のゲートと接続されており、センスセル７０１には、半導体素子５のドレイン電流Ｉｄに比例したセンス電流Ｉｄｓｎが流れる（Ｉｄｓｎ＜Ｉｄ）。

　抵抗素子７０２は、センス電流Ｉｄｓｎが通過する様に、センスセル７０１と直列接続される。これにより、抵抗素子７０２の両端には、センス電流Ｉｄｓｎ、即ち、ドレイン電流Ｉｄに比例した電圧Ｖｄｓｎが生じる。増幅器７０３は、抵抗素子７０２の両端の電圧Ｖｄｓｎを増幅して、電圧Ｖｓｉｇを出力する。この結果、電圧Ｖｓｉｇについても、ドレイン電流Ｉｄに比例する。この様に、抵抗素子７０２及び増幅器７０３によって、「電圧変換部」の一実施例を構成することができる。

　コンパレータ７０５は、コンパレータ６０９（図２）と同様に、電圧Ｖｓｉｇ及び判定電圧Ｖｔの比較結果に基づき、短絡検知信号Ｓｏｃを生成する。これにより、Ｖｓｉｇ＞Ｖｔのときに、半導体素子５に過電流が発生する短絡状態が検知されて、短絡検知信号ＳｏｃがＨレベルに設定される。短絡検知信号Ｓｏｃに応じた保護動作は、実施の形態１と同様でので、詳細な説明は繰り返さない。

　図１０では、実施の形態１に対して、ドレイン電流に基づいて短絡状態を検知する実施の形態４を組み合わせたが、実施の形態３についても、実施の形態４と組み合わせることが可能である。

　即ち、図１０の短絡検知回路７００において、判定電圧Ｖｔを、実施の形態３と同様に生成することで、実施の形態３及び４を組み合わせることが可能である。

　実施の形態５．
　又、実施の形態１～４では、ターンオン開始タイミングからの経過時間に基づいて、半導体素子５の駆動状態を区分する例を説明したが、他のパラメータ値、例えば、ゲート電圧（Ｖｇｓ）又はゲート電流から、保護制御に係る半導体素子５の駆動状態の区分、即ち、上述のターンオン期間と定常オン期間とを区別することも可能である。

　図１１は、実施の形態５に係る駆動装置１０Ｅの構成例を説明する回路図である。
　図１１を参照して、駆動装置１０Ｅは、駆動回路１００Ａと、遅延回路２００Ｂと、選択回路３００Ａと、保護回路４００Ａとを備える。駆動回路１００Ａ、遅延回路２００Ｂ、選択回路３００Ａ、及び、保護回路４００Ｂのそれぞれは、図１の駆動回路１００、遅延回路２００、選択回路３００、及び、保護回路４００の一例に相当する。

　即ち、駆動装置１０Ｅは、図２に示された駆動装置１０Ａと比較して、遅延回路２００Ａに代えて、遅延回路２００Ｂを備える点で異なる。遅延回路２００Ｂは、遅延回路２００Ａとは異なる手法で、図２と同等の遅延ゲート信号Ｓｇｄを生成する。実施の形態２に係る駆動装置１０Ｅでは、ターンオン期間と定常オン期間とを区分するための遅延ゲート信号Ｓｇｄを生成するための構成が、実施の形態１（駆動装置１０Ａ）とは異なる一方で、それ以外の構成、及び、ターンオン期間及び定常オン期間での保護動作の内容は、実施の形態１と同様である。

　遅延回路２００Ｂは、コンパレータ２１５を含む。コンパレータ２１５は、半導体素子５のゲート電圧Ｖｇｓと、電源２１２の出力電圧相当の基準値Ｖｓｔとの比較結果に基づき、遅延ゲート信号Ｓｇｄを出力する。遅延ゲート信号Ｓｇｄは、実施の形態１と同様に、選択回路３００Ａの反転バッファ３０１及び非反転バッファ３０２に入力される。

　コンパレータ２１５によって、遅延ゲート信号Ｓｇｄは、Ｖｇｓ≦ＶｓｔのときにはＬレベルに設定される一方で、Ｖｇｓ＞ＶｓｔのときにはＨレベルに設定される。

　図１２には、図１１に示された駆動装置１０Ｅによる半導体素子のターンオン時の動作波形図が示される。図１２に示された、駆動電圧Ｖｄｖ、ゲート電圧Ｖｇｓ、ドレイン電流Ｉｄ、ドレイン電圧Ｖｄｓ、及び、電圧Ｖｓｉｇの実線及び点線の波形は、図３と同様である。図１２は、図３と比較して、ゲート電圧Ｖｇｓに応じた遅延ゲート信号Ｓｇｄの推移が示される点が異なる。

　図１２を参照して、ゲート電圧Ｖｇｓは、ターンオンの開始タイミング（時刻ｔ１）において、第２電圧Ｖ２から第１電圧Ｖ１へ向けて変化を始め、ミラー期間を経て、第１電圧Ｖ１まで上昇する。

　コンパレータ２１５に入力される基準値Ｖｓｔを、ゲート電圧Ｖｇｓの定常オン状態での電圧８（即ち、第１電圧Ｖ１）よりも少し低い値に設定することで、実施の形態１～４と同様に、ターンオン期間と定常オン期間とを区別することが可能となる。上述の通り、実施の形態５に係る駆動装置１０Ｅにおいて、ターンオン期間及び定常オン期間の各々での回路動作は、正常時及び短絡状態の発生時ともに、実施の形態１（駆動装置１０Ａ）と同様であるので、詳細な説明は繰り返さない。

　尚、ゲート電圧Ｖｇｓは、図１０に示されたゲート電流Ｉｇによる半導体素子５のゲート容量の充放電によって変化するので、図１１に示されたゲート電圧Ｖｇｓの推移に対応するゲート電流Ｉｇの変化から、半導体素子５の駆動状態に応じて、ターンオン期間及び定常オン区間を区分することも可能である。この場合には、ゲート電流Ｉｇに比例した入力電圧がコンパレータ２１５に入力され、基準値Ｖｓｔは、ゲート電流Ｉｇのターンオン時の特性に従って設定される。

　図１０に示した、遅延回路２００Ｂは、実施の形態２～４においても、遅延回路２００Ａに代えて配置することが可能であり、実施の形態５は、実施の形態２～４と組み合わせることも可能である。

　この様に、以上で説明した複数の実施の形態について、明細書内で言及されていない組み合わせを含めて、不整合や矛盾が生じない範囲内で、各実施の形態で説明された構成を適宜組み合わせることは出願当初から予定されている点についても、確認的に記載する。

　又、実施の形態１～５で例示した、図１の駆動回路１００、遅延回路２００、選択回路３００、及び、保護回路４００の構成例について、各回路の少なくとも一部の機能については、同等の動作が可能であるプログラムを持つＦＰＧＡ（Field　Programmable　Gate　Array）等のＩＣ（Integrated　Circuit）によって構成することも可能である。即ち、本実施の形態で説明した各回路要素については、同等の機能を有する限り、ハードウェア処理及びソフトウェア処理の少なくとも一方によって、任意に構成することが可能である。

　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。

　５　半導体素子、１０，１０Ａ～１０Ｅ　駆動装置、１００，１００Ａ，１００Ｄ　駆動回路、１０１，１０２，６０８，７０４　電源、１０３，１０３Ｄ　スイッチング制御回路、１０５，１０７，５０３，６０７，６１３　スイッチング素子、２００，２００Ａ，４０３　遅延回路、２０３　トリガ回路、３００，３００Ａ，３００Ｂ　選択回路、３０１　反転バッファ、３０２　非反転バッファ、４００，４００Ａ～４００Ｄ　保護回路、４０１，４０２　論理ゲート、５００　ソフト遮断回路、５０２，６０２　ダイオード、６００Ａ～６００Ｃ，７００　短絡検知回路、６０９，７０５　コンパレータ、７０１　センスセル、７０３　増幅器、Ｉｄ　ドレイン電流、Ｉｄｓｎ　センス電流、Ｎ１～Ｎ３　ノード、Ｎｇ　ゲートノード、Ｎｎ　負電源ノード、Ｎｐ　電源ノード、Ｓ１，Ｓ２　選択信号、Ｓａ，Ｓｂ，Ｓｂｄ，Ｓｃ，Ｓｃｎ　制御信号、Ｓｇ　ゲート信号、Ｓｇｄ　遅延ゲート信号、Ｓｏｃ　短絡検知信号、Ｔ１，ＴＸ　遅延時間、Ｖ１　第１電圧、Ｖ２　第２電圧、Ｖ３　第３電圧、Ｖｄｓ　ドレイン電圧、Ｖｄｖ　駆動電圧、Ｖｇｓ　ゲート電圧、Ｖｔ　判定電圧。

Claims (15)

1. 　制御電極の電圧に応じて第１の主電極から第２の主電極に流れる電流が制御される半導体素子の駆動装置であって、
   　前記半導体素子のオンオフを制御するゲート信号に応じて、前記半導体素子をオンするための第１電圧と、前記半導体素子をオフするための第２電圧との一方を前記制御電極に対して出力するための駆動回路と、
   　前記半導体素子のオン期間における異常発生時に前記半導体素子をターンオフする保護動作を実行するための保護回路と、
   　ターンオン指令に応じた前記半導体素子の駆動状態に応じて、前記保護回路による前記保護動作の態様を切替える選択回路とを備える、駆動装置。
2. 　前記選択回路は、前記オン期間において、前記ゲート信号に応じて前記半導体素子のターンオンが開始されたタイミングからの経過時間が予め定められた第１の時間以下であるときには第１の保護動作を実行する一方で、前記経過時間が前記第１の時間を超えると第２の保護動作を実行する様に、前記保護回路に対して選択信号を出力し、
   　前記保護回路は、前記選択信号によって前記第１の保護動作が指示される第１の期間では、前記半導体素子の異常検知に応じて、前記第２電圧を前記制御電極に出力する様に前記駆動回路を制御する一方で、前記選択信号によって前記第２の保護動作が指示される第２の期間では、前記半導体素子の異常検知に応じて、前記制御電極に対して第３電圧が出力される期間が設けられた後に、前記第２電圧を前記制御電極に出力する様に前記駆動回路を制御し、
   　前記第３電圧は、前記第１電圧及び前記第２電圧の間の電圧である、請求項１記載の駆動装置。
3. 　前記選択回路は、前記オン期間において、前記制御電極の電圧又は電流が予め定められた基準値に達するまでは第１の保護動作を実行する一方で、前記制御電極の電圧又は電流が前記基準値に達した後では第２の保護動作を実行する様に、前記保護回路に対して選択信号を出力し、
   　前記保護回路は、前記選択信号によって前記第１の保護動作が指示される第１の期間では、前記半導体素子の異常検知に応じて、前記第２電圧を前記制御電極に出力する様に前記駆動回路を制御する一方で、前記選択信号によって前記第２の保護動作が指示される第２の期間では、前記半導体素子の異常検知に応じて、前記制御電極に対して第３電圧が出力される期間が設けられた後に、前記第２電圧を前記制御電極に出力する様に前記駆動回路を制御し、
   　前記第３電圧は、前記第１電圧及び前記第２電圧の間の電圧である、請求項１記載の駆動装置。
4. 　前記保護回路は、
   　前記制御電極からの抵抗素子を経由した放電経路を形成するためのソフト遮断回路を含み、
   　前記保護回路は、前記第２の保護動作において、前記半導体素子の異常検知に応じて前記ソフト遮断回路を作動させて前記放電経路を形成することで前記制御電極に対して前記第３電圧が出力される期間を設ける、請求項２又は３に記載の駆動装置。
5. 　前記保護回路は、
   　前記第１の主電極の電流又は電圧に基づいて前記半導体素子の短絡状態を検知する短絡検知回路を含み、
   　前記保護回路は、前記短絡検知回路によって前記短絡状態が検知されると、前記半導体素子の異常を検知して、前記選択回路からの前記選択信号に応じた前記第１の保護動作又は前記第２の保護動作を実行する、請求項２～４のいずれか１項に記載の駆動装置。
6. 　前記短絡検知回路は、
   　前記第１の主電極の電圧の分圧電圧が生成されるノードの電圧を入力電圧とするフィルタ回路と、
   　前記フィルタ回路の出力電圧及び判定電圧を比較するコンパレータとを有し、
   　前記短絡検知回路は、前記出力電圧が前記判定電圧よりも高いときに前記短絡状態を検知する、請求項５記載の駆動装置。
7. 　前記フィルタ回路の時定数は、前記第２の期間では前記第１の期間よりも小さくなる様に、前記選択回路からの前記選択信号に応じて切替えられる、請求項６記載の駆動装置。
8. 　前記短絡検知回路は、
   　前記第１の主電極の電流に応じた電圧を出力する電流電圧変換部と、
   　前記電流電圧変換部の出力電圧及び判定電圧を比較するコンパレータとを有し、
   　　前記短絡検知回路は、前記出力電圧が前記判定電圧よりも高いときに前記短絡状態を検知する、請求項５記載の駆動装置。
9. 　前記判定電圧は、前記第２の期間では前記第１の期間よりも低くなる様に、前記選択回路からの前記選択信号に応じて切替えられる、請求項６又は８に記載の駆動装置。
10. 　前記短絡検知回路は、前記第２の期間における、前記第１の主電極の電流又は電圧の上昇に対する前記短絡状態の検知速度が、前記第１の期間における前記検知速度よりも高くなる様に構成される、請求項５記載の駆動装置。
11. 　制御電極の電圧に応じて第１の主電極から第２の主電極に流れる電流が制御される半導体素子の駆動方法であって、
    　前記半導体素子のターンオン指令に応じて、前記半導体素子をオンするための第１電圧を前記制御電極に出力するステップと、
    　前記半導体素子のオン期間における異常発生時に前記半導体素子をターンオフする保護動作を実行するステップと、
    　前記ターンオン指令に応じた前記半導体素子の駆動状態に応じて、前記保護動作の態様を切替えるステップとを備える、駆動方法。
12. 　前記保護動作を実行するステップは、
    　前記オン期間のうちの、前記半導体素子のオンオフを制御するゲート信号に応じて前記半導体素子のターンオンが開始されたタイミングからの経過時間が予め定められた第１の時間以下である第１の期間において、前記半導体素子の異常検知に応じて、前記半導体素子をオフするための第２電圧を前記制御電極に出力する第１の保護動作を実行するステップと、
    　前記オン期間のうちの、前記経過時間が前記第１の時間を超える第２の期間において、前記半導体素子の異常検知に応じて、前記制御電極に対して第３電圧が出力される期間を設けた後に、前記第２電圧を前記制御電極に出力する第２の保護動作を実行するステップとを含み、
    　前記第３電圧は、前記第１電圧及び前記第２電圧の間の電圧である、請求項１１記載の駆動方法。
13. 　前記保護動作を実行するステップは、
    　前記オン期間のうちの、前記制御電極の電圧又は電流が予め定められた基準値に達するまでの第１の期間において、前記半導体素子の異常検知に応じて、前記半導体素子をオフするための第２電圧を前記制御電極に出力する第１の保護動作を実行するステップと、
    　前記オン期間のうちの、前記制御電極の電圧又は電流が前記基準値に達した後の第２の期間において、前記半導体素子の異常検知に応じて、前記制御電極に対して第３電圧が出力される期間を設けた後に、前記第２電圧を前記制御電極に出力する第２の保護動作を実行するステップとを含み、
    　前記第３電圧は、前記第１電圧及び前記第２電圧の間の電圧である、請求項１１記載の駆動方法。
14. 　前記保護動作を実行するステップは、
    　前記第１の主電極の電流又は電圧に基づいて前記半導体素子の短絡状態を検知するステップを含み、
    　前記短絡状態が検知されると、前記半導体素子の異常が検知されて、前記第１の保護動作又は前記第２の保護動作が実行される、請求項１２又は１３に記載の駆動方法。
15. 　前記保護動作を実行するステップは、
    　前記第１の期間の終了時において、前記第１の主電極の電流又は電圧の上昇に対する前記短絡状態の検知速度を上昇するステップを更に含む、請求項１４記載の駆動方法。

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