JP2012023899A - 電力用半導体素子のゲート駆動回路 - Google Patents
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Abstract
【解決手段】ゲート駆動回路100にIGBT1のゲート1dに蓄積された電荷を速やかに引く抜くnチャネルMOSFETでありオン抵抗が小さいMSINK8と緩やかに引き抜くnチャネルMOSFETでありオン抵抗が大きいMSOFT7を設ける。そして、これらのMOSFETがオンするタイミングをずらすことで、過電流や短絡電流が流れたときIGBT1を素早く確実にソフト遮断することができる。その結果、素子破壊の防止とノイズ発生の抑制を図ることができる。
【選択図】 図1
Description
ディレイ回路5は、ノイズなどで一時的に過電流検出回路4が動作することを回避する目的で設けてある。過電流検出回路4の出力でディレイ回路5が動作し、所定の時間遅れてディレイ回路5から出力信号が出る。ディレイ回路5からの出力信号は、IGBT1が完全にオフするまでの期間出力されるように設定されている。このディレイ回路5の出力信号はプリドライブ回路11に入力される。
また、特許文献1では、異常検出に伴って、パワーデバイスを遮断する際に、高いサージ電圧が印加されることを確実に回避するためのゲート駆動回路が開示されている。その内容を説明する。過電流を検出する過電流検出回路及び過熱或いは不足電圧等の異常を検出する異常検出回路の出力をOR回路に入力する。そして、過電流検出回路及び異常検出回路の何れかで異常を検出したときに第1、第2MOSFETの2つのMOSFETを制御し、IGBTのゲート電圧Vgを低減させた状態で、IGBTをオン制御するための第3MOSFETを遮断状態に切り換えてIGBTを遮断させる。その後、IGBTをオフ制御するための第4MOSFETを導通状態に切り換える。このようにして、過電流発生時だけでなく、異常検出時にはIGBTをソフト遮断することができ、高サージ電圧が印加されることを確実に回避することができる。
論理回路6は、AND回路で構成され、ゲート電位モニター回路2と短絡検出回路3および過電流検出回路4のすべてから出力信号が出たときに、出力信号(論理値ハイの信号)を出す。
図2は、図1のゲート駆動回路100の動作波形図である。図2を用いてゲート駆動回路100の動作について説明する。プリドライブ回路11からGND電位の信号が出力されると、MSOURCE9がオンして、IGBT1のゲート1dに正電圧が印加される。このゲート電圧VGが素子自体のゲートしきい値電圧VGthoを超えた時点でIGBT1はオンする。IGBT1がオンするとコレクタ電流ICが流れ始め、ゲート電圧VGはVGthoに達した時点で一定電圧となり、一定電圧の期間が経過した後、再度上昇し制御電源電圧Vccに到達し一定電圧となる。IGBT1のエミッタ1bにはエミッタ電流IEが流れ、センスエミッタ1cにはセンス電流ISが流れる。このセンス電流ISはセンス抵抗12を通ってGNDへ流れる。このセンス電流ISによってセンス抵抗12には電圧VOSが発生する。このセンス電流Isはコレクタ電流ICに比例し、前記したようにコレクタ電流ICの数百分の1から数万分の一の電流である。
また、ディレイ回路5が動作を開始してから出力信号が出力されるまでの期間に、コレクタ電流ICが短絡電流レベルに達すると、VOSがVSCに達して、論理回路6からMSINK8に信号が出力され、MSINK8がオンする。
このゲート駆動回路200と図1のゲート駆動回路100との違いは、ワンショット回路15を追加し、ワンショット回路15のS端子と論理回路6の出力を接続し、R端子をゲート電位モニタ回路2の出力に接続し、Q端子をMSINK8のゲート8cに接続した点である。このワンショット回路15はセット機能とリセット機能を有するフリップ・フロップ回路で構成される。
また、ゲート駆動回路200の動作波形は図2と同じである。短絡電流が振動した場合でも最初の振動でVOSがVSCに達した時点でワンショット回路15が動作を開始し、MSINK8がオン状態になり、その後の動作は図1の場合と同じになる。その結果、短絡電流が振動した場合でもゲート電圧VGの立下り時点は遅れることない。
このゲート駆動回路300と図1のゲート駆動回路100との違いは、図3のワンショット回路15の他に第2のMSINK16も追加した点である。第2のMSINK16からもIGBT1のゲート1dの電荷を引き抜くため、VGは図1のゲート駆動回路100より早く立ち下がり、コレクタ電流ICが減少に転じる時点をさらに早めることができる。その結果、過電流破壊や短絡電流破壊の防止が一層確実なものになる。
図5は、図4のゲート駆動回路300の動作波形図である。図2の波形を点線で示した。このように、コレクタ電流ICが減少に転じる時点を図2より早めることができる。
このゲート駆動回路400と図1のゲート駆動回路100との違いは、MSINK8のドレイン8aとIGBT1のゲート1dの間に定電流源15を接続した点である。定電流源16を接続することで、ゲート1dに蓄積された電荷を素早く引き抜くことができて、コレクタ電流ICが減少に転じる時点を早めることができる。その結果、過電流破壊や短絡電流破壊の防止が一層確実なものになる。
このゲート駆動回路500と図6のゲート駆動回路400との違いは、定電流源17を電流ミラー回路18に代えた点である。MSINK8は電流ミラー回路18を構成している。この場合も図4と同様の効果がある。
このゲート駆動回路600と図3のゲート駆動回路200との違いは、MSINK8のドレイン8aとIGBT1のゲート1dの間に定電流源15を接続した点である。
1a コレクタ
1b エミッタ
1c センスエミッタ
1d ゲート
2 ゲート電位モニタ回路
3 短絡検出回路
4 過電流検出回路
5 ディレイ回路(遅延回路)
6 論理回路(AND回路)
7 MSOFT(nチャネルMOSFET)
7a、8a ドレイン
7b,8b ソース
7c,8c,16c ゲート
8 MSINK(nチャネルMOSFET)
9 MSOURCE(pチャネルMOSFET)
10 MHOLD(nチャネルMOSFET)
11 プリドライブ回路
12 センス抵抗
13 主電源の高電位側
14 制御電源の高電位側
15 ワンショト回路
16 第2のMSINK(nチャネルMOSFET)
17 定電流源
18 電流ミラー回路
Vcc 制御電源電圧
VGtho 素子自体のゲートしきい値電圧
VGth 設定されたしきい値電圧(>VGthoで)を検出する基準電圧
VG ゲート電圧
VOS センス電圧(センス抵抗12で発生する電圧)
VOC 過電流レベルを検出する基準電圧
VSC 短絡を検出する基準電圧
IC コレクタ電流
IE エミッタ電流
IS センス電流
Claims (8)
- スイッチング素子の主電流に比例したセンス電流が流れるセンス抵抗と、該センス抵抗で発生したセンス電圧を入力する過電流検出回路および短絡検出回路と、前記スイッチング素子のゲート電圧を入力するゲート電位モニタ回路と、前記過電流検出回路の出力信号が入力される遅延回路と、前記過電流検出回路、前記短絡検出回路および前記ゲート電位モニタ回路のそれぞれの出力信号が入力される論理回路と、前記遅延回路の出力信号が入力される第1半導体素子と、前記論理回路の出力信号が入力される第2半導体素子と、前記遅延回路の出力信号が入力され前記スイッチング素子を駆動するプリドライブ回路と、該プリドライブ回路の出力信号で前記スイッチング素子へゲート信号を送る出力段回路と、を具備することを特徴とする電力用半導体素子のゲート駆動回路。
- 前記第1半導体素子がnチャネルの第1MOSFETであり、前記第2半導体素子が前記第1半導体素子よりオン抵抗が小さなnチャネルの第2MOSFETであることを特徴とする請求項1に記載の電力用半導体素子のゲート駆動回路。
- 前記過電流検出回路は、前記センス電圧が過電流レベルを示す第1基準電圧を超えたときに第1出力信号を出力し、前記短絡検出回路は、前記センス電圧が短絡電流レベルを示す第2基準電圧を超えたとき第2出力信号を出力し、前記ゲート電位モニタ回路は、前記スイッチング素子のゲート電圧がゲートしきい値電圧より高い擬似しきい値電圧を超えたときに出力信号を出力することを特徴とする請求項1に記載の電力用半導体素子のゲート駆動回路。
- 前記第2半導体素子がオンすることで前記スイッチング素子のゲート電圧の減少を早めることで、前記スイッチング素子の主電流が減少に転じる時間を早め、前記第1半導体がオンすることで、前記スイッチング素子のゲート電圧の減少を緩めて前記スイッチング素子をソフト遮断させることを特徴とする請求項1に記載の電力用半導体素子のゲート駆動回路。
- 前記論理回路の出力とS端子が接続し、前記ゲート電位モニタ回路の出力とR端子が接続し、前記第2半導体素子のゲートにQ端子が接続するワンショット回路を有することを特徴とする請求項1に記載の電力用半導体素子のゲート駆動回路。
- 前記ワンショット回路が、セット機能およびリセット機能を有するフリップフロップ回路で構成されることを特徴とする請求項5に記載の電力用半導体素子のゲート駆動回路。
- 前記第2半導体素子のドレインと前記スイッチング素子のゲートの間に定電流源を挿入することを特徴とする請求項1または5に記載の電力用半導体素子のゲート駆動回路。
- 前記第2半導体素子の代わりに該第2半導体素子を構成要素とする電流ミラー回路を前記スイッチング素子のゲートとGNDの間に挿入することを特徴とする請求項1に記載の電力用半導体素子のゲート駆動回路。
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