WO2021140762A1 - スイッチング制御回路、半導体装置 - Google Patents

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昭 中森
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    • H03K17/28—Modifications for introducing a time delay before switching

Definitions

  • the present invention has been made in view of the above-mentioned conventional problems, and an object of the present invention is to provide a switching control circuit capable of appropriately protecting a switching element from an overcurrent.
  • the first aspect of the switching control circuit of the present invention that solves the above-mentioned problems is a switching control circuit that controls switching of the switching element, and detects whether or not the current flowing through the switching element is in an overcurrent state. Based on the detection circuit to output, the first signal output circuit that outputs the first signal indicating whether the period of the overcurrent state is longer than the first period, and the first input signal for turning on the switching element.
  • the switching element is turned on and the period of the overcurrent state is shorter than the first period, the switching element is turned off via the first switch based on the second input signal for turning off the switching element.
  • the switching element is moved via the second switch having a larger on-resistance than the first switch based on the second input signal and the first signal. It includes a drive circuit that turns off.
  • a second aspect of the switching control circuit of the present invention is a switching control circuit that controls switching of the switching element, and is a detection circuit that detects an overcurrent state in which the current flowing through the switching element is larger than a predetermined current.
  • the first signal output circuit that outputs a first signal indicating whether or not the period of the overcurrent state is longer than the first period, and the period of the overcurrent state is longer than the second period, which is longer than the first period.
  • a second signal output circuit that outputs a second signal indicating whether or not, the first and second signals, a first input signal for turning on the switching element, and a first signal for turning off the switching element.
  • a drive circuit for driving the switching element based on the two input signals includes the first and second inputs when the period of the overcurrent state is longer than the second period.
  • the switching element is turned off and the period of the overcurrent state is shorter than the first period based on the second signal indicating that the period of the overcurrent state is longer than the second period regardless of the signal.
  • the switching element is turned on based on the first input signal, the switching element is turned off via the first switch based on the second input signal, and the period of the overcurrent state is the first period. If it is longer and shorter than the second period, the switching element is turned on based on the first input signal, and the first signal and the first signal indicating that the period of the overcurrent state is longer than the first period.
  • the switching element is turned off via the second switch having a larger on-resistance than the first switch.
  • a switching element a detection circuit for detecting whether or not the current flowing through the switching element is in an overcurrent state, and whether the period of the overcurrent state is longer than the first period. Based on the first signal output circuit that outputs the first signal indicating whether or not, and the first input signal for turning on the switching element, the switching element is turned on and the period of the overcurrent state is the first. If it is shorter than the period, the switching element is turned off via the first switch based on the second input signal for turning off the switching element, and if the period of the overcurrent state is longer than the first period, the above.
  • a drive circuit for turning off the switching element via a second switch having a larger on-resistance than the first switch based on the second input signal and the first signal is provided.
  • FIG. 1 is a diagram showing an example of a configuration of a power module 10 according to an embodiment of the present invention.
  • the power module 10 is a semiconductor device for driving a three-phase motor 11, HVIC21 to 23, LVIC24, a bridge circuit 30 for power conversion, terminals HU, HV, HW, LU, LV, LW, P, U, V, Includes W, NU, NV, NW.
  • the bridge circuit 30 includes IGBTs (Insulated Gate Bipolar Transistors) 31 to 36 and FWD (Free Wheeling Diodes) 41 to 46.
  • the IGBTs 31 to 36 have a sense IGBT for detecting the current flowing through each of the IGBTs 31 to 36, but they are omitted here for convenience.
  • the IGBTs 31 and 32 are U-phase switching elements, and FWDs 41 and 42 are provided in each of the IGBTs 31 and 32.
  • the IGBTs 33 and 34 are V-phase switching elements, and FWD 43 and 44 are provided in each of the IGBTs 33 and 34.
  • the IGBTs 35 and 36 are W-phase switching elements, and FWDs 45 and 46 are provided in each of the IGBTs 35 and 36.
  • a capacitor 12 for stabilizing the power supply voltage Vdc is connected between the terminal P and the terminals NU, NV, NW.
  • Each of the HVIC (High Voltage Integrated Circuit) 21 to 23 uses the drive signals Vhdru, Vhdrv, and Vhdrw from the microcomputer (not shown) input via the terminals HU, HV, and HW, and the IGBTs 31, 33, and 35 of the upper arm. It is an integrated circuit for switching.
  • the LVIC (Low Voltage Integrated Circuit) 24 switches the lower arm IGBTs 32, 34, and 36 by the drive signals Vldru, Vldrv, and Vldrw from the microcomputer (not shown) input via the terminals LU, LV, and LW. It is an integrated circuit of.
  • PWM-controlled drive signals Vldru, Vldrv, and Vldrw are input to each of the terminals LU, LV, and LW.
  • the drive signals Vldru, Vldrv, and Vldrw are signals that turn on the IGBTs 32, 34, and 36 at the “L” level, and turn off the IGBTs 32, 34, and 36 at the “H” level, respectively.
  • the timing of the drive signals Vhdru, Vhdrv, Vhdrw, Vldru, Vldrv, Vldrw is such that the current flowing through the three-phase motor 11 has a sinusoidal shape having 120 degrees out of phase with each other. And change the duty ratio.
  • the drive signal Vldru changes the "L" level period (that is, the period during which the IGBT 32 is turned on) as shown in FIG.
  • the terminal COM is a terminal to which a ground voltage is applied, and is connected to, for example, a housing (not shown) of the power module 10.
  • FIG. 3 is a diagram showing an example of the configuration of the LVIC 24.
  • the LVIC 24 includes switching control circuits 51 to 53.
  • the switching control circuit 51 drives the IGBT 32 based on the drive signal Vldru input to the terminal UIN.
  • the switching control circuit 52 drives the IGBT 34 based on the drive signal Vldrv input to the terminal VIN.
  • the switching control circuit 53 drives the IGBT 36 based on the drive signal Vldrw input to the terminal WIN. Further, the power supply voltage from the terminal VCS is applied to the switching control circuits 51 to 53, and the ground voltage from the terminal GND is applied to the switching control circuits 51 to 53.
  • the switching control circuits 51 to 53 are configured by the same circuit.
  • FIG. 4 is a diagram showing an example of the configuration of the switching control circuit 51.
  • the switching control circuit 51 includes a detection circuit 61, a first filter circuit 62, a second filter circuit 63, and a drive circuit 64.
  • the detection circuit 61 is a circuit that detects the current from the emitter of the IGBT 37 for current sensing.
  • the detection circuit 61 includes a resistor 71, reference voltage circuits 72, 74, and comparators 73, 75.
  • the same voltage as the voltage applied to the gate terminal of the IGBT 32 is applied to the gate terminal of the IGBT 37, and the collector terminal is connected to the collector terminal of the IGBT 32.
  • the ratio of the transistor sizes of the IGBT 37 and the IGBT 32 is, for example, 1: 10000. Therefore, about 1 / 10,000 of the current flowing between the collector and the emitter of the IGBT 32 flows between the collector and the emitter of the IGBT 37. Therefore, since the current is output from the emitter terminal of the IGBT 37 according to the current flowing through the IGBT 32, the current output from the emitter terminal of the IGBT 37 is detected in order to detect the overcurrent state of the IGBT 32.
  • the resistor 71 When the current from the IGBT 37 flows, the resistor 71 generates a voltage Vr corresponding to the current at one end. The other end of the resistor 71 is grounded.
  • the number of resistors 71 is assumed to be one, but when there are a plurality of IGBTs 37 for sensing the current flowing through the IGBT 32, there may be a plurality of resistors 71 for each IGBT 37.
  • a voltage Vr generated by a different resistor 71 for each comparator may be applied to the non-inverting input terminals of the plurality of comparators.
  • the reference voltage circuit 72 is, for example, a circuit that generates a reference voltage VREF2 from the power supply voltage Vcc and supplies the reference voltage VREF2 to the comparator 73.
  • the reference voltage circuit 74 also generates the reference voltage VREF3 in the same manner.
  • the reference voltage VREF2 and the reference voltage VREF3 have the same voltage level in this embodiment, but may have different voltage levels.
  • the comparator 73 is a circuit that detects an overcurrent state by comparing the voltage Vr with the reference voltage VREF2 and outputting the output signal Vc1.
  • a voltage Vr is applied to the non-inverting input terminal, and a reference voltage VREF2 generated by the reference voltage circuit 72 is applied to the inverting input terminal.
  • the reference voltage VREF2 is set to be equal to the voltage Vr generated by the resistor 71 when a predetermined current indicating an overcurrent flows from the IGBT 37.
  • the comparator 73 outputs an “H” level output signal Vc1 when the current from the IGBT 37 flows through the resistor 71 and the voltage Vr becomes higher than the reference voltage VREF2.
  • the comparator 73 outputs an “L” level output signal Vc1 when the current from the IGBT 37 flows through the resistor 71 and the voltage Vr becomes lower than the reference voltage VREF2. That is, the comparator 73 compares the current flowing through the IGBT 32 with a predetermined current indicating an overcurrent, and when the current flowing through the IGBT 32 is larger than the predetermined current, an output indicating that the current flowing through the IGBT 32 is in an overcurrent state. The signal Vc1 is output.
  • the comparator 75 operates in the same manner as the comparator 73.
  • the detection circuit 61 detects whether or not the current flowing through the IGBT 32 is in an overcurrent state.
  • the detection circuit 61 has been described as including the comparators 73 and 75. However, since the reference voltage VREF2 and the reference voltage VREF3 have the same voltage level in this embodiment, the detection circuit 61 may include only one comparator instead of including the comparators 73 and 75. .. Further, in this case, the output signal of one comparator may be input to the first filter circuit 62 and the second filter circuit 63, which will be described later. Further, the gate terminal of the IGBT 32 corresponds to a "control electrode”. Further, the comparator 73 corresponds to the "first comparison circuit”, and the comparator 75 corresponds to the "second comparison circuit”. Further, the output signal Vc1 corresponds to the "first comparison result", and the output signal Vc2 corresponds to the "second comparison result”. Further, the predetermined current indicating the overcurrent corresponds to the "first current value", the "second current value", or the "predetermined current”.
  • the first filter circuit 62 is a circuit that outputs the output signal Vf1 when the output signal Vc1 of the comparator 73 is output longer than the “first period T1”.
  • the "first period T1" is longer than the period during which noise is generated when the IGBT 32 is turned on. Further, the output signal Vf1 becomes the “L” level when the output signal Vc1 becomes the “L” level.
  • the output signal Vf1 becomes "H” level when the IGBT 32 is turned on and an overcurrent flows through the IGBT 32 during the "first period T1", and then the IGBT 32 is turned off and an overcurrent flows through the IGBT 32. When it disappears, it becomes "L" level.
  • the first filter circuit 62 determines whether or not the period of the overcurrent state is longer than the "first period T1" based on the output signal Vc1 that detects whether or not the current flowing through the IGBT 32 is in the overcurrent state.
  • the indicated output signal Vf1 is output.
  • the first filter circuit 62 corresponds to the “first signal output circuit”. Further, the output signal Vf1 corresponds to the "first signal”.
  • Second filter circuit 63 is a circuit that outputs the output signal Vf2 when the output signal Vc2 of the comparator 75 is output longer than the “second period T2”.
  • the "second period T2" is longer than the "first period T1". Further, the output signal Vf2 becomes the “L” level when the output signal Vc2 reaches the “L” level.
  • the output signal Vf2 becomes "H” level when the IGBT 32 is turned on and an overcurrent flows through the IGBT 32 during the "second period T2", and then the IGBT 32 is turned off so that the overcurrent does not flow through the IGBT 32. Then, it becomes "L” level.
  • the second filter circuit 63 determines whether or not the period of the overcurrent state is longer than the "second period T2" based on the output signal Vc2 that detects whether or not the current flowing through the IGBT 32 is in the overcurrent state.
  • the indicated output signal Vf2 is output.
  • the second filter circuit 63 corresponds to the "second signal output circuit”. Further, the output signal Vf2 corresponds to the "second signal”.
  • the drive circuit 64 is a circuit that turns on or off the IGBT 32 based on the output signals Vf1 and Vf2 and the drive signal Vldru.
  • the drive circuit 64 includes a current generation circuit 81, a discharge circuit 82, a D flip-flop 83, a switch circuit 84, an SR flip-flop 87, and a timer circuit 88.
  • the current generation circuit 81 is a circuit that generates a current for charging the capacitance of the gate terminal of the IGBT 32.
  • the current generation circuit 81 includes a voltage dividing circuit 91, an operational amplifier 92, an NMOS transistors 93, 97, 98, a resistor 94, and a MOSFET transistors 95, 96.
  • the NMOS transistor 97 is turned off and the current generation circuit 81 generates the current I2. Then, the signal Vs1 input to the gate terminal of the NMOS transistor 101 becomes the “L” level based on the drive signal Vldru, and the NMOS transistor 101 is turned off. As a result, the current I2 from the current generation circuit 81 is supplied to the gate terminal of the IGBT 32. When the current I2 is supplied, the voltage Vg at the gate terminal of the IGBT 32 rises with a constant slope. As a result, the IGBT 32 is turned on, and a current including noise flows through the IGBT 32 and the parasitic component of the circuit. When a current including noise flows, the voltage Vr generated by the resistor 71 temporarily becomes larger than the reference voltage VREF2. As a result, the output signals Vc1 and Vc2 of the comparators 73 and 75 are at the "H" level.
  • the noise at the turn-on of the IGBT 32 disappears, so that the output signals Vc1 and Vc2 of the comparators 73 and 75 are at the "L” level.
  • the output signal Vf1 maintains the "L” level, and as a result, the output signal Vdq becomes "L”. The level is maintained.
  • the output signal Vf2 maintains the “L” level. Therefore, the output signal Vsq maintains the "L” level.
  • the period from time t0 to t1 is "noise period Tn", which corresponds to "a period in which noise is generated when the switching element is turned on”.
  • the "L” level drive signal Vldru corresponds to the "first input signal”
  • the "H” level drive signal Vldru corresponds to the "second input signal”.
  • the switching control circuit 51 drives the IGBT 32 based on the drive signal Vldru when an overcurrent does not flow through the IGBT 32.
  • FIG. 6 is a diagram showing an example of the operation of the switching control circuit 51.
  • the state of the switching control circuit 51 before the time t10 is the same as the state before the time t0 in FIG.
  • the switching control circuit 51 When the drive signal Vldru reaches the "L" level at time t10, the switching control circuit 51 operates as in the case of time t0 in FIG. As a result, the IGBT 32 is turned on, and a current including noise flows through the IGBT 32.
  • the output signal Vc1 Since an overcurrent is flowing through the IGBT 32 at time t11, the output signal Vc1 is maintained at the "H" level from time t10. When the period of the overcurrent state exceeds the "first period T1" from the time t10, the output signal Vf1 becomes the "H” level at the time t11. At this time, since the period of the overcurrent state does not exceed the "second period T2", the output signal Vf2 maintains the "L" level.
  • the D flip-flop 83 holds the signal Vf1 and sets the output signal Vdq to the "H” level. Then, the NMOS transistor 97 is turned on, and the current generation circuit 81 stops the generation of the current I2. Since the output signal of the AND element 86 is at the “L” level, the output signal of the AND element 85 is at the “H” level instead of turning on the NMOS transistor 101, so that the signal is input to the gate terminal of the NMOS transistor 103. The signal Vs2 to be generated becomes the "H” level. Then, the gate terminal of the IGBT 32 is grounded via the NMOS transistor 103, and the IGBT 32 is turned off. As a result, the voltage Vr generated by the resistor 71 becomes the ground voltage.
  • the D flip-flop 83 can hold the output signal Vf1.
  • the drive signal Vldru becomes the "L” level again. After that, the operation at times t10 to t12 is repeated. However, each time the IGBT 32 is turned on, the period of the overcurrent state exceeds the “first period T1”, so that the output signal Vdq of the D flip-flop 83 maintains the “H” level after the time t13.
  • the switching control circuit 51 turns on the IGBT 32 based on the drive signal Vldru and passes through the NMOS transistor 103. And turn off the IGBT 32.
  • the switching control circuit 51 When the drive signal Vldru reaches the "L" level at time t20, the switching control circuit 51 operates as in the case of time t0 in FIG. As a result, the IGBT 32 is turned on, a current including noise flows through the IGBT 32, and the output signal Vc2 becomes "H" level.
  • the on-resistance of the NMOS transistor 102 is larger than the on-resistance of the NMOS transistor 101, the amount of voltage change per unit time of the gate terminal of the IGBT 32 when the IGBT 32 is turned off by the NMOS transistor 102 is determined by the NMOS transistor 101. It is smaller than when the IGBT 32 is turned off. As a result, when the IGBT 32 is turned off, the amount of change in the current flowing through the IGBT 32 per unit time is reduced, and the destruction of the IGBT 32 due to the surge voltage can be suppressed.
  • the switching control circuit 51 turns off the IGBT 32 during the "predetermined time T0".
  • the switching control circuit 51 can protect the IGBT 32 from overcurrent.
  • switching control circuit 51 of the present embodiment is used for the LVIC 24, the switching control circuit 51 can also be used for the HVICs 21 to 23 to protect the IGBTs 31, 33, 35 from overcurrent.
  • the switching control circuit 51 of the present embodiment has been described as protecting the IGBT 32 from overcurrent, but in addition to the IGBT, a power MOSFET or the like can also be protected from overcurrent.
  • the first filter circuit 62 sets the output signal Vf1 to the "H” level. Then, by making this "first period T1" longer than the period in which the noise generated when the IGBT 32 is turned on exists, it is possible to prevent the noise from being detected as an overcurrent.
  • the power module 10 including the IGBT 32, the detection circuit 61, the first filter circuit 62, the second filter circuit 63, and the drive circuit 64 is suitable for protecting the IGBT 32 from overcurrent.

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Abstract

スイッチング制御回路は、スイッチング素子のスイッチングを制御するスイッチング制御回路であって、前記スイッチング素子に流れる電流が過電流状態であるか否かを検出する検出回路と、前記過電流状態の期間が第１期間より長いか否かを示す第１信号を出力する第１信号出力回路と、前記スイッチング素子をオンするための第１入力信号に基づいて、前記スイッチング素子をオンし、前記過電流状態の期間が前記第１期間より短い場合、前記スイッチング素子をオフするための第２入力信号に基づいて、第１スイッチを介して前記スイッチング素子をオフし、前記過電流状態の期間が前記第１期間より長い場合、前記第２入力信号及び前記第１信号に基づいて、前記第１スイッチよりオン抵抗の大きい第２スイッチを介して前記スイッチング素子をオフする駆動回路と、を備える。

Description

スイッチング制御回路、半導体装置
　本発明は、スイッチング制御回路、半導体装置に関する。
　スイッチング素子に流れる過電流から、スイッチング素子を保護する過電流保護回路がある（例えば、特許文献１）。
特開２０１４－４５５９８号公報
　ところで、過電流保護回路には、一般に、所定期間過電流が継続すると、スイッチング素子をオフするものがある。しかしながら、所定期間経過するまで過電流保護回路が働かないためスイッチング素子が破壊される場合がある。スイッチング素子の破壊を防止するため、所定期間を短縮すると、ノイズ成分によって過電流保護回路が動作することもある。
　本発明は、上記のような従来の問題に鑑みてなされたものであって、その目的は、適切に、スイッチング素子を過電流から保護することが可能なスイッチング制御回路を提供することにある。
　前述した課題を解決する本発明のスイッチング制御回路の第１の態様は、スイッチング素子のスイッチングを制御するスイッチング制御回路であって、前記スイッチング素子に流れる電流が過電流状態であるか否かを検出する検出回路と、前記過電流状態の期間が第１期間より長いか否かを示す第１信号を出力する第１信号出力回路と、前記スイッチング素子をオンするための第１入力信号に基づいて、前記スイッチング素子をオンし、前記過電流状態の期間が前記第１期間より短い場合、前記スイッチング素子をオフするための第２入力信号に基づいて、第１スイッチを介して前記スイッチング素子をオフし、前記過電流状態の期間が前記第１期間より長い場合、前記第２入力信号及び前記第１信号に基づいて、前記第１スイッチよりオン抵抗の大きい第２スイッチを介して前記スイッチング素子をオフする駆動回路と、を備える。
　また、本発明のスイッチング制御回路の第２の態様は、スイッチング素子のスイッチングを制御するスイッチング制御回路であって、前記スイッチング素子に流れる電流が所定電流より大きい過電流状態を検出する検出回路と、前記過電流状態の期間が、第１期間より長いか否かを示す第１信号を出力する第１信号出力回路と、前記過電流状態の期間が、前記第１期間より長い第２期間より長いか否かを示す第２信号を出力する第２信号出力回路と、前記第１及び第２信号と、前記スイッチング素子をオンするための第１入力信号と、前記スイッチング素子をオフするための第２入力信号と、に基づいて、前記スイッチング素子を駆動する駆動回路と、を備え、前記駆動回路は、前記過電流状態の期間が前記第２期間より長い場合、前記第１及び前記第２入力信号に関わらず、前記過電流状態の期間が前記第２期間より長いことを示す前記第２信号に基づいて、前記スイッチング素子をオフし、前記過電流状態の期間が前記第１期間より短い場合、前記第１入力信号に基づいて、前記スイッチング素子をオンし、前記第２入力信号に基づいて、第１スイッチを介して前記スイッチング素子をオフし、前記過電流状態の期間が前記第１期間より長く、前記第２期間より短い場合、前記第１入力信号に基づいて、前記スイッチング素子をオンし、前記過電流状態の期間が前記第１期間より長いことを示す前記第１信号及び前記第２入力信号に基づいて、前記第１スイッチよりオン抵抗の大きい第２スイッチを介して前記スイッチング素子をオフする。
　また、本発明の半導体装置の態様は、スイッチング素子と、前記スイッチング素子に流れる電流が過電流状態であるか否かを検出する検出回路と、前記過電流状態の期間が第１期間より長いか否かを示す第１信号を出力する第１信号出力回路と、前記スイッチング素子をオンするための第１入力信号に基づいて、前記スイッチング素子をオンし、前記過電流状態の期間が前記第１期間より短い場合、前記スイッチング素子をオフするための第２入力信号に基づいて、第１スイッチを介して前記スイッチング素子をオフし、前記過電流状態の期間が前記第１期間より長い場合、前記第２入力信号及び前記第１信号に基づいて、前記第１スイッチよりオン抵抗の大きい第２スイッチを介して前記スイッチング素子をオフする駆動回路と、を備える。
　本発明によれば、適切に、スイッチング素子を過電流から保護することが可能なスイッチング制御回路を提供することができる。
パワーモジュール１０の構成の一例を示す図である。 ＰＷＭ制御された駆動信号Ｖｌｄｒｕの一例を示す図である。 ＬＶＩＣ２４の構成の一例を示す図である。 スイッチング制御回路５１の構成の一例を示す図である。 スイッチング制御回路５１の動作の一例を示す図である。 スイッチング制御回路５１の動作の一例を示す図である。 スイッチング制御回路５１の動作の一例を示す図である。
　関連出願の相互参照
　この出願は、２０２０年１月１０日に出願された日本特許出願、特願２０２０－００２６１５に基づく優先権を主張し、その内容を援用する。
　本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。
＝＝＝＝＝本実施形態＝＝＝＝＝
　図１は、本発明の一実施形態であるパワーモジュール１０の構成の一例を示す図である。パワーモジュール１０は、三相モータ１１を駆動する半導体装置であり、ＨＶＩＣ２１～２３、ＬＶＩＣ２４、電力変換用のブリッジ回路３０、端子ＨＵ，ＨＶ，ＨＷ，ＬＵ，ＬＶ，ＬＷ，Ｐ，Ｕ，Ｖ，Ｗ，ＮＵ，ＮＶ，ＮＷを含む。
　ブリッジ回路３０は、ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲート型バイボーラトランジスタ）３１～３６、ＦＷＤ（Free Wheeling Diode：還流ダイオード）４１～４６を含んで構成される。なお、ＩＧＢＴ３１～３６は、ＩＧＢＴ３１～３６のそれぞれに流れる電流を検出するためのセンスＩＧＢＴを有しているが、ここでは、便宜上、省略されている。
　ＩＧＢＴ３１，３２は、Ｕ相のスイッチング素子であり、ＩＧＢＴ３１，３２の夫々には、ＦＷＤ４１，４２が設けられている。
　ＩＧＢＴ３３，３４は、Ｖ相のスイッチング素子であり、ＩＧＢＴ３３，３４の夫々には、ＦＷＤ４３，４４が設けられている。
　ＩＧＢＴ３５，３６は、Ｗ相のスイッチング素子であり、ＩＧＢＴ３５，３６の夫々には、ＦＷＤ４５，４６が設けられている。
　端子Ｐには、直流電源１３からの電源電圧Ｖｄｃが印加され、端子Ｕ，Ｖ，Ｗには、負荷である三相モータ１１が設けられ、端子ＮＵ，ＮＶ，ＮＷは接地されている。
　端子Ｐと、端子ＮＵ，ＮＶ，ＮＷと、の間には、電源電圧Ｖｄｃを安定化させるためのコンデンサ１２が接続される。
　ＨＶＩＣ（High Voltage Integrated Circuit）２１～２３の夫々は、端子ＨＵ，ＨＶ，ＨＷを介して入力されるマイコン（不図示）からの駆動信号Ｖｈｄｒｕ，Ｖｈｄｒｖ，Ｖｈｄｒｗにより、上アームのＩＧＢＴ３１，３３，３５をスイッチングするための集積回路である。
　ＬＶＩＣ（Low Voltage Integrated Circuit）２４は、端子ＬＵ，ＬＶ，ＬＷを介して入力されるマイコン（不図示）からの駆動信号Ｖｌｄｒｕ，Ｖｌｄｒｖ，Ｖｌｄｒｗにより、下アームのＩＧＢＴ３２，３４，３６をスイッチングするための集積回路である。
　端子ＨＵ，ＨＶ，ＨＷのそれぞれには、マイコン（不図示）からデューティ比が変化するＰＷＭ制御された駆動信号Ｖｈｄｒｕ，Ｖｈｄｒｖ，Ｖｈｄｒｗが入力される。なお、駆動信号Ｖｈｄｒｕ，Ｖｈｄｒｖ，Ｖｈｄｒｗは、ハイレベル（以下、“Ｈ”レベルとする）の場合、ＩＧＢＴ３１，３３，３５をそれぞれオンし、ローレベル（以下、“Ｌ”レベルとする）の場合、ＩＧＢＴ３１，３３，３５をそれぞれオフする信号である。
　端子ＬＵ，ＬＶ，ＬＷのそれぞれには、ＰＷＭ制御された駆動信号Ｖｌｄｒｕ，Ｖｌｄｒｖ，Ｖｌｄｒｗが、入力される。なお、駆動信号Ｖｌｄｒｕ，Ｖｌｄｒｖ，Ｖｌｄｒｗは、“Ｌ”レベルの場合、ＩＧＢＴ３２，３４，３６をそれぞれオンし、“Ｈ”レベルの場合、ＩＧＢＴ３２，３４，３６をそれぞれオフする信号である。
　ＩＧＢＴ３１，３２は、駆動信号Ｖｈｄｒｕ，Ｖｌｄｒｕによって相補的に駆動され、ＩＧＢＴ３３，３４は、駆動信号Ｖｈｄｒｖ，Ｖｌｄｒｖによって相補的に駆動され、ＩＧＢＴ３５，３６は、駆動信号Ｖｈｄｒｗ，Ｖｌｄｒｗによって相補的に駆動される。
　本実施形態のマイコン（不図示）は、例えば、三相モータ１１に流れる電流が、１２０度互いに位相が異なる正弦波状となるように、駆動信号Ｖｈｄｒｕ，Ｖｈｄｒｖ，Ｖｈｄｒｗ，Ｖｌｄｒｕ，Ｖｌｄｒｖ，Ｖｌｄｒｗのタイミングとデューティ比を変化させる。
　この結果、駆動信号Ｖｌｄｒｕは、“Ｌ”レベルの期間（すなわち、ＩＧＢＴ３２がオンされる期間）が、図２に示すように変化する。
　端子ＣＯＭは、接地電圧が印加される端子であり、例えば、パワーモジュール１０の筐体（不図示）等に接続される。
　＜＜ＬＶＩＣ２４＞＞
　図３は、ＬＶＩＣ２４の構成の一例を示す図である。ＬＶＩＣ２４は、スイッチング制御回路５１～５３を含んで構成される。スイッチング制御回路５１は、端子ＵＩＮに入力される駆動信号Ｖｌｄｒｕに基づいてＩＧＢＴ３２を駆動する。スイッチング制御回路５２は、端子ＶＩＮに入力される駆動信号Ｖｌｄｒｖに基づいてＩＧＢＴ３４を駆動する。スイッチング制御回路５３は、端子ＷＩＮに入力される駆動信号Ｖｌｄｒｗに基づいてＩＧＢＴ３６を駆動する。さらに、スイッチング制御回路５１～５３には、端子ＶＣＣからの電源電圧が印可され、端子ＧＮＤからの接地電圧が印可される。なお、スイッチング制御回路５１～５３は、同じ回路で構成される。
　＜＜スイッチング制御回路５１＞＞
　図４は、スイッチング制御回路５１の構成の一例を示す図である。スイッチング制御回路５１は、検出回路６１、第１フィルタ回路６２、第２フィルタ回路６３、駆動回路６４を含んで構成される。
　＜＜＜検出回路６１＞＞＞
　検出回路６１は、電流センス用のＩＧＢＴ３７のエミッタからの電流を検出する回路である。検出回路６１は、抵抗７１、基準電圧回路７２，７４，コンパレータ７３，７５を含んで構成される。
　なお、ＩＧＢＴ３７は、そのゲート端子に、ＩＧＢＴ３２のゲート端子に印可される電圧と同じ電圧が印可され、そのコレクタ端子は、ＩＧＢＴ３２のコレクタ端子と接続されている。また、ＩＧＢＴ３７と、ＩＧＢＴ３２と、のトランジスタサイズの比は、例えば、１：１００００となっている。そのため、ＩＧＢＴ３２のコレクタ―エミッタ間に流れる電流のおよそ１万分の１の電流が、ＩＧＢＴ３７のコレクタ―エミッタ間に流れる。そのため、ＩＧＢＴ３２に流れる電流に応じてＩＧＢＴ３７のエミッタ端子から電流が出力されるので、ＩＧＢＴ３７のエミッタ端子から出力された電流が、ＩＧＢＴ３２の過電流状態を検出するために検出される。
　抵抗７１は、ＩＧＢＴ３７からの電流が流れると、電流に応じた電圧Ｖｒを一端に生成する。なお、抵抗７１の他端は、接地される。説明の都合上、抵抗７１は、１つであるとして説明するが、ＩＧＢＴ３２に流れる電流をセンスするためのＩＧＢＴ３７が複数ある場合には、それぞれのＩＧＢＴ３７毎に複数の抵抗７１があっても良い。複数の抵抗７１がある場合、複数のコンパレータの非反転入力端子には、コンパレータごとに異なる抵抗７１が生成する電圧Ｖｒが印可されてもよい。
　基準電圧回路７２は、例えば、電源電圧Ｖｃｃから基準電圧ＶＲＥＦ２を生成し、コンパレータ７３に基準電圧ＶＲＥＦ２を供給する回路である。また、基準電圧回路７４もまた、同様に基準電圧ＶＲＥＦ３を生成する。なお、基準電圧ＶＲＥＦ２と、基準電圧ＶＲＥＦ３と、は、本実施形態では同じ電圧レベルであるが、異なる電圧レベルであっても良い。
　コンパレータ７３は、電圧Ｖｒと、基準電圧ＶＲＥＦ２と、を比較して、出力信号Ｖｃ１を出力することで、過電流状態を検出する回路である。コンパレータ７３は、非反転入力端子に、電圧Ｖｒが印可され、反転入力端子に、基準電圧回路７２が生成する基準電圧ＶＲＥＦ２が印可される。なお、基準電圧ＶＲＥＦ２は、ＩＧＢＴ３７から、過電流を示す所定の電流が流れた場合に抵抗７１が生成する電圧Ｖｒに等しく設定される。
　コンパレータ７３は、ＩＧＢＴ３７からの電流が抵抗７１に流れ、電圧Ｖｒが、基準電圧ＶＲＥＦ２よりも高くなると、“Ｈ”レベルの出力信号Ｖｃ１を出力する。一方、コンパレータ７３は、ＩＧＢＴ３７からの電流が抵抗７１に流れ、電圧Ｖｒが、基準電圧ＶＲＥＦ２よりも低くなると、“Ｌ”レベルの出力信号Ｖｃ１を出力する。すなわち、コンパレータ７３は、ＩＧＢＴ３２に流れる電流と、過電流を示す所定の電流とを比較し、ＩＧＢＴ３２に流れる電流が所定の電流より大きい場合、ＩＧＢＴ３２に流れる電流が過電流状態であることを示す出力信号Ｖｃ１を出力する。
　また、コンパレータ７５もまた、同様に非反転入力端子に、電圧Ｖｒが印可され、反転入力端子に、基準電圧回路７４が生成する基準電圧ＶＲＥＦ３が印可される。したがって、コンパレータ７５は、コンパレータ７３と同様に動作する。
　このように、検出回路６１は、ＩＧＢＴ３２に流れる電流が過電流状態か否かを検出する。
　なお、検出回路６１は、コンパレータ７３，７５を含むものとして説明した。しかしながら、基準電圧ＶＲＥＦ２と、基準電圧ＶＲＥＦ３と、は、本実施形態においては同じ電圧レベルであるので、検出回路６１が、コンパレータ７３，７５を含む代わりに、１つのコンパレータのみを含んでいても良い。また、この場合、１つのコンパレータの出力信号が、後述する第１フィルタ回路６２と、第２フィルタ回路６３と、に入力されても良い。また、ＩＧＢＴ３２のゲート端子は、「制御電極」に相当する。また、コンパレータ７３は、「第１比較回路」に相当し、コンパレータ７５は、「第２比較回路」に相当する。また、出力信号Ｖｃ１は、「第１比較結果」に相当し、出力信号Ｖｃ２は、「第２比較結果」に相当する。また、過電流を示す所定の電流は、「第１の電流値」、「第２の電流値」または「所定電流」に相当する。
　＜＜＜第１フィルタ回路６２＞＞＞
　第１フィルタ回路６２は、コンパレータ７３の出力信号Ｖｃ１が“第１期間Ｔ１”より長く出力される場合、出力信号Ｖｆ１を出力する回路である。“第１期間Ｔ１”は、ＩＧＢＴ３２がオンとなる際に、ノイズが発生する期間より長い。また、出力信号Ｖｆ１は、出力信号Ｖｃ１が“Ｌ”レベルとなると、“Ｌ”レベルとなる。
　すなわち、出力信号Ｖｆ１は、ＩＧＢＴ３２がオンされて、“第１期間Ｔ１”の間、ＩＧＢＴ３２に過電流が流れると、“Ｈ”レベルとなり、その後、ＩＧＢＴ３２がオフされて、ＩＧＢＴ３２に過電流が流れなくなると、“Ｌ”レベルとなる。
　したがって、第１フィルタ回路６２は、ＩＧＢＴ３２に流れる電流が過電流状態であるか否かを検出する出力信号Ｖｃ１に基づいて、過電流状態の期間が“第１期間Ｔ１”より長いか否かを示す出力信号Ｖｆ１を出力する。なお、第１フィルタ回路６２は、「第１信号出力回路」に相当する。また、出力信号Ｖｆ１は、「第１信号」に相当する。
　＜＜＜第２フィルタ回路６３＞＞＞
　第２フィルタ回路６３は、コンパレータ７５の出力信号Ｖｃ２が“第２期間Ｔ２”より長く出力される場合、出力信号Ｖｆ２を出力する回路である。“第２期間Ｔ２”は、“第１期間Ｔ１”より長い。また、出力信号Ｖｆ２は、出力信号Ｖｃ２が“Ｌ”レベルとなると、“Ｌ”レベルとなる。
　すなわち、出力信号Ｖｆ２は、ＩＧＢＴ３２がオンされて、“第２期間Ｔ２”の間ＩＧＢＴ３２に過電流が流れると、“Ｈ”レベルとなり、その後、ＩＧＢＴ３２がオフされて、ＩＧＢＴ３２に過電流が流れなくなると、“Ｌ”レベルとなる。
　したがって、第２フィルタ回路６３は、ＩＧＢＴ３２に流れる電流が過電流状態であるか否かを検出する出力信号Ｖｃ２に基づいて、過電流状態の期間が“第２期間Ｔ２”より長いか否かを示す出力信号Ｖｆ２を出力する。なお、第２フィルタ回路６３は、「第２信号出力回路」に相当する。また、出力信号Ｖｆ２は、「第２信号」に相当する。
　＜＜＜駆動回路６４＞＞＞
　駆動回路６４は、出力信号Ｖｆ１，Ｖｆ２と、駆動信号Ｖｌｄｒｕと、に基づいてＩＧＢＴ３２をオンまたはオフする回路である。駆動回路６４は、電流生成回路８１、放電回路８２、Ｄフリップフロップ８３、スイッチ回路８４、ＳＲフリップフロップ８７、タイマー回路８８を含んで構成される。
　＜＜＜＜電流生成回路８１＞＞＞＞
　電流生成回路８１は、ＩＧＢＴ３２のゲート端子の容量を充電する電流を生成する回路である。電流生成回路８１は、分圧回路９１、オペアンプ９２、ＮＭＯＳトランジスタ９３，９７，９８、抵抗９４、ＰＭＯＳトランジスタ９５，９６を含んで構成される。
　オペアンプ９２の非反転入力端子には、基準電圧ＶＲＥＦ１に基づいて分圧回路９１により生成される基準電圧Ｖｓが印可される。オペアンプ９２の反転入力端子には、ＮＭＯＳトランジスタ９３と、ＰＭＯＳトランジスタ９５と、に流れる電流Ｉ１を検出するための抵抗９４の一端と、ＮＭＯＳトランジスタ９３のソース端子が接続される。
　ＮＭＯＳトランジスタ９３には、ダイオード接続されたＰＭＯＳトランジスタ９５から電流が供給される。そして、オペアンプ９２は、反転入力端子の電圧が、非反転入力端子に印可された基準電圧Ｖｓとなるよう、ＮＭＯＳトランジスタ９３を制御する。
　この結果、ダイオード接続されたＰＭＯＳトランジスタ９５には、基準電圧Ｖｓと、抵抗９４の抵抗値とで定める電流Ｉ１が流れることになる。
　また、ＰＭＯＳトランジスタ９５，９６は、カレントミラー回路を構成する。このため、ＰＭＯＳトランジスタ９６には、ＰＭＯＳトランジスタ９５に流れる電流Ｉ１に応じた電流Ｉ２が流れることになる。
　なお、ＮＭＯＳトランジスタ９７，９８のうちの少なくとも１つがオンされると、ＮＭＯＳトランジスタ９３のゲート端子には、接地電圧が印可され、その結果、ＮＭＯＳトランジスタ９３は、オフされ、電流Ｉ１，Ｉ２は、流れない。一方、駆動信号Ｖｌｄｒｕ及び後述するＳＲフリップフロップ８７の出力信号Ｖｓｑが“Ｌ”レベルである場合、電流Ｉ１，Ｉ２が流れ、ＩＧＢＴ３２がオンされる。また、“Ｌ”レベルの駆動信号Ｖｌｄｒｕは、「第１入力信号」に相当し、“Ｈ”レベルの駆動信号Ｖｌｄｒｕは、「第２入力信号」に相当する。
　＜＜＜＜放電回路８２＞＞＞＞
　放電回路８２は、ＩＧＢＴ３２のゲート端子に接地電圧を印可し、ＩＧＢＴ３２をオフする回路である。放電回路８２は、ＮＭＯＳトランジスタ１０１，１０２，１０３を含んで構成される。
　ＮＭＯＳトランジスタ１０１，１０２，１０３は、それぞれ、ドレイン端子がＩＧＢＴ３２のゲート端子に接続され、ソース端子が接地される。後に詳述するが、ＮＭＯＳトランジスタ１０１，１０２，１０３のゲート端子のそれぞれには、駆動信号Ｖｌｄｒｕと、後述するＤフリップフロップ８３の出力信号Ｖｄｑと、ＳＲフリップフロップ８７の出力信号Ｖｓｑと、に基づいて制御される電圧Ｖｓ１，Ｖｓ２，Ｖｓ３が印可される。また、本実施形態では、ＮＭＯＳトランジスタ１０２，１０３のオン抵抗は、ＮＭＯＳトランジスタ１０１のオン抵抗よりも大きい。なお、ＮＭＯＳトランジスタ１０１は、「第１スイッチ」に相当し、ＮＭＯＳトランジスタ１０３は、「第２スイッチ」に相当し、ＮＭＯＳトランジスタ１０２は、「第３スイッチ」に相当する。
　＜＜＜＜Ｄフリップフロップ８３＞＞＞＞
　Ｄフリップフロップ８３は、第１フィルタ回路６２の出力信号Ｖｆ１を、駆動信号Ｖｌｄｒｕの立ち上がりエッジ（すなわち、ＩＧＢＴ３２をオンからオフへスイッチングするタイミング）で保持し、出力信号Ｖｄｑを出力する回路である。なお、Ｄフリップフロップ８３は、「第１保持回路」に相当する。
　＜＜＜＜スイッチ回路８４＞＞＞＞
　スイッチ回路８４は、Ｄフリップフロップ８３の出力信号Ｖｄｑの論理レベルに基づいて、電圧Ｖｓ１，Ｖｓ２を制御して、ＮＭＯＳトランジスタ１０１，１０３を制御する回路である。スイッチ回路８４は、ＡＮＤ素子８５，８６を含んで構成される。
　ＡＮＤ素子８５は、出力信号Ｖｄｑが“Ｈ”レベルである場合、つまり、過電流状態の期間が“第１期間Ｔ１”より長い場合、ＮＭＯＳトランジスタ１０３を駆動する電圧Ｖｓ２を、駆動信号Ｖｌｄｒｕに基づいて制御し、ＮＭＯＳトランジスタ１０３を介してＩＧＢＴ３２を制御する。一方、ＡＮＤ素子８５は、出力信号Ｖｄｑが“Ｌ”レベルである場合、つまり、過電流状態の期間が“第１期間Ｔ１”より短い場合、電圧Ｖｓ２を“Ｌ”レベルにしてＮＭＯＳトランジスタ１０３をオフする。
　ＡＮＤ素子８６は、出力信号Ｖｄｑが“Ｈ”レベルである場合、つまり、過電流状態の期間が“第１期間Ｔ１”より長い場合、電圧Ｖｓ１が“Ｌ”レベルとなり、ＮＭＯＳトランジスタ１０１をオフする。一方、ＡＮＤ素子８６は、出力信号Ｖｄｑが“Ｌ”レベルである場合、つまり、過電流状態の期間が“第１期間Ｔ１”より短い場合、ＮＭＯＳトランジスタ１０１を駆動信号Ｖｌｄｒｕに基づいて制御し、ＮＭＯＳトランジスタ１０１を介してＩＧＢＴ３２を制御する。
　＜＜＜＜ＳＲフリップフロップ８７及びタイマー回路８８＞＞＞＞
　ＳＲフリップフロップ８７は、第２フィルタ回路６３から、出力信号Ｖｆ２として、パルス信号が出力されると、出力信号Ｖｓｑを“Ｈ”レベルとする。また、出力信号Ｖｓｑは、タイマー回路８８に入力され、タイマー回路８８は、“所定時間Ｔ０”だけ、出力信号Ｖｓｑを遅延させて出力信号Ｖｔ０を出力する。出力信号Ｖｔ０が出力されると、ＳＲフリップフロップ８７は、リセットされ、その結果、ＳＲフリップフロップ８７は、“Ｌ”レベルの出力信号Ｖｓｑを出力する。すなわち、出力信号Ｖｓｑが“Ｈ”レベルである期間が、“所定時間Ｔ０”より長くなると、出力信号Ｖｔ０が出力され、出力信号Ｖｓｑが“Ｌ”レベルにリセットされる。なお、タイマー回路８８は、「リセット回路」に相当し、“所定時間Ｔ０”は、「所定期間」に相当する。
　また、出力信号Ｖｓｑは、電流生成回路８１のＮＭＯＳトランジスタ９８のゲート端子と、放電回路８２のＮＭＯＳトランジスタ１０２のゲート端子と、に入力される。また、出力信号Ｖｓｑが“Ｈ”レベルである場合、ＮＭＯＳトランジスタ９８をオンして電流Ｉ２の生成を停止し、ＮＭＯＳトランジスタ１０２をオンして、駆動信号Ｖｌｄｒｕに関わらず、ＩＧＢＴ３２をオフする。また、ＮＭＯＳトランジスタ１０２は、ＳＲフリップフロップ８７の出力信号Ｖｓｑが“Ｈ”レベルを維持している間、オンする。なお、ＳＲフリップフロップ８７は、「第２保持回路」に相当する。
＜スイッチング制御回路５１の動作＞
＜＜過電流状態の期間が“第１期間Ｔ１”及び“第２期間Ｔ２”より短い場合＞＞
　図５は、スイッチング制御回路５１の動作の一例を示す図である。ここでは、過電流状態の期間が“第１期間Ｔ１”及び“第２期間Ｔ２”より短い場合について説明する。時刻ｔ０以前において、過電流状態は発生しておらず、第１フィルタ回路６２の出力信号Ｖｆ１は、“Ｌ”レベルを維持しているものとする。同様に、第２フィルタ回路６３の出力信号Ｖｆ２も、“Ｌ”レベルを維持しているものとする。そして、Ｄフリップフロップ８３の出力信号Ｖｄｑは、出力信号Ｖｆ１が“Ｌ”レベルであるので、“Ｌ”レベルである。さらに、ＳＲフリップフロップ８７の出力信号Ｖｓｑは、すでにリセットされており、“Ｌ”レベルであるものとする。
　この場合、出力信号Ｖｄｑが“Ｌ”レベルであるため、ＮＭＯＳトランジスタ１０１は、駆動信号Ｖｌｄｒｕに基づいて制御され、ＮＭＯＳトランジスタ１０３は、オフされている。そして、出力信号Ｖｓｑが“Ｌ”レベルであるため、ＮＭＯＳトランジスタ９８，１０２はオフされている。
　時刻ｔ０において、駆動信号Ｖｌｄｒｕが“Ｌ”レベルとなると、ＮＭＯＳトランジスタ９７はオフされ、電流生成回路８１は、電流Ｉ２を生成する。そして、ＮＭＯＳトランジスタ１０１のゲート端子に入力される信号Ｖｓ１は、駆動信号Ｖｌｄｒｕに基づいて“Ｌ”レベルとなり、ＮＭＯＳトランジスタ１０１はオフされる。これにより、ＩＧＢＴ３２のゲート端子には、電流生成回路８１からの電流Ｉ２が供給される。電流Ｉ２が供給されると、ＩＧＢＴ３２のゲート端子の電圧Ｖｇは、一定の傾きで上昇する。その結果、ＩＧＢＴ３２がオンされ、ＩＧＢＴ３２及び回路の寄生成分を介してノイズを含む電流が流れる。ノイズを含む電流が流れると、抵抗７１が生成する電圧Ｖｒは一時的に基準電圧ＶＲＥＦ２より大きくなる。結果、コンパレータ７３，７５の出力信号Ｖｃ１，Ｖｃ２は、“Ｈ”レベルとなる。
　時刻ｔ１において、ＩＧＢＴ３２のターンオン時のノイズが消滅するため、コンパレータ７３，７５の出力信号Ｖｃ１，Ｖｃ２は、“Ｌ”レベルとなる。ここで、出力信号Ｖｃ１が“Ｈ”レベルとなる期間は、“第１期間Ｔ１”よりも短いため、出力信号Ｖｆ１は、“Ｌ”レベルを維持し、結果、出力信号Ｖｄｑは、“Ｌ”レベルが維持される。同様に、出力信号Ｖｃ２が“Ｈ”レベルとなる期間は、“第２期間Ｔ２”よりも短いため、出力信号Ｖｆ２は、“Ｌ”レベルを維持する。そのため、出力信号Ｖｓｑは、“Ｌ”レベルを維持する。なお、時刻ｔ０～ｔ１の期間は、“ノイズ期間Ｔｎ”であり、「スイッチング素子がオンとなる際にノイズが発生する期間」に相当する。
　時刻ｔ２において、駆動信号Ｖｌｄｒｕが“Ｈ”レベルとなると、ＮＭＯＳトランジスタ９８はオフされたままであるが、ＮＭＯＳトランジスタ９７はオンされるため、電流生成回路８１は、電流Ｉ２の生成を停止する。そして、ＮＭＯＳトランジスタ１０１のゲート端子に入力される信号Ｖｓ１は、駆動信号Ｖｌｄｒｕに基づいて“Ｈ”レベルとなり、ＮＭＯＳトランジスタ１０１はオンされる。なお、出力信号Ｖｓｑは“Ｌ”レベルであり、ＡＮＤ素子８５の出力信号は、“Ｌ”レベルであるので、ＮＭＯＳトランジスタ１０２，１０３はオフされている。そして、ＩＧＢＴ３２のゲート端子は、ＮＭＯＳトランジスタ１０１を介して接地され、ＩＧＢＴ３２はオフされる。その結果、抵抗７１が生成する電圧Ｖｒは、接地電圧となる。
　時刻ｔ３において、再度、駆動信号Ｖｌｄｒｕは“Ｈ”レベルとなる。以降は、時刻ｔ０～ｔ２の動作を繰り返す。
　なお、“Ｌ”レベルの駆動信号Ｖｌｄｒｕは、「第１入力信号」に相当し、“Ｈ”レベルの駆動信号Ｖｌｄｒｕは、「第２入力信号」に相当する。
　このように、スイッチング制御回路５１は、ＩＧＢＴ３２に過電流が流れない場合、駆動信号Ｖｌｄｒｕに基づいてＩＧＢＴ３２を駆動する。
＜＜過電流状態の期間が“第１期間Ｔ１”より長く“第２期間Ｔ２”より短い場合＞＞
　図６は、スイッチング制御回路５１の動作の一例を示す図である。ここでは、過電流状態の期間が“第１期間Ｔ１”より長く“第２期間Ｔ２”より短い場合について説明する。時刻ｔ１０以前におけるスイッチング制御回路５１の状態は、図５の時刻ｔ０以前の状態と同様である。
　時刻ｔ１０において、駆動信号Ｖｌｄｒｕが“Ｌ”レベルとなると、図５の時刻ｔ０の場合と同様にスイッチング制御回路５１は動作する。その結果、ＩＧＢＴ３２がオンされ、ＩＧＢＴ３２にノイズを含む電流が流れる。
　時刻ｔ１１において、ＩＧＢＴ３２に過電流が流れているため、出力信号Ｖｃ１は、時刻ｔ１０から”Ｈ”レベルが維持されている。時刻ｔ１０から、過電流状態の期間が“第１期間Ｔ１”を超えると、時刻ｔ１１において、出力信号Ｖｆ１は、“Ｈ”レベルとなる。この時、過電流状態の期間が“第２期間Ｔ２”を超えていないため、出力信号Ｖｆ２は、“Ｌ”レベルを維持する。
　時刻ｔ１２において、駆動信号Ｖｌｄｒｕが“Ｈ”レベルとなると、Ｄフリップフロップ８３は、信号Ｖｆ１を保持し、出力信号Ｖｄｑを“Ｈ”レベルとする。そして、ＮＭＯＳトランジスタ９７はオンされ、電流生成回路８１は、電流Ｉ２の生成を停止する。そして、ＡＮＤ素子８６の出力信号は“Ｌ”レベルとなるため、ＮＭＯＳトランジスタ１０１がオンされる代わりに、ＡＮＤ素子８５の出力信号が“Ｈ”レベルとなるため、ＮＭＯＳトランジスタ１０３のゲート端子に入力される信号Ｖｓ２が、“Ｈ”レベルとなる。そして、ＩＧＢＴ３２のゲート端子は、ＮＭＯＳトランジスタ１０３を介して接地され、ＩＧＢＴ３２はオフされる。その結果、抵抗７１が生成する電圧Ｖｒは、接地電圧となる。
　なお、駆動信号Ｖｌｄｒｕが“Ｈ”レベルとなると、ＩＧＢＴ３２はオフされ、ＩＧＢＴ３２に流れる電流は消滅するが、ＩＧＢＴ３２に過電流が流れていることを示す出力信号Ｖｆ１はすぐに“Ｌ”レベルとはならず、Ｄフリップフロップ８３は、出力信号Ｖｆ１を保持することができる。
　また、ＮＭＯＳトランジスタ１０３のオン抵抗は、ＮＭＯＳトランジスタ１０１のオン抵抗よりも大きいため、ＮＭＯＳトランジスタ１０３でＩＧＢＴ３２がオフされる場合のＩＧＢＴ３２のゲート端子の単位時間当たりの電圧変化量は、ＮＭＯＳトランジスタ１０１でＩＧＢＴ３２がオフされる場合よりも小さくなる。これにより、ＩＧＢＴ３２をオフする際、ＩＧＢＴ３２に流れる電流の単位時間当たりの変化量が低減され、サージ電圧によるＩＧＢＴ３２の破壊を抑制することができる。
　時刻ｔ１３において、再度、駆動信号Ｖｌｄｒｕは“Ｌ”レベルとなる。以降は、時刻ｔ１０～ｔ１２の動作を繰り返す。ただし、ＩＧＢＴ３２がオンされるたびに、過電流状態の期間が“第１期間Ｔ１”を超えるため、Ｄフリップフロップ８３の出力信号Ｖｄｑは、時刻ｔ１３以降“Ｈ”レベルを維持する。
　このように、スイッチング制御回路５１は、過電流状態の期間が“第１期間Ｔ１”より長く“第２期間Ｔ２”より短い場合、駆動信号ＶｌｄｒｕにもとづいてＩＧＢＴ３２をオンし、ＮＭＯＳトランジスタ１０３を介してＩＧＢＴ３２をオフする。
＜＜過電流状態の期間が“第１期間Ｔ１”及び“第２期間Ｔ２”より長い場合＞＞
　図７は、スイッチング制御回路５１の動作の一例を示す図である。ここでは、過電流状態の期間が“第１期間Ｔ１”及び“第２期間Ｔ２”より長い場合について説明する。時刻ｔ２０以前におけるスイッチング制御回路５１の状態は、図５の時刻ｔ０以前の状態と同様である。
　時刻ｔ２０において、駆動信号Ｖｌｄｒｕは、“Ｌ”レベルとなると、図５の時刻ｔ０の場合と同様にスイッチング制御回路５１は動作する。その結果、ＩＧＢＴ３２がオンされ、ＩＧＢＴ３２にノイズを含む電流が流れ、出力信号Ｖｃ２は、“Ｈ”レベルとなる。
　時刻ｔ２１において、過電流状態の期間が“第１期間Ｔ１”及び“第２期間Ｔ２”を超えると、出力信号Ｖｆ１，Ｖｆ２は、“Ｈ”レベルとなり、ＳＲフリップフロップ８７の出力信号Ｖｓｑは、“Ｈ”レベルとなる。その結果、ＮＭＯＳトランジスタ９８がオンされ、電流生成回路８１は、電流Ｉ２の生成を停止する。そして、出力信号Ｖｓｑは、“Ｈ”レベルとなっているので、ＮＭＯＳトランジスタ１０２のゲート端子に入力される電圧Ｖｓ３は、“Ｈ”レベルとなり、ＮＭＯＳトランジスタ１０２がオンされる。なお、ＡＮＤ素子８６の出力信号が“Ｌ”レベルであるため、ＮＭＯＳトランジスタ１０１は、オフされており、ＡＮＤ素子８５の出力信号が“Ｌ”レベルであるため、ＮＭＯＳトランジスタ１０３は、オフされている。その結果、ＩＧＢＴ３２のゲート端子は、ＮＭＯＳトランジスタ１０２を介して接地され、ＩＧＢＴ３２はオフされる。
　また、ＮＭＯＳトランジスタ１０２のオン抵抗は、ＮＭＯＳトランジスタ１０１のオン抵抗よりも大きいため、ＮＭＯＳトランジスタ１０２でＩＧＢＴ３２がオフされる場合のＩＧＢＴ３２のゲート端子の単位時間当たりの電圧変化量は、ＮＭＯＳトランジスタ１０１でＩＧＢＴ３２がオフされる場合よりも小さくなる。これにより、ＩＧＢＴ３２をオフする際、ＩＧＢＴ３２に流れる電流の単位時間当たりの変化量が低減され、サージ電圧によるＩＧＢＴ３２の破壊を抑制することができる。
　時刻ｔ２２において、抵抗７１が生成する電圧Ｖｒが基準電圧ＶＲＥＦ３を下回るようになると、出力電圧Ｖｃ２は、“Ｌ”レベルとなり、出力電圧Ｖｆ２も“Ｌ”レベルとなる。
　時刻ｔ２３において、ＩＧＢＴ３２がオフされると、抵抗７１が生成する電圧Ｖｒは、接地電圧となる。
　時刻ｔ２４において、駆動信号Ｖｌｄｒｕが“Ｈ”レベルとなったとしても、出力信号Ｖｆ１は、出力信号Ｖｆ２と同様に、“Ｌ”レベルとなるため、出力信号Ｖｄｑは、“Ｌ”レベルを維持する。
　時刻ｔ２１から“所定時間Ｔ０”が経過するまで、出力信号Ｖｓｑは、“Ｈ”レベルであるため、駆動信号Ｖｌｄｒｕが“Ｌ”レベルとなっても、ＩＧＢＴ３２はオンされず、電圧Ｖｒは接地電圧のままとなる。
　“所定時間Ｔ０”が経過し、出力信号Ｖｓｑがリセットされると、スイッチング制御回路５１は、再び、過電流状態の期間が、“第１期間Ｔ１”または“第２期間Ｔ２”より長いか否かに基づいて動作する。
　このように、スイッチング制御回路５１は、過電流状態の期間が“第２期間Ｔ２”より長い場合、“所定時間Ｔ０”の間、ＩＧＢＴ３２をオフする。
　したがって、スイッチング制御回路５１は、ＩＧＢＴ３２を過電流から保護できる。
＝＝＝その他＝＝＝
　本実施形態のスイッチング制御回路５１は、ＬＶＩＣ２４に用いられているが、スイッチング制御回路５１をＨＶＩＣ２１～２３に用いて、ＩＧＢＴ３１，３３，３５を過電流から保護することもできる。
　本実施形態のスイッチング制御回路５１は、ＩＧＢＴ３２を過電流から保護するものとして説明したが、ＩＧＢＴの他に、パワーＭＯＳＦＥＴ等を過電流から保護することもできる。
＝＝＝まとめ＝＝＝
　以上、本実施形態のパワーモジュール１０について説明した。スイッチング制御回路５１は、第１フィルタ回路６２の出力信号Ｖｆ１に基づいて、ＮＭＯＳトランジスタ１０１でＩＧＢＴ３２をオフするか、ＮＭＯＳトランジスタ１０３でＩＧＢＴ３２をオフするかを切り替える。そして、ＮＭＯＳトランジスタ１０３のオン抵抗は、ＮＭＯＳトランジスタ１０１のオン抵抗よりも大きいため、ＩＧＢＴ３２がオフされる際のＩＧＢＴ３２に流れる電流の単位時間当たりの変化量を低減し、結果、ＩＧＢＴ３２がオフされる際のサージ電圧を抑制する。これにより、適切に、ＩＧＢＴ３２を過電流から保護することができる。
　また、第１フィルタ回路６２は、過電流状態の期間が“第１期間Ｔ１”より長いと、出力信号Ｖｆ１を“Ｈ”レベルとする。そして、この“第１期間Ｔ１”を、ＩＧＢＴ３２をオンする際に発生するノイズが存在する期間より長くすることで、ノイズを過電流であると検出することを防ぐことができる。
　また、駆動信号Ｖｌｄｒｕの立ち上がりエッジで、Ｄフリップフロップ８３が、第１フィルタ回路６２の出力信号Ｖｆ１を保持することで、ＩＧＢＴ３２がオフされる際にＩＧＢＴ３２に流れる電流の状態を過電流保護のために適切に検出することができる。
　また、スイッチング制御回路５１は、過電流状態の期間が、“第１期間Ｔ１”より長い“第２期間Ｔ２”よりも長い場合、駆動信号Ｖｌｄｒｕに関わらず、ＩＧＢＴ３２をオフする。これにより、ＩＧＢＴ３２に過電流が長時間流れて、ＩＧＢＴ３２を破壊することを防止する。
　また、ＳＲフリップフロップ８７は、第２フィルタ回路６３の出力信号Ｖｆ２を保持し、“Ｈ”レベルの出力信号Ｖｓｑを出力する。この出力に伴い、スイッチング制御回路５１は、ＮＭＯＳトランジスタ１０１ではなく、ＮＭＯＳトランジスタ１０１よりもオン抵抗が大きいＮＭＯＳトランジスタ１０２で、ＩＧＢＴ３２をオフする。これにより、ＩＧＢＴ３２がオフされる際のＩＧＢＴ３２に流れる電流の単位時間当たりの変化量を低減し、結果、ＩＧＢＴ３２がオフされる際のサージ電圧を抑制する。これにより、適切に、ＩＧＢＴ３２を過電流から保護することができる。また、ＳＲフリップフロップ８７の出力信号Ｖｓｑをマイコン（不図示）に報知することによって、マイコン（不図示）に過電流状態の期間が“第２期間Ｔ２”より長く続いたことを報知することができる。一方、報知を受けたマイコン（不図示）は、パワーモジュール１０の制御を変更し、過電流状態の解消を行うことができる。
　また、タイマー回路８８は、“Ｈ”レベルの出力信号Ｖｓｑを受けた後、“所定時間Ｔ０”経過後に出力信号Ｖｔ０を出力する。この出力信号Ｖｔ０に基づいてＳＲフリップフロップ８７は、リセットされる。これにより、過電流状態が発生したとしても、“所定時間Ｔ０”後には、パワーモジュール１０は、動作を再開する。これにより、パワーモジュール１０が搭載されたシステムは、稼働を停止することなく、動作する。
　また、検出回路６１が、コンパレータ７３，７５を有すると、ＩＧＢＴ３２に流れる電流値の検出値をそれぞれ変えることができ、応用例によっては、より適切な過電流保護が行える。
　また、スイッチング制御回路５１が、検出回路６１、第１フィルタ回路６２、第２フィルタ回路６３、駆動回路６４を含むように構成すると、第１フィルタ回路６２で計測される“第１期間Ｔ１”と第２フィルタ回路６３で計測される“第２期間Ｔ２”との組み合わせで、より適切に過電流保護が行える。
　また、ＩＧＢＴ３２、検出回路６１、第１フィルタ回路６２、第２フィルタ回路６３、駆動回路６４を備えるパワーモジュール１０は、ＩＧＢＴ３２を過電流から保護するのに好適である。
　上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。また、本発明は、その趣旨を逸脱することなく、変更や改良され得るとともに、本発明にはその等価物が含まれるのはいうまでもない。
１０　パワーモジュール
１１　三相モータ
１２　コンデンサ
１３　直流電源
２１，２２，２３　ＨＶＩＣ
２４　ＬＶＩＣ
３０　ブリッジ回路
３１～３６　ＩＧＢＴ
３７　電流センス用のＩＧＢＴ
４１～４６　ＦＷＤ
５１～５３　スイッチング制御回路
６１　検出回路
６２　第１フィルタ回路
６３　第２フィルタ回路
６４　駆動回路
７１，９４　抵抗
７２，７４　基準電圧回路
７３，７５　コンパレータ
８１　電流生成回路
８２　放電回路
８３　Ｄフリップフロップ
８４　スイッチ回路
８５，８６　ＡＮＤ素子
８７　ＳＲフリップフロップ
８８　タイマー回路
９１　分圧回路
９２　オペアンプ
９３，９８，９７，１０１，１０２，１０３　ＮＭＯＳトランジスタ
９５，９６　ＰＭＯＳトランジスタ

Claims (9)

  1. 　スイッチング素子のスイッチングを制御するスイッチング制御回路であって、
    　前記スイッチング素子に流れる電流が過電流状態であるか否かを検出する検出回路と、
    　前記過電流状態の期間が第１期間より長いか否かを示す第１信号を出力する第１信号出力回路と、
    　前記スイッチング素子をオンするための第１入力信号に基づいて、前記スイッチング素子をオンし、前記過電流状態の期間が前記第１期間より短い場合、前記スイッチング素子をオフするための第２入力信号に基づいて、第１スイッチを介して前記スイッチング素子をオフし、前記過電流状態の期間が前記第１期間より長い場合、前記第２入力信号及び前記第１信号に基づいて、前記第１スイッチよりオン抵抗の大きい第２スイッチを介して前記スイッチング素子をオフする駆動回路と、
    　を備えるスイッチング制御回路。
  2. 　請求項１に記載のスイッチング制御回路であって、
    　前記第１期間は、前記スイッチング素子がオンとなる際にノイズが発生する期間より長い、
    　スイッチング制御回路。
  3. 　請求項１または２に記載のスイッチング制御回路であって、
    　前記駆動回路は、
    　前記スイッチング素子の制御電極と、接地との間に設けられた第１スイッチと、
    　前記スイッチング素子の前記制御電極と、前記接地との間に設けられた第２スイッチと、
    　前記第２入力信号が入力されると、前記第１信号を保持する第１保持回路と、
    　前記第１保持回路が、前記過電流状態の期間が前記第１期間より短いことを示す前記第１信号を保持している場合、前記第２入力信号に基づいて前記第１スイッチをオンし、前記第１保持回路が、前記過電流状態の期間が前記第１期間より長いことを示す前記第１信号を保持している場合、前記第２入力信号に基づいて前記第２スイッチをオンするスイッチ回路と、
    　を備えるスイッチング制御回路。
  4. 　請求項１～３の何れか一項に記載のスイッチング制御回路であって、
    　前記過電流状態の期間が、前記第１期間より長い第２期間より長いか否かを示す第２信号を出力する第２信号出力回路を更に備え、
    　前記駆動回路は、
    　前記過電流状態の期間が前記第２期間より長いことを示す前記第２信号に基づいて、前記第１及び第２入力信号に関わらず、前記スイッチング素子をオフする、
    　スイッチング制御回路。
  5. 　請求項４の何れか一項に記載のスイッチング制御回路であって、
    　前記駆動回路は、
    　前記第２信号を保持する第２保持回路と、
    　前記スイッチング素子の制御電極と、接地との間に設けられ、前記第２保持回路が前記第２期間より長いことを示す前記第２信号を保持している間にオンする第３スイッチと、
    　を備える、
    　スイッチング制御回路。
  6. 　請求項５に記載のスイッチング制御回路であって、
    　前記駆動回路は、
    　前記第２保持回路が前記第２期間より長いことを示す前記第２信号を保持している期間が、所定期間より長くなると、前記第２保持回路の状態をリセットするリセット回路を備える、
    　スイッチング制御回路。
  7. 　請求項４～６の何れか一項に記載のスイッチング制御回路であって、
    　前記検出回路は、
    　前記スイッチング素子に流れる電流と、第１の電流値とを比較し、前記スイッチング素子に流れる電流が第１の電流値より大きい場合、前記スイッチング素子に流れる電流が前記過電流状態であることを示す第１比較結果を出力する第１比較回路と、
    　前記スイッチング素子に流れる電流と、第２の電流値とを比較し、前記スイッチング素子に流れる電流が第２の電流値より大きい場合、前記スイッチング素子に流れる電流が前記過電流状態であることを示す第２比較結果を出力する第２比較回路と、
    　を含み、
    　前記第１信号出力回路は、前記第１比較結果に基づいて、前記第１信号を出力し、
    　前記第２信号出力回路は、前記第２比較結果に基づいて、前記第２信号を出力する、
    　スイッチング制御回路。
  8. 　スイッチング素子のスイッチングを制御するスイッチング制御回路であって、
    　前記スイッチング素子に流れる電流が所定電流より大きい過電流状態を検出する検出回路と、
    　前記過電流状態の期間が、第１期間より長いか否かを示す第１信号を出力する第１信号出力回路と、
    　前記過電流状態の期間が、前記第１期間より長い第２期間より長いか否かを示す第２信号を出力する第２信号出力回路と、
    　前記第１及び第２信号と、前記スイッチング素子をオンするための第１入力信号と、前記スイッチング素子をオフするための第２入力信号と、に基づいて、前記スイッチング素子を駆動する駆動回路と、を備え、
    　前記駆動回路は、
    　前記過電流状態の期間が前記第２期間より長い場合、前記第１及び前記第２入力信号に関わらず、前記過電流状態の期間が前記第２期間より長いことを示す前記第２信号に基づいて、前記スイッチング素子をオフし、
    　前記過電流状態の期間が前記第１期間より短い場合、前記第１入力信号に基づいて、前記スイッチング素子をオンし、前記第２入力信号に基づいて、第１スイッチを介して前記スイッチング素子をオフし、
    　前記過電流状態の期間が前記第１期間より長く、前記第２期間より短い場合、前記第１入力信号に基づいて、前記スイッチング素子をオンし、前記過電流状態の期間が前記第１期間より長いことを示す前記第１信号及び前記第２入力信号に基づいて、前記第１スイッチよりオン抵抗の大きい第２スイッチを介して前記スイッチング素子をオフする、
    　スイッチング制御回路。
  9. 　スイッチング素子と、
    　前記スイッチング素子に流れる電流が過電流状態であるか否かを検出する検出回路と、
    　前記過電流状態の期間が第１期間より長いか否かを示す第１信号を出力する第１信号出力回路と、
    　前記スイッチング素子をオンするための第１入力信号に基づいて、前記スイッチング素子をオンし、前記過電流状態の期間が前記第１期間より短い場合、前記スイッチング素子をオフするための第２入力信号に基づいて、第１スイッチを介して前記スイッチング素子をオフし、前記過電流状態の期間が前記第１期間より長い場合、前記第２入力信号及び前記第１信号に基づいて、前記第１スイッチよりオン抵抗の大きい第２スイッチを介して前記スイッチング素子をオフする駆動回路と、
    　を備える半導体装置。
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