WO2021070495A1 - スイッチング制御回路、駆動制御装置及びスイッチング制御方法 - Google Patents

スイッチング制御回路、駆動制御装置及びスイッチング制御方法 Download PDF

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健一 岡山
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富士電機株式会社
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Definitions

  • the present invention relates to a switching control circuit, a drive control device, and a switching control method.
  • the switching element of the lower arm is turned off and then the switching element of the upper arm is turned off.
  • the switching element of the upper arm may be damaged by the voltage generated in the switching element of the upper arm.
  • the present invention has been made in view of the above-mentioned conventional problems, and an object of the present invention is a switching control circuit, a drive control device, and a switching control capable of preventing the switching element of the upper arm from being damaged. To provide a method.
  • the switching control circuit that solves the above-mentioned problems includes a first switching element on the power supply side, a second switching element on the ground side connected in series to the first switching element via a load, and a second switching element on the ground side.
  • a switching control circuit that controls switching of the first switching element among the bridge circuits including, when the currents of the first and second switching elements become overcurrent and the second switching element is turned off.
  • the first drive signal for turning off the first switching element is output with a delay for a predetermined period, and when the current does not become the overcurrent, the second drive signal for switching the first switching element is output. It includes an output circuit and a drive circuit that drives the first switching element based on the output of the output circuit.
  • the semiconductor device that solves the above-mentioned problems includes a first switching element on the power supply side, a second switching element on the ground side connected in series to the first switching element via a load, and the above.
  • a switching control circuit that controls switching of the first switching element and a detection circuit that directly outputs a signal indicating whether or not the currents of the first and second switching elements are overcurrent to the switching control circuit are provided.
  • the switching control circuit when the currents of the first and second switching elements become the overcurrent, the signal from the detection circuit indicates the overcurrent, and the second switching element is turned off, the first switching An output circuit that outputs a first drive signal for turning off the element with a delay for a predetermined period and outputs a second drive signal for switching the first switching element when the current does not become the overcurrent.
  • a drive circuit for driving the first switching element based on the output of the output circuit is provided.
  • the drive control device that solves the above-mentioned problems includes a first switching element on the power supply side, a second switching element on the ground side connected in series to the first switching element via a load, and the like.
  • a drive control device including a control circuit for outputting a control signal for controlling the first switching element and the second switching element, a high voltage side drive circuit, and a low voltage side drive circuit, wherein the high voltage side is provided.
  • the drive circuit drives the first switching element based on the control signal
  • the low voltage side drive circuit drives the second switching element based on the control signal
  • the control circuit drives the second switching element.
  • a counter that counts a predetermined period and when the current becomes overcurrent, the control signal for turning off the second switching element is sent to the low voltage side drive circuit. It includes a signal output circuit that outputs and outputs the control signal for turning off the first switching element to the high voltage side drive circuit when the predetermined period is counted.
  • a switching control method for controlling switching between the first switching element and the second switching element among the bridge circuits including, and when the current flowing through the second switching element becomes an overcurrent, the first 2
  • the switching element is turned off, and when the current becomes an overcurrent, the first switching element is turned off after a lapse of a predetermined period.
  • the present invention it is possible to provide a switching control circuit, a drive control device, and a switching control method that can prevent the switching element of the upper arm from being damaged.
  • FIG. 1 is a diagram showing a configuration of an MCU 10 and a power module 11 according to an embodiment of the present invention.
  • the control circuit (for example, MCU (MicroControl Unit)) 10 outputs drive signals Vdr1, Vdr2, Vdr3, Vdru, Vdrv, Vdrw in order to control the power module 11 according to a user's instruction or the like.
  • An ALM signal Sa indicating whether or not the current flowing through the resistors Rs (described later) from the low voltage side drive circuit 31 (hereinafter, LVIC) (described later) is an overcurrent is input to the MCU 10.
  • the drive signals Vdr1 When the MCU 10 receives the ALM signal Sa indicating that the current flowing through the resistor Rs is an overcurrent, the drive signals Vdr1 to sequentially turn off the lower arm IGBT and turn off the upper arm IGBT among the IGBTs 41 to 46. Outputs Vdr3, Vdru to Vdrw.
  • the power module 11 is a semiconductor device that drives a three-phase motor 12, and includes a bridge circuit 30, LVIC 31, high voltage side drive circuits 32 to 34 (hereinafter, HVIC) for power conversion, terminals HU, HV, HW, LU, and so on.
  • HVIC high voltage side drive circuits 32 to 34
  • the bridge circuit 30 includes IGBTs (Insulated Gate Bipolar Transistors) 41 to 46 and FWD (Free Wheeling Diodes) 51 to 56 that drive the three-phase motor 12.
  • IGBTs Insulated Gate Bipolar Transistors
  • FWD Free Wheeling Diodes
  • the IGBTs 41 and 42 are U-phase switching elements, and FWDs 51 and 52 are provided in each of the IGBTs 41 and 42.
  • the IGBTs 43 and 44 are V-phase switching elements, and FWDs 53 and 54 are provided in each of the IGBTs 43 and 44.
  • the IGBTs 45 and 46 are W-phase switching elements, and FWDs 55 and 56 are provided in each of the IGBTs 45 and 46.
  • the IGBTs 41 to 46 are used as the switching element of the power module 11, but a power MOS transistor may be used, for example. In that case, FWDs 51 to 56 become body diodes.
  • Resistors Rs are resistors that detect the current flowing through the bridge circuit 30.
  • a power supply voltage Vdc is applied to the terminal P, a three-phase motor 12 as a load is provided to the terminals U, V, and W, and the terminals NU, NV, and NW are grounded via resistors Rs.
  • the LVIC 31 is an integrated circuit for switching the lower arm IGBTs 42, 44, 46 based on the drive signals Vdr, Vdrv, Vdrw input via the terminals LU, LV, and LW.
  • the LVIC 31 includes a comparator (described later) that detects a current flowing through the resistor Rs and generates an ALM signal Sa.
  • the ALM signal Sa is, for example, low level (hereinafter referred to as L level) when the current flowing through the resistor Rs is overcurrent, and high level (hereinafter referred to as H level) when the current flowing through the resistor Rs is not overcurrent. ).
  • Each of the HVICs 32 to 34 switches the IGBTs 41, 43, 45 of the upper arm based on the drive signals Vdr1, Vdr2, Vdr3 input via the terminals HU, HV, and HW and the ALM signal Sa from the LVIC31. It is an integrated circuit that controls.
  • the bridge circuit 30 normally passes a current through each of the three coils (not shown) in the three-phase motor 12 in order to rotate the three-phase motor 12. Specifically, the bridge circuit 30 switches the combination of the upper arm IGBTs 41, 43, 45 and the lower arm IGBTs 42, 44, 46 connected to the terminals U, V, and W, respectively. Apply current to different coils.
  • the bridge circuit 30 outputs drive currents that are out of phase by 120 degrees from the terminals U, V, and W, respectively, so that the three-phase motor 12 rotates at a speed corresponding to the drive current.
  • FIG. 2 is a diagram showing an example of an overcurrent path flowing through the bridge circuit 30.
  • FIG. 2 shows only the elements necessary to show the overcurrent path.
  • Adhesion of dust and dirt near the current paths between the terminals U, V, and W creates a conduction path with minute inductance Ls, and a load short circuit occurs between the terminals U, V, and W, respectively. ..
  • the generated load short circuit causes an overcurrent to flow through the IGBTs that drive the terminals U, V, and W, respectively.
  • the overcurrent path P1 (indicated by the dotted line) in FIG. 2 is, for example, an overcurrent path that occurs when a load short circuit occurs between the terminal U and the terminal V.
  • an overcurrent flows through different paths.
  • the principle of the overcurrent flowing is the same as the principle of the overcurrent flowing between the terminal U and the terminal V due to a load short circuit, and thus the description thereof will be omitted.
  • the LVIC 31 and the HVIC 32 are connected via the three-phase motor 12, and the U-phase IGBT 41 of the upper arm and the V-phase IGBT 44 of the lower arm are turned on at the same time to drive the three-phase motor 12.
  • the overcurrent flows along the path P1 from the power supply side to the ground side via the minute inductance Ls.
  • the LVIC31 detects an overcurrent with the resistor Rs
  • the LVIC31 turns off the IGBT 44.
  • the current IcL flowing through the IGBT 44 is cut off.
  • the path through which the overcurrent flows changes from the path P1 to the path P2.
  • the overcurrent is converted into heat as it flows through the FWD 53, and the amount of overcurrent is reduced with time.
  • the cause of the overcurrent is often a short circuit between the upper and lower arms (load short circuit), and the overcurrent is generally ten to several tens of times the rated current of the IGBT 41. Therefore, when the HVIC 32 turns off the IGBT 41, the di / dt in the cutoff is generally steep.
  • the voltage peak VCEP generated between the collector and the emitter of the IGBT 41 when the HVIC 32 turns off the IGBT 41 is calculated by the following equation using the di / dt when the HVIC 32 is off, the minute inductance Ls, and the upper and lower arm power supply voltage Vdc. expressed.
  • VCEP Vdc + Ls ⁇ di / dt ⁇ ⁇ ⁇ (1)
  • Vdc 400V
  • Ls 100nH
  • di / dt 3kA / us
  • VCEP 700V. This is a voltage that exceeds the absolute maximum rating of the voltage between the collector and the emitter of the IGBT 41 when the absolute maximum rating of the IGBT 41 is 600V.
  • the IGBT 41 corresponds to the "first switching element”
  • the IGBT 44 corresponds to the "second switching element”
  • the three-phase motor 12 corresponds to the "load”.
  • the bridge circuit 30 corresponds to a "bridge circuit”.
  • FWD53 corresponds to a "reflux diode”.
  • connection refers to being electrically connected, and includes the case where other elements are included in between.
  • the LVIC 31 of FIG. 3 drives the U-phase, V-phase, and W-phase IGBTs 42, 44, and 46 of the lower arm, detects the current flowing through the resistor Rs, and indicates whether or not the current flowing through the resistor Rs is an overcurrent. This is a circuit that generates an ALM signal Sa.
  • the LVIC 31 includes a comparator 101 that generates an ALM signal Sa, an AND element 102, and a buffer 103, which are circuits for driving the V-phase IGBT 44 of the lower arm.
  • the comparator 101 generates an ALM signal Sa by detecting the voltage VRs on the LVIC31 side of the resistor Rs.
  • the comparator 101 outputs an L level indicating that, for example, the currents of the IGBTs 41 and 44 become overcurrent when the voltage VRs exceed the threshold voltage VREF.
  • the comparator 101 outputs an H level indicating that the currents of the IGBTs 41 and 44 are not overcurrent when the voltage VRs do not exceed the threshold voltage VREF.
  • the threshold voltage VREF is determined based on the overcurrent determination threshold.
  • the ALM signal Sa is directly input to the MCU 10 and the HVIC 32 via the wiring 130.
  • the drive signal Vdrv from the MCU 10 and the output of the comparator 101 are input to the AND element 102. Then, the AND element 102 outputs the drive signal Vdrv to the buffer 103 when the output of the comparator 101 is H level, and outputs the L level signal to the buffer 103 when the output of the comparator 101 is L level.
  • the AND element 102 outputs a drive signal Vdrv for driving the V-phase IGBT 44 of the lower arm to the buffer 103.
  • the buffer 103 drives the V-phase IGBT 44 of the lower arm based on the output of the AND element 102.
  • the comparator 101 corresponds to a "detection circuit".
  • the HVIC 32 in FIG. 3 outputs a drive signal Vdr1 for switching the IGBT 41 when the ALM signal Sa is at the H level and indicates that there is no overcurrent.
  • the HVIC 32 outputs the drive signal Vdr1 for turning off the IGBT 41 with a delay.
  • the HVIC 32 includes a selection circuit 110, a delay circuit 112, and a drive circuit 113. Since the same applies to HVICs 33 and 34, they will be omitted.
  • the HVIC 32 corresponds to the "switching control circuit"
  • the drive signal Vdr1 for turning off the IGBT 41 corresponds to the "first drive signal”
  • the drive signal Vdr1 for switching the IGBT 41 is the "second drive”. Corresponds to "signal”.
  • Selection circuit 110 outputs the drive signal Vdr1 for turning off the IGBT 41 to the delay circuit 112 (described later) when the ALM signal Sa is at the L level, and drives the drive signal Vdr1 when the ALM signal Sa is at the H level. This is a circuit that outputs to the circuit 113 (described later).
  • the selection circuit 110 includes a switch SW1 that outputs the drive signal Vdr1 to the delay circuit 112, a switch SW2 that outputs the drive signal Vdr1 to the drive circuit 113, and an inverter 111.
  • the selection circuit 110 is connected to the output of the comparator 101 of the LVIC 31 via the wiring 130. As a result, the selection circuit 110 can switch between SW1 and SW2 regardless of the control from the MCU 10.
  • the ALM signal Sa corresponds to a "signal indicating whether or not the current is an overcurrent".
  • the delay circuit 112 is a circuit in which the MCU 10 outputs the L-level drive signal Vdr1 with a Ta delay for a predetermined period, which indicates that the IGBT 41 is turned off.
  • FIG. 4 is a diagram showing an example of the configuration of the delay circuit 112. As shown in FIG. 4, the delay circuit 112 includes a timer circuit 121 and an SR flip-flop 122. The timer circuit 121 counts Ta for a predetermined period from the falling edge of the drive signal Vdr1, and outputs an H level signal when the counting is completed.
  • the drive signal Vdr1 is input to the S input of the SR flip-flop 122, the output of the timer circuit 121 is connected to the R input, and the Q output of the SR flip-flop 122 is connected to the drive circuit 113 (described later). Will be done. As a result, only the drive signal Vdr1 which is the L level is delayed by Ta for a predetermined period.
  • the predetermined period Ta is set so that Ta ⁇ T1 is satisfied, where T1 is the first period from when the drive signal Vdr1 reaches the L level until the current IcH flowing through the IGBT 41 becomes smaller than the overcurrent.
  • the voltage VceH applied to the IGBT 41 becomes a voltage value that does not exceed the absolute maximum rating of the voltage value between the collector and the emitter of the IGBT 41. Assuming that the two periods are T2, it is set so as to satisfy Ta ⁇ T2.
  • the predetermined period Ta satisfies Ta ⁇ T3, where T3 is the third period from when the drive signal Vdr1 reaches the L level until the current IcH becomes smaller than the current value at which the avalanche destruction of the IGBT 41 occurs.
  • the predetermined period Ta may be set according to the value stored in a storage device (for example, EPROM or the like) (not shown).
  • the selection circuit 110 corresponds to the "selection circuit”
  • the delay circuit 112 corresponds to the "delay circuit”
  • the combination of the selection circuit 110 and the delay circuit 112 corresponds to the "output circuit”. To do.
  • the drive circuit 113 is a circuit that drives the IGBT 41 according to the output of the selection circuit 110 or the output of the delay circuit 112.
  • the drive circuit 113 corresponds to a “drive circuit”.
  • FIG. 5 is a diagram for explaining an operation when a load short circuit occurs between the U terminal and the V terminal of the power module 11. Here, reference is made to FIGS. 2 and 3.
  • the drive signal Vdr1 and the drive signal Vdrv in FIG. 5 indicate signals for driving the IGBTs 41 and 44, respectively.
  • the drive signal Vdr1 and the drive signal Vdrv for turning on the IGBTs 41 and 44 become the H level. Then, when the IGBTs 41 and 44 are turned on, the collector-emitter voltages VceH and VceL of the IGBTs 41 and 44 are lowered to the L level. Further, the current IcH flowing through the IGBT 41 and the current IcL flowing through the IGBT 44 increase.
  • the voltage VceL gradually rises due to the current IcL flowing through the IGBT 44 and the on-resistance of the IGBT 44 between the times t0 and t1.
  • the voltage VceH gradually increases due to the current IcH flowing through the IGBT 41 and the on-resistance of the IGBT 41.
  • the comparator 101 in the LVIC 31 sets the ALM signal Sa to the L level.
  • the switch SW1 of the selection circuit 110 Since the ALM signal Sa is at the L level, the switch SW1 of the selection circuit 110 is turned on, the switch SW2 is turned off, and the selection circuit 110 outputs the drive signal Vdr1 to the delay circuit 112.
  • the L level ALM signal Sa is output to the MCU 10, and when the processing time in the MCU 10 elapses and the time t2 is reached, the MCU 10 sets the drive signal Vdr1 to the L level and outputs it to the HVIC 32.
  • the HVIC 32 turns off the IGBT 41 at the time t3 after the lapse of the predetermined period Ta from the time t2.
  • Ta since Ta> T1, T2, T3 for a predetermined period, it is possible to prevent the IGBT 41 from being damaged.
  • FIG. 6 is a diagram showing an example of the configuration of the HVIC 200.
  • the HVIC 200 is a circuit in which the selection circuit 110 and the delay circuit 112 are removed from the HVIC 32. Therefore, the description thereof will be omitted.
  • FIG. 7 is a diagram for explaining the operation of the power module 15. The description of the same parts as in FIG. 5 will be omitted.
  • the HVIC 200 does not have the delay circuit 112 of the HVIC 32. Based on this difference, the HVIC 200 does not delay the drive signal Vdr1 for turning off the IGBT 41 for a predetermined period of time Ta.
  • the L level ALM signal Sa is output to the MCU 10
  • the processing time at the MCU 10 has elapsed, and at the time t12, the MCU 10 outputs the drive signal Vdr1. It is set to L level and output to HVIC200.
  • the IGBT 41 is turned off at time t12, and the voltage VceH instantly exceeds the absolute maximum rating. This can damage the IGBT 41.
  • FIG. 8 is a diagram for explaining the operation concept of the HVIC 32 and the HVIC 200.
  • the hatched portion in FIG. 8 indicates a region in which the peak of VceH does not exceed the absolute maximum rating of the switching element when the switching element is turned off while the current IcH is flowing.
  • the operating point of the HVIC 200 is, for example, a point X1 outside the hatched portion. Then, since the switching element is turned off by the current IcH1, the peak of VceH becomes VceH1 exceeding the absolute maximum rating of the switching element.
  • the operating point of the HVIC 32 is the point X2 inside the hatched portion.
  • the current IcH when the switching element is turned off becomes the current IcH2, which is lower than the current IcH1.
  • the peak of VceH becomes VceH2 which does not exceed the absolute maximum rating of the switching element.
  • the resistor Rs may be connected to the power supply side, the HVIC 32 may detect an overcurrent based on the voltage drop due to the current flowing through the resistor Rs, and the IGBT 41 of the upper arm may be turned off.
  • the delay circuit 112 is used to delay the drive signal Vdr1 for turning off the IGBT 41.
  • an IGBT for sense (not shown) is used in addition to the IGBT 41 and the current of the IGBT for sense reaches a point inside the hatched portion, the drive circuit 113 may turn off the IGBT of the upper arm. This prevents damage to the IGBT 41 when the HVIC 32 turns off the IGBT 41.
  • the second period T2 is only required for the element having the largest absolute maximum rating in the series, assuming that the element used as the IGBT 41 is one of the series having different absolute maximum ratings. It may be set to be longer than the period. This eliminates the need to individually set Ta for a predetermined period for elements in the same series with different absolute maximum ratings.
  • FIG. 9 is a diagram showing an example of the configuration of the drive control device 1C.
  • the drive control device 1C includes a power module 14 and a control circuit 16.
  • the power module 14 includes a bridge circuit 30, LVIC31a, HVIC32a to 34a, terminals HU, HV, HW, LU, LV, LW, ALM, P, U, V, W, NU, NV, NW, COM for power conversion.
  • LVIC31a, the HVIC32a, the IGBTs 41, 44, the FWD 51, 54, and the terminals HU, LV, ALM, P, U, V, NW are shown.
  • the control circuit 16 includes a counter 141 and a signal output circuit 142.
  • the counter 141 counts a predetermined period when the current flowing through the IGBT 44 becomes an overcurrent.
  • the signal output circuit 142 outputs a control signal Vdrv for turning off the IGBT 44 to the LVIC31a, and when a predetermined period is counted, the signal output circuit 142 outputs a control signal Vdr1 for turning off the IGBT 41 to the HVIC32a. Output to. Even with the configuration of FIG. 9, it is possible to prevent the IGBT 41 from being damaged.
  • FIG. 10 is a diagram showing an example of a method of turning off the IGBTs 41, 44 when an overcurrent flows through the IGBT 44, which is executed by the drive control devices 1A, 1B, 1C.
  • the drive control devices 1A, 1B, and 1C turn off the IGBT 44 when the current flowing through the IGBT 44 becomes an overcurrent (S1010).
  • the drive control devices 1A, 1B, and 1C turn off the IGBT 41 after a lapse of a predetermined period when the current flowing through the IGBT 44 becomes an overcurrent (S1020). As a result, it is possible to prevent the IGBT 41 from being damaged.
  • the HVIC 32 delays the drive signal Vdr1 for turning off the upper arm IGBT 41 by Ta for a predetermined period of time. As a result, the current flowing through the IGBT 41 is reduced, and the di / dt of the overcurrent when the IGBT 41 is turned off is reduced. As a result, the peak of the voltage VceH becomes small, and the voltage VceH is prevented from exceeding the absolute maximum rating of the IGBT 41. Further, the HVIC 32 can prevent the occurrence of avalanche destruction of the IGBT 41.
  • the power module 11 can be used as before without changing the operation of the MCU 10 and without the user of the MCU 10 examining the function of the power module 11 in detail.
  • the power module 11 using the HVIC 32 can improve the convenience of the user and, in addition, bring about the above-mentioned effects.
  • the output circuit includes a selection circuit 110 and a delay circuit 112.
  • the delay circuit 112 brings about the above-mentioned effect by delaying the drive signal Vdr1 for turning off the IGBT 41 by Ta for a predetermined period when an overcurrent occurs.
  • the ALM signal Sa from the LVIC 31 is directly input to the selection circuit 110 without going through the MCU 10. This is a signal from the lower arm without changing the MCU 10, and when an overcurrent occurs, the IGBT 41 can be turned off and the processing load of the MCU 10 can be reduced.
  • the LVIC 31 turns off the IGBT 44, and then the overcurrent flows through the FWD 53.
  • the overcurrent flows through the FWD 53, the overcurrent is converted into heat, so that the current can be reduced.
  • the predetermined period Ta of the delay circuit 112 is set longer than the period until the current due to the load short circuit becomes smaller than the overcurrent, the damage to the IGBT 41 when the HVIC 32 turns off the IGBT 41 is prevented.
  • the predetermined period Ta of the delay circuit 112 is set longer than the period until the voltage applied to the IGBT 41 when the HVIC 32 turns off the IGBT 41 becomes a voltage value that does not exceed the absolute maximum rating, it is surely set. , The damage received by the IGBT 41 is prevented.
  • the predetermined period Ta of the delay circuit 112 is set longer than the period until the current flowing through the IGBT 41 when the HVIC 32 turns off the IGBT 41 becomes smaller than the current value at which the avalanche destruction of the IGBT 41 occurs, the IGBT 41 receives it. Damage is prevented.
  • the predetermined period Ta of the delay circuit 112 when the setting of the predetermined period Ta of the delay circuit 112 is stored in the storage device (for example, EPROM or the like), the predetermined period Ta can be individually set according to the specifications of the IGBT 41, the purpose of use, and the like.
  • control circuit for example, MCU
  • the switching control method for controlling the switching of the switching element is used by a device such as a drive control device 1A, 1B, 1C.
  • a device such as a drive control device 1A, 1B, 1C.
  • the devices that use this method are not limited to these.

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Abstract

スイッチング制御回路は、電源側の第１スイッチング素子と、前記第１スイッチング素子に、負荷を介して直列に接続される、接地側の第２スイッチング素子と、を備えるブリッジ回路のうちの前記第１スイッチング素子のスイッチングを制御するスイッチング制御回路であって、前記第１及び第２スイッチング素子の電流が過電流となり、前記第２スイッチング素子がオフされる場合、前記第１スイッチング素子をオフするための第１駆動信号を所定期間遅延させて出力し、前記電流が前記過電流とならない場合、前記第１スイッチング素子をスイッチングするための第２駆動信号を出力する出力回路と、前記出力回路の出力に基づいて前記第１スイッチング素子を駆動する駆動回路と、を備える。

Description

スイッチング制御回路、駆動制御装置及びスイッチング制御方法
　本発明は、スイッチング制御回路、駆動制御装置及びスイッチング制御方法に関する。
　スイッチング素子のスイッチングを制御するスイッチング制御回路がある（例えば、特許文献１）。
特開２００４－３０４５２７号公報
　ところで、３相モータを駆動するための複数のスイッチング素子を駆動する駆動装置は、負荷短絡による過電流を遮断するために、下アームのスイッチング素子をオフした後、上アームのスイッチング素子をオフすることがある。この時、上アームのスイッチング素子に生じる電圧により、上アームのスイッチング素子がダメージを受ける場合がある。
　本発明は、上記のような従来の問題に鑑みてなされたものであって、その目的は、上アームのスイッチング素子がダメージを受けることを防ぐことができるスイッチング制御回路、駆動制御装置及びスイッチング制御方法を提供することにある。
　前述した課題を解決する本発明にかかるスイッチング制御回路は、電源側の第１スイッチング素子と、前記第１スイッチング素子に、負荷を介して直列に接続される、接地側の第２スイッチング素子と、を備えるブリッジ回路のうちの前記第１スイッチング素子のスイッチングを制御するスイッチング制御回路であって、前記第１及び第２スイッチング素子の電流が過電流となり、前記第２スイッチング素子がオフされる場合、前記第１スイッチング素子をオフするための第１駆動信号を所定期間遅延させて出力し、前記電流が前記過電流とならない場合、前記第１スイッチング素子をスイッチングするための第２駆動信号を出力する出力回路と、前記出力回路の出力に基づいて前記第１スイッチング素子を駆動する駆動回路と、を備える。
　前述した課題を解決する本発明にかかる半導体装置は、電源側の第１スイッチング素子と、前記第１スイッチング素子に、負荷を介して直列に接続される、接地側の第２スイッチング素子と、前記第１スイッチング素子のスイッチングを制御するスイッチング制御回路と、前記第１及び第２スイッチング素子の電流が過電流か否かを示す信号を前記スイッチング制御回路に直接出力する検出回路と、を備え、前記スイッチング制御回路は、前記第１及び第２スイッチング素子の電流が前記過電流となり、前記検出回路からの前記信号が前記過電流を示し、前記第２スイッチング素子がオフされる場合、前記第１スイッチング素子をオフするための第１駆動信号を所定期間遅延させて出力し、前記電流が前記過電流とならない場合、前記第１スイッチング素子をスイッチングするための第２駆動信号を出力する出力回路と、前記出力回路の出力に基づいて前記第１スイッチング素子を駆動する駆動回路と、を備える。
　前述した課題を解決する本発明にかかる駆動制御装置は、電源側の第１スイッチング素子と、前記第１スイッチング素子に、負荷を介して直列に接続される、接地側の第２スイッチング素子と、前記第１スイッチング素子および前記第２スイッチング素子を制御する制御信号を出力する制御回路と、高電圧側駆動回路と、低電圧側駆動回路と、を備える駆動制御装置であって、前記高電圧側駆動回路は、前記制御信号に基づいて、前記第１スイッチング素子を駆動し、前記低電圧側駆動回路は、前記制御信号に基づいて、前記第２スイッチング素子を駆動し、前記制御回路は、前記第２スイッチング素子を流れる電流が過電流となると、所定期間をカウントするカウンタと、前記電流が過電流となると、前記第２スイッチング素子をオフするための前記制御信号を前記低電圧側駆動回路へ出力し、前記所定期間がカウントされると、前記第１スイッチング素子をオフするための前記制御信号を前記高電圧側駆動回路へ出力する信号出力回路と、を備える。
　前述した課題を解決する本発明にかかる、スイッチング制御方法は、電源側の第１スイッチング素子と、前記第１スイッチング素子に、負荷を介して直列に接続される、接地側の第２スイッチング素子と、を備えるブリッジ回路のうちの、前記第１スイッチング素子と、第２スイッチング素子と、のスイッチングを制御するスイッチング制御方法であって、前記第２スイッチング素子を流れる電流が過電流となると、前記第２スイッチング素子をオフし、前記電流が過電流となると、所定期間経過後前記第１スイッチング素子をオフする。
　本発明によれば、上アームのスイッチング素子がダメージを受けることを防ぐことができるスイッチング制御回路、駆動制御装置及びスイッチング制御方法を提供することができる。
ＭＣＵ１０と、パワーモジュール１１と、の構成の一例を示す図である。 ブリッジ回路３０に流れる過電流の経路の一例を示す図である。 ＨＶＩＣ３２の構成の一例を示す図である。 遅延回路１１２の構成の一例を示す図である。 パワーモジュール１１の動作を説明するための図である。 ＨＶＩＣ２００の構成の一例を示す図である。 パワーモジュール１５の動作を説明するための図である。 ＨＶＩＣ３２とＨＶＩＣ２００の動作概念を説明するための図である。 駆動制御装置１Ｃの構成の一例を示す図である。 ＩＧＢＴ４１，４４のスイッチング制御方法を示す図である。
　関連出願の相互参照
　この出願は、２０１９年１０月１１日に出願された日本特許出願、特願２０１９－１８７４４２に基づく優先権を主張し、その内容を援用する。
　本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。
＝＝＝＝＝本実施形態＝＝＝＝＝
　図１は、ＭＣＵ１０と、本発明の一実施形態であるパワーモジュール１１と、の構成を示す図である。
＜＜＜ＭＣＵ１０の説明＞＞＞
　制御回路（例えば、ＭＣＵ（Ｍｉｃｒｏ　Ｃｏｎｔｒｏｌ　Ｕｎｉｔ））１０は、ユーザの指示等でパワーモジュール１１を制御するために駆動信号Ｖｄｒ１，Ｖｄｒ２，Ｖｄｒ３，Ｖｄｒｕ，Ｖｄｒｖ，Ｖｄｒｗを出力する。ＭＣＵ１０には、低電圧側駆動回路３１（以下、ＬＶＩＣ）（後述）からの、抵抗Ｒｓ（後述）に流れる電流が過電流であるか否かを示すＡＬＭ信号Ｓａが入力される。
　ＭＣＵ１０は、抵抗Ｒｓに流れる電流が過電流であることを示すＡＬＭ信号Ｓａを受けると、順次、ＩＧＢＴ４１～４６のうち、下アームのＩＧＢＴをオフし、上アームのＩＧＢＴをオフする駆動信号Ｖｄｒ１～Ｖｄｒ３，Ｖｄｒｕ～Ｖｄｒｗを出力する。
＜＜＜パワーモジュール１１の説明＞＞＞
　パワーモジュール１１は、３相モータ１２を駆動する半導体装置であり、電力変換用のブリッジ回路３０、ＬＶＩＣ３１、高電圧側駆動回路３２～３４（以下、ＨＶＩＣ）、端子ＨＵ，ＨＶ，ＨＷ，ＬＵ，ＬＶ，ＬＷ，ＡＬＭ，Ｐ，Ｕ，Ｖ，Ｗ，ＮＵ，ＮＶ，ＮＷ，ＣＯＭを含む。
　ブリッジ回路３０は、３相モータ１２を駆動するＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲート型バイボーラトランジスタ）４１～４６、ＦＷＤ（Free Wheeling Diode：還流ダイオード）５１～５６を含んで構成される。
　ＩＧＢＴ４１，４２は、Ｕ相のスイッチング素子であり、ＩＧＢＴ４１，４２の夫々には、ＦＷＤ５１，５２が設けられている。ＩＧＢＴ４３，４４は、Ｖ相のスイッチング素子であり、ＩＧＢＴ４３，４４の夫々には、ＦＷＤ５３，５４が設けられている。ＩＧＢＴ４５，４６は、Ｗ相のスイッチング素子であり、ＩＧＢＴ４５，４６の夫々には、ＦＷＤ５５，５６が設けられている。
　なお、本実施形態では、パワーモジュール１１のスイッチング素子として、ＩＧＢＴ４１～４６が用いられたが、例えばパワーＭＯＳトランジスタであっても良い。その場合、ＦＷＤ５１～５６は、ボディダイオードとなる。
　抵抗Ｒｓは、ブリッジ回路３０に流れる電流を検出する抵抗である。端子Ｐには、電源電圧Ｖｄｃが印加され、端子Ｕ，Ｖ，Ｗには、負荷である３相モータ１２が設けられ、端子ＮＵ，ＮＶ，ＮＷは抵抗Ｒｓを介して接地されている。
　ＬＶＩＣ３１は、端子ＬＵ，ＬＶ，ＬＷを介して入力される駆動信号Ｖｄｒｕ，Ｖｄｒｖ，Ｖｄｒｗに基づいて、下アームのＩＧＢＴ４２，４４，４６をスイッチングするための集積回路である。ＬＶＩＣ３１は、抵抗Ｒｓに流れる電流を検出し、ＡＬＭ信号Ｓａを生成するコンパレータ（後述）を含む。
　なお、ＡＬＭ信号Ｓａは、抵抗Ｒｓに流れる電流が過電流の場合、例えば、ローレベル（以下、Ｌレベルとする）となり、抵抗Ｒｓに流れる電流が過電流でない場合、ハイレベル（以下、Ｈレベルとする）となる。
　ＨＶＩＣ３２～３４の夫々は、端子ＨＵ，ＨＶ，ＨＷを介して入力される駆動信号Ｖｄｒ１，Ｖｄｒ２，Ｖｄｒ３と、ＬＶＩＣ３１からのＡＬＭ信号Ｓａと、に基づいて、上アームのＩＧＢＴ４１，４３，４５のスイッチングを制御する集積回路である。
　ブリッジ回路３０は、通常、３相モータ１２を回転させるために３相モータ１２内の３つのコイル（不図示）にそれぞれ電流を流す。具体的には、ブリッジ回路３０は、端子Ｕ，Ｖ，Ｗのそれぞれに接続された、上アームのＩＧＢＴ４１，４３，４５と、下アームのＩＧＢＴ４２，４４，４６との組み合わせをスイッチングすることにより、異なるコイルに電流を流す。
　例えば、上アームのＵ相のＩＧＢＴ４１と、下アームのＶ相のＩＧＢＴ４４と、が同時にオンされると、３相モータ１２内のコイルを介して端子Ｕから端子Ｖに電流が流れる。他の相間の組み合わせも同様であるため説明を省略する。これにより、ブリッジ回路３０は、例えば、それぞれ１２０度、位相がずれた駆動電流を端子Ｕ，Ｖ，Ｗから出力するため、３相モータ１２は、駆動電流に応じた速度で回転する。
＜＜＜ブリッジ回路３０内の過電流の経路＞＞＞
　図２は、ブリッジ回路３０に流れる過電流の経路の一例を示す図である。図２は、過電流の経路を示すのに必要な要素のみを示している。
　端子Ｕ，Ｖ，Ｗの夫々の間の電流経路付近にゴミや埃が付着することで、微小インダクタンスＬｓを有する導通経路が生じ、端子Ｕ，Ｖ，Ｗの夫々の間に負荷短絡が発生する。発生した負荷短絡は、端子Ｕ，Ｖ，Ｗを夫々駆動するＩＧＢＴに過電流を流す。
　そして、図２中の過電流の経路Ｐ１（点線で示す）は、例えば、端子Ｕと、端子Ｖと、の間に負荷短絡が発生した際に生じる過電流の経路である。他の端子間で負荷短絡が生じた場合には、異なる経路で過電流が流れる。しかしながら、その過電流が流れる原理は、端子Ｕと、端子Ｖと、の間に負荷短絡による過電流が流れる原理と同様であるので、説明を省略する。
　以下で、端子Ｕと、端子Ｖと、の間に負荷短絡が生じた場合の過電流の経路Ｐ１，Ｐ２（一点鎖線で示す）について説明する。
　ＬＶＩＣ３１と、ＨＶＩＣ３２と、が、３相モータ１２を介して接続された、上アームのＵ相のＩＧＢＴ４１と、下アームのＶ相のＩＧＢＴ４４と、をそれぞれ同時にオンし、３相モータ１２を駆動することがある。この時、端子Ｕと、端子Ｖと、の間に負荷短絡が生じると、過電流は、微小インダクタンスＬｓを介して電源側から接地側まで経路Ｐ１に沿って流れる。
　詳細は後述するが、ＬＶＩＣ３１が、過電流を抵抗Ｒｓで検知すると、ＬＶＩＣ３１は、ＩＧＢＴ４４をオフする。ＩＧＢＴ４４がオフされると、ＩＧＢＴ４４に流れる電流ＩｃＬは、遮断される。その結果、過電流が流れる経路は、経路Ｐ１から経路Ｐ２になる。この時、過電流は、ＦＷＤ５３を流れる際に熱に変換され、過電流の電流量は時間と共に低減される。
　その後、上アームのＵ相のＩＧＢＴ４１をオフするための駆動信号Ｖｄｒ１がＭＣＵ１０からＨＶＩＣ３２に入力されると、ＨＶＩＣ３２は、ＩＧＢＴ４１をオフする。そして、負荷短絡による過電流は、遮断される。
　上述の通り、過電流が発生する原因は、上下アーム短絡（負荷短絡）であることが多く、過電流は、一般に、ＩＧＢＴ４１の定格電流の十倍から数十倍である。そのため、ＨＶＩＣ３２が、ＩＧＢＴ４１をオフする場合、一般に、遮断におけるｄｉ／ｄｔが急峻となる。
　ＨＶＩＣ３２がＩＧＢＴ４１をオフする際のＩＧＢＴ４１のコレクタ・エミッタ間に発生する電圧ピークＶＣＥＰは、オフ時のｄｉ／ｄｔと、微小インダクタンスＬｓと、上下アーム電源電圧Ｖｄｃと、を用いて、以下の式で表される。
　ＶＣＥＰ＝Ｖｄｃ＋Ｌｓ×ｄｉ／ｄｔ　　　・・・（１）
　例えば、Ｖｄｃ＝４００Ｖ、Ｌｓ＝１００ｎＨ、ｄｉ／ｄｔ＝３ｋＡ／ｕｓとした場合、ＶＣＥＰ＝７００Ｖとなる。これは、ＩＧＢＴ４１の絶対最大定格が６００Ｖである場合、ＩＧＢＴ４１のコレクタ・エミッタ間の電圧の絶対最大定格を超える電圧となる。
　なお、ＩＧＢＴ４１が、「第１スイッチング素子」に相当し、ＩＧＢＴ４４が、「第２スイッチング素子」に相当し、３相モータ１２は、「負荷」に相当する。また、ブリッジ回路３０は、「ブリッジ回路」に相当する。
　さらに、ＦＷＤ５３は、「還流ダイオード」に相当する。ここで、「接続」とは、電気的に接続されることを指し、間に他の素子が含まれている場合も含む。
　以下、過電流が流れる際、上アームのＩＧＢＴを保護すべく、パワーモジュール１１に設けられた、ＬＶＩＣ３１、ＨＶＩＣ３２～３４等の詳細を説明する。
＜＜ＬＶＩＣ３１の構成＞＞
　図３のＬＶＩＣ３１は、下アームのＵ相，Ｖ相，Ｗ相のＩＧＢＴ４２，４４，４６を駆動するとともに、抵抗Ｒｓに流れる電流を検出し、抵抗Ｒｓに流れる電流が過電流か否かを示すＡＬＭ信号Ｓａを生成する回路である。
　ここでは、便宜上、ＩＧＢＴ４２，４４，４６のうち、ＩＧＢＴ４４を駆動する回路について記載し、他を省略する。
　ＬＶＩＣ３１は、ＡＬＭ信号Ｓａを生成するコンパレータ１０１と、下アームのＶ相のＩＧＢＴ４４を駆動するための回路である、ＡＮＤ素子１０２、バッファ１０３とを含んで構成される。
　コンパレータ１０１は、抵抗ＲｓのＬＶＩＣ３１側の電圧ＶＲｓを検出することによって、ＡＬＭ信号Ｓａを生成する。コンパレータ１０１は、電圧ＶＲｓが、閾値電圧ＶＲＥＦを超えると、例えば、ＩＧＢＴ４１，４４の電流が過電流となることを示すＬレベルを出力する。
　一方、コンパレータ１０１は、電圧ＶＲｓが、閾値電圧ＶＲＥＦを超えない場合、ＩＧＢＴ４１，４４の電流が過電流とはなっていないことを示すＨレベルを出力する。ここで、閾値電圧ＶＲＥＦは、過電流判定閾値に基づいて決定される。ＡＬＭ信号Ｓａは、ＭＣＵ１０と、配線１３０を介して直接ＨＶＩＣ３２と、に入力されている。
　また、ＡＮＤ素子１０２には、ＭＣＵ１０からの駆動信号Ｖｄｒｖと、コンパレータ１０１の出力と、が入力される。そして、ＡＮＤ素子１０２は、コンパレータ１０１の出力がＨレベルである時、駆動信号Ｖｄｒｖをバッファ１０３に出力し、コンパレータ１０１の出力がＬレベルである時、Ｌレベルの信号をバッファ１０３に出力する。
　この結果、コンパレータ１０１の出力がＨレベルであり、過電流を示さない場合、ＡＮＤ素子１０２は、下アームのＶ相のＩＧＢＴ４４を駆動するための駆動信号Ｖｄｒｖをバッファ１０３に出力する。バッファ１０３は、ＡＮＤ素子１０２の出力に基づいて、下アームのＶ相のＩＧＢＴ４４を駆動する。なお、コンパレータ１０１は、「検出回路」に相当する。
＜＜＜ＨＶＩＣ３２の構成＞＞＞
　図３のＨＶＩＣ３２は、ＡＬＭ信号ＳａがＨレベルであり、過電流となっていないことを示す場合、ＩＧＢＴ４１をスイッチングするための駆動信号Ｖｄｒ１を出力する。一方、ＨＶＩＣ３２は、ＡＬＭ信号ＳａがＬレベルであり、過電流となったことを示す場合、ＩＧＢＴ４１をオフするための駆動信号Ｖｄｒ１を遅延させて出力する。
　ＨＶＩＣ３２は、選択回路１１０と、遅延回路１１２と、駆動回路１１３と、を含んで構成される。なお、ＨＶＩＣ３３，３４についても同様であるため、省略する。
　なお、ＨＶＩＣ３２は、「スイッチング制御回路」に相当し、ＩＧＢＴ４１をオフするための駆動信号Ｖｄｒ１は、「第１駆動信号」に相当し、ＩＧＢＴ４１をスイッチングするための駆動信号Ｖｄｒ１は、「第２駆動信号」に相当する。
＜＜選択回路１１０＞＞
　選択回路１１０は、ＡＬＭ信号ＳａがＬレベルである場合、ＩＧＢＴ４１をオフするための駆動信号Ｖｄｒ１を遅延回路１１２（後述）に出力し、ＡＬＭ信号ＳａがＨレベルである場合、駆動信号Ｖｄｒ１を駆動回路１１３（後述）に出力する回路である。
　選択回路１１０は、駆動信号Ｖｄｒ１を遅延回路１１２に出力するスイッチＳＷ１と、駆動信号Ｖｄｒ１を駆動回路１１３に出力するスイッチＳＷ２と、インバータ１１１と、を含んで構成される。
　ＡＬＭ信号ＳａがＬレベルである場合、ＳＷ１がオンされ、ＳＷ２がオフされる。その結果、駆動信号Ｖｄｒ１は、遅延回路１１２に出力される。反対に、ＡＬＭ信号ＳａがＨレベルである場合、ＳＷ２がオンされ、ＳＷ１がオフされる。その結果、駆動信号Ｖｄｒ１は、駆動回路１１３に出力される。
　また、選択回路１１０は、配線１３０を介してＬＶＩＣ３１のコンパレータ１０１の出力と接続される。これにより、ＭＣＵ１０からの制御によらず、選択回路１１０は、ＳＷ１及びＳＷ２を切り替えることができる。なお、ＡＬＭ信号Ｓａは、「電流が過電流か否かを示す信号」に相当する。
＜＜遅延回路１１２＞＞
　遅延回路１１２は、ＭＣＵ１０が、ＩＧＢＴ４１をオフすることを指示する、Ｌレベルである駆動信号Ｖｄｒ１を所定期間Ｔａ遅延させて出力する回路である。図４は、遅延回路１１２の構成の一例を示す図である。図４に示すように、遅延回路１１２は、タイマ回路１２１と、ＳＲフリップフロップ１２２と、を含んで構成される。タイマ回路１２１は、駆動信号Ｖｄｒ１の立下りから所定期間Ｔａカウントし、カウント完了時にＨレベルの信号を出力する。
　そして、ＳＲフリップフロップ１２２のＳ入力には、駆動信号Ｖｄｒ１が入力され、Ｒ入力には、タイマ回路１２１の出力が接続され、ＳＲフリップフロップ１２２のＱ出力は、駆動回路１１３（後述）に接続される。この結果、Ｌレベルである駆動信号Ｖｄｒ１のみが所定期間Ｔａだけ遅延される。
　また、所定期間Ｔａは、駆動信号Ｖｄｒ１がＬレベルになった後、ＩＧＢＴ４１に流れる電流ＩｃＨが過電流より小さくなるまでの第１期間をＴ１とすると、Ｔａ≧Ｔ１を満たすように設定される。
　さらに、所定期間Ｔａは、駆動信号Ｖｄｒ１がＬレベルになった後、ＩＧＢＴ４１に印可される電圧ＶｃｅＨが、ＩＧＢＴ４１のコレクタ・エミッタ間の電圧値の絶対最大定格を超えない電圧値となるまでの第２期間をＴ２とすると、Ｔａ≧Ｔ２を満たすように設定される。
　さらに、所定期間Ｔａは、駆動信号Ｖｄｒ１がＬレベルになった後、電流ＩｃＨが、ＩＧＢＴ４１のアバランシェ破壊が生じる電流値より小さくなるまでの第３期間をＴ３とすると、Ｔａ≧Ｔ３を満たすように設定される。
　また、所定期間Ｔａは、図示しない記憶装置（例えば、ＥＰＲＯＭ等）に記憶された値に応じて設定されても良い。なお、選択回路１１０は、「選択回路」に相当し、遅延回路１１２は、「遅延回路」に相当し、選択回路１１０と、遅延回路１１２と、を合わせたものは、「出力回路」に相当する。
＜＜駆動回路１１３＞＞
　駆動回路１１３は、選択回路１１０の出力または遅延回路１１２の出力に応じて、ＩＧＢＴ４１を駆動する回路である。なお、駆動回路１１３は、「駆動回路」に相当する。
＜＜＜パワーモジュール１１の動作＞＞＞
　図５は、パワーモジュール１１のＵ端子と、Ｖ端子と、の間に負荷短絡が発生した場合の動作を説明するための図である。ここでは、図２及び図３を参照する。
　図５の駆動信号Ｖｄｒ１及び駆動信号Ｖｄｒｖは、それぞれＩＧＢＴ４１，４４を駆動する信号を示している。
　時刻ｔ０において、ＩＧＢＴ４１，４４をオンするための駆動信号Ｖｄｒ１及び駆動信号ＶｄｒｖがＨレベルとなる。そして、ＩＧＢＴ４１，４４がオンされることによって、ＩＧＢＴ４１，４４のコレクタ・エミッタ間電圧であるＶｃｅＨ及びＶｃｅＬは、Ｌレベルに低下する。また、ＩＧＢＴ４１に流れる電流ＩｃＨ及びＩＧＢＴ４４に流れる電流ＩｃＬが増加する。
　この時、電流ＩｃＨ及び電流ＩｃＬが経路Ｐ１に沿って抵抗Ｒｓに流れるので、抵抗ＲｓのＬＶＩＣ３１側の電圧ＶＲｓは、上昇し始める。
　時刻ｔ０～ｔ１の間に、ＩＧＢＴ４４に流れる電流ＩｃＬとＩＧＢＴ４４のオン抵抗とによって、電圧ＶｃｅＬは、徐々に上昇する。同様に、ＩＧＢＴ４１に流れる電流ＩｃＨとＩＧＢＴ４１のオン抵抗とによって、電圧ＶｃｅＨは、徐々に上昇する。
　時刻ｔ１において、電圧ＶＲｓが過電流判定閾値に達すると、ＬＶＩＣ３１内のコンパレータ１０１は、ＡＬＭ信号ＳａをＬレベルとする。
　ＡＬＭ信号ＳａがＬレベルであるため、選択回路１１０のスイッチＳＷ１はオンされ、スイッチＳＷ２はオフされ、選択回路１１０は、駆動信号Ｖｄｒ１を遅延回路１１２に出力する。
　ＬレベルであるＡＬＭ信号ＳａがＭＣＵ１０に出力され、ＭＣＵ１０での処理時間が経過し、時刻ｔ２となると、ＭＣＵ１０は、駆動信号Ｖｄｒ１をＬレベルとし、ＨＶＩＣ３２に出力する。
　そして、遅延回路１１２のタイマ回路１２１は、Ｌレベルである駆動信号Ｖｄｒ１の立下りから所定期間Ｔａカウントし、Ｌレベルである駆動信号Ｖｄｒ１を遅延させる。その結果、駆動回路１１３の出力に示される通り、ＩＧＢＴ４１をオフするタイミングは遅延される。
　時刻ｔ２～ｔ３の間に、過電流は、ＦＷＤ５３で熱に変換され、低減される。
　時刻ｔ２から所定期間Ｔａ経過後の時刻ｔ３において、ＨＶＩＣ３２は、ＩＧＢＴ４１をオフする。ここでは、所定期間Ｔａ＞Ｔ１，Ｔ２，Ｔ３であるため、ＩＧＢＴ４１がダメージを受けることを防ぐことができる。
＜＜＜ＨＶＩＣ２００の構成＞＞＞
　図６は、ＨＶＩＣ２００の構成の一例を示す図である。ＨＶＩＣ２００は、ＨＶＩＣ３２から選択回路１１０、遅延回路１１２を除去した回路である。そのため、説明は省略する。
＜＜＜パワーモジュール１５の動作＞＞＞
　図７は、パワーモジュール１５の動作を説明するための図である。図５と同様の箇所に関しては説明を省略する。
　ＨＶＩＣ２００は、ＨＶＩＣ３２の遅延回路１１２を有していない。この相違点に基づき、ＨＶＩＣ２００は、ＩＧＢＴ４１をオフするための駆動信号Ｖｄｒ１を所定期間Ｔａの間遅延させない。
　また、時刻ｔ１１において電圧ＶＲｓが過電流判定閾値に達すると、ＬレベルであるＡＬＭ信号ＳａがＭＣＵ１０に出力され、ＭＣＵ１０での処理時間が経過し、時刻ｔ１２となると、ＭＣＵ１０は、駆動信号Ｖｄｒ１をＬレベルとし、ＨＶＩＣ２００に出力する。
　その結果、時刻ｔ１２にＩＧＢＴ４１はオフされ、電圧ＶｃｅＨは瞬時に絶対最大定格を超えてしまう。これにより、ＩＧＢＴ４１はダメージを受けることがある。
＜＜＜ＨＶＩＣ３２とＨＶＩＣ２００の動作概念の説明＞＞＞
　図８は、ＨＶＩＣ３２とＨＶＩＣ２００の動作概念を説明するための図である。図８中のハッチング部分は、電流ＩｃＨが流れている状態でスイッチング素子をオフした場合に、ＶｃｅＨのピークがスイッチング素子の絶対最大定格を超えない領域を示す。
　ＨＶＩＣ２００の動作点は、例えば、ハッチング部分の外側の点Ｘ１である。そして、電流ＩｃＨ１でスイッチング素子がオフされるため、ＶｃｅＨのピークは、スイッチング素子の絶対最大定格を超えるＶｃｅＨ１になる。
　一方、ＨＶＩＣ３２の動作点は、ハッチング部分の内側の点Ｘ２である。これにより、スイッチング素子をオフする際の電流ＩｃＨが、電流ＩｃＨ１よりも低減された電流ＩｃＨ２となる。そして、低減された電流ＩｃＨ２でスイッチング素子がオフされるため、ＶｃｅＨのピークは、スイッチング素子の絶対最大定格を超えないＶｃｅＨ２になる。
＝＝＝変形例＝＝＝
　点Ｘ２で動作させるには、所定期間ＴａでＩＧＢＴ４１をオフしたが、これに限られない。
　抵抗Ｒｓが電源側に接続され、ＨＶＩＣ３２が抵抗Ｒｓに流れる電流による電圧降下に基づいて過電流を検出し、上アームのＩＧＢＴ４１がオフされることとしてもよい。
　また、例えば、遅延回路１１２によって、ＩＧＢＴ４１をオフするための駆動信号Ｖｄｒ１を遅延させることにした。しかしながら、ＩＧＢＴ４１に加えセンス用のＩＧＢＴ（不図示）を用いて、センス用のＩＧＢＴの電流が、ハッチング部分の内側の点になると、駆動回路１１３に上アームのＩＧＢＴをオフさせても良い。これにより、ＨＶＩＣ３２がＩＧＢＴ４１をオフする際にＩＧＢＴ４１が受けるダメージが防止される。
　また、第２期間Ｔ２は、ＩＧＢＴ４１として使用する素子が異なる絶対最大定格を有する系列のうちの１つであるとした場合、系列中の最も大きい絶対最大定格を有する素子に必要とされるだけの期間よりも長くなるように設定してもよい。これにより、同じ系列中の異なる絶対最大定格を有する素子のために個別に所定期間Ｔａを設定せずに済む。
　図９は、駆動制御装置１Ｃの構成の一例を示す図である。上述の実施形態ではパワーモジュール１１がＩＧＢＴ４１，４４をオフする制御を説明したが、図９に示す通り、駆動制御装置１Ｃ中の制御回路１６によってＩＧＢＴ４１，４４をオフする制御が行われても良い。駆動制御装置１Ｃは、パワーモジュール１４と、制御回路１６と、を含んで構成される。パワーモジュール１４は、電力変換用のブリッジ回路３０、ＬＶＩＣ３１ａ、ＨＶＩＣ３２ａ～３４ａ、端子ＨＵ，ＨＶ，ＨＷ，ＬＵ，ＬＶ，ＬＷ，ＡＬＭ，Ｐ，Ｕ，Ｖ，Ｗ，ＮＵ，ＮＶ，ＮＷ，ＣＯＭを含む。図９においては、便宜上、ＬＶＩＣ３１ａと、ＨＶＩＣ３２ａと、ＩＧＢＴ４１，４４と、ＦＷＤ５１，５４と、端子ＨＵ，ＬＶ，ＡＬＭ，Ｐ，Ｕ，Ｖ，ＮＷと、についてのみ図示されている。
　制御回路１６は、カウンタ１４１と、信号出力回路１４２と、を含んで構成される。カウンタ１４１は、ＩＧＢＴ４４を流れる電流が過電流となると、所定期間をカウントする。信号出力回路１４２は、ＩＧＢＴ４４を流れる電流が過電流となると、ＩＧＢＴ４４をオフするための制御信号ＶｄｒｖをＬＶＩＣ３１ａへ出力し、所定期間がカウントされると、ＩＧＢＴ４１をオフするための制御信号Ｖｄｒ１をＨＶＩＣ３２ａへ出力する。図９の構成でもＩＧＢＴ４１がダメージを受けることを防ぐことができる。
＜＜ＩＧＢＴ４１，４４のスイッチングを制御する方法＞＞
　図１０は、駆動制御装置１Ａ，１Ｂ，１Ｃによって実行され、ＩＧＢＴ４４に過電流が流れた際に、ＩＧＢＴ４１，４４をオフする方法の一例を示す図である。
　まず、駆動制御装置１Ａ，１Ｂ，１Ｃは、ＩＧＢＴ４４を流れる電流が過電流となると、ＩＧＢＴ４４をオフする（Ｓ１０１０）。
　つぎに、駆動制御装置１Ａ，１Ｂ，１Ｃは、ＩＧＢＴ４４を流れる電流が過電流となると、所定期間経過後ＩＧＢＴ４１をオフする（Ｓ１０２０）。この結果、ＩＧＢＴ４１がダメージを受けることを防ぐことができる。
＝＝＝まとめ＝＝＝
　以上、本実施形態のパワーモジュール１１について説明した。ＬＶＩＣ３１が下アームのＩＧＢＴ４４をオフした後、ＨＶＩＣ３２は、上アームのＩＧＢＴ４１をオフするための駆動信号Ｖｄｒ１を所定期間Ｔａ遅らせる。これにより、ＩＧＢＴ４１に流れる電流は低減され、ＩＧＢＴ４１をオフする際の過電流のｄｉ／ｄｔを低減する。この結果、電圧ＶｃｅＨのピークが小さくなり、電圧ＶｃｅＨが、ＩＧＢＴ４１の絶対最大定格を超えることは防止される。また、ＨＶＩＣ３２は、ＩＧＢＴ４１のアバランシェ破壊の発生を防止できる。さらに、ＨＶＩＣ３２を用いることで、ＭＣＵ１０の動作を変更することなく、及び、ＭＣＵ１０のユーザがパワーモジュール１１の機能を詳細に検討することなく、以前と変わりなくパワーモジュール１１を利用することができる。このように、ＨＶＩＣ３２を用いたパワーモジュール１１は、ユーザの利便性を向上させ、その上、上述した効果をもたらすことができる。
　また、出力回路は、選択回路１１０と、遅延回路１１２と、を備える。遅延回路１１２は、過電流発生時、ＩＧＢＴ４１をオフするための駆動信号Ｖｄｒ１を所定期間Ｔａ遅らせることによって、上述した効果をもたらす。
　また、選択回路１１０には、ＬＶＩＣ３１からのＡＬＭ信号ＳａがＭＣＵ１０を介さず直接入力される。これは、ＭＣＵ１０を変更しなくとも下アームからの信号で、過電流発生時、ＩＧＢＴ４１をオフし、ＭＣＵ１０の処理負荷を減らすことができる。
　また、過電流発生後、ＬＶＩＣ３１がＩＧＢＴ４４をオフした後、過電流は、ＦＷＤ５３を介して流れる。ＦＷＤ５３に過電流が流れることによって、過電流は熱に変換されるため、電流を低下させることができる。
　また、遅延回路１１２の所定期間Ｔａが、負荷短絡による電流が過電流よりも小さくなるまでの期間よりも長く設定されると、ＨＶＩＣ３２がＩＧＢＴ４１をオフする際にＩＧＢＴ４１が受けるダメージが防止される。
　また、遅延回路１１２の所定期間Ｔａが、ＨＶＩＣ３２がＩＧＢＴ４１をオフする際にＩＧＢＴ４１に印可される電圧が、絶対最大定格を超えない電圧値になるまでの期間よりも長く設定されると、確実に、ＩＧＢＴ４１が受けるダメージが防止される。
　また、遅延回路１１２の所定期間Ｔａが、ＨＶＩＣ３２がＩＧＢＴ４１をオフする際にＩＧＢＴ４１に流れる電流が、ＩＧＢＴ４１のアバランシェ破壊が生じる電流値より小さくなるまでの期間よりも長く設定されると、ＩＧＢＴ４１が受けるダメージが防止される。
　また、遅延回路１１２の所定期間Ｔａの設定が、記憶装置（例えば、ＥＰＲＯＭ等）に記憶されると、ＩＧＢＴ４１の仕様や、使用目的等に従って、所定期間Ｔａを個別に設定することができる。
　また、上述した制御は、制御回路（例えば、ＭＣＵ）１６によっても行われることができる。
　また、スイッチング素子のスイッチングを制御するスイッチング制御方法は、駆動制御装置１Ａ，１Ｂ，１Ｃなどの装置によって使用される。しかしながら、この方法を使用する装置はこれらに限られない。
　上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。また、本発明は、その趣旨を逸脱することなく、変更や改良され得るとともに、本発明にはその等価物が含まれるのはいうまでもない。
１０，１６　制御回路，ＭＣＵ
１１，１５　パワーモジュール
１２　３相モータ
３０　ブリッジ回路
３１，３１ａ　低電圧側駆動回路
３２～３４，３２ａ，２００　高電圧側駆動回路
４１～４６　ＩＧＢＴ
５１～５６　ＦＷＤ
１０１　コンパレータ
１０２　ＡＮＤ素子
１０３　バッファ
１１０　選択回路
１１１　インバータ
１１２　遅延回路
１１３　駆動回路
１４１　カウンタ
１４２　信号出力回路
１Ａ，１Ｂ，１Ｃ　駆動制御装置
 

Claims (10)

  1. 　電源側の第１スイッチング素子と、前記第１スイッチング素子に、負荷を介して直列に接続される、接地側の第２スイッチング素子と、を備えるブリッジ回路のうちの前記第１スイッチング素子のスイッチングを制御するスイッチング制御回路であって、
    　前記第２スイッチング素子を流れる電流が過電流となり、前記第２スイッチング素子がオフされる場合、前記第１スイッチング素子をオフするための第１駆動信号を所定期間遅延させて出力する出力回路と、
    　前記出力回路の出力に基づいて前記第１スイッチング素子を駆動する駆動回路と、
    　を備えることを特徴とするスイッチング制御回路。
  2. 　請求項１に記載のスイッチング制御回路であって、
    　前記出力回路は、
    　前記第１駆動信号を前記所定期間遅延させて出力する遅延回路と、
    　前記電流が前記過電流となる場合、前記第１駆動信号を前記遅延回路に出力し、前記電流が前記過電流とならない場合、前記駆動回路に前記第１スイッチング素子をスイッチングするための第２駆動信号を出力する選択回路と、
    　を備えるスイッチング制御回路。
  3. 　請求項１または２に記載のスイッチング制御回路であって、
    　前記出力回路には、前記過電流を検出する検出回路から、前記電流が前記過電流か否かを示す信号が直接入力されること、
    　を特徴とするスイッチング制御回路。
  4. 　請求項１～３の何れか一項に記載のスイッチング制御回路であって、
    　前記ブリッジ回路は、
    　前記第２スイッチング素子がオフされると、前記第１スイッチング素子の電流を流す還流ダイオード
    　をさらに備えることを特徴とするスイッチング制御回路。
  5. 　請求項１～４の何れか一項に記載のスイッチング制御回路であって、
    　前記所定期間は、前記第１駆動信号が入力された後、前記第１スイッチング素子に流れる前記電流が、前記過電流より小さくなるまでの第１期間より長いこと、
    　を特徴とするスイッチング制御回路。
  6. 　請求項１～４の何れか一項に記載のスイッチング制御回路であって、
    　前記所定期間は、前記第１駆動信号が入力された後、前記第１スイッチング素子に印可される電圧が、前記第１スイッチング素子の電圧値の絶対最大定格を超えない電圧値となるまでの第２期間より長いこと、
    　を特徴とするスイッチング制御回路。
  7. 　請求項１～４の何れか一項に記載のスイッチング制御回路であって、
    　前記所定期間は、前記第１駆動信号が入力された後、前記電流が、前記第１スイッチング素子のアバランシェ破壊が生じる電流値より小さくなるまでの第３期間よりも長いこと、
    　を特徴とするスイッチング制御回路。
  8. 　請求項５～７の何れか一項に記載のスイッチング制御回路であって、
    　前記所定期間は、記憶装置に記憶された値に応じて設定されること、
    　を特徴とするスイッチング制御回路。
  9. 　電源側の第１スイッチング素子と、前記第１スイッチング素子に、負荷を介して直列に接続される、接地側の第２スイッチング素子と、前記第１スイッチング素子および前記第２スイッチング素子を制御する制御信号を出力する制御回路と、高電圧側駆動回路と、低電圧側駆動回路と、を備える駆動制御装置であって、
    　前記高電圧側駆動回路は、前記制御信号に基づいて、前記第１スイッチング素子を駆動し、
    　前記低電圧側駆動回路は、前記制御信号に基づいて、前記第２スイッチング素子を駆動し、
    　前記制御回路は、
    　　前記第２スイッチング素子を流れる電流が過電流となると、所定期間をカウントするカウンタと、
    　　前記電流が過電流となると、前記第２スイッチング素子をオフするための前記制御信号を前記低電圧側駆動回路へ出力し、前記所定期間がカウントされると、前記第１スイッチング素子をオフするための前記制御信号を前記高電圧側駆動回路へ出力する信号出力回路と、
    　を備えること、
    を特徴とする駆動制御装置。
  10. 　電源側の第１スイッチング素子と、前記第１スイッチング素子に、負荷を介して直列に接続される、接地側の第２スイッチング素子と、を備えるブリッジ回路のうちの、前記第１スイッチング素子と、第２スイッチング素子と、のスイッチングを制御するスイッチング制御方法であって、
    　前記第２スイッチング素子を流れる電流が過電流となると、前記第２スイッチング素子をオフし、
    　前記電流が過電流となると、所定期間経過後前記第１スイッチング素子をオフすること、
    を特徴とするスイッチング制御方法。
     
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