CN109804539B - 晶体管驱动电路和电动机驱动控制装置 - Google Patents

晶体管驱动电路和电动机驱动控制装置 Download PDF

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Abstract

根据本发明的晶体管驱动电路，利用温度检测元件(15)对双极型晶体管(1)或者MOSFET(2)的温度进行检测，若所述温度为阈值以下，则使MOSFET(2)和双极型晶体管(1)双方接通，若所述温度大于阈值，则仅使双极型晶体管(1)接通。

Description

晶体管驱动电路和电动机驱动控制装置
技术领域
本发明涉及一种以将双极型晶体管和元件尺寸比该双极型晶体管小的MOSFET并联连接的结构作为驱动对象的驱动电路，以及利用该驱动电路对电动机进行驱动的电动机驱动控制装置。
背景技术
双极型晶体管的一种即RC-IGBT(Reverse Conducting-Insulated Gate BipolarTransistor：反向导体绝缘栅双极晶体管)是高抗压的功率元件，但存在接通电阻高这样的问题。因此，已往例如，将采用了SiC等宽带隙半导体的低损失的MOSFET与RC-IGBT并联连接，使它们同时接通，从而实现损失的降低。另外，在以下说明中，存在将IGBT和FET同时接通的动作称作“DC辅助”的情况。
现有技术文献
专利文献
专利文献1：日本专利特开平4-354156号公报
发明内容
(第一个技术问题)
一般，在采用上述结构的情况下，并联连接的MOSFET使用芯片尺寸比RC-IGBT小的元件。因此，当向负载的通电量增加时，FET处于过热状态，存在不能使损失降低的可能性。
(第二个技术问题)
在如上所述进行并联驱动时，为了对于MOSFET能可靠地维持断开状态，如图42所示，存在将断开时施加的低电平电压设定为负电位的情况。这样，由于与接通时施加的高电平电压的电位差变大，因此，驱动损失增大。
(第三个技术问题)
对于上述结构，如图43所示，在一般进行的驱动控制中，首先，开始RC-IGBT的接通，然后，开始MOSFET的接通。在上述情况下，当存在指示RC-IGBT接通的信号的输入时，对于MOSFET侧，例如，在通过计时器、CR时间常数而等待一定时间经过后，开始接通。
对于上述一定时间，设定为包括考虑到了RC-IGBT的开关特性、温度特性的偏差等的余量。因此，存在使MOSFET的接通开始的时刻进一步延迟的趋势，从而存在无法充分实现通过与RC-IGBT的并联驱动来降低损失的效果的问题。
(第四个技术问题)
如图44所示，在上述DC辅助中，一般是使IGBT先接通，使FET先断开的控制模式。然而，在FET先断开，然后进行IGBT的断开时，如图中斜线所示，存在所谓的尾电流流过的情况。这样，随着尾电流的发生，也发生电力损失。另外，在图中所示的“Si”表示IGBT，“SiC”表示假设使用了SiC-MOSFET的FET。
(第五、第六个技术问题)
关于上述结构，在一般所进行的PWM(Pulse Width Modulation：脉冲宽度调制)控制中，如图45的下方所示，首先，使MOSFET的断开开始，然后，使RC-IGBT的断开开始。因此，与图45的上方所示的、单独驱动RC-IGBT的情况比较，直到断开完成的时间变长，控制性变差。
例如，对于由将上述并联连接元件串联连接而成的上下桥臂来构成电桥电路的情况，假设通过与RC-IGBT单体驱动的情况相同的输入信号来动作，则存在上下桥臂同时接通而流过短路电流的可能性。因此，若为了防止短路电流流过，而将使上下桥臂同时断开的滞后时间设定得更长，则存在损失增加的可能性。
(第一个目的)
本发明的目的在于，提供一种晶体管驱动电路以及利用上述驱动电路对电动机进行驱动的电动机驱动控制装置，在使双极型晶体管和MOSFET并联驱动时，能考虑晶体管的发热状态以实现损失的降低。
(第二个目的)
本发明的目的在于，提供一种晶体管驱动电路，在使双极型晶体管和MOSFET并联驱动时，能使驱动损失降低。
(第三个目的)
本发明的目的在于，提供一种晶体管驱动电路，在使双极型晶体管和MOSFET并联驱动时，能更高精度地设定使MOSFET侧的接通开始的时刻，
(第四个目的)
本发明的目的在于，提供一种晶体管驱动电路，在使双极型晶体管和MOSFET并联驱动时，能抑制随着尾电流的产生而造成的损失。
(第五、第六个目的)
本发明的目的在于，提供一种晶体管驱动电路，在进行PWM控制而并联驱动双极型晶体管和MOSFET时，能提高控制性。
(第一个发明)
根据本发明的一个方式，利用温度检测元件对双极型晶体管或者MOSFET的温度进行检测，若上述温度为阈值以下，则使MOSFET和双极型晶体管双方接通，若上述温度大于阈值，则仅使双极型晶体管接通。根据上述结构，在双极型晶体管或者MOSFET的温度上升而大于阈值时，不进行并联驱动，仅使双极型晶体管接通，因此，能避免MOSFET达到过热状态而能降低损失。
此外，根据本发明的一个方式，利用电流检测元件对流过双极型晶体管的电流进行检测，若上述电流为阈值以下，则使MOSFET和双极型晶体管双方接通，若上述电流大于阈值，则仅使双极型晶体管接通。根据上述结构，在推测到流过双极型晶体管的电流大于阈值从而MOSFET的温度上升的情况下，不进行并联驱动，仅使双极型晶体管接通，因此，能避免MOSFET达到过热状态而能降低损失。
此外，根据本发明的一个方式，利用电流检测元件对流过双极型晶体管的电流进行检测，(1)若上述电流为一方的极性中的第一阈值以下，则使MOSFET和双极型晶体管双方接通。此外，(2)若上述电流为另一方的极性中的、设定得比第一阈值相当值高的第二阈值以下，则使双极型晶体管和MOSFET同时接通，(3)若上述电流大于第二阈值，则仅使双极型晶体管接通。此外，若电流大于一方的极性的情况下的第一阈值，则仅使双极型晶体管接通。
即，对应流过双极型晶体管的电流量如上述(1)～(3)那样不同的情况，逐级地切换到(1)并联驱动、(2)仅电流表示为一方的极性的情况下并联驱动、(3)双极型晶体管单独驱动。藉此，能避免MOSFET达到过热状态。
此外，根据本发明的一个方式，分别通过温度检测元件、电流检测元件对双极型晶体管或者MOSFET的温度和流过上述晶体管的电流进行检测。此外，若基于上述温度和上述电流而决定的二维坐标值为设定于上述坐标上的阈值以下，则使MOSFET和双极型晶体管双方接通，若上述二维坐标值大于上述阈值，则仅使上述双极型晶体管接通。
根据如上所述的结构，根据双极型晶体管或者MOSFET的温度和电流这两个参数，对MOSFET的发热状态进行评价，当由上述参数决定的二维坐标值大于阈值时，不进行并联驱动，仅使双极型晶体管接通，因此，能可靠地避免MOSFET达到过热状态而能降低损失。
此外，根据本发明的一个方式，与上述公开的方式相同，利用双极型晶体管或者MOSFET的温度和电流这两个参数，对MOSFET的发热状态进行评价。此外，当由上述参数决定的二维坐标值大于阈值时，使施加于并联驱动的MOSFET的栅极的驱动电压下降而接通。根据如上所述的结构，能根据MOSFET的温度的上升程度而使该FET的栅极驱动电压下降，能抑制发热。
此外，根据本发明的一个方式，电动机驱动电路将双极型晶体管和MOSFET并联连接的结构构成为一个桥臂。此外，在利用温度检测元件对双极型晶体管或者MOSFET的温度进行检测，利用电流检测元件对流过电动机的电流进行检测后，控制电路根据上述温度的高低和上述电流的大小，对双极型晶体管和MOSFET的驱动状态进行决定，向以双极型晶体管和所述MOSFET为驱动对象的晶体管驱动电路输出驱动控制信号。根据如上所述的结构，控制电路根据双极型晶体管或者MOSFET的温度和流过电动机的电流，对上述两个元件的驱动状态进行决定，从而能避免MOSFET达到过热状态。
(第二个发明)
根据本发明的一个方式，在以双极型晶体管和MOSFET并联连接的结构为驱动对象的情况下，为了使MOSFET接通和断开，在使向它的栅极施加的电压在正极性的高电平和负极性的低电平之间变化的期间，设置作为上述电压施加上述双方的电平的中间的中间电平的期间。
根据如上所述的结构，基本上将负极性的低电平电压向栅极施加，从而能可靠地维持MOSFET的断开状态。此外，在使MOSFET接通时，使向栅极施加的电压经过维持中间电平的期间后，变为正极性的高电平。此外，在使MOSFET断开时，也从正极性的高电平经过维持中间电平的期间后，变为负极性的低电平。藉此，能使驱动损失减小中间电平与高电平的电位差相对变小的量。
此外，根据本发明的一个方式，分别通过上升沿检测电路、下降沿检测电路对输入信号的上升沿、下降沿进行边沿检测。上升计时器、下降计时器分别从检出上述上升沿、下降沿的时刻开始计时一定时间。IGBT驱动控制部从检出上升沿的时刻开始利用IGBT驱动电路向双极型晶体管的栅极施加接通电平电压，从检出下降沿的时刻开始经过由下降计时器计时的一定时间后，施加断开电平电压。
构成MOS驱动电路的低电平施加电路、中间电平施加电路、高电平施加电路分别由第一、第二、第三MOS驱动控制部控制。此外，第一MOS驱动控制部在IGBT驱动电路施加断开电平的期间，向MOSFET的栅极施加低电平电压。第二MOS驱动控制部在第一期间和第二期间，施加中间电平电压，上述第一期间是从检出了上升沿的时刻开始直到经过由上升计时器计时的一定时间的期间，上述第二期间是从检出了下降沿的时刻开始直到经过由下降计时器计时的一定时间的期间。第三MOS驱动控制部在第一期间和第二期间之间施加高电平电压。
根据上述那样的结构，能将MOS驱动电路向MOSFET的栅极施加中间电平电压的第一期间、第二期间分别设定为双极型晶体管开始接通的期间内、开始断开的期间内。因此，即使由于施加中间电平电压而存在MOSFET接通的可能性，也完全不会发生问题。
(第三个发明)
根据本发明的一个方式，在使双极型晶体管接通时，在上述晶体管的驱动电压达到密勒电压后，在密勒期间结束之后使MOSFET的接通开始。即、在使双极型晶体管接通时，在驱动电压从低电平上升至高电平的过程中，产生表示密勒电压电平的期间，驱动电压在此之后朝高电平再次上升。上述再次上升开始的时刻是双极型晶体管的接通即将完成前。因此，若在上述时刻之后使MOSFET的接通开始，则能比以往更可靠地使MOSFET的接通提前，能提高损失的降低效果。
此外，根据本发明的一个方式，栅极上升期间检测电路对双极型晶体管的驱动电压上升至接通电平的上升期间进行检测。栅极电压差分检测电路在上述上升期间内，与周期比双极型晶体管的驱动电压的变化时间短的时钟信号同步地动作，求出上述驱动电压的当前值与其一个周期前的值之间的差分，当上述差分大于阈值电压时，输出差分检测信号。充电期间检测电路在上述上升期间内，在从差分检测信号的第一次的输出停止的时刻开始、直到第二次的输出停止的时刻的双极型晶体管的容量充电期间，输出充电期间检测信号。
与门进行差分检测信号、充电期间检测信号及时钟信号的逻辑和，MOS驱动电路在上升检测电路检出与门的输出信号的上升时，向MOSFET的栅极施加接通电平电压，在下降检测电路检出输入信号的下降时，施加断开电平电压。在上述情况下，栅极上升期间检测电路将从上升检测电路检出了输入信号的上升的时刻开始、直到下降检测电路检出充电期间检测信号的下降的时刻，作为上升期间而检测。
双极型晶体管的接通开始，当上述驱动电压达到密勒电压后，驱动电压仅维持规定期间的一定电平后，开始再次上升。也就是说，在充电期间检测电路输出充电期间检测信号的期间输出差分检测信号的时刻是上述驱动电压从密勒电压开始再次上升的时刻。因此，根据如上所述的结构，能从密勒电压的期间结束的时刻，可靠地使MOSFET的接通开始。
(第四个发明)
根据本发明的一个方式，利用电流检测元件对流过双极型晶体管或者MOSFET的电流进行检测。此外，在使双极型晶体管和MOSFET断开时，若上述电流为阈值以下，则在使双极型晶体管断开后，使MOSFET断开，若上述电流大于阈值，则在使MOSFET断开后，使双极型晶体管断开。
一般，在双极型晶体管和MOSFET中，由于前者的电流能力高，因此，在较大的电流流过的状态下的断开基本上需要由双极型晶体管来进行。在此，对流过双极型晶体管或者MOSFET的电流进行检测，参考以上述FET的电流能力为基准的阈值，对检出的电流的大小进行评价。
在上述电流大于阈值的情况下，由于处于大于MOSFET的电流能力的状态，因此，如以往那样，先使MOSFET断开，然后使双极型晶体管断开。另一方面，若上述电流为阈值以下，则处于利用MOSFET的电流能力能负担的范围内。因此，首先，使双极型晶体管断开，然后，使MOSFET断开，从而避免尾电流的产生而能降低电力损失。
此外，根据本发明的一个方式，双极驱动电路、MOS驱动电路根据输入信号的电平变化，向各自对应的元件的栅极施加接通电平电压和断开电平电压。接通延迟电路配置于将输入信号向上述MOS驱动电路输入的路径，使输入信号的上升时刻延迟。第一延迟电路配置于从将输入信号向双极驱动电路和MOS驱动电路直接输入的路径分支的路径，使输入信号的下降时刻延迟。此外，第二断开延迟电路配置于从将流过接通延迟电路的输入信号向双极驱动电路和MOS驱动电路直接输入的路径分支的路径，使输入信号的下降时刻延迟。
比较器对电流检测元件的端电压和相当于上述阈值的电压进行比较。第一选择器配置于双极驱动电路的输入侧，在第一断开延迟电路存在的路径和不存在的路径之间切换，第二选择器配置于MOS驱动电路的输入侧，在第二断开延迟电路存在的路径和不存在的路径之间切换。RS触发器通过比较器的输出信号置位，通过第三断开延迟电路的输出信号重置。此外，第一和第二选择器的切换根据RS触发器的输出信号来进行。
根据如上所述的结构，若检出的电流为阈值以下，则第二选择器选择经由第二延迟电路的路径，从而在使双极型晶体管断开后，使MOSFET断开。此外，若上述电流大于阈值，则第一选择器选择经由第一延迟电路的路径，从而在使MOSFET断开后，使双极型晶体管断开。
(第五个发明)
根据本发明的一个方式，在通过PWM控制将双极型晶体管和MOSFET并联驱动时，载波中点推定部对生成输入的PWM信号的载波的周期的中间时刻进行推定。此外，接通时间调节部根据推定的中间时刻，对MOS驱动电路实现的MOSFET的接通时间进行调节。根据如上所述的结构，将推定的载波周期的中间时刻作为起点，能决定使MOSFET的断开开始的时刻。因此，能使上述时刻比基于实际上输入的PWM信号的时刻提前，因此，能将直到断开完成的时间维持成与单独驱动双极型晶体管的情况的时间相同，能提高控制性。
此外，根据本发明的一个方式，载波中点推定部利用计时器对PWM信号的从上升到下降的期间进行计时，PWM宽度中点推定电路将经过计时的计时值分为二分之一。存储电路关于连续的第一和第二周期，将时刻检测计数电路表示的当前时刻加上计时值的二分之一值，分别作为第一和第二数据来存储。此外，载波中点推定电路求出第一数据和第二数据的差分，将上述差分加上第二数据的结果作为载波周期的中间时刻的推定值。
接通时间调节部在接着第二周期的第三周期中，根据第三周期的PWM信号的上升和上述推定値，能对双极型晶体管的接通时间宽度进行推定，因此，在使MOSFET接通时能使用上述值。根据如上所述的结构，能对载波周期的中间时刻适当地进行推定，使MOSFET的断开开始的时刻提前，以使直到断开完成的时间与单独驱动双极型晶体管的情况的时间相同。
此外，根据本发明的一个方式，接通时间调节部通过接通侧延迟电路使PWM信号的上升时刻延迟，脉冲宽度推定电路基于PWM信号的上升时刻和由载波中点推定电路输入的中间时刻的推定値，对向双极型晶体管输出的PWM信号的脉冲宽度进行推定。此外，脉冲宽度决定电路将从根据由接通侧延迟电路延迟的上升时刻推定出的脉冲宽度减去规定值的结果，设定为上述第三周期中的MOSFET的接通时间，在上述中间时刻的前后期间，使MOSFET接通。根据如上所述的结构，能使MOSFET的断开开始的时刻提前，以使直到断开完成的时间与单独驱动双极型晶体管的情况的时间相同。
(第六个发明)
根据本发明的一个方式，当输入信号为接通电平时，在经过第一延迟时间后，双极驱动电路向双极型晶体管的栅极施加接通电平电压。此外，当输入信号为断开电平时，在选择电路中选择为第一驱动方式时，在经过第一延迟时间后，向上述栅极施加断开电平电压，在选择为第二驱动方式时，经过从第一延迟时间减去设定得比上述第一延迟时间短的第二延迟时间的差分时间以下的时间后，向上述栅极施加断开电平电压。
当输入信号为接通电平时，经过第一延迟时间后，在经过第二延迟时间后，MOS驱动电路向MOSFET的栅极施加接通电平电压。此外，当输入信号为断开电平时，在选择为上述第一驱动方式时，在经过上述差分时间以下的时间后，向上述栅极施加断开电平电压，在选择为第二驱动方式时，在经过第一延迟时间后，向上述栅极施加断开电平电压。
根据如上所述的结构，在选择为第一驱动方式时，双极型晶体管的接通期间与输入信号表示为接通电平的期间相同。此外，MOSFET在双极型晶体管的接通期间内，在更短的期间中接通。藉此，能使接通电阻比双极型晶体管单独接通的情况更低。
另一方面，在选择为第二驱动方式时，从双极型晶体管接通直到MOSFET断开的期间为输入信号表示为接通电平的期间以下。此外，在双极型晶体管断开后MOSFET断开，因此，也能降低断开时的开关损失。此外，若将并联连接的双极型晶体管和MOSFET视作一体的元件，则无论在哪一个驱动方式中，上述元件的接通期间均为输入信号表示为接通电平的期间以下，因此，不会使控制性下降而能维持。
此外，根据本发明的一个方式，判断电路对输入信号的脉冲宽度是否小于规定的阈值进行判断。此外，即使在选择电路中选择为第二驱动方式，若上述脉冲宽度小于阈值，则双极驱动电路和MOS驱动电路也选择第一驱动方式。根据如上所述的结构，在由于输入信号的脉冲宽度较短、利用第二驱动方式的应对变得困难时，取而代之，应用第一驱动方式而能维持控制性。
附图说明参照附图和以下详细的记述，可以更明确本发明的上述目的、其他目的、特征和优点。附图如下所述。
图1是在与第一个发明对应的第一实施方式中，表示驱动IC的结构的功能框图。
图2是驱动IC的动作时序图。
图3是表示电流和温度的变化的波形图。
图4是第二实施方式，是表示驱动IC的结构的功能框图。
图5是驱动IC的动作时序图。
图6是表示电流和温度的变化的波形图。
图7是第三实施方式，是表示驱动IC的结构的功能框图。
图8是表示电流和温度的变化的波形图。
图9是第四实施方式，是表示驱动IC的结构的功能框图。
图10是表示DC辅助接通/断开判断电路使用的判断图的一个示例的图。
图11是驱动IC的动作时序图。
图12是第五实施方式，是表示驱动IC的结构的功能框图。
图13是表示MOS驱动电压判断电路使用的判断图的一个示例的图。
图14是驱动IC的动作时序图。
图15是第六实施方式，是表示微型计算机、驱动IC及逆变器的结构的功能框图。
图16是在与第二个发明对应的一个实施方式中，表示驱动IC的结构的功能框图。
图17是表示驱动IC的动作的时序图。
图18是在与第三个发明对应的第一实施方式中，表示晶体管驱动电路的结构的图。
图19是动作时序图。
图20是在第二实施方式中，表示晶体管驱动电路的结构的图。
图21是动作时序图。
图22是在与第四个发明对应的一个实施方式中，表示驱动IC的结构的功能框图。
图23是表示接通延迟电路的动作的时序图。
图24是表示断开延迟电路的动作的时序图。
图25是表示负载电流较小的情况下的动作的时序图。
图26是表示负载电流较大的情况下的动作的时序图。
图27是表示现有的负载电流较小的情况下的动作的时序图。
图28是表示现有的负载电流较大的情况下的动作的时序图。
图29是在与第五个发明对应的一个实施方式中，表示驱动IC的结构的功能框图。
图30是对推定PWM载波周期的中间时刻的方法进行说明的时序图。
图31是对决定FET的接通时间的方法进行说明的时序图。
图32是驱动IC的动作时序图。
图33是在与第六个发明对应的第一实施方式中，表示驱动IC的结构的功能框图。
图34是表示通过“DC辅助”的驱动状态的时序图。
图35是表示通过“DC+Eoff辅助”的驱动状态的时序图。
图36是表示“DC辅助”中的输入脉冲宽度与输出脉冲宽度之间的关系的图。
图37是表示“DC+Eoff辅助”中的输入脉冲宽度与输出脉冲宽度之间的关系的图。
图38是第二实施方式，是表示驱动IC的结构的功能框图。
图39是表示PWM信号(IN)的脉冲宽度不同的情况下的“DC辅助”、“DC+Eoff辅助”中的输出脉冲宽度的变化的图。
图40是第三实施方式，是表示驱动IC的结构的功能框图。
图41是第四实施方式，是表示驱动IC的结构的功能框图。
图42是对与第二个发明对应的、现有的一般的并联驱动方式进行说明的时序图。
图43是表示与第三个发明对应的现有技术的动作时序图。
图44是对与第四个发明对应的、现有的一般的并联驱动方式进行说明的时序图。
图45是表示与第五个发明对应的、现有的单独以IGBT驱动的时序图以及表示现有的并联驱动方式的时序图。
具体实施方式
〈第一个发明〉
(第一实施方式)
如图1所示，RC-IGBT1的集电极和发射极分别与SiC-MOSFET2的漏极和源极共用地连接。IGBT1的集电极和FET2的漏极例如与同样由并联连接的元件构成的未图示的上桥臂侧的元件连接，它们的发射极和源极接地连接。
在IGBT1中，设置有用于分流并检测集电极电流的检测元件，在图中，仅示出了其发射极端子4E。发射极端子4E通过电阻5而接地。此外，在FET2的漏极、源极之间，连接有反方向的寄生二极管2D。
在驱动IC6中，从未图示的控制电路输入有驱动控制IGBT1的信号。上述输入信号通过断开延迟电路7而向IGBT驱动电路8输入。断开延迟电路7在输入信号的电平从高电平变化为断开电平即低电平时，在经过了一定的延迟时间的时刻，使向IGBT驱动电路8输出的信号变为低电平。
IGBT驱动电路8例如由两个MOSFET的串联电路构成，例如作为高电平驱动电压向IGBT1的栅极输出15V，作为低电平驱动电压向IGBT1的栅极输出0V。另外，为了便于说明，若输入信号为低电平，则IGBT驱动电路8输出低电平驱动电压，若输入信号为高电平，则IGBT驱动电路8输出高电平驱动电压。
此外，上述驱动控制信号向下降检测电路9输入。下降检测电路9的输出信号作为MOS驱动电路10的断开指令而被输入。同样地，MOS驱动电路10也由两个MOSFET的串联电路构成，例如作为高电平驱动电压向FET2的栅极输出20V，作为低电平驱动电压向FET2的栅极输出－5V。
IGBT栅极上升判断电路11的输入端子连接于IGBT1的栅极。上升判断电路11由比较器12以及单发脉冲生成电路13构成。当IGBT1的栅极电压大于阈值电压时，比较器12向单发脉冲生成电路13输出触发信号。当上述触发信号输入时，单发脉冲生成电路13将单发脉冲信号向DC辅助接通/断开判断电路14输出。
与FET2相同，在驱动IC6中，连接有由SiC构成的热敏二极管15，上述热敏二极管15对FET2附近的温度进行检测。温度检测部16对热敏二极管15的正向电压进行检测，与该电压对应，将电平线性变化的温度检测电压向峰值保持电路17输出。峰值保持电路17保持温度检测部16输出的检测电压的峰值，向比较器18的同相输入端子输入。对比较器18的反相输入端子赋予温度阈值，将比较器18的输出信号向接通/断开判断电路14输入。
接通/断开判断电路14向MOS驱动电路10施加接通指令信号，并且通过单发脉冲向峰值保持电路17输出重置指令。当MOS驱动电路10从接通/断开判断电路14施加有接通指令信号时，使FET2的栅极成为高电平，直到从上升检测电路9施加有断开指令信号之前，保持上述状态。此外，当施加有上述断开指令信号时，使FET2的栅极为低电平。
接着，对本实施方式的作用进行说明。如图2所示，在(1)时刻，当输入信号变为高电平时，IGBT1的栅极电压开始上升。当上述栅极电压在(2)时刻大于阈值电压时，上升判断电路11输出单发脉冲。当直到(2)时刻之前，峰值保持电路17保持的电平小于比较器18的温度阈值时，接通/断开判断电路14向MOS驱动电路10输出接通指令。藉此，FET2的栅极电压开始上升，FET2与IGBT1同时接通，执行“DC辅助”。
在(2)时刻峰值保持电路17的保持电平被重置之后，FET2接通，从而热敏二极管15检出的温度上升。接着，当在(3)时刻大于阈值温度时，比较器18的输出信号变为高电平。然后，当在(4)时刻输入信号成为低电平时，由于该下降向MOS驱动电路10输入断开指令而开始使FET2断开。此外，通过峰值保持电路17对与此时由热敏二极管15检测的温度对应的电压电平进行保持。接着，从(4)时刻开始经过由断开延迟电路7施加的延迟时间后，开始IGBT1的断开。
在(5)时刻，开始下一个周期的IGBT1的接通动作，IGBT1的栅极电压上升。上述栅极电压在(6)时刻大于阈值电压，但是在此之前，峰值保持电路17保持的电平大于比较器18的温度阈值。在上述情况下，即使上升判断电路11输出单发脉冲，接通/断开判断电路14也不输出接通指令。因此，FET2的栅极电压处于0V的状态，不执行“DC辅助”。
在此，例如，假定通过由IGBT1和FET2的并联元件构成为一个桥臂的逆变器电路，对电动机进行PWM控制并驱动。如图3所示，当在正弦波状的电流向电动机通电的情况下，每PWM周期地执行DC辅助时，在PWM占空比表示为较高的值的期间，FET2的温度上升，如虚线所示，存在大于极限值的可能性。
对此，如本实施方式所示，驱动IC6动作，在FET2的温度接近作为能力值的极限时，不执行DC辅助，因此，能抑制FET2的温度上升。
如以上所述，根据本实施方式，通过二极管15对FET2的温度进行检测，若上述温度为阈值以下，则使FET2和IGBT1双方接通而执行DC辅助，若上述温度大于阈值，则仅使IGBT1接通。具体而言，IGBT驱动电路8根据通过断开延迟电路8输入的信号的电平变化，向IGBT1的栅极施加接通电平电压和断开电平电压。MOS驱动电路10向FET2的栅极施加接通电平电压和断开电平电压。
与二极管15检出的温度对应而从温度检测部16输出的电压信号的峰值通过峰值保持电路17进行保持后，通过比较器18对上述峰值与阈值进行比较。此外，在IGBT1接通期间，当IGBT1的栅极驱动电压大于阈值电压时，IGBT栅极上升判断电路11输出触发信号。
当上述触发信号输入时，DC辅助接通/断开判断电路14根据比较器18的比较结果，决定是否使FET2接通。下降检测电路9对输入信号的下降沿进行检测，输出用于通过MOS驱动电路10使FET2断开的断开指令。即，当FET2的温度上升并大于阈值时，不进行并联驱动而仅使IGBT1接通，能避免FET2达到过热状态以降低损失。
(第二实施方式)
以下，对与第一实施方式相同的部分标注相同符号并省略说明，对不同的部分进行说明。如图4所示，在第二实施方式的驱动IC21中，删去用于检测FET2的温度的结构即热敏二极管15～峰值保持电路17。此外，包括比较器22、23以及代替接通/断开判断电路14的接通/断开判断电路24。
比较器22、23的同相输入端子与IGBT1具有的电流检测元件的发射极端子4E连接，对比较器22、23的反相输入端子分别赋予电流阈值(上限)、电流阈值(下限)。此外，比较器22、23的输出信号均被输入至接通/断开判断电路24。
接着，对第二实施方式的作用进行说明。如图5所示，在(1)时刻输入信号变为高电平而使IGBT1的栅极电压开始上升，当上述栅极电压在(2)时刻达到密勒电压时，集电极电流开始在IGBT1流动。藉此，向比较器18输入的、电阻5的端电压上升。在(3)时刻栅极电压大于阈值电压而上升判断电路11输出了单发脉冲时，若电阻5的端电压没有达到电流阈值，则接通/断开判断电路24向MOS驱动电路10输出接通指令。藉此，FET2与IGBT1同时接通，执行“DC辅助”。
然后，当在(4)时刻驱动IC21的输入信号变为低电平时，MOS驱动电路10的输入信号成为低电平。藉此，在开始IGBT1的断开后，其栅极电压在(5)时刻达到密勒电压时，集电极电流的通电停止。
在(6)时刻，下一个周期的IGBT1的接通动作开始、栅极电压再次上升，当上述栅极电压在(7)时刻达到密勒电压时，集电极电流开始流动。在(8)时刻上升判断电路11输出了单发脉冲时，若电阻5的端电压没有大于电流阈值，则接通/断开判断电路24不向MOS驱动电路10输出接通指令。因此，不执行“DC辅助”。
如图6所示，与第一实施方式相同，在正弦波状的电流向电动机通电的情况下，如第二实施方式所示，驱动IC21动作，当IGBT1中流动的集电极电流大于与FET2的温度极限对应的电流换算值时，不执行DC辅助，因此，能抑制FET2的温度上升。此外，在第二实施方式中，在比较器22、23中分别设定电流阈值(上限)、电流阈值(下限)，从而无论集电极电流的极性表示为正还是负的情况下，接通/断开判断电路24都能同样地决定是否执行DC辅助。
如以上所述，根据第二实施方式，通过电阻5对经由IGBT1流动的电流进行检测，若上述电流为阈值以下，则使FET2和IGBT1双方接通，若上述电流大于阈值，则仅使IGBT1接通。具体而言，包括：比较器22、23，上述比较器22、23对电阻5的端电压和阈值进行比较；上升判断电路11，在IGBT1接通期间，当栅极驱动电压大于阈值电压时，上述上升判断电路11输出触发信号；以及接通/断开判断电路24，上述接通/断开判断电路24在上述触发信号已经输入时，根据比较器22、23的比较结果，决定是否使FET2接通。根据如上所述的结构，在经由IGBT1流动的电流大于阈值，从而推测为FET2的温度上升的情况下，不进行DC辅助而仅使IGBT1接通，能避免FET2达到过热状态以降低损失。
(第三实施方式)
如图7所示，第三实施方式的驱动IC25是基本与第二实施方式的驱动IC21相同的结构，但赋予比较器22、23的反相输入端子的电流阈值与第二实施方式中的不同。对于比较器22的反相输入端子赋予电流阈值(+)，对于比较器23的反相输入端子赋予电流阈值(－)。
电流阈值(+)是与检测电流的极性表示为正时对应的阈值，是相当于第二实施方式的电流阈值(上限)的值。另一方面，电流阈值(－)是与检测电流的极性表示为负时对应的阈值，若将两阈值的绝对值进行比较，则为：|电流阈值(+)|＜|电流阈值(－)|。在上述情况下，电流阈值(+)相当于第一阈值，电流阈值(－)相当于第二阈值。
接着，对第三实施方式的作用进行说明。如图6所示，在第二实施方式中，与正侧对应的电流阈值(上限)的绝对值和与负侧对应的电流阈值(下限)的绝对值相同。与之相对，在第三实施方式中，通过在电流阈值(+)的绝对值与电流阈值(－)的绝对值之间设置差值，从而使基于电流极性的作用成为非对称。
即，如图8所示，在电流的极性表示为负的情况下，进行“DC辅助”至比极性表示为正的情况的电流值高的区域。也就是说，在电流的极性表示为负的情况下，进行“DC辅助”的机会增加两者的绝对值之差﹛|电流阈值(－)|－|电流阈值(+)|﹜。
如以上所述，根据第三实施方式，通过电阻5对经由IGBT1流动的电流进行检测，(1)若上述电流为一方的极性中的第一阈值以下，则使MOSFET和IGBT1双方接通，(2)若上述电流在另一方的极性中为比第一阈值相当值设定得高的第二阈值以下，则使IGBT1和FET2同时接通，(3)若上述电流大于第二阈值，则仅使IGBT1接通。此外，在电流表示为一方的极性的情况下，若大于第一阈值，则仅仅使IGBT1接通。
即，根据经由IGBT1流动的电流量如上述(1)～(3)那样不同的情况，以(1)并联驱动、(2)仅电流表示为一方的极性的情况下并联驱动、(3)IGBT1单独驱动这样的方式逐级地进行切换。藉此，能避免FET2达到过热状态。另外，也可以使两个阈值的绝对值的关系相反，即、|电流阈值(+)|＞|电流阈值(－)|，使电流阈值(－)对应为第一阈值，电流阈值(+)对应为第二阈值。
(第四实施方式)
如图9所示，第四实施方式的驱动IC31包括第一实施方式中使用的热敏二极管15、温度检测部16及峰值保持电路17，并且包括DC辅助时刻检测电路32和电流峰值检测电路33。其中，在第四实施方式中，通过热敏二极管15对IGBT1的温度进行检测。此外，热敏二极管15、温度检测部16及峰值保持电路17构成为温度峰值检测电路34。
DC辅助时刻检测电路32具有上升检测电路35、计时器36及单发脉冲生成电路37，在上升检测电路35中，输入有来自外部的输入信号。在DC辅助时刻检测电路32中，当上升检测电路35检测到输入信号的上升时，计时器36开始计时，当计时器36计时了一定时间后，向单发脉冲生成电路37输入触发信号。这样，单发脉冲生成电路37将单发脉冲信号向DC辅助接通/断开判断电路38输入。
电流峰值检测电路33具有电流检测部39和峰值保持电路40，电流检测部39的输入端子与发射极端子4E连接。电流检测部39对反映IGBT1的集电极电流值的电阻5的端电压进行检测，向峰值保持电路40输入。峰值保持电路40对输入的电压电平的峰值进行保持，将保持的值向DC辅助接通/断开判断电路38输入。同样地，通过温度峰值检测电路34中的峰值保持电路17保持的电压电平的峰值也向DC辅助接通/断开判断电路38输入。
当检测到通过断开延迟电路7而输入的输入信号的下降沿时，下降检测电路41向峰值保持电路17、40输入用于保持峰值的触发信号。接着，由单发脉冲生成电路37输出的单发脉冲信号作为重置信号向峰值保持电路17、40输入。
为了判断是否向MOS驱动电路10输出接通指令，DC辅助接通/断开判断电路38具有图10所示的判断图。上述判断图是在以温度为横轴、以电流为纵轴的二维坐标上，将用于判断是否进行DC辅助的阈值设定为例如一次函数的图表。接通/断开判断电路38进行以下判断，若根据由电流峰值检测电路33以及温度峰值检测电路34输入的电流以及温度的峰值而确定的二维坐标值在直线状的阈值以下的范围内，则输出接通指令进行DC辅助，若大于上述阈值，则不进行DC辅助。
接着，对第四实施方式的作用进行说明。如图11所示，当(1)时刻输入信号变为高电平而开始使IGBT1接通时，DC辅助时刻检测电路32的计时器36开始计时。在IGBT1的接通结束后，在计时了一定时间的(2)时刻，单发脉冲生成电路37输出单发脉冲信号。这样，DC辅助接通/断开判断电路38基于上述图，根据在上述时刻输入的、也就是被保持的电流值和温度值，决定是否进行DC辅助。此外，峰值保持电路17、40被重置。在上述情况中，电流值和温度值均较小、二维坐标值小于阈值，因此，在(3)时刻使FET2接通以进行DC辅助。
IGBT1的接通完成而流过集电极电流，从而由电流峰值检测电路33、温度峰值检测电路34检出的电流、温度上升。然后，当在(4)时刻输入信号成为低电平时，由于上述下降，向MOS驱动电路10输入断开指令。当在之后的(5)时刻IGBT1开始断开时，由于上述栅极信号的下降，电流峰值检测电路33、温度峰值检测电路34的峰值保持电路40、17进行峰值保持((6)时刻)。
在(7)时刻，开始下一个周期的IGBT1的接通，在上述接通完成后，在计时了一定时间的(8)时刻，单发脉冲生成电路37输出单发脉冲信号。这样，DC辅助接通/断开判断电路38根据在该时刻输入的电流值和温度值，决定是否进行DC辅助。在上述情况中，电流值和温度值均较大、二维坐标值大于阈值，因此，在(9)时刻不进行DC辅助。
如以上所述，根据第四实施方式，通过热敏二极管15对IGBT1的温度进行检测，通过电阻5对相当于经由IGBT1流动的集电极电流进行检测。此外，若基于上述温度和上述电流而决定的二维坐标值为设定于上述坐标上的阈值以下，则使FET2和IGBT1双方接通，若二维坐标值大于上述阈值，则仅使IGBT1接通。
具体而言，当下降检测电路41检测到经由断开延迟电路7输入的信号的下降时，温度峰值检测电路34对热敏二极管15检出的温度的峰值进行检测，电流峰值检测电路33对电阻5检出的电流的峰值进行检测。在DC辅助时刻检测电路32中，当上升检测电路35检测到输入信号的上升而输出触发信号时，计时器36开始一定时间的计时，当计时了一定时间后，单发脉冲生成电路37输出单发脉冲信号。接着，在上述单发脉冲信号输入时，DC辅助接通/断开判断电路38对由上述温度和电流的峰值而确定的二维坐标值和上述阈值进行比较，从而决定是否使FET2接通。根据如上所述的结构，基于IGBT1的温度、电流这两个参数，能更精密地决定是否进行DC辅助。
(第五实施方式)
如图12所示，在第五实施方式的驱动IC42中，将第四实施方式的驱动IC31具备的DC辅助接通/断开判断电路38替换为MOS驱动电压判断电路43。此外，通过驱动电压生成电路44朝MOS驱动电路10供给高电平驱动电压。此外，朝MOS驱动电路10的接通/断开指令根据经由替换上升检测电路9的接通延迟电路45的输入信号而施加。
驱动电压生成电路44构成为能改变向MOS驱动电路10供给的高电平驱动电压。为了决定向MOS驱动电路10供给的高电平驱动电压，MOS驱动电压判断电路43具有图13所示的判断图。与第四实施方式的图相同，上述判断图在以温度为横轴、电流为纵轴的二维坐标上，设定有用于使驱动电压电平例如以2V逐级变化的阈值。与温度和电流最低的区域对应的最高电压为20V，然后，根据温度、电流的上升，使驱动电压以18V、16V、14V…这样的方式逐级地下降。
接着，对第五实施方式的作用进行说明。如图14所示，在第五实施方式中，在(1)时刻输入信号变为高电平而开始IGBT1的接通，在上述接通完成后，与第四实施方式相同，在(2)时刻，单发脉冲生成电路37输出单发脉冲信号。然后，MOS驱动电压判断电路43根据在上述时刻输入的电流值和温度值，基于图13所示的图来决定FET2的栅极驱动电压。此外，峰值保持电路17、40被重置。接着，在(3)时刻使FET2接通，根据决定的栅极驱动电压来进行DC辅助。
IGBT1的接通完成而流过集电极电流，从而由电流峰值检测电路33、温度峰值检测电路34检出的电流、温度上升。与(4)～(6)时刻对应的动作与第四实施方式相同。
在(7)时刻中，开始下一个周期的IGBT1的接通，在上述接通完成后的(8)时刻，单发脉冲生成电路37输出单发脉冲信号。然后，MOS驱动电压判断电路43根据在上述时刻输入的电流值和温度值，决定FET2的栅极驱动电压。在上述情况中，由上一次的通电而使电流值和温度值已经上升，因此，在(9)时刻以后进行的DC辅助中的栅极驱动电压比上一次低。
根据以上所述的第五实施方式，在温度和电流的二维坐标的图上，设定多个阈值，对应于基于针对IGBT1检出的温度的峰值和电流的峰值而决定的二维坐标值超过的阈值增大，MOS驱动电压判断电路43使施加于FET2的栅极的驱动电压逐级地下降来进行DC辅助。根据如上所述的结构，基于IGBT1的温度、电流这两个参数，能更精密地对进行DC辅助时的FET2的接通状态进行控制。
(第六实施方式)
在图15所示的第六实施方式中，由IGBT1和FET2并联连接而构成一个桥臂51，正侧桥臂51p和负侧桥臂51n串联连接而构成各相桥臂51U、51V、51W。此外，各相桥臂51U、51V、51W并联连接而构成逆变器电路52。逆变器电路52的各相输出端子分别与三相电动机的未图示的各相定子绕组连接。逆变器电路52相当于电动机驱动电路。
各相桥臂51由与它们分别对应的驱动IC54来驱动，在图15中，仅示出了与U相桥臂51对应的驱动IC54Up和54Un。驱动IC54包括：IGBT驱动电路8和IGBT预驱动器55；以及MOS驱动电路10和MOS预驱动器56。各驱动IC54通过控制电路即微型计算机57，输入有例如PWM信号等驱动控制信号。
与第一实施方式等相同，在各桥臂51中，配置有热敏二极管15，由热敏二极管15输出的温度信号向微型计算机57输入。另外，在图15中，仅示出了一个热敏二极管15。此外，在逆变器电路52的各相输出端子中的一个与电动机53的对应的定子绕组之间，例如插入有霍尔式电流传感器58，由电流传感器58输出的电流信号也向微型计算机57输入。
微型计算机57包括：通过软件来实现的各功能部；寄存器59；以及用于生成PWM信号的硬件计时器60p、60n。此外，微型计算机57利用软件执行在第四、第五实施方式中驱动IC31、42进行的处理。此外，微型计算机57以比PWM控制中的载波周期快的间隔，对由热敏二极管15、电流传感器58输出的信号进行A/D转换，对此，利用未图示的软件的功能始终分别进行峰值检测。此外，随时更新的峰值存储于寄存器59。
接着，对第六实施方式的作用进行说明。如图15所示，微型计算机57执行DC辅助时刻检测电路32的功能(S1)，通过寄存器59获取电流、温度的峰值数据(S2)。此外，当执行DC辅助接通/断开判断电路38、MOS驱动电压判断电路43的功能，并将该判断结果即驱动电压控制信号向驱动IC54输出(S3、S4)后，对存储于寄存器59的峰值数据重置(S5)。
微型计算机57与驱动IC54之间的信号传送例如通过经由光电耦合器等的绝缘通信来进行。此外，接收到了上述判断结果的驱动IC54的MOS预驱动器56根据上述结果，决定是否进行DC辅助，在进行时，如第五实施方式那样，将FET2的栅极驱动电压电平设定为可变。
如以上所述，根据第六实施方式，微型计算机57根据基于针对IGBT1检出的温度和电流而决定的二维坐标值，决定是否进行DC辅助，在进行DC辅助时，对应于上述二维坐标值超过的阈值增高，使施加于FET2的栅极的驱动电压逐级地下降。因此，能通过微型计算机57的软件来实现第四、第五实施方式的作用的一部分。
(其它实施方式)
在第一实施方式中，也可以通过热敏二极管15对IGBT1的温度进行检测。
关于IGBT1、FET2的驱动电压，可以根据个别的设计而进行适当变更。
双极型晶体管并不局限于RC-IGBT。此外，MOSFET也不局限于SiC-MOSFET。
在第四、第五实施方式中，也可以通过热敏二极管15对FET2的温度进行检测。
在第五实施方式中，也可以使进行DC辅助时的栅极驱动电压两级以上地变化。此外，关于使栅极电压下降的幅度值，也可以进行适当变更。此外，负栅极电压的最低值可以为0V，也可以不是0V。
在第六实施方式中，也可以仅执行第四、第五实施方式中任一方的功能。此外，也可以代替电流传感器58，微型计算机57通过读取电阻5的端电压来对电流进行检测。
第六实施方式中的电动机驱动电路并不局限于三相的逆变器电路52，也可以是半桥电路、全桥电路。
虽然根据实施例对本发明进行了记述，但是应当理解为本发明并不限定于上述实施例、结构。本发明也包含各种各样的变形例、等同范围内的变形。除此之外，各种各样的组合、方式、进一步包含有仅一个要素、一个以上或一个以下的其它组合、方式也属于本发明的范畴、思想范围。
〈第二个发明〉
如图16所示，RC-IGBT1的集电极和发射极分别与SiC-MOSFET2的漏极和源极共用地连接。IGBT1的集电极和FET2的漏极例如与同样由并联连接的元件构成的未图示的上桥臂侧的元件连接，它们的发射极和源极接地连接。
在IGBT1中，设置有用于分流并检测集电极电流的检测元件，在图中，仅示出了其发射极端子4E。发射极端子4E通过电阻5而接地。在驱动IC6中，从未图示的控制电路输入有驱动控制IGBT1的信号。上述输入信号向上升沿检测电路7和下降沿检测电路8输入。上升沿检测电路7对输入信号的上升沿进行检测并输出触发信号，下降沿检测电路8对输入信号的下降沿进行检测并输出触发信号。
上升沿检测电路7的输出信号作为接通指令分别向IGBT驱动控制部9输入，经由上升计时器10向第三MOS驱动控制部11输入，向第二MOS驱动控制部13输入。此外，上述输出信号作为断开指令分别向第一MOS驱动控制部12输入，经由上升计时器14向第二MOS驱动控制部13输入。
另一方面，下降沿检测电路8的输出信号作为断开指令分别经由下降计时器15向IGBT驱动控制部9输入，向第三MOS驱动控制部11输入，经由下降计时器16向第二MOS驱动控制部13输入。此外，上述输出信号作为接通指令分别向第二MOS驱动控制部13输入，经由下降计时器15向第一MOS驱动控制部12输入。
IGBT驱动控制部9根据输入的接通指令、断开指令向IGBT驱动电路17输入驱动控制信号。IGBT驱动电路17例如由两个MOSFET17P、17N的串联电路构成，作为高电平驱动电压也就是接通电平电压向IGBT1的栅极输出例如15V，作为低电平驱动电压也就是断开电平电压向IGBT1的栅极输出例如0V。
另一方面，MOS驱动电路18例如由两个MOSFET18P、18N＿L的串联电路以及连接于它们的共用连接点与接地之间的MOSFET18N＿0构成。FET18P、18N＿L分别由第三MOS驱动控制部11、第一MOS驱动控制部12驱动，FET18N＿0由第二MOS驱动控制部13驱动。此外，MOS驱动电路18通过FET18P、18N＿L的串联电路，作为高电平驱动电压向FET2的栅极输出例如20V，作为低电平驱动电压例如输出－5V，通过FET18N＿0向FET2的栅极输出例如0V的中间电平驱动电压。FET18P、18N＿L的串联电路相当于高电平施加电路和低电平施加电路，FET18N＿0相当于中间电平施加电路。
另外，当接通指令输入，IGBT驱动控制部9通过接通FET17P、断开FET17N，从而向IGBT1的栅极输出高电平驱动电压，接着，维持上述状态直至断开指令输入。此外，当各自施加有接通指令时，第三MOS驱动控制部11、第一MOS驱动控制部12及第二MOS驱动控制部13输出使构成MOS驱动电路18的各驱动对象元件FET18P、18N＿L、FET18N＿0接通的驱动电压。此外，维持上述状态直至下一次断开指令输入。
接着，对本实施方式的作用进行说明。另外，图17所示的“RC-IGBT”表示IGBT1，“MOS”表示FET2。如后所述，在输入信号处于低电平即初始状态时，对于IGBT驱动控制部9、第三MOS驱动控制部11、第一MOS驱动控制部12及第二MOS驱动控制部13，在输入信号的上一次的下降时刻之后，如以下的方式，施加接通指令、断开指令。
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藉此，向IGBT1的栅极施加低电平驱动电压0V，向FET2的栅极也施加低电平驱动电压－5V。
从上述状态开始，当(1)时刻输入信号的电平从低变为高时，在上升时刻，向IGBT驱动控制部9输入接通指令。因此，IGBT1立即开始接通。
另一方面，在FET2侧，在上述上升时刻向第一MOS驱动控制部12输入断开指令，并且向第二MOS驱动控制部13输入接通指令。藉此，使FET18N＿L断开并且使FET18N＿0接通，FET2的栅极驱动电压从－5V向0V开始上升。接着，在(2)时刻，上述栅极驱动电压达到中间电平驱动电压0V。
此外，在上述上升时刻，计时器10、14开始计时。若两者计时的一定时间同样到达(3)时刻，则此时向第三MOS驱动控制部11输入接通指令，向第二MOS驱动控制部13输入断开指令。藉此，FET2的栅极驱动电压从0V向20V开始上升。
然后，在IGBT1和FET2的接通都完成后，当(4)时刻输入信号的电平变为低电平时，向第三MOS驱动部11输入断开指令，向第二MOS驱动控制部13输入接通指令。藉此，先使FET2开始断开，FET2的栅极驱动电压从20V向0V下降。接着，在(5)时刻，上述栅极驱动电压达到中间电平驱动电压0V。
此外，在上述下降时刻，计时器15、16开始计时。若两者计时的一定时间同样到达(6)时刻，则此时向IGBT驱动控制部9输入断开指令，使IGBT1开始断开。与此同时，向第二MOS驱动控制部13输入断开指令，向第一MOS驱动控制部12输入接通指令。藉此，FET2的栅极驱动电压从0V向－5V开始下降，在(7)时刻达到低电平驱动电压－5V。接着，回到(1)时刻以前的初始状态。另外，在计时器14、16进行计时的期间，第二MOS驱动控制部13使FET18N＿0接通的期间分别相当于第一期间、第二期间。
如以上所述，根据本实施方式，在使IGBT1和FET2并联驱动时，为了使FET2接通和断开，在使施加于上述栅极的电压变为正极性的高电平：20V与负极性的低电平：－5V的期间，设置施加处于上述双方的电平的中间的中间电平0V的期间。
根据上述那样的结构，从而在使FET2接通时，使施加于栅极的电压经过从－5V到0V的一定期间而变为20V，在断开时，经过从20V到0V的一定期间而变为－5V。即，中间电平与高电平的电位差相对变小，相应地能使驱动损失减小。
在上述情况下，分别通过上升沿检测电路7、下降沿检测电路8对输入信号的上升沿、下降沿进行边沿检测。上升计时器10和14、下降计时器15和16分别从检出了上述上升沿、下降沿的时刻开始计时一定时间。IGBT驱动控制部9从检出输入信号的上升沿的时刻开始，利用IGBT驱动电路17向IGBT1的栅极施加高电平驱动电压，从检出下降沿的时刻开始，经过由计时器15计时的一定时间后，施加低电平驱动电压。
第一MOS驱动控制部12在IGBT驱动电路17施加低电平电压的期间，利用FET18N＿L向FET2的栅极施加－5V的低电平电压。第二MOS驱动控制部13在第一期间和第二期间，利用FET18N＿0施加0V的中间电平电压，上述第一期间是从检出了上升沿的时刻开始直到经过由计时器14计时的一定时间的期间，上述第二期间是从检出了下降沿的时刻开始直到经过由下降计时器16计时的一定时间的期间。此外，第三MOS驱动控制部11在上述第一期间和第二期间之间，利用FET18P施加高电平电压。
根据上述那样的结构，能将MOS驱动电路18向FET2的栅极施加中间电平电压的第一期间、第二期间分别设定为IGBT开始接通的期间内、开始断开的期间内。因此，即使由于施加中间电平电压而存在接通FET2的可能性，也完全不会发生问题。
除此以外，由于单独设置有IGBT驱动电路17所参考的下降计时器15和MOS驱动电路18所参考的下降计时器16，因此，能单独设定IGBT1开始断开的时刻和FET2开始断开的时刻。
(其它实施方式)
关于IGBT1、FET2的驱动电压，也可以与个别的设计对应而进行适当变更。此外，中间电平电压也不局限于0V，是通过高电平驱动电压和低电平驱动电压的中间电压，能使FET2断开的电压即可。此外，即使是存在FET2误动作而接通的可能性的电压，如上所述，只要设定成先使IGBT1的接通开始，即可。
下降计时器15和16也可以共用化。
双极型晶体管并不局限于RC-IGBT。此外，MOSFET也不局限于SiC-MOSFET。
虽然根据实施例对本发明进行了记述，但是应当理解为本发明并不限定于上述实施例、结构。本发明也包含各种各样的变形例、等同范围内的变形。除此之外，各种各样的组合、方式、进一步包含有仅一个要素、一个以上或一个以下的其它组合、方式也属于本发明的范畴、思想范围。
〈第三个发明〉
(第一实施方式)
如图18所示，RC-IGBT1的集电极和发射极分别与SiC-MOSFET2的漏极和源极共用地连接。IGBT1的集电极和FET2的漏极例如与同样由并联连接的元件构成的未图示的上桥臂侧的元件连接，它们的发射极和源极接地连接。
在IGBT1中，设置有用于分流并检测集电极电流的检测元件，在图中，仅示出了其发射极端子4E。发射极端子4E通过电阻5而接地。此外，在FET2的漏极、源极之间，连接有反方向的寄生二极管2D。发射极端子4E与驱动IC6的输入端子连接。电阻5的端电压例如用于对异常电流进行检测，在本实施方式中，省略其详细内容。
在驱动IC6中，从未图示的控制电路输入有驱动控制IGBT1的信号。上述输入信号通过断开延迟电路7而向IGBT驱动电路8输入。断开延迟电路7在输入信号的电平从高电平变化为断开电平即低电平时，在经过了一定的延迟时间的时刻，使向IGBT驱动电路8输出的信号变为低电平。
IGBT驱动电路8例如由两个MOSFET的串联电路构成，例如作为高电平驱动电压向IGBT1的栅极输出15V，作为低电平驱动电压向IGBT1的栅极输出0V。另外，为了便于说明，若输入信号为低电平，则IGBT驱动电路8输出低电平驱动电压，若输入信号为高电平，则IGBT驱动电路8输出高电平驱动电压。
此外，上述输入信号向上升检测电路9输入，上升检测电路9的输出信号向栅极上升期间检测电路10和充电期间检测电路11输入。当检测到输入信号的上升时，上升检测电路9将Hi输出指令向栅极上升期间检测电路10输入。此外，在栅极上升期间检测电路10中，也输入有来自下降检测电路12的Lo输出指令。此外，栅极上升期间检测电路10在从Hi输出指令输入的时刻开始到Lo输出指令输入的时刻之间，向栅极电压差分检测电路13输入高电平有效的起动指令。
栅极电压差分检测电路13的输入端子与IGBT1的栅极连接。栅极电压差分检测电路13包括当前值存储部14、上次值存储部15及差分检测部16，上述构件与输入的时钟信号CLK同步动作。在当前值存储部14中，存储有本次的IGBT1的栅极电压，在上次值存储部15中，存储有一个周期之前的栅极电压。差分检测部16对栅极电压的上次值和本次值的差分进行检测，将上述检测值向比较器17的同相输入端子输入。上述检测值每时钟周期地更新。比较器17对输入的差分值和施加于反相输入端子的阈值电压进行比较，将该比较结果向充电期间检测电路11和与门(日文：ANDゲート)18输入。比较器17的输出信号相当于差分检测信号，差分检测信号是高电平有效。
充电期间检测电路11包括计数器19，上述计数器19对从栅极电压差分检测电路13输入的信号的下降沿的检测次数进行计数。当检测出输入信号的上升沿时，重置计数器19。然后，当从栅极电压差分检测电路13输入第一次的下降沿时，使输出信号变为高电平，当接下来的、第二次的下降沿输入时，使输出信号变为低电平。上述输出信号向与门18(日文：ANDゲート)输入。
与门18是三输入，向剩余的输入端子施加时钟信号CLK。因此，在来自充电期间检测电路11和栅极电压差分检测电路13的输入信号表示为高电平的期间，当时钟信号CLK表示为高电平时，与门18使输出信号为高电平。上述输出信号向上升检测电路20输入。
当检测到由与门18输入的信号的上升沿时，上升检测电路20将接通指令向MOS驱动电路21输出。此外，当检测到输入信号的下降沿时，下降检测电路22将断开指令向MOS驱动电路21输出。同样地，MOS驱动电路21也由两个MOSFET的串联电路构成，例如作为高电平驱动电压向FET2的栅极输出20V，作为低电平驱动电压向FET2的栅极输出－5V。当接通指令输入时，MOS驱动电路21输出高电平驱动电压并维持该状态直到断开指令输入，当断开指令输入，MOS驱动电路21输出低电平驱动电压。
接着，对本实施方式的作用进行说明。如图19所示，当(1)时刻输入信号的电平从低电平变为高电平时，IGBT1立即开始接通，栅极电压上升。此外，此时，栅极上升期间检测电路10的输出信号变为高电平，受到栅极电压的上升，栅极电压差分检测电路13的输出信号变为高电平。
在(2)时刻IGBT1的栅极电压达到密勒电压，电压的上升暂时停止。藉此，栅极电压差分检测电路13的输出信号变为低电平，充电期间检测电路11的输出信号变为高电平。
在(3)时刻，当密勒期间结束、栅极电压开始再次上升时，随之，栅极电压差分检测电路13的输出信号也变为高电平。这样，在下一个时钟信号CLK的上升即(4)时刻，与门18的输出信号变为高电平，上升检测电路20检测到上升沿，将接通指令向MOS驱动电路21输出。藉此，MOS驱动电路21将FET2的栅极电压变为高电平而开始FET2的接通。
当(5)时刻IGBT1的栅极电压达到高电平电压时，由于电压的上升停止，因此，栅极电压差分检测电路13的输出信号再次变为低电平。受此影响，充电期间检测电路11的输出信号变为低电平，栅极上升期间检测电路10的输出信号也变为低电平。上述输出信号表示为高电平的期间相当于上升期间。此外，充电期间检测电路11的输出信号相当于充电期间检测信号。充电期间检测信号是高电平有效。
当(6)时刻输入信号的电平变为低电平时，下降检测电路22检测到下降沿，将断开指令向MOS驱动电路21输出。藉此，MOS驱动电路21将FET2的栅极电压变为低电平而开始FET2的断开。另一方面，IGBT1从经过了通过断开延迟电路7施加的延迟时间的(7)时刻开始断开。
另外，在上述一系列的动作中，为了避免误动作，对于密勒期间的结束，例如，也可以在与门18的输入侧或者输出侧设置计数器，在时钟信号CLK的多个周期中确认到栅极电压差分检测电路13的输出信号变为高电平后进行判断。
如以上所述，根据本实施方式，在使IGBT1接通时，在IGBT1的驱动电压达到密勒电压后，在密勒期间结束之后开始FET2的接通。具体而言，通过栅极上升期间检测电路10，对直到IGBT1的驱动电压上升至接通电平的上升期间进行检测，栅极电压差分检测电路13在上述上升期间内，与时钟信号CLK同步地动作，求出上述驱动电压的当前值与其一个周期前的值之间的差分，当上述差分大于阈值电压时，将输出信号变为高电平而输出差分检测信号。
此外，充电期间检测电路11在上述上升期间内，在上述差分检测信号表示的从第一次的下降沿到第二次的下降沿的IGBT1的容量充电期间，输出充电期间检测信号。此外，通过与门18，在差分检测信号和充电期间检测信号一起输出时，与时钟信号CLK同步而开始FET2的接通。
即、在使IGBT1接通时，在驱动电压从低电平上升至高电平的过程中，发生表示密勒电压电平的期间，然后，驱动电压朝高电平再次上升。此时，开始上升的时刻从IGBT1的接通完成之前开始，若在上述时刻以后开始FET2的接通，则能比以往更可靠地使上述接通时刻提前。因此，能提高损失的降低效果。
(第二实施方式)
以下，对与第一实施方式相同的部分标注相同符号并省略说明，对不同的部分进行说明。如图20所示，第二实施方式的驱动IC31构成为从驱动IC6中去除了上升检测电路9、栅极上升期间检测电路10、充电期间检测电路11、下降检测电路12、与门18。此外，对于栅极电压差分检测电路13，也去除了除比较器17以外的结构。
此外，比较器17的同相输入端子与IGBT1的栅极直接连接，比较器17的输出端子与上升检测电路20的输入端子连接。此外，向比较器17的反相输入端子施加比密勒电压高且比IGBT1的高电平驱动电压低的阈值电压。
接着，对第二实施方式的作用进行说明。如图21所示，与第一实施方式相同，在(1)时刻IGBT1开始接通，栅极电压上升。此外，在(2)时刻，当在栅极电压达到高电平驱动电压之前大于阈值电压时，比较器17的输出信号变为高电平。这样，上升检测电路20检测到上述上升沿，将接通指令向MOS驱动电路21输出。藉此，MOS驱动电路21将FET2的栅极电压变为高电平而开始FET2的接通。
当(3)时刻输入信号的电平变为低电平时，下降检测电路22检测到下降沿，将断开指令向MOS驱动电路21输出。藉此，MOS驱动电路21将FET2的栅极电压变为低电平而开始FET2的断开。另一方面，IGBT1从经过了通过断开延迟电路7施加的延迟时间的(4)时刻开始断开。接着，当在(5)时刻栅极电压小于阈值电压时，比较器17的输出信号变为低电平。
如以上所述，根据第二实施方式，比较器17输出对IGBT1的驱动电压与设定得比密勒电压高的阈值电压进行比较的结果，上升检测电路20对比较器17的输出信号的上升进行检测。此外，MOS驱动电路21在上升检测电路20检测到上升时，向FET2的栅极施加接通电平电压，在下降检测电路22检测到输入信号的下降时，向FET2的栅极施加断开电平电压。藉此，在IGBT1的接通开始后，当其栅极电压大于设定得比密勒电压高的阈值电压时，使FET2的接通开始。因此，能利用比第一实施方式更简单的结构，使FET2的接通开始时刻比以往提前。
(其它实施方式)
双极型晶体管并不局限于RC-IGBT。此外，MOSFET也不局限于SiC-MOSFET。
虽然根据实施例对本发明进行了记述，但是应当理解为本发明并不限定于上述实施例、结构。本发明也包含各种各样的变形例、等同范围内的变形。除此之外，各种各样的组合、方式、进一步包含有仅一个要素、一个以上或一个以下的其它组合、方式也属于本发明的范畴、思想范围。
〈第四个发明〉
如图22所示，RC-IGBT1的集电极和发射极分别与SiC-MOSFET2的漏极和源极共用地连接。IGBT1的集电极和FET2的漏极例如与同样由并联连接的元件构成的未图示的上桥臂侧的元件连接，它们的发射极和源极接地连接。
在IGBT1中，设置有用于分流并检测集电极电流的检测元件，在图中，仅示出了其发射极端子4E。发射极端子4E通过电阻5而接地。此外，在FET2的漏极、源极之间，连接有反方向的寄生二极管2D。与IGBT1相同，在FET2中，也设置有用于分流并检测电流的检测元件，但在图中，仅示出了其源极端子6S。源极端子6S通过电阻7而接地。电阻7相当于电流检测元件。
在驱动IC8中，从未图示的控制电路输入有驱动控制IGBT1的信号。上述输入信号向第一选择器9的输入端子9a施加，并且经由断开延迟电路10向第一选择器9的输入端子9b施加。选择器9的输出端子9c与IGBT驱动电路11的输入端子连接。
如图24所示，断开延迟电路10在输入信号的电平从高电平变化为断开电平即低电平时，在经过了一定的延迟时间的时刻，使向IGBT驱动电路11输出的信号变为低电平。IGBT驱动电路11例如由两个MOSFET的串联电路构成，例如作为高电平驱动电压向IGBT1的栅极输出15V，作为低电平驱动电压向IGBT1的栅极输出0V。
此外，上述输入信号在经由接通延迟电路12后，向第二选择器13的输入端子13a施加，并且经由断开延迟电路14而向第二选择器13的输入端子13b施加。如图23所示，接通延迟电路12在输入信号的电平从低电平变化为接通电平即高电平时，在经过了一定的延迟时间的时刻，使向MOS驱动电路15输出的信号变为高电平。接通延迟电路12相当于接通延迟电路。断开延迟电路14的动作与断开延迟电路10相同。
选择器13的输出端子13c与MOS驱动电路15的输入端子连接。同样地，MOS驱动电路15也由两个MOSFET的串联电路构成，例如作为高电平驱动电压向FET2的栅极输出20V，作为低电平驱动电压向FET2的栅极输出－5V。另外，为了便于说明，若输入信号为低电平，则IGBT驱动电路11和MOS驱动电路15均输出低电平驱动电压，若输入信号为高电平，则IGBT驱动电路11和MOS驱动电路15均输出高电平驱动电压。
IGBT1侧的检测元件的发射极端子4E和FET2侧的检测元件的源极端子6S分别与驱动IC8的输入端子连接。由前者检出的电阻5的端电压例如用于对异常电流进行检测，在本实施方式中，省略其详细内容。另一方面，由后者检出的电阻7的端电压向比较器16的同相输入端子施加，向反相输入端子施加阈值电压。
比较器16的输出端子与RS触发器17的置位端子S连接。上述输入信号经由断开延迟电路18而向RS触发器17的负逻辑的重置端子R施加。断开延迟电路18的动作也与断开延迟电路10相同。比较器16和RS触发器17构成为SW元件判断电路19。SW元件判断电路19的输出信号对选择器9和13的切换进行控制。断开延迟电路10、14、18分别相当于第一、第二、第三断开延迟电路。
若控制信号是低电平，则选择器9选择输入端子9a侧，选择器13选择输入端子13b侧。此外，当控制信号电平相反时，选择器9、13分别选择相反侧。
接着，对本实施方式的作用进行说明，首先，图27和图28中示出了以往进行的、一般的DC辅助的情况，对本实施方式的动作原理进行说明。如图28所示，在IGBT1和FET2双方接通的状态下，流过双方的元件的电流较大的情况下，负载电流大于FET2的电流能力，因此，仅用FET2无法完全流过电流。因此，不得不进行以往那样的DC辅助，从IGBT1的栅极电压从密勒电压开始下降的中途，开始流动尾电流。
另一方面，图27示出了在IGBT1和FET2双方接通时，负载电流为FET2的电流能力以下的情况，但在IGBT1和FET2双方接通时，电流仅流过FET2，在IGBT1中几乎没有电流流过。但是，与图28相同，FET2先断开，然后，IGBT1断开，因此，仍然存在尾电流。在本实施方式中，与上述图27所示的情况对应，实现图26所示的控制时刻。
图25与图28所示的情况对应。若输入信号的电平是低电平，IGBT1和FET2均处于断开状态，则由比较器16检出的电阻7的端电压为0V，小于阈值电压。此时，选择器9选择输入端子9a侧，选择器13选择输入端子13b侧。从上述状态开始，在(1)时刻输入信号的电平从低电平变为高电平时，IGBT1立即开始接通。
另一方面，在FET2侧，输入信号经由接通延迟电路12和断开延迟电路14向MOS驱动电路15输入，但在接通时，仅接通延迟电路12起作用。因此，FET2从经过了通过接通延迟电路12施加的延迟时间的(2)时刻开始接通。
在(3)时刻IGBT1和FET2双方接通的状态下，流过双方的元件的电流变大，当由比较器16检出的电阻7的端电压大于阈值电压时，比较器16的输出信号变为高电平。藉此，RS触发器17被置位，SW元件判断电路19的输出信号变为高电平，选择器9选择输入端子9b侧，选择器13选择输入端子13a侧。这样，从输入信号的电平变为低电平的(4)时刻，FET2开始断开，IGBT1从经过了由断开延迟电路10施加的延迟时间的(5)时刻，开始断开。
此外，在(5)时刻，由于也经过了由断开延迟电路18施加的延迟时间，因此，重置信号变为低电平而使RS触发器17重置。藉此，SW元件判断电路19的输出信号变为低电平，选择器9和13回到(1)时刻之前的状态。
在图25所示的情况中，负载电流大于FET2的电流能力，因此，仅用FET2无法完全流过电流。因此，通过以往那样的并联驱动控制，进行断开动作。藉此，在(6)时刻，从IGBT1的栅极电压从密勒电压开始下降的中途，开始流动尾电流。
另一方面，图26与图27所示的情况对应。当(2)时刻FET2开始接通时，电阻7的端电压即图中所示的“SiC电流信息”的电平开始上升。但是，由于(3)时刻电阻7的端电压为阈值电压以下，因此，比较器16、SW元件判断电路19的输出信号保持为低电平的状态。因此，选择器9继续选择输入端子9a侧，选择器13继续选择输入端子13b侧。
这样，相对于输入信号下降的(4)时刻，向IGBT驱动电路11输入的接通/断开信号的下降也从(4)时刻开始，因此，IGBT1侧的断开时刻提前。此外，向MOS驱动电路15输入的接通/断开信号的下降从(4)时刻延迟到(5)时刻。其结果是，IGBT1和FET2的断开开始时刻与图25所示的情况替换，在IGBT1的断开完成后，使FET2的断开完成。藉此，抑制尾电流的产生。
这样，根据本实施方式，通过与源极端子6S连接的电阻7对流过FET2的电流进行检测。此外，在使IGBT1和FET2断开时，若上述电流为阈值以下，则在使IGBT1断开后，使FET2断开，若上述电流大于阈值，则在使FET2断开后，使IGBT1断开。
具体而言，IGBT驱动电路11、MOS驱动电路15根据输入信号的电平变化，向各自对应的元件的栅极施加接通电平电压和断开电平电压。接通延迟电路12配置于将输入信号向MOS驱动电路15输入的路径，使输入信号的上升时刻延迟。断开延迟电路10、14分别配置于从将输入信号向驱动电路11、15直接输入的路径分支的路径，使输入信号的下降时刻延迟。
比较器16对电阻5的端电压和相当于电流阈值的电压进行比较。选择器9配置于IGBT驱动电路11的输入侧，在断开延迟电路10存在和不存在的路径之间切换，选择器13配置于MOS驱动电路15的输入侧，在断开延迟电路14存在和不存在的路径之间切换。RS触发器17根据比较器16的输出信号置位，根据断开延迟电路18的输出信号重置。此外，选择器9和13的切换根据RS触发器17的输出信号来进行。
一般，在IGBT1和FET2中，由于前者的电流能力高，因此，在较大的电流流过的状态下的断开基本上需要由IGBT1来进行。因此，对流过FET2的电流进行检测，参考以上述FET2的电流能力为基准的阈值对检出的电流的大小进行评价。此外，如上所述地进行断开，在利用FET2的电流能力能负担的范围内的电流流过的情况下，首先，使IGBT1断开，然后，使FET2断开，从而避免尾电流的产生而能降低电力损失。
(其它实施方式)
也可以将比较器16的同相输入端子与发射极端子4E连接，对IGBT1的集电极电流相当值进行检测。
也可以去除断开延迟电路18，利用断开延迟电路10的输出信号。
关于IGBT1、FET2的驱动电压，也可以与个别的设计对应而进行适当变更。
双极型晶体管并不局限于RC-IGBT。此外，MOSFET也不局限于SiC-MOSFET。
虽然根据实施例对本发明进行了记述，但是应当理解为本发明并不限定于上述实施例、结构。本发明也包含各种各样的变形例、等同范围内的变形。除此之外，各种各样的组合、方式、进一步包含有仅一个要素、一个以上或一个以下的其它组合、方式也属于本发明的范畴、思想范围。
〈第五个发明〉
如图29所示，RC-IGBT1的集电极和发射极分别与SiC-MOSFET2的漏极和源极共用地连接。IGBT1的集电极和FET2的漏极例如与同样由并联连接的元件构成的未图示的上桥臂侧的元件连接，它们的发射极和源极接地连接。
在IGBT1中，设置有用于分流并检测集电极电流的检测元件，在图中，仅示出了其发射极端子4E。发射极端子4E通过电阻5而接地。此外，在FET2的漏极、源极之间，连接有反方向的寄生二极管2D。发射极端子4E与驱动IC6的输入端子连接，电阻5的端电压例如用于过电流的检测。
在驱动IC6中，从未图示的控制电路输入有驱动控制IGBT1的PWM信号。驱动IC6包括载波中点推定部7、接通时间调节部8、初始DC辅助停止电路9、IGBT驱动电路10及MOS驱动电路11，上述PWM信号分别向上述电路中的电路7～10输入，IGBT驱动电路10例如由两个MOSFET的串联电路构成，例如作为高电平驱动电压向IGBT1的栅极输出15V，作为低电平驱动电压向IGBT1的栅极输出0V。
也如图30所示，在载波中点推定部7中，PWM宽度计数电路12利用比PWM信号的载波更短周期的时钟信号CLK对PWM信号的脉冲宽度进行计数。上述计数值向PWM宽度中点推定电路13输入。PWM宽度计数电路12相当于计时器。PWM宽度中点推定电路13将输入的计数值的二分之一值向载波中点存储电路(t)14输入。
时刻检测计数电路15是例如基于时钟信号CLK进行计数动作的自由运行计时器，将其计时值即当前时刻向载波中点存储电路(t)14输入。此外，上述当前时刻也向接通时间调节部8输入。载波中点存储电路(t)14将上述当前时刻加上上述二分之一值的相加值作为与第二周期对应的第二数据来存储。此外，载波中点存储电路(t)14每经过载波周期，将上述存储值向载波中点存储电路(t－1)16传输，作为与第一周期对应的第一数据来存储。
载波中点存储电路14、16的存储值均向载波中点推定电路(t+1)17输入。载波中点推定电路(t+1)17如以下方式对接着第二周期的第三周期中的载波中间时刻进行推定。
中间时刻(t+1)＝(第二数据)+{(第二数据)－(第一数据)}
此外，将推定的中间时刻的数据向接通时间调节部8输入。载波中点推定电路17相当于减法器和加法器。另外，第一～第三周期是相对的名称，将某时刻的PWM周期作为“第一周期”时，其下一个周期是“第二周期”，其再下一个周期是“第三周期”。
接通时间调节部8包括接通侧延迟电路18、脉冲上升检测电路19、脉冲宽度推定电路20及MOS脉冲宽度决定电路21。接通侧延迟电路18仅使输入的PWM信号的上升时刻延迟一定时间而向MOS脉冲宽度决定电路21输入。脉冲上升检测电路19对PWM信号的上升时刻进行检测并向脉冲宽度推定电路20输入。
如图31所示，脉冲宽度推定电路20根据PWM信号的上升时刻和由载波中点推定部7施加的中点时刻(t+1)，对向IGBT1输出的PWM信号的脉冲宽度进行推定，并向MOS脉冲宽度决定电路21输入。
在MOS脉冲宽度决定电路21中，如以下所述地对第三周期中的FET2的接通时间宽度进行决定。如图31所示，在IGBT脉冲宽度为规定时间以上的情况下，将调节成使IGBT脉冲宽度的上升时刻延迟一定时间且使下降时刻提前一定时间的脉冲宽度，决定为FET2的接通时间宽度。另一方面，在IGBT脉冲宽度小于规定时间的情况下，进行上述调节，使FET2的接通时间宽度为0。因此，在上述情况下，停止PWM信号的输出。
由MOS脉冲宽度决定电路21决定的PWM信号经由与门22向MOS驱动电路11输入。同样地，MOS驱动电路11也由两个MOSFET的串联电路构成，例如作为高电平驱动电压向FET2的栅极输出20V，作为低电平驱动电压向FET2的栅极输出－5V。另外，若输入信号为低电平，则IGBT驱动电路10和MOS驱动电路11均输出低电平驱动电压，若输入信号为高电平，则IGBT驱动电路10和MOS驱动电路11均输出高电平驱动电压。
但是，在本实施方式中，接通时间调节部8如上所述地对向FET2施加的PWM信号的占空比进行决定，因此，初始DC辅助停止电路9在驱动IC6起动时，当PWM信号的输出开始时，在相当于载波的连续两个周期的期间中，将低电平的信号向与门22输入，以使FET2的并行驱动停止，也就是说，使DC辅助停止。此外，从接下来的三周期以后使上述信号变为高电平，使通过MOS脉冲宽度决定电路21输出的信号有效化。
其结果是，如图32所示，对于驱动IC6，能使FET2的断开开始时刻早于由经由耦合器等的绝缘通信输入的信号的下降时刻。藉此，即使在将IGBT1和FET2并联驱动的情况下，也使IGBT1的断开开始的时刻与单独地驱动IGBT1的情况相同。
如以上所述，根据本实施方式，载波中点推定部7对生成输入的PWM信号的载波的周期的中间时刻进行推定。接着，接通时间调节部8基于推定的中间时刻而对MOS驱动电路11实现的FET2的接通时间进行调节。根据如上所述的结构，能将推定的载波周期的中间时刻作为起点，能决定使FET2的断开开始的时刻。因此，能使上述时刻比基于实际上向IC6输入的PWM信号的时刻提前，因此，能使直到断开完成的时间与单独地驱动IGBT1的情况的时间相同，能提高控制性。
此外，载波中点推定部7利用PWM宽度计数电路12对从PWM信号的上升到下降的时间进行计时，将PWM宽度中点推定电路13计时的时间值分为一半。载波中点存储电路14、16对于连续的第一和第二周期，在时刻检测计数电路15的时间值即当前时刻加上时间值的一半，分别作为第一和第二数据来存储。此外，载波中点推定电路17求出第一数据与第二数据的差分，将该查分加上第二数据的结果作为载波周期的中间时刻的推定値。在接着第二周期的第三周期中，MOS脉冲宽度决定电路21在接通FET2时使用上述推定値。根据上述结构，能对载波周期的中间时刻适当地进行推定，能使FET2的断开开始时刻提前。
此外，脉冲宽度推定电路20基于PWM信号的上升时刻和中间时刻的推定値，对IGBT1的接通时间进行推定后，MOS脉冲宽度决定电路21将比根据利用接通侧延迟电路18延迟的上升时刻推定出的接通时间减少了规定值的结果，设定为第三周期中的FET2的接通期间，在上述中间时刻的前后期间，使FET2接通。根据上述结构，能使FET2的接通时间缩短得比基于实际上输入的PWM信号的时间短，因此，能可靠地执行DC辅助，并且能使直到断开完成的时间与单独地驱动IGBT1的情况的时间相同。
此外，初始DC辅助停止电路9在驱动IC6起动时，在PWM信号的输出开始时，在相当于载波的连续两周期的期间中，将低电平的信号向与门22输入而使DC辅助停止，在接下来的三周期以后使输出信号变为高电平，而使由MOS脉冲宽度决定电路21输出的信号有效化。根据上述结构，能避免在不能对载波周期的中间时刻进行推定的期间使FET2接通。
(其它实施方式)
关于IGBT1、FET2的驱动电压，也可以与个别的设计对应而进行适当变更。
双极型晶体管并不局限于RC-IGBT。此外，MOSFET也不局限于SiC-MOSFET。
虽然根据实施例对本发明进行了记述，但是应当理解为本发明并不限定于上述实施例、结构。本发明也包含各种各样的变形例、等同范围内的变形。除此之外，各种各样的组合、方式、进一步包含有仅一个要素、一个以上或一个以下的其它组合、方式也属于本发明的范畴、思想范围。
〈第六个发明〉
(第一实施方式)
如图33所示，IGBT1的集电极和发射极分别与SiC-MOSFET2的漏极和源极共用地连接。IGBT1的集电极和FET2的漏极例如与同样由并联连接的元件构成的未图示的上桥臂侧的元件连接，它们的发射极和源极例如接地连接。
在驱动IC3中，从未图示的控制电路输入有驱动控制IGBT1的PWM信号。驱动IC3包括第一接通延迟电路4、第二接通延迟电路5、第一断开延迟电路6、第二断开延迟电路7、辅助选择电路8、驱动器9及10。上述PWM信号向第一接通延迟电路4输入。
第一接通延迟电路4的输出端子与第二接通延迟电路5和第一断开延迟电路6的输入端子连接。第二接通延迟电路5的输出端子与第二断开延迟电路7的输入端子连接。第一断开延迟电路6、第二断开延迟电路7的输出端子分别与驱动器9、驱动器10的输入端子连接。驱动器9、驱动器10的输出端子分别与IGBT1、FET2的栅极连接。
辅助选择电路8是一位寄存器，从外部写入设定高、低二进制电平。辅助选择电路8的输出端子分别与第一断开延迟电路6、第二断开延迟电路7的控制输入端子连接。
接通延迟电路4、5仅作用于输入的信号的上升沿而施加延迟时间。由延迟电路4、5施加的延迟时间分别是TSFT、TDLY(＜TSFT)。因此，在使IGBT1接通时施加的延迟时间是TSFT，在使FET2接通时施加的延迟时间是(TSFT+TDLY)。TSFT、TDLY分别相当于第一、第二延迟时间。
断开延迟电路6、7仅作用于输入的信号的下降沿而施加延迟时间。上述延迟时间根据对辅助选择电路8的设定而变化。若上述设定为高电平，则延迟电路6将延迟时间设定为TSFT，若为低电平，则将延迟时间设定为(TSFT-TDLY)。延迟时间(TSFT-TDLY)相当于差分时间。
相反，若上述设定为高电平，则延迟电路7将延迟时间设定为(TSFT-TDLY)，若为低电平，则将延迟时间设定为TSFT。另外，之后，将对辅助选择电路8的设定为高电平的情况的驱动方式称作“DC辅助”，将上述设定为低电平的情况的驱动方式称作“DC+Eoff辅助”。“DC辅助”相当于第一驱动方式，“DC+Eoff辅助”相当于第二驱动方式。
此外，在以上，延迟电路4、6以及驱动器9构成IGBT驱动电路11，延迟电路4、5、7及驱动器10构成MOS驱动电路12。此外，IGBT驱动电路11相当于双极型驱动电路。
接着，对本实施方式的作用进行说明。图34所示的“DC辅助”的情况下，从输入信号IN的上升沿时刻直到IGBT1开始接通的延迟时间是TSFT，直到FET2开始接通的延迟时间是(TSFT+TDLY)。此外，从输入信号IN的下降沿时刻直到FET2开始断开的延迟时间是(TSFT-TDLY)，直到IGBT1开始断开的延迟时间是TSFT。
也就是说，IGBT1从输入信号IN的上升沿时刻经过TSFT时间后接通，从输入信号IN的下降沿时刻经过TSFT时间后断开。此外，FET2在IGBT1接通的期间内接通、断开。因此，IGBT1接通的期间与输入信号IN的高电平脉冲宽度相同。上述情况下的输入信号IN的脉冲宽度与相当于IGBT1接通期间的输出脉冲宽度之间的关系如图36所示。
另一方面，在图35所示的“DC+Eoff辅助”的情况下，直到IGBT1和FET2分别开始接通的延迟时间与“DC辅助”的情况相同。另一方面，从输入信号IN的下降沿时刻到IGBT1和FET2分别开始断开的延迟时间与“DC辅助”情况相反。也就是说，IGBT1先断开，然后，FET2断开。即使在上述情况下，从IGBT1接通然后直到FET2断开的时间也与输入信号IN的高电平脉冲宽度相同。上述情况下的输入信号IN的脉冲宽度与相当于IGBT1接通～FET2断开的期间的输出脉冲宽度之间的关系如图37所示。
如以上所述，根据本实施方式，当输入的PWM信号为接通电平时，IGBT驱动电路11在经过TSFT时间后，向IGBT1的栅极施加接通电平电压。此外，当上述PWM信号为断开电平时，在辅助选择电路8中选择了“DC辅助”时，在经过TSFT时间后，向上述栅极施加断开电平电压，在选择了“DC+Eoff辅助”时，当经过差分时间(TSFT-TDLY)时，向上述栅极施加断开电平电压。
当上述PWM信号为接通电平时，MOS驱动电路12在经过TSFT时间后，在经过了设定得比上述TSFT时间短的TDLY时间后，向FET2的栅极施加接通电平电压。此外，当上述PWM信号为断开电平时，在选择了“DC辅助”时，当经过差分时间(TSFE-TDLY)时，向上述栅极施加断开电平电压，在选择了“DC+Eoff辅助”时，在经过TSFT时间后，向上述栅极施加断开电平电压。
藉此，在选择“DC辅助”时，IGBT1的接通期间与PWM信号表示为接通电平的期间相同。此外，FET2在IGBT1的接通期间，在更短的期间内接通。藉此，能使接通电阻比IGBT1单独地接通的情况更低。
另一方面，在选择“DC+Eoff辅助”时，从IGBT1接通然后直到FET2断开的期间与输入信号表示为接通电平的期间相同。此外，在IGBT1断开之后，FET2断开，因此，也能使断开时的开关损失降低。此外，若将并联连接的IGBT1和FET2视作一体的元件，则无论在哪一个驱动方式中，上述元件的接通期间均与输入的PWM信号表示为接通电平的期间相同，因此，不会使控制性下降而能维持。
(第二实施方式)
以下，对与第一实施方式相同的部分标注相同符号并省略说明，对不同的部分进行说明。图38所示的第二实施方式的驱动IC21是在驱动IC3的基础上加入脉冲宽度判断电路22的结构。此外，断开延迟电路6、7分别替换为断开延迟电路23、24。向脉冲宽度判断电路22的输入端子输入PWM信号。脉冲宽度判断电路22的输出端子与断开延迟电路23、24的输入端子连接。此外，代替IGBT驱动电路11、MOS驱动电路12，构成为IGBT驱动电路25、MOS驱动电路26。
脉冲宽度判断电路22包括未图示的计数器，通过该计数器对输入的PWM信号的高电平脉冲宽度TPW进行测定。此外，将测得的脉冲宽度TPW与阈值(TSFT+TDLY)进行比较，根据两者的大小关系如以下所述地输出二进制信号H、L。
TPW＜TSFT+TDLY→H…(1)
TPW≥TSFT+TDLY→L (2)
即使在辅助选择电路8中选择了“DC+Eoff辅助”的情况下，若由脉冲宽度判断电路22输入的信号的电平为H，则断开延迟电路23、24也将断开时设定的延迟时间设定为与“DC辅助”对应的延迟时间。
这样，如图39所示，在“TPW＞TSFT+TDLY”的情况下，在“DC辅助”、“DC+Eoff辅助”的哪一个中，都能以总的接通期间和脉冲宽度TPW相同的方式驱动IGBT1和FET2。与此相对，若在条件(1)下执行“DC+Eoff辅助”，则总的接通期间不能维持脉冲宽度TPW。但是，尽管在“DC辅助”中不能接通FET2，但IGBT1单独的接通期间与脉冲宽度TPW相同。
如以上所述，根据第二实施方式，脉冲宽度判断电路22对PWM信号的脉冲宽度TPW是否小于规定的阈值(TSFT+TDLY)进行判断。此外，即使在辅助选择电路8中选择了“DC+Eoff辅助”，若脉冲宽度TPW小于上述阈值，则IGBT驱动电路25和MOS驱动电路26也选择“DC辅助”。
藉此，在脉冲宽度TPW较短导致通过“DC+Eoff辅助”的驱动变得困难时，取而代之，应用“DC辅助”而使IGBT1单独的接通期间与脉冲宽度TPW相同，从而能维持控制性。此外，将阈值设定为(TSFT+TDLY)，从而能根据接通时、断开时施加的各延迟时间来设定阈值。
(第三实施方式)
图40所示的第三实施方式的驱动IC31将第一实施方式的驱动IC3中的辅助选择电路8替换为辅助选择电路32。辅助选择电路32根据从外部输入的选择信号，能动态地对H：“DC辅助”、L：“DC+Eoff辅助”的设定进行切换。辅助选择电路32由例如D触发器等构成，该D触发器对通过系统时钟的边沿向输入端子D输入的选择信号进行锁存。
(第四实施方式)
与第三实施方式相同，图41所示的第四实施方式的驱动IC41使用辅助选择电路32。在IGBT1的发射极和FET2的源极侧，插入有电流检测电阻42。此外，上述发射极和源极与驱动IC41内的比较器43的同相输入端子连接。对比较器43的反相输入端子赋予阈值电压44。代替第三实施方式的选择信号，比较器43的输出端子与辅助选择电路32的输入端子连接。
接着，对第四实施方式的作用进行说明。若流过IGBT1的发射极的电流变少，比较器43的同相输入端子的电压小于阈值电压44，则比较器43的输出电平变为低电平。藉此，在辅助选择电路32中，选择L：“DC+Eoff辅助”。另一方面，若流过IGBT1的发射极的电流变多，上述同相输入端子的电位大于阈值电压44，则比较器43的输出电平变为高电平。藉此，在辅助选择电路32中，选择H：“DC辅助”。
即，若负载电流变少，则执行“DC+Eoff辅助”，降低IGBT1断开时的开关损失。若负载电流变多，则执行“DC辅助”，在IGBT1的接通期间内负担负载电流。因此，根据第四实施方式，能根据负载电流的大小选择适当的驱动方式。
(其它实施方式)
代替差分时间(TSFT－TDLY)，也可以使用更短的时间来进行控制。
也可以将脉冲宽度判断电路22的阈值设定为比(TSFT+TDLY)长的时间。
在第一实施方式的结构中也可以应用第三、第四实施方式，
虽然根据实施例对本发明进行了记述，但是应当理解为本发明并不限定于上述实施例、结构。本发明也包含各种各样的变形例、等同范围内的变形。除此之外，各种各样的组合、方式、进一步包含有仅一个要素、一个以上或一个以下的其它组合、方式也属于本发明的范畴、思想范围。

Claims (36)

1.一种晶体管驱动电路，其特征在于，
以双极型晶体管(1)和MOSFET(2)并联连接的结构为驱动对象，
包括对所述双极型晶体管或者MOSFET的温度进行检测的温度检测元件(15)，
若所述温度为阈值以下，则使所述MOSFET和所述双极型晶体管双方接通，
若所述温度大于阈值，则仅使所述双极型晶体管接通。
2.如权利要求1所述的晶体管驱动电路，其特征在于，
利用所述温度检测元件，对所述MOSFET的温度进行检测。
3.如权利要求1或2所述的晶体管驱动电路，其特征在于，包括：
断开延迟电路(7)，所述断开延迟电路(7)使输入信号的下降时刻延迟；
双极驱动电路(8)，所述双极驱动电路(8)根据经由所述断开延迟电路输入的信号的电平变化，向所述双极型晶体管的栅极施加接通电平电压和断开电平电压；
MOS驱动电路(10)，所述MOS驱动电路(10)向所述MOSFET的栅极施加接通电平电压和断开电平电压；
温度检测部(16)，所述温度检测部(16)输出与所述温度检测元件检出的温度对应的电压信号；
峰值保持电路(17)，所述峰值保持电路(17)对所述电压信号的峰值进行保持；
比较器(18)，所述比较器(18)对所述峰值和阈值进行比较；
上升判断电路(11)，所述上升判断电路(11)在所述双极型晶体管接通期间，当所述晶体管的驱动电压大于规定电压时，输出触发信号；
接通/断开判断电路(14)，所述接通/断开判断电路(14)在所述触发信号输入时，根据所述比较器的比较结果，决定是否利用所述MOS驱动电路使所述MOSFET接通；以及
下降检测电路(9)，所述下降检测电路(9)对输入信号的下降沿进行检测，输出用于通过所述MOS驱动电路使所述MOSFET断开的断开指令。
4.一种晶体管驱动电路，其特征在于，
以双极型晶体管(1)和MOSFET(2)并联连接的结构为驱动对象，
包括对流过所述双极型晶体管的电流进行检测的电流检测元件(5)，
若所述电流为阈值以下，则使所述MOSFET和所述双极型晶体管双方接通，
若所述电流大于所述阈值，则仅使所述双极型晶体管接通。
5.如权利要求4所述的晶体管驱动电路，其特征在于，包括：
断开延迟电路(7)，所述断开延迟电路(7)使输入信号的下降时刻延迟；
双极驱动电路(8)，所述双极驱动电路(8)根据经由所述断开延迟电路输入的信号的电平变化，向所述双极型晶体管的栅极施加接通电平电压和断开电平电压；
MOS驱动电路(10)，所述MOS驱动电路(10)根据所述输入信号的电平变化，向所述MOSFET的栅极施加接通电平电压和断开电平电压；
比较器(22、23)，所述比较器(22、23)对根据所述电流检测元件检出的电流而输出的电压信号和阈值进行比较；
上升判断电路(11)，所述上升判断电路(11)在所述双极型晶体管接通期间，当所述晶体管的驱动电压大于规定电压时，输出触发信号；
接通/断开判断电路(24)，所述接通/断开判断电路(14)在所述触发信号输入时，根据所述比较器的比较结果，决定是否利用所述MOS驱动电路使所述MOSFET接通；以及
下降检测电路(9)，所述下降检测电路(9)对输入信号的下降沿进行检测，输出用于通过所述MOS驱动电路使所述MOSFET断开的断开指令。
6.一种晶体管驱动电路，其特征在于，
以双极型晶体管(1)和MOSFET(2)并联连接的结构为驱动对象，
包括对流过所述双极型晶体管的电流进行检测的电流检测元件(5)，
若所述电流为一方的极性中的第一阈值以下，则使所述MOSFET和所述双极型晶体管双方接通，若所述电流大于所述第一阈值，则仅使所述双极型晶体管接通，
若所述电流为另一方的极性中的、设定得比所述第一阈值相当值高的第二阈值以下，则使所述双极型晶体管和所述MOSFET同时接通，若所述电流大于所述第二阈值，则仅使所述双极型晶体管接通。
7.如权利要求6所述的晶体管驱动电路，其特征在于，包括：
断开延迟电路(7)，所述断开延迟电路(7)使输入信号的下降时刻延迟；
双极驱动电路(8)，所述双极驱动电路(8)根据经由所述断开延迟电路输入的信号的电平变化，向所述双极型晶体管的栅极施加接通电平电压和断开电平电压；
MOS驱动电路(10)，所述MOS驱动电路(10)根据所述输入信号的电平变化，向所述MOSFET的栅极施加接通电平电压和断开电平电压；
上升判断电路(11)，所述上升判断电路(11)在所述双极型晶体管接通期间，当所述晶体管的驱动电压大于规定电压时，输出触发信号；
第一比较器(22)，所述第一比较器(22)对所述电流检测元件检出的电流和所述第一阈值进行比较；
第二比较器(23)，所述第二比较器(23)对所述电流检测元件检出的电流和所述第二阈值进行比较；
接通/断开判断电路(24)，所述接通/断开判断电路(24)根据所述第一比较器、第二比较器的比较结果，决定是否利用所述MOS驱动电路使所述MOSFET接通；以及
下降检测电路(9)，所述下降检测电路(9)对输入信号的下降沿进行检测，输出用于通过所述MOS驱动电路使所述MOSFET断开的断开指令。
8.一种晶体管驱动电路，其特征在于，
以双极型晶体管(1)和MOSFET(2)并联连接的结构为驱动对象，
包括：
对所述双极型晶体管或者MOSFET的温度进行检测的温度检测元件(15)；以及
对流过所述双极型晶体管的电流进行检测的电流检测元件(5)，
若基于所述温度和所述电流而决定的二维坐标值为设定于所述坐标上的阈值以下，则使所述MOSFET和所述双极型晶体管双方接通，
若所述二维坐标值大于所述阈值，则仅使所述双极型晶体管接通。
9.如权利要求8所述的晶体管驱动电路，其特征在于，
利用所述温度检测元件，对所述双极型晶体管的温度进行检测。
10.如权利要求8或9所述的晶体管驱动电路，其特征在于，包括：
断开延迟电路(7)，所述断开延迟电路(7)使输入信号的下降时刻延迟；
双极驱动电路(8)，所述双极驱动电路(8)根据经由所述断开延迟电路输入的信号的电平变化，向所述双极型晶体管的栅极施加接通电平电压和断开电平电压；
下降检测电路(41)，所述下降检测电路(41)对经由所述断开延迟电路输入的信号的下降进行检测；
温度峰值检测电路(34)，所述温度峰值检测电路(34)在检出所述下降的时刻，对所述温度检测元件检出的温度的峰值进行检测；
电流峰值检测电路(33)，所述电流峰值检测电路(33)在检出所述下降的时刻，对所述电流检测元件检出的电流的峰值进行检测；
MOS驱动电路(10)，所述MOS驱动电路(10)根据所述输入信号的电平变化，向所述MOSFET的栅极施加接通电平电压和断开电平电压；
时刻检测电路(32)，所述时刻检测电路(32)在检测到从外部施加的输入信号的上升时，在经过一定时间后，输出单发脉冲信号；
接通/断开判断电路(38)，所述接通/断开判断电路(38)在所述单发脉冲信号输入时，对基于由所述温度峰值检测电路检出的温度的峰值和由所述电流峰值检测电路检出的电流的峰值而决定的二维坐标值和所述阈值进行比较，决定是否利用所述MOS驱动电路使所述MOSFET接通；以及
下降检测电路(9)，所述下降检测电路(9)对输入信号的下降沿进行检测，输出用于通过所述MOS驱动电路使所述MOSFET断开的断开指令。
11.一种晶体管驱动电路，其特征在于，
以双极型晶体管(1)和MOSFET(2)并联连接的结构为驱动对象，
包括：
对所述双极型晶体管或者MOSFET的温度进行检测的温度检测元件(15)；以及
对流过所述双极型晶体管的电流进行检测的电流检测元件(5)，
若基于所述温度和所述电流而决定的二维坐标值为设定于所述坐标上的阈值以下，则使所述MOSFET和所述双极型晶体管双方接通，
若所述二维坐标值大于所述阈值，则使向所述MOSFET的栅极施加的驱动电压下降以使所述MOSFET接通，并且使所述双极型晶体管接通。
12.如权利要求11所述的晶体管驱动电路，其特征在于，
利用所述温度检测元件，对所述双极型晶体管的温度进行检测。
13.如权利要求11或12所述的晶体管驱动电路，其特征在于，
设定多个所述阈值，随着所述二维坐标值大于的阈值增大，使施加于所述MOSFET的栅极的驱动电压逐级地下降。
14.如权利要求11或12所述的晶体管驱动电路，其特征在于，包括：
断开延迟电路(7)，所述断开延迟电路(7)使输入信号的下降时刻延迟；
双极驱动电路(8)，所述双极驱动电路(8)根据经由所述断开延迟电路输入的信号的电平变化，向所述双极型晶体管的栅极施加接通电平电压和断开电平电压；
MOS驱动电路(10)，所述MOS驱动电路(10)根据所述输入信号的电平变化，向所述MOSFET的栅极施加接通电平电压和断开电平电压；
时刻检测电路(32)，所述时刻检测电路(32)在检测到从外部施加的输入信号的上升时，在经过一定时间后，输出单发脉冲信号；
温度峰值检测电路(34)，所述温度峰值检测电路(34)在检出所述下降的时刻，对所述温度检出元件检出的温度的峰值进行检测；
电流峰值检测电路(33)，所述电流峰值检测电路(33)在检出所述下降的时刻，对所述电流检测元件检出的电流的峰值进行检测；
下降检测电路(41)，所述下降检测电路(41)对经由所述断开延迟电路输入的信号的下降进行检测；
驱动电压生成电路(44)，所述驱动电压生成电路(44)生成向所述MOSFET的栅极施加的驱动电压；以及
驱动电压判断电路(43)，所述驱动电压判断电路(43)在所述单发脉冲信号输入时，对基于由所述温度峰值检测电路检出的温度的峰值和由所述电流峰值检测电路检出的电流的峰值而决定的二维坐标值和所述阈值进行比较，决定向所述MOSFET的栅极施加的接通电平电压。
15.如权利要求14所述的晶体管驱动电路，其特征在于，
所述温度峰值检测电路包括：
温度检测部(16)，所述温度检测部(16)输出与所述温度检测元件检出的温度对应的电压信号；以及
峰值保持电路(17)，所述峰值保持电路(17)对所述电压信号的峰值进行保持，
所述电流峰值检测电路包括：
电流检测部(39)，所述电流检测部(39)输出与所述电流检测元件检出的电流对应的电压信号；以及
峰值保持电路(40)，所述峰值保持电路(17)对所述电压信号的峰值进行保持，
所述时刻检测电路包括：
上升检测电路(35)，所述上升检测电路(35)在检测到从外部施加的输入信号的上升时，输出触发信号；
计时器(36)，当所述触发信号输入时，所述计时器(36)开始一定时间的计时；以及
单发脉冲生成电路(37)，当利用所述计时器计时了所述一定时间后，所述单发脉冲生成电路(37)输出单发脉冲信号。
16.一种电动机驱动控制装置，其特征在于，包括：
晶体管驱动电路(54)，所述晶体管驱动电路(54)将电动机驱动电路(52)中的、双极型晶体管和MOSFET作为驱动对象，所述电动机驱动电路(52)以双极型晶体管(1)和MOSFET(2)并联连接的结构构成为一个桥臂(51)；
温度检测元件(15)，所述温度检测元件(15)对所述双极型晶体管或者所述MOSFET的温度进行检测；
电流检测元件(58)，所述电流检测元件(58)对流过电动机(53)的电流进行检测；以及
控制电路(57)，所述控制电路(57)根据所述温度的高低和所述电流的大小，决定所述双极型晶体管和所述MOSFET的驱动状态，向所述晶体管驱动电路输出驱动控制信号，
所述晶体管驱动电路包括：
双极驱动电路(8)，所述双极驱动电路(8)向所述双极型晶体管的栅极施加接通电平电压和断开电平电压；
双极预驱动器(55)，所述双极预驱动器(55)根据所述驱动控制信号的电平变化，向所述双极驱动电路输出驱动信号；
MOS驱动电路(10)，所述MOS驱动电路(10)向所述MOSFET的栅极施加接通电平电压和断开电平电压，并且所述接通电平电压是能改变的；以及
MOS预驱动器(56)，所述MOS预驱动器(56)根据所述驱动控制信号的电平变化，向所述MOS驱动电路输出驱动信号，并且根据由所述控制电路输入的驱动电压控制信号，决定所述MOS驱动电路输出的接通电平电压，
所述控制电路包括：
寄存器(59)，当检测到所述温度检测元件检出的温度的峰值，并且检测到所述电流检测元件检出的电流的峰值时，所述寄存器(59)存储所述温度和所述电流的峰值；以及
计时器(60)，所述计时器(60)生成作为所述驱动控制信号的PWM信号，
对基于所述温度的峰值和所述电流的峰值而决定的二维坐标值和设定于所述坐标上的阈值进行比较，决定向所述MOSFET的栅极施加的接通电平电压，将所述驱动电压控制信号向所述MOS预驱动器输出。
17.一种晶体管驱动电路，其特征在于，
以双极型晶体管(1)和MOSFET(2)并联连接的结构为驱动对象，
在为使所述MOSFET接通和断开而使向所述MOSFET的栅极施加的电压在正极性的高电平和负极性的低电平之间变化的期间，设置作为所述电压施加所述正极性的高电平和负极性的低电平的中间的中间电平的期间，
包括：
双极驱动电路(17)，所述双极驱动电路(17)根据输入信号的电平变化，向所述双极型晶体管的栅极施加接通电平电压和断开电平电压；
MOS驱动电路(18)，所述MOS驱动电路(18)包括根据所述输入信号的电平变化而向所述MOSFET的栅极施加低电平电压的低电平施加电路(18P、18N＿L)、施加高电平电压的高电平施加电路(18P、18N＿L)及施加中间电平电压的中间电平施加电路(18N＿O)；
上升沿检测电路(7)，所述上升沿检测电路(7)对所述输入信号的上升沿进行检测；
下降沿检测电路(8)，所述下降沿检测电路(8)对所述输入信号的下降沿进行检测；
上升计时器(10、14)，所述上升计时器(10、14)从检出所述上升沿的时刻开始计时一定时间；
下降计时器(15、16)，所述下降计时器(15、16)从检出所述下降沿的时刻开始计时一定时间；
IGBT驱动控制部(9)，所述IGBT驱动控制部(9)从检出所述上升沿的时刻开始，利用所述双极驱动电路施加所述接通电平电压，从检出所述下降沿的时刻开始，经过由所述下降计时器计时的一定时间后，利用所述双极驱动电路施加所述断开电平电压；
第一MOS驱动控制部(12)，所述第一MOS驱动控制部(12)在所述双极驱动电路施加所述断开电平电压的期间，向所述低电平施加电路施加所述低电平电压；
第二MOS驱动控制部(13)，所述第二MOS驱动控制部(13)在第一期间和第二期间，向所述中间电平施加电路施加所述中间电平电压，所述第一期间是从检出了所述上升沿的时刻开始直到经过由所述上升计时器计时的一定时间的期间，所述第二期间是从检出了所述下降沿的时刻开始直到经过由所述下降计时器计时的一定时间的期间；以及
第三MOS驱动控制部(11)，所述第三MOS驱动控制部(11)在所述第一期间与所述第二期间之间，利用所述高电平施加电路施加所述高电平电压。
18.如权利要求17所述的晶体管驱动电路，其特征在于，
单独设置有分别供所述双极驱动电路和所述MOS驱动电路参考的所述下降计时器(15、16)。
19.一种晶体管驱动电路，其特征在于，
以双极型晶体管(1)和MOSFET(2)并联连接的结构为驱动对象，
在使所述双极型晶体管接通时，在所述晶体管的驱动电压达到密勒电压后，在密勒期间结束之后，使所述MOSFET的接通开始，
包括：
断开延迟电路(7)，所述断开延迟电路(7)输出使输入信号的下降时刻延迟的信号；
IGBT驱动电路(8)，所述IGBT驱动电路(8)根据所述断开延迟电路的输出信号的变化，向所述双极型晶体管的栅极施加接通电平电压和断开电平电压；
上升检测电路(9)，所述上升检测电路(9)对所述输入信号的上升进行检测；
下降检测电路(22)，所述下降检测电路(22)对所述输入信号的下降进行检测；
栅极上升期间检测电路(10)，所述栅极上升期间检测电路(10)对所述双极型晶体管的驱动电压上升至接通电平的上升期间进行检测；
栅极电压差分检测电路(13)，所述栅极电压差分检测电路(13)在上述上升期间内，与周期比所述双极型晶体管的驱动电压的变化时间短的时钟信号同步地动作，求出所述驱动电压的当前值与其一个周期前的值之间的差分，当所述差分大于阈值电压时，输出差分检测信号；
充电期间检测电路(11)，所述充电期间检测电路(11)在所述上升期间内，在从所述差分检测信号的第一次的输出停止的时刻开始、直到第二次的输出停止的时刻的所述双极型晶体管的容量充电期间，输出充电期间检测信号；
与门(18)，所述与门(18)进行所述差分检测信号、所述充电期间检测信号及所述时钟信号的逻辑和；
上升检测电路(20)，所述上升检测电路(20)对所述与门的输出信号的上升进行检测；
MOS驱动电路(21)，所述MOS驱动电路(21)在所述上升检测电路检测到所述与门的输出信号的上升时，向所述MOSFET的栅极施加接通电平电压，在所述下降检测电路检测到所述输入信号的下降时，向所述MOSFET的栅极施加断开电平电压；以及
下降检测电路(12)，所述下降检测电路(12)对所述充电期间检测信号的下降进行检测，
所述栅极上升期间检测电路将从所述上升检测电路检出所述输入信号的上升时刻开始、直到所述下降检测电路检出所述充电期间检出信号的下降时刻，检测为所述上升期间。
20.如权利要求19所述的晶体管驱动电路，其特征在于，
所述充电期间检测电路包括计数器(19)，所述计数器(19)对从所述栅极电压差分检测电路输入的信号的下降沿的检测次数进行计数，
当检测出所述输入信号的上升时，重置所述计数器，然后，当从所述栅极电压差分检测电路输入第一次的下降沿时，使充电期间检出信号变为高电平，当输入第二次的下降沿时，使所述信号变为低电平。
21.如权利要求19所述的晶体管驱动电路，其特征在于，
所述栅极电压差分检测电路包括：
当前值存储部(14)，所述当前值存储部(14)存储有本次的双极型晶体管的驱动电压；
上次值存储部(15)，所述上次值存储部(15)存储有一个时钟周期之前的驱动电压；
差分检测部(16)，所述差分检测部(16)对存储于所述上次值存储部和所述当前值存储部的驱动电压的差分进行检测；以及
比较器(17)，所述比较器(17)对所述差分和阈值电压进行比较，将所述差分和阈值电压的比较结果作为所述差分检测信号输出。
22.一种晶体管驱动电路，其特征在于，
以双极型晶体管(1)和MOSFET(2)并联连接的结构为驱动对象，
在使所述双极型晶体管接通时，在所述晶体管的驱动电压达到密勒电压后，在密勒期间结束之后，使所述MOSFET的接通开始，
包括：
断开延迟电路(7)，所述断开延迟电路(7)输出使输入信号的下降时刻延迟的信号；
IGBT驱动电路(8)，所述IGBT驱动电路(8)根据所述断开延迟电路的输出信号的变化，向所述双极型晶体管的栅极施加接通电平电压和断开电平电压；
比较器(17)，所述比较器(17)对所述双极型晶体管的驱动电压和设定得比所述密勒电压高的阈值电压进行比较，输出比较结果；
上升检测电路(20)，所述上升检测电路(20)对所述比较器的输出信号的上升进行检测；
下降检测电路(22)，所述下降检测电路(22)对所述输入信号的下降进行检测；以及
MOS驱动电路(21)，所述MOS驱动电路(21)在所述上升检测电路检测到所述上升时，向所述MOSFET的栅极施加接通电平电压，在所述下降检测电路检测到所述下降时，向所述MOSFET的栅极施加断开电平电压。
23.一种晶体管驱动电路，其特征在于，
以双极型晶体管(1)和MOSFET(2)并联连接的结构为驱动对象，
包括对流过所述双极型晶体管或者所述MOSFET的电流进行检测的电流检测元件(7)，
在使所述双极型晶体管和所述MOSFET断开时，
若所述电流为阈值以下，则在使所述双极型晶体管断开后，使所述MOSFET断开，
若所述电流大于所述阈值，则在使所述MOSFET断开后，使所述双极型晶体管断开。
24.如权利要求23所述的晶体管驱动电路，其特征在于，
利用所述电流检测元件，对流过所述MOSFET的电流进行检测。
25.如权利要求23所述的晶体管驱动电路，其特征在于，
利用所述电流检测元件，对流过所述双极型晶体管的电流进行检测。
26.如权利要求23～25中任一项所述的晶体管驱动电路，其特征在于，包括：
比较器(16)，所述比较器(16)对所述电流检测元件的端电压和相当于所述阈值的电压进行比较；
双极驱动电路(11)，所述双极驱动电路(11)根据输入信号的电平变化，向所述双极型晶体管的栅极施加接通电平电压和断开电平电压；
MOS驱动电路(15)，所述MOS驱动电路(15)根据所述输入信号的电平变化，向所述MOSFET的栅极施加接通电平电压和断开电平电压；
接通延迟电路(12)，所述接通延迟电路(12)配置于将所述输入信号向所述MOS驱动电路输入的路径，使所述输入信号的上升时刻延迟；
第一断开延迟电路(10)，所述第一断开延迟电路(10)配置于从将所述输入信号向所述双极驱动电路直接输入的路径分支的路径，使所述输入信号的下降时刻延迟；
第二断开延迟电路(14)，所述第二断开延迟电路(14)配置于从将经由所述接通延迟电路的输入信号向所述MOS驱动电路直接输入的路径分支的路径，使所述输入信号的下降时刻延迟；
第三断开延迟电路(18)，所述第三断开延迟电路(18)使所述输入信号的下降时刻延迟；
第一选择器(9)，所述第一选择器(9)配置于所述双极驱动电路的输入侧，在所述第一断开延迟电路存在的路径和所述第一断开延迟电路不存在的路径之间切换；
第二选择器(13)，所述第二选择器(13)配置于所述MOS驱动电路的输入侧，在所述第二断开延迟电路存在的路径和所述第二断开延迟电路不存在的路径之间切换；以及
RS触发器(17)，所述RS触发器(17)通过所述比较器的输出信号置位，通过所述第三断开延迟电路的输出信号重置，
所述第一选择器和第二选择器的切换根据所述RS触发器的输出信号来进行。
27.如权利要求26所述的晶体管驱动电路，其特征在于，
将所述第一断开延迟电路也作为所述第三断开延迟电路来使用。
28.一种晶体管驱动电路，其特征在于，
以双极型晶体管(1)和MOSFET(2)并联连接的结构为驱动对象，
包括：
双极驱动电路(10)，所述双极驱动电路(10)根据输入信号的电平变化，向所述双极型晶体管的栅极施加接通电平电压和断开电平电压；
MOS驱动电路(11)，所述MOS驱动电路(11)根据所述输入信号的电平变化，向所述MOSFET的栅极施加接通电平电压和断开电平电压；
载波中点推定部(7)，所述载波中点推定部(7)基于输入的PWM信号，对生成所述PWM信号的载波的周期的中间时刻进行推定；以及
接通时间调节部(8)，所述接通时间调节部(8)根据所述中间时刻，对所述MOS驱动电路实现的所述MOSFET的接通时间进行调节。
29.如权利要求28所述的晶体管驱动电路，其特征在于，
所述载波中点推定部包括：
PWM宽度计数电路(12)，所述PWM宽度计数电路(12)对所述PWM信号的从上升到下降的期间进行计时；
PWM宽度中点推定电路(13)，所述PWM宽度中点推定电路(13)将由所述PWM宽度计数电路计时的计时值分为二分之一；
时刻检测计数电路(15)，所述时刻检测计数电路(15)基于时钟信号，进行表示当前时刻的值的计数动作；
载波中点存储电路(14、16)，所述载波中点存储电路(14、16)关于连续的第一周期和第二周期，将表示所述当前时刻的值加上所述计时值的二分之一值的相加结果分别作为第一数据和第二数据来存储；以及
载波中点推定电路(17)，所述载波中点推定电路(17)求出所述第一数据和所述第二数据的差分，将所述差分加上所述第二数据，将相加的结果作为所述中间时刻的推定值，
所述接通时间调节部在接着所述第二周期的第三周期中，在使所述MOSFET接通时使用所述推定值。
30.如权利要求29所述的晶体管驱动电路，其特征在于，
所述接通时间调节部包括：
接通侧延迟电路(18)，所述接通侧延迟电路(18)使所述PWM信号的上升时刻延迟；
脉冲上升检测电路(19)，所述脉冲上升检测电路(19)对所述PWM信号的上升时刻进行检测；
脉冲宽度推定电路(20)，所述脉冲宽度推定电路(20)根据所述PWM信号的上升时刻和由所述载波中点推定电路输入的中间时刻，对输出到所述双极型晶体管的PWM信号的脉冲宽度进行推定；以及
MOS脉冲宽度决定电路(21)，所述MOS脉冲宽度决定电路(21)将根据由所述接通侧延迟电路延迟的上升时刻推定出的所述脉冲宽度减去规定值的结果，设定为所述第三周期中的所述MOSFET的接通时间，在所述中间时刻的前后期间，使所述MOSFET接通。
31.如权利要求28～30中任一项所述的晶体管驱动电路，其特征在于，包括：
与门(22)，所述与门(22)的输入端子的一方与所述接通时间调节部的输出端子连接，输出端子与所述MOS驱动电路的输入端子连接；以及
初始DC辅助停止电路(9)，所述初始DC辅助停止电路(9)在从所述PWM信号的输出开始后，相当于PWM载波的连续的两个周期的期间，向所述与门的输入端子的另一方输出低电平信号。
32.一种晶体管驱动电路，其特征在于，
以双极型晶体管(1)和MOSFET(2)并联连接的结构为驱动对象，
包括：
双极驱动电路(11)，所述双极驱动电路(11)根据输入信号的电平变化，向所述双极型晶体管的栅极施加接通电平电压和断开电平电压；
MOS驱动电路(12)，所述MOS驱动电路(12)根据所述输入信号的电平变化，向所述MOSFET的栅极施加接通电平电压和断开电平电压；以及
选择电路(8、32)，所述选择电路(8、32)选择设定第一驱动方式和第二驱动方式，
所述双极驱动电路在所述输入信号变为接通电平时，在经过第一延迟时间后，向所述双极型晶体管的栅极施加接通电平电压，
当所述输入信号变为断开电平时，在选择为所述第一驱动方式时，在经过所述第一延迟时间后，向所述栅极施加断开电平电压，在选择为所述第二驱动方式时，经过从所述第一延迟时间减去设定得比所述第一延迟时间短的第二延迟时间的差分时间以下的时间后，向所述栅极施加断开电平电压，
所述MOS驱动电路在所述输入信号变为接通电平时，经过所述第一延迟时间后，在经过所述第二延迟时间后，向所述MOSFET的栅极施加接通电平电压，
当所述输入信号变为断开电平时，在选择为所述第一驱动方式时，在经过所述差分时间以下的时间后，向所述栅极施加断开电平电压，在选择为所述第二驱动方式时，在经过所述第一延迟时间后，向所述栅极施加断开电平电压。
33.如权利要求32所述的晶体管驱动电路，其特征在于，
包括对所述输入信号的脉冲宽度是否小于规定的阈值进行判断的判断电路(22)，
即使在所述选择电路中选择为所述第二驱动方式，若所述脉冲宽度小于所述阈值，则所述双极驱动电路和所述MOS驱动电路也选择为所述第一驱动方式。
34.如权利要求33所述的晶体管驱动电路，其特征在于，
所述阈值设定为所述第一延迟时间和所述第二延迟时间之和。
35.如权利要求32所述的晶体管驱动电路，其特征在于，
所述选择电路(32)根据从外部输入的选择信号，对所述第一驱动方式和所述第二驱动方式进行选择。
36.如权利要求32所述的晶体管驱动电路，其特征在于，
包括对流过所述双极型晶体管和所述MOSFET的并联电路的电流进行检测的电流检测部(43)，
所述选择电路(32)在由所述电流检测部检出的电流大于规定的阈值的情况下，选择所述第一驱动方式，在所述电流为所述阈值以下的情况下，选择所述第二驱动方式。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020018037A (ja) * 2018-07-23 2020-01-30 株式会社デンソー パワー素子駆動装置
JP7002423B2 (ja) * 2018-08-24 2022-01-20 株式会社東芝 スイッチ回路
US10992293B2 (en) * 2018-09-20 2021-04-27 Texas Instruments Incorporated Device with isolation barrier and fault detection
DE102019102371B4 (de) * 2019-01-30 2023-07-06 Infineon Technologies Ag Transistoranordnung und verfahren zum betreiben einer transistoranordnung
CN109995350B (zh) * 2019-03-20 2021-07-27 上海交通大学 一种功率场效应管的驱动级短路保护装置及保护方法
DE102019107112B3 (de) * 2019-03-20 2020-07-09 Lisa Dräxlmaier GmbH Schaltvorrichtung, Spannungsversorgungssystem, Verfahren zum Betreiben einer Schaltvorrichtung und Herstellverfahren
CN112054791B (zh) * 2019-06-06 2023-11-21 台达电子工业股份有限公司 混合驱动电路
TWI699961B (zh) * 2019-08-30 2020-07-21 茂達電子股份有限公司 馬達驅動電路及方法
JP7180626B2 (ja) * 2020-03-03 2022-11-30 株式会社デンソー ゲート駆動装置
CN111510123A (zh) * 2020-04-30 2020-08-07 深圳威迈斯新能源股份有限公司 一种智能开关及其驱动延时调整方法
CN113746462B (zh) * 2020-05-29 2024-04-05 宁德时代新能源科技股份有限公司 一种驱动电路
JP6995175B1 (ja) * 2020-09-07 2022-01-14 三菱電機株式会社 スイッチング装置および電力変換装置
DE102021203854A1 (de) 2021-04-19 2022-10-20 Zf Friedrichshafen Ag Verfahren zur zustandsabhängigen Ansteuerung eines topologischen Halbleiterschalters für eine Leistungselektronik
DE102021203863A1 (de) 2021-04-19 2022-10-20 Zf Friedrichshafen Ag Gate-Treiber-Baustein zur Ansteuerung eines topologischen Halbleiterschalters für eine Leistungselektronik
JP2023018422A (ja) * 2021-07-27 2023-02-08 三菱電機株式会社 駆動回路及び半導体装置
TWI764813B (zh) * 2021-08-18 2022-05-11 立積電子股份有限公司 驅動電路
CN113792513A (zh) * 2021-09-22 2021-12-14 许继集团有限公司 一种基于碳化硅mosfet电源管理芯片设计方法
CN114337628B (zh) * 2022-03-10 2022-06-10 华南理工大学 一种高压集成电路及其控制方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002016486A (ja) * 2000-06-30 2002-01-18 Matsushita Electric Ind Co Ltd 半導体装置
CN1497248A (zh) * 2002-10-01 2004-05-19 沃福森微电子有限公司 温度检测设备及方法
JP2007037255A (ja) * 2005-07-26 2007-02-08 Toshiba Mitsubishi-Electric Industrial System Corp 電圧駆動型半導体スイッチング素子の駆動方法
CN101414816A (zh) * 2007-09-05 2009-04-22 株式会社电装 具有内置二极管igbt的半导体器件和具有内置二极管dmos的半导体器件
CN102082418A (zh) * 2011-01-28 2011-06-01 中电普瑞科技有限公司 一种绝缘栅双极型晶体管过流保护点的设置方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3240778A1 (de) * 1982-11-04 1984-05-10 Siemens AG, 1000 Berlin und 8000 München Elektronischer schalter
JP2674355B2 (ja) * 1991-05-15 1997-11-12 三菱電機株式会社 パワー素子の過電流保護装置
JPH04354156A (ja) 1991-05-31 1992-12-08 Fuji Electric Co Ltd 半導体スイッチング装置
JP2002165439A (ja) * 2000-09-14 2002-06-07 Toyota Industries Corp スイッチ回路
JP4485768B2 (ja) * 2002-08-27 2010-06-23 株式会社東海理化電機製作所 ミラー装置用モータ制御回路
EP1751862B1 (en) * 2004-04-26 2014-07-23 LeTourneau Technologies Drilling Systems, Inc. Adaptive gate drive for switching devices of inverter
JP4450213B2 (ja) * 2004-11-12 2010-04-14 国産電機株式会社 燃料噴射装置用電源装置
JP2006317425A (ja) * 2005-04-12 2006-11-24 Fuji Electric Systems Co Ltd 電力変換回路の交流電圧検出方式
JP4177392B2 (ja) * 2006-06-08 2008-11-05 三菱電機株式会社 半導体電力変換装置
JP2009142070A (ja) * 2007-12-06 2009-06-25 Fuji Electric Systems Co Ltd 電力用半導体素子のゲート駆動方式
JP5320594B2 (ja) 2009-05-29 2013-10-23 三菱電機株式会社 電力変換装置
WO2011125945A1 (ja) * 2010-04-01 2011-10-13 日立オートモティブシステムズ株式会社 電力変換装置
JP5932269B2 (ja) * 2011-09-08 2016-06-08 株式会社東芝 パワー半導体モジュール及びパワー半導体モジュールの駆動方法
JP6207167B2 (ja) 2012-02-09 2017-10-04 東洋紡株式会社 新規なグルコース脱水素酵素
JP6402591B2 (ja) * 2014-10-31 2018-10-10 富士電機株式会社 半導体装置
JP6603026B2 (ja) 2015-02-27 2019-11-06 住友電気工業株式会社 セラミックス焼結体の製造方法、コンデンサの製造方法、固体酸化物型燃料電池の製造方法、水電解装置の製造方法及び水素ポンプの製造方法
JP2016160115A (ja) 2015-02-27 2016-09-05 コニカミノルタ株式会社 透明導電部材の選別方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002016486A (ja) * 2000-06-30 2002-01-18 Matsushita Electric Ind Co Ltd 半導体装置
CN1497248A (zh) * 2002-10-01 2004-05-19 沃福森微电子有限公司 温度检测设备及方法
JP2007037255A (ja) * 2005-07-26 2007-02-08 Toshiba Mitsubishi-Electric Industrial System Corp 電圧駆動型半導体スイッチング素子の駆動方法
CN101414816A (zh) * 2007-09-05 2009-04-22 株式会社电装 具有内置二极管igbt的半导体器件和具有内置二极管dmos的半导体器件
CN102082418A (zh) * 2011-01-28 2011-06-01 中电普瑞科技有限公司 一种绝缘栅双极型晶体管过流保护点的设置方法

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