JP2019022119A - トランジスタ駆動回路 - Google Patents

Abstract

【課題】バイポーラ型トランジスタとＭＯＳＦＥＴとをＰＷＭ制御して並列駆動する際に、制御性を向上させることができるトランジスタ駆動回路を提供する。【解決手段】ＩＧＢＴ駆動回路１１は、入力されるＰＷＭ信号がターンオンレベルになると、時間ＴＳＦＴの経過後にＩＧＢＴ１のゲートにターンオンレベル電圧を付与する。ＰＷＭ信号がターンオフレベルになると、アシスト選択回路８においてＤＣアシストが選択されている際には時間ＴＳＦＴの経過後に、ＤＣ＋Ｅoffアシストが選択されている際には差分時間ＴＳＦＴ−ＴＤＬＹが経過するとターンオフレベル電圧を付与する。ＭＯＳ駆動回路１２は、ＰＷＭ信号がターンオンレベルになると、時間ＴＳＦＴが経過した後当該時間ＴＳＦＴよりも短い時間ＴＤＬＹの経過後にＦＥＴ２のゲートにターンオンレベル電圧を付与する。【選択図】図１

Description

本発明は、バイポーラ型トランジスタとＭＯＳＦＥＴとを並列に接続したものを駆動対象とするトランジスタ駆動回路に関する。

バイポーラ型トランジスタの一種であるＲＣ−ＩＧＢＴ（Reverse Conducting-Insulated Gate Bipolar Transistor）は高耐圧のパワー素子であるが、オン抵抗が高いという問題がある。そこで従来より、例えばＳｉＣ等のワイドギャップ半導体を用いた低損失のＭＯＳＦＥＴをＲＣ−ＩＧＢＴに対して並列に接続し、これらを同時にオンすることで損失の低減を図ることが行われている。

特開平４−３５４１５６号公報

上記の構成について一般的に行われているＰＷＭ（Pulse Width Modulation）制御では先にＭＯＳＦＥＴのターンオフを開始させ、その後にＲＣ−ＩＧＢＴのターンオフを開始させている。そのため、ＲＣ−ＩＧＢＴを単独で駆動する場合に比較してターンオフが完了するまでの時間が長くなり、制御性が悪化する。

例えば、上記の並列接続素子を直列に接続した上下アームによりブリッジ回路を構成する場合について、ＲＣ−ＩＧＢＴ単体で駆動する場合と同じ入力信号で動作させることを想定すると、上下アームが同時にオンして短絡電流が流れるおそれがある。そこで、短絡電流が流れることを防止するため、上下アームを同時にオフさせるデッドタイムをより長く設定すると、損失の増加が懸念される。

本発明は上記事情に鑑みてなされたものであり、その目的は、バイポーラ型トランジスタとＭＯＳＦＥＴとをＰＷＭ制御して並列駆動する際に、制御性を向上させることができるトランジスタ駆動回路を提供することにある。

請求項１記載のトランジスタ駆動回路によれば、バイポーラ駆動回路は、入力信号がターンオンレベルになると、第１遅延時間の経過後にバイポーラ型トランジスタのゲートにターンオンレベル電圧を付与する。そして、入力信号がターンオフレベルになると、選択回路において第１駆動方式が選択されている際には、第１遅延時間の経過後に前記ゲートにターンオフレベル電圧を付与し、第２駆動方式が選択されている際には、第１遅延時間より、当該第１遅延時間よりも短く設定されている第２遅延時間を減じた差分時間以下の時間が経過すると前記ゲートにターンオフレベル電圧を付与する。

ＭＯＳ駆動回路は、入力信号がターンオンレベルになると、第１遅延時間が経過した後、第２遅延時間の経過後にＭＯＳＦＥＴのゲートにターンオンレベル電圧を付与する。そして、入力信号がターンオフレベルになると、前記第１駆動方式が選択されている際には、前記差分時間以下の時間が経過すると前記ゲートにターンオフレベル電圧を付与し、第２駆動方式が選択されている際には、第１遅延時間の経過後に前記ゲートにターンオフレベル電圧を付与する。

このように構成すれば、第１駆動方式が選択されている際には、バイポーラ型トランジスタのオン期間が、入力信号がオンレベルを示す期間に等しくなる。そして、ＭＯＳＦＥＴは、バイポーラ型トランジスタのオン期間内において、より短い期間でオンする。これにより、バイポーラ型トランジスタが単独でオンする場合よりもオン抵抗を低くすることができる。

一方、第２駆動方式が選択されている際には、バイポーラ型トランジスタがターンオンしてからＭＯＳＦＥＴがターンオフするまでの期間が、入力信号がオンレベルを示す期間以下になる。また、バイポーラ型トランジスタがターンオフした後にＭＯＳＦＥＴがターンオフするので、ターンオフ時のスイッチング損失も低減できる。そして、並列接続されているバイポーラ型トランジスタとＭＯＳＦＥＴとを一体の素子に見做すと、何れの駆動方式においても当該素子のオン期間が、入力信号がオンレベルを示す期間以下になるので、制御性を低下させることなく維持できる。

請求項２記載のトランジスタ駆動回路によれば、判定回路は、入力信号のパルス幅が所定の閾値未満か否かを判定する。そして、バイポーラ駆動回路及びＭＯＳ駆動回路は、選択回路において第２駆動方式に選択されていても、前記パルス幅が閾値未満であれば第１駆動方式を選択する。このように構成すれば、入力信号のパルス幅が短いため第２駆動方式での対応が困難となる際に、代替的に第１駆動方式を適用して制御性を維持できる。

第１実施形態であり、駆動ＩＣの構成を示す機能ブロック図 「ＤＣアシスト」による駆動状態を示すタイミングチャート 「ＤＣ＋Ｅoffアシスト」による駆動状態を示すタイミングチャート 「ＤＣアシスト」における入力パルス幅と出力パルス幅との関係を示す図 「ＤＣ＋Ｅoffアシスト」における入力パルス幅と出力パルス幅との関係を示す図 第２実施形態であり、駆動ＩＣの構成を示す機能ブロック図 ＰＷＭ信号（ＩＮ）のパルス幅が異なる場合の、「ＤＣアシスト」，「ＤＣ＋Ｅoffアシスト」における出力パルス幅の変化を示す図 第３実施形態であり、駆動ＩＣの構成を示す機能ブロック図 第４実施形態であり、駆動ＩＣの構成を示す機能ブロック図

（第１実施形態）
図１に示すように、ＩＧＢＴ１のコレクタ及びエミッタと、ＳｉＣ−ＭＯＳＦＥＴ２のドレイン及びソースとは、それぞれ共通に接続されている。ＩＧＢＴ１のコレクタ及びＦＥＴ２のドレインは、例えば同様に並列接続された素子で構成されている図示しない上アーム側の素子に接続されており、同エミッタ及びソースは、例えばグランドに接続されている。

駆動ＩＣ３には、図示しない制御回路からＩＧＢＴ１を駆動制御するＰＷＭ信号が入力される。駆動ＩＣ３は、第１ターンオン遅延回路４，第２ターンオン遅延回路５，第１ターンオフ遅延回路６，第２ターンオフ遅延回路７，アシスト選択回路８，ドライバ９及１０を備えている。前記ＰＷＭ信号は、第１ターンオン遅延回路４に入力されている。

第１ターンオン遅延回路４の出力端子は、第２ターンオン遅延回路５及び第１ターンオフ遅延回路６の入力端子に接続されている。第２ターンオン遅延回路５の出力端子は、第２ターンオフ遅延回路７の入力端子に接続されている。第１ターンオフ遅延回路６，第２ターンオフ遅延回路７の出力端子は、それぞれドライバ９，ドライバ１０の入力端子に接続されている。ドライバ９，ドライバ１０の出力端子は、それぞれＩＧＢＴ１，ＦＥＴ２のゲートに接続されている。

アシスト選択回路８は、外部よりハイ，ローの二値レベルが書き込み設定される１ビットレジスタである。アシスト選択回路８の出力端子は、第１ターンオフ遅延回路６，第２ターンオフ遅延回路７の制御入力端子にそれぞれ接続されている。

ターンオン遅延回路４，５は、入力される信号の立上りエッジのみに作用して遅延時間を付与する。遅延回路４，５により付与される遅延時間はそれぞれＴ_ＳＦＴ，Ｔ_ＤＬＹ（＜Ｔ_ＳＦＴ）である。したがって、ＩＧＢＴ１をターンオンさせる際に付与される遅延時間はＴ_ＳＦＴとなり、ＦＥＴ２をターンオンさせる際に付与される遅延時間は（Ｔ_ＳＦＴ＋Ｔ_ＤＬＹ）となる。Ｔ_ＳＦＴ，Ｔ_ＤＬＹは、それぞれ第１，第２遅延時間に相当する。

ターンオフ遅延回路６，７は、入力される信号の立下りエッジのみに作用して遅延時間を付与する。その遅延時間は、アシスト選択回路８に対する設定に応じて変化する。遅延回路６は、前記設定がハイレベルであれば遅延時間をＴ_ＳＦＴに設定し、ローレベルであれば遅延時間を（Ｔ_ＳＦＴ−Ｔ_ＤＬＹ）に設定する。遅延時間（Ｔ_ＳＦＴ−Ｔ_ＤＬＹ）は、差分時間に相当する。

逆に、遅延回路７は、前記設定がハイレベルであれば遅延時間を（Ｔ_ＳＦＴ−Ｔ_ＤＬＹ）に設定し、ローレベルであれば遅延時間をＴ_ＳＦＴに設定する。尚、以降では、アシスト選択回路８に対する設定がハイレベルの場合の駆動形態を「ＤＣアシスト」と称し、前記設定がローレベルの場合の駆動形態を「ＤＣ＋Ｅoffアシスト」と称する。「ＤＣアシスト」は第１駆動方式に相当し、「ＤＣ＋Ｅoffアシスト」は第２駆動方式に相当する。
また、以上において、遅延回路４，６及びドライバ９はＩＧＢＴ駆動回路１１を構成し、遅延回路４，５，７及びドライバ１０はＭＯＳ駆動回路１２を構成している。そして、ＩＧＢＴ駆動回路１１は、バイポーラ駆動回路に相当する。

次に、本実施形態の作用について説明する。図２に示す「ＤＣアシスト」の場合、入力信号ＩＮの立上りエッジタイミングより、ＩＧＢＴ１がターンオンを開始するまでの遅延時間はＴ_ＳＦＴであり、ＦＥＴ２がターンオンを開始するまでの遅延時間は（Ｔ_ＳＦＴ＋Ｔ_ＤＬＹ）である。そして、入力信号ＩＮの立下がりエッジタイミングより、ＦＥＴ２がターンオフを開始するまでの遅延時間は（Ｔ_ＳＦＴ−Ｔ_ＤＬＹ）であり、ＩＧＢＴ１がターンオフを開始するまでの遅延時間はＴ_ＳＦＴである。

つまり、ＩＧＢＴ１は、入力信号ＩＮの立上りエッジタイミングより時間Ｔ_ＳＦＴの経過後にターンオンし、入力信号ＩＮの立下がりエッジタイミングより時間Ｔ_ＳＦＴの経過後にターンオフする。そして、ＦＥＴ２は、ＩＧＢＴ１がオンしている期間内でターンオン，ターンオフする。したがって、ＩＧＢＴ１がオンする期間は入力信号ＩＮのハイレベルパルス幅と同じになる。この場合の入力信号ＩＮのパルス幅と、ＩＧＢＴ１がオンする期間に相当する出力パルス幅との関係は、図４に示すようになる。

一方、図３に示す「ＤＣ＋Ｅoffアシスト」の場合、ＩＧＢＴ１及びＦＥＴ２がそれぞれターンオンを開始するまでの遅延時間は「ＤＣアシスト」の場合と同じになる。一方、入力信号ＩＮの立下がりエッジタイミングより、ＩＧＢＴ１及びＦＥＴ２がそれぞれターンオフを開始するまでの遅延時間は「ＤＣアシスト」の場合と逆になる。つまり、ＩＧＢＴ１が先にターンオフし、その後にＦＥＴ２がターンオフする。この場合でも、ＩＧＢＴ１がターンオンしてからＦＥＴ２がターンオフするまでの時間は、入力信号ＩＮのハイレベルパルス幅と同じになる。この場合の入力信号ＩＮのパルス幅と、ＩＧＢＴ１がターンオン〜ＦＥＴ２がターンオフまでの期間に相当する出力パルス幅との関係は、図５に示すようになる。

以上のように本実施形態によれば、ＩＧＢＴ駆動回路１１は、入力されるＰＷＭ信号がターンオンレベルになると、時間Ｔ_ＳＦＴの経過後にＩＧＢＴ１のゲートにターンオンレベル電圧を付与する。そして、前記ＰＷＭ信号がターンオフレベルになると、アシスト選択回路８において「ＤＣアシスト」が選択されている際には、時間Ｔ_ＳＦＴの経過後に前記ゲートにターンオフレベル電圧を付与し、「ＤＣ＋Ｅoffアシスト」が選択されている際には、差分時間（Ｔ_ＳＦＴ−Ｔ_ＤＬＹ）が経過すると前記ゲートにターンオフレベル電圧を付与する。

ＭＯＳ駆動回路１２は、前記ＰＷＭ信号がターンオンレベルになると、時間Ｔ_ＳＦＴが経過した後、当該時間Ｔ_ＳＦＴよりも短く設定されている時間Ｔ_ＤＬＹの経過後にＦＥＴ２のゲートにターンオンレベル電圧を付与する。そして、前記ＰＷＭ信号がターンオフレベルになると、「ＤＣアシスト」が選択されている際には、差分時間（Ｔ_ＳＦＴ−Ｔ_ＤＬＹ）が経過すると前記ゲートにターンオフレベル電圧を付与し、「ＤＣ＋Ｅoffアシスト」が選択されている際には、時間Ｔ_ＳＦＴの経過後に前記ゲートにターンオフレベル電圧を付与する。

これにより、「ＤＣアシスト」が選択されている際には、ＩＧＢＴ１のオン期間が、ＰＷＭ信号がオンレベルを示す期間に等しくなる。そして、ＦＥＴ２は、ＩＧＢＴ１のオン期間内において、より短い期間でオンする。これにより、ＩＧＢＴ１が単独でオンする場合よりもオン抵抗を低くすることができる。

一方、「ＤＣ＋Ｅoffアシスト」が選択されている際には、ＩＧＢＴ１がターンオンしてからＦＥＴ２がターンオフするまでの期間が、入力信号がオンレベルを示す期間に等しくなる。また、ＩＧＢＴ１がターンオフした後にＦＥＴ２がターンオフするので、ターンオフ時のスイッチング損失も低減できる。そして、並列接続されているＩＧＢＴ１とＦＥＴ２とを一体の素子に見做すと、何れの駆動方式においても、当該素子のオン期間が、入力されるＰＷＭ信号がオンレベルを示す期間に等しくなるので、制御性を低下させることなく維持できる。

（第２実施形態）
以下、第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図６に示す第２実施形態の駆動ＩＣ２１は、駆動ＩＣ３にパルス幅判定回路２２を加えた構成である。また、ターンオフ遅延回路６，７は、それぞれターンオフ遅延回路２３，２４に置き換わっている。パルス幅判定回路２２の入力端子にはＰＷＭ信号が入力される。パルス幅判定回路２２の出力端子は、ターンオフ遅延回路２３，２４の入力端子に接続されている。そして、ＩＧＢＴ駆動回路１１，ＭＯＳ駆動回路１２に替えて、ＩＧＢＴ駆動回路２５，ＭＯＳ駆動回路２６が構成されている。

パルス幅判定回路２２は、図示しないカウンタを備えており、そのカウンタにより入力されるＰＷＭ信号のハイレベルパルス幅Ｔ_ＰＷを計測する。そして、計測したパルス幅Ｔ_ＰＷを閾値（Ｔ_ＳＦＴ＋Ｔ_ＤＬＹ）と比較し、両者の大小関係により以下のように二値信号Ｈ，Ｌを出力する。
Ｔ_ＰＷ＜Ｔ_ＳＦＴ＋Ｔ_ＤＬＹ → Ｈ …（１）
Ｔ_ＰＷ≧Ｔ_ＳＦＴ＋Ｔ_ＤＬＹ → Ｌ …（２）

ターンオフ遅延回路２３，２４は、アシスト選択回路８において「ＤＣ＋Ｅoffアシスト」が選択されている場合でも、パルス幅判定回路２２より入力される信号のレベルがＨであれば、ターンオフ時に設定する遅延時間を「ＤＣアシスト」に対応する遅延時間に設定する。

これは、図７に示すように、「Ｔ_ＰＷ＞Ｔ_ＳＦＴ＋Ｔ_ＤＬＹ」のケースは、「ＤＣアシスト」，「ＤＣ＋Ｅoffアシスト」の何れにおいても、トータルでのオン期間がパルス幅Ｔ_ＰＷを等しくなるようにＩＧＢＴ１及びＦＥＴ２を駆動できる。これに対し、条件（１）では、「ＤＣ＋Ｅoffアシスト」を実行するとトータルでのオン期間がパルス幅Ｔ_ＰＷを維持できなくなる。しかし、「ＤＣアシスト」ではＦＥＴ２がオンできなくなるものの、ＩＧＢＴ１単独のオン期間はパルス幅Ｔ_ＰＷに等しくなる。

以上のように第２実施形態によれば、パルス幅判定回路２２は、ＰＷＭ信号のパルス幅Ｔ_ＰＷが所定の閾値（Ｔ_ＳＦＴ＋Ｔ_ＤＬＹ）未満か否かを判定する。そして、ＩＧＢＴ駆動回路２５及びＭＯＳ駆動回路２６は、アシスト選択回路８において「ＤＣ＋Ｅoffアシスト」が選択されていても、パルス幅Ｔ_ＰＷが前記閾値未満であれば「ＤＣアシスト」を選択する。

これにより、パルス幅Ｔ_ＰＷが短いため「ＤＣ＋Ｅoffアシスト」での駆動が困難となる際に、代替的に「ＤＣアシスト」を適用してＩＧＢＴ１単独のオン期間をパルス幅Ｔ_ＰＷに等しくすることで制御性を維持できる。そして、閾値を（Ｔ_ＳＦＴ＋Ｔ_ＤＬＹ）に設定することで、ターンオン時，ターンオフ時に付与する各遅延時間に応じて閾値を設定できる。

（第３実施形態）
図８に示す第３実施形態の駆動ＩＣ３１は、第１実施形態の駆動ＩＣ３におけるアシスト選択回路８をアシスト選択回路３２に置き換えたものである。アシスト選択回路３２は、外部より入力される選択信号に応じて、Ｈ：「ＤＣアシスト」，Ｌ：「ＤＣ＋Ｅoffアシスト」の設定をダイナミックに切換えることができる。アシスト選択回路３２は、例えばシステムクロックのエッジで入力端子Ｄに入力される選択信号をラッチするＤフリップフロップ等で構成される。

（第４実施形態）
図９に示す第４実施形態の駆動ＩＣ４１は、第３実施形態と同様にアシスト選択回路３２を用いている。ＩＧＢＴ１のエミッタ及びＦＥＴ２のソース側には、電流検出抵抗４２が挿入されている。そして、前記エミッタ及びソースは、駆動ＩＣ４１内のコンパレータ４３の非反転入力端子に接続されている。コンパレータ４３の反転入力端子には、閾値電圧４４が付与されている。コンパレータ４３の出力端子は、第３実施形態の選択信号に替えて、アシスト選択回路３２の入力端子に接続されている。

次に、第４実施形態の作用について説明する。ＩＧＢＴ１のエミッタに流れる電流が少なく、コンパレータ４３の非反転入力端子の電位が閾値電圧４４を下回っていれば、コンパレータ４３の出力レベルはローになっている。これにより、アシスト選択回路３２ではＬ：「ＤＣ＋Ｅoffアシスト」が選択される。一方、ＩＧＢＴ１のエミッタに流れる電流が多くなり、前記非反転入力端子の電位が閾値電圧４４を超えると、コンパレータ４３の出力レベルはハイに変化する。これにより、アシスト選択回路３２ではＨ：「ＤＣアシスト」が選択される。

すなわち、負荷電流が少なければ「ＤＣ＋Ｅoffアシスト」を実行し、ＩＧＢＴ１がターンオフする際のスイッチング損失を低減する。負荷電流が多くなると「ＤＣアシスト」を実行し、ＩＧＢＴ１のオン期間内で負荷電流をカバーさせる。したがって、第４実施形態によれば、負荷電流の大小に応じて適切な駆動方式を選択できる。

（その他の実施形態）
差分時間（Ｔ_ＳＦＴ−Ｔ_ＤＬＹ）に替えて、より短い時間を用いて制御しても良い。
パルス幅判定回路２２の閾値を、（Ｔ_ＳＦＴ＋Ｔ_ＤＬＹ）よりも長い時間に設定しても良い。
第１実施形態の構成に、第３，第４実施形態を適用しても良い。
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

図面中、１はＩＧＢＴ、２はＳｉＣ−ＭＯＳＦＥＴ、３は駆動ＩＣ、４は第１ターンオン遅延回路、５は第２ターンオン遅延回路、６は第１ターンオフ遅延回路、７は第２ターンオフ遅延回路、８はアシスト選択回路、９及１０はドライバ、１１はＩＧＢＴ駆動回路、１２はＭＯＳ駆動回路を示す。

Claims (5)

1. バイポーラ型トランジスタ（１）とＭＯＳＦＥＴ（２）とを並列に接続したものを駆動対象とし、
   入力信号のレベル変化に応じて、前記バイポーラ型トランジスタのゲートにターンオンレベル電圧とターンオフレベル電圧とを付与するバイポーラ駆動回路（１１）と、
   前記入力信号のレベル変化に応じて、前記ＭＯＳＦＥＴのゲートにターンオンレベル電圧とターンオフレベル電圧とを付与するＭＯＳ駆動回路（１２）と、
   第１駆動方式と第２駆動方式とを選択設定する選択回路（８，３２）とを備え、
   前記バイポーラ駆動回路は、前記入力信号がターンオンレベルになると、第１遅延時間の経過後に前記バイポーラ型トランジスタのゲートにターンオンレベル電圧を付与し、
   前記入力信号がターンオフレベルになると、前記第１駆動方式が選択されている際には、前記第１遅延時間の経過後に前記ゲートにターンオフレベル電圧を付与し、前記第２駆動方式が選択されている際には、前記第１遅延時間より、当該第１遅延時間よりも短く設定されている第２遅延時間を減じた差分時間以下の時間が経過すると前記ゲートにターンオフレベル電圧を付与し、
   前記ＭＯＳ駆動回路は、前記入力信号がターンオンレベルになると、前記第１遅延時間が経過した後、前記第２遅延時間の経過後に前記ＭＯＳＦＥＴのゲートにターンオンレベル電圧を付与し、
   前記入力信号がターンオフレベルになると、前記第１駆動方式が選択されている際には、前記差分時間以下の時間が経過すると前記ゲートにターンオフレベル電圧を付与し、前記第２駆動方式が選択されている際には、前記第１遅延時間の経過後に前記ゲートにターンオフレベル電圧を付与するトランジスタ駆動回路。
2. 前記入力信号のパルス幅が所定の閾値未満か否かを判定する判定回路（２２）を備え、
   前記バイポーラ駆動回路及び前記ＭＯＳ駆動回路は、前記選択回路において前記第２駆動方式が選択されていても、前記パルス幅が前記閾値未満であれば前記第１駆動方式を選択する請求項１記載のトランジスタ駆動回路。
3. 前記閾値が、前記第１遅延時間と前記第２遅延時間との和に設定されている請求項２記載のトランジスタ駆動回路。
4. 前記選択回路（３２）は、外部より入力される選択信号に応じて、前記第１駆動方式，前記第２駆動方式を選択する請求項１記載のトランジスタ駆動回路。
5. 前記バイポーラ型トランジスタと前記ＭＯＳＦＥＴとの並列回路に流れる電流を検出する電流検出部（４３）を備え、
   前記選択回路（３２）は、前記電流検出部により検出される電流が所定の閾値よりも大きい場合は前記第１駆動方式を選択し、前記電流が前記閾値以下であれば前記第２駆動方式を選択する請求項１記載のトランジスタ駆動回路。

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