JP6512193B2 - トランジスタ駆動回路 - Google Patents

Description

本発明は、バイポーラ型トランジスタとＭＯＳＦＥＴとを並列に接続したものを駆動対象とする駆動回路に関する。

バイポーラ型トランジスタの一種であるＲＣ−ＩＧＢＴ（Reverse Conducting-Insulated Gate Bipolar Transistor）は高耐圧のパワー素子であるが、オン抵抗が高いという問題がある。そこで従来より、例えばＳｉＣ等のワイドギャップ半導体を用いた低損失のＭＯＳＦＥＴをＲＣ−ＩＧＢＴに対して並列に接続し、これらを同時にオンすることで損失の低減を図ることが行われている。以下では、このようなＩＧＢＴとＦＥＴとの並列駆動を「ＤＣアシスト」と称する場合がある。

特開平４−３５４１５６号公報

上記のようなＤＣアシストにおいては、図８に示すように、ＩＧＢＴを先にターンオンさせ、ＦＥＴを先にターンオフさせる制御パターンが一般的である。しかしながら、ＦＥＴを先にターンオフさせると、その後に行われるＩＧＢＴのターンオフ時に、図中にハッチングで示すように所謂テール電流が流れる場合がある。すると、テール電流の発生に伴い電力損失も発生する。尚、図中に示す「Ｓｉ」はＩＧＢＴを、「ＳｉＣ」はＳｉＣ−ＭＯＳＦＥＴの使用を想定したＦＥＴを意味する。

本発明は上記事情に鑑みてなされたものであり、その目的は、バイポーラ型トランジスタとＭＯＳＦＥＴとを並列駆動する際に、テール電流の発生に伴う損失を抑制できるトランジスタ駆動回路を提供することにある。

請求項１記載のトランジスタ駆動回路によれば、バイポーラ型トランジスタ又はＭＯＳＦＥＴを介して流れる電流を電流検出素子により検出する。そして、バイポーラ型トランジスタとＭＯＳＦＥＴとをターンオフさせる際に、前記電流が閾値以下であればバイポーラ型トランジスタをターンオフさせた後にＭＯＳＦＥＴをターンオフさせ、前記電流が閾値を超えるとＭＯＳＦＥＴをターンオフさせた後にバイポーラ型トランジスタをターンオフさせる。

一般に、バイポーラ型トランジスタとＭＯＳＦＥＴとでは、前者の電流能力が高いことから、大きな電流が流れている状態でのターンオフは、基本的にバイポーラ型トランジスタに担わせる必要がある。そこで、バイポーラ型トランジスタ又はＭＯＳＦＥＴを介して流れる電流を検出し、検出される電流の大きさを、当該ＦＥＴの電流能力を基準とする閾値を以って評価する。

前記電流が閾値を超えている場合は、ＭＯＳＦＥＴの電流能力を超えている状態にあるので、従前通りに先にＭＯＳＦＥＴをターンオフさせ、その後にバイポーラ型トランジスタをターンオフさせる。一方、前記電流が閾値以下であればＭＯＳＦＥＴの電流能力で負担できる範囲にあることになる。したがって、先にバイポーラ型トランジスタをターンオフさせ、その後にＭＯＳＦＥＴをターンオフさせることで、テール電流の発生を回避して電力損失を低減できる。

請求項４記載のトランジスタ駆動回路によれば、バイポーラ駆動回路，ＭＯＳ駆動回路は、入力信号のレベル変化に応じて、それぞれ対応する素子のゲートにターンオンレベル電圧とターンオフレベル電圧とを付与する。ターンオンディレイ回路は、入力信号を前記ＭＯＳ駆動回路に入力する経路に配置され、入力信号の立上りタイミングを遅延させる。第１遅延回路は、入力信号をバイポーラ及びＭＯＳ駆動回路に直接入力する経路から分岐した経路に配置され、入力信号の立下りタイミングを遅延させる。また、第２ターンオフディレイ回路は、ターンオンディレイ回路を介した入力信号をバイポーラ及びＭＯＳ駆動回路に直接入力する経路から分岐した経路に配置され、入力信号の立下りタイミングを遅延させる。

コンパレータは、電流検出素子の端子電圧と、前記閾値に相当する電圧とを比較する。第１セレクタは、バイポーラ駆動回路の入力側に配置され、第１ターンオフディレイ回路が介在する経路と介在しない経路とを切替え、第２セレクタは、ＭＯＳ駆動回路の入力側に配置され、第２ターンオフディレイ回路が介在する経路と介在しない経路とを切替える。ＲＳフリップフロップは、コンパレータの出力信号によりセットされ、第３ターンオフディレイ回路の出力信号によりリセットされる。そして、第１及び第２セレクタの切替えをＲＳフリップフロップの出力信号によって行う。

このように構成すれば、検出した電流が閾値以下であれば第２セレクタが第２遅延回路を経由する経路を選択することで、バイポーラ型トランジスタをターンオフさせた後にＭＯＳＦＥＴをターンオフさせる。そして、前記電流が閾値を超えれば第１セレクタが第１遅延回路を経由する経路を選択することで、ＭＯＳＦＥＴをターンオフさせた後にバイポーラ型トランジスタをターンオフさせる。

一実施形態であり、駆動ＩＣの構成を示す機能ブロック図 ターンオンディレイ回路の動作を示すタイミングチャート ターンオフディレイ回路の動作を示すタイミングチャート 負荷電流が小さい場合の動作を示すタイミングチャート 負荷電流が大きい場合の動作を示すタイミングチャート 従来の負荷電流が大きい場合の動作を示すタイミングチャート 従来の負荷電流が小さい場合の動作を示すタイミングチャート 従来の一般的な並列駆動方式を説明するタイミングチャート

図１に示すように、ＲＣ−ＩＧＢＴ１のコレクタ及びエミッタと、ＳｉＣ−ＭＯＳＦＥＴ２のドレイン及びソースとは、それぞれ共通に接続されている。ＩＧＢＴ１のコレクタ及びＦＥＴ２のドレインは、例えば同様に並列接続された素子で構成されている図示しない上アーム側の素子に接続されており、同エミッタ及びソースはグランドに接続されている。

ＩＧＢＴ１には、コレクタ電流を分流して検出するための検出素子が設けられているが、図中では、そのエミッタ端子４Ｅのみを示している。エミッタ端子４Ｅは抵抗５を介してグランドに接続されている。また、ＦＥＴ２のドレイン，ソース間には、逆方向の寄生ダイオード２Ｄが接続されている。ＦＥＴ２にもＩＧＢＴ１と同様に、電流を分流して検出するための検出素子が設けられているが、図中では、そのソース端子６Ｓのみを示している。ソース端子６Ｓは抵抗７を介してグランドに接続されている。抵抗７は電流検出素子に相当する。

駆動ＩＣ８には、図示しない制御回路からＩＧＢＴ１を駆動制御する信号が入力される。その入力信号は、第１セレクタ９の入力端子９ａに与えられていると共に、ターンオフディレイ回路１０を介して第１セレクタ９の入力端子９ｂに与えられている。セレクタ９の出力端子９ｃは、ＩＧＢＴ駆動回路１１の入力端子に接続されている。

図３に示すように、ターンオフディレイ回路１０は、入力信号のレベルがハイからターンオフレベルであるローに変化した際に、一定の遅延時間が経過した時点でＩＧＢＴ駆動回路１１に出力する信号をローレベルに変化させる。ＩＧＢＴ駆動回路１１は、例えば２つのＭＯＳＦＥＴの直列回路で構成され、例えばハイレベル駆動電圧として１５Ｖ，ローレベル駆動電圧として０ＶをＩＧＢＴ１のゲートに出力する。

また、前記入力信号は、ターンオンディレイ回路１２を介した後、第２セレクタ１３の入力端子１３ａに与えられていると共に、ターンオフディレイ回路１４を介して第２セレクタ１３の入力端子１３ｂに与えられている。図２に示すように、ターンオンディレイ回路１２は、入力信号のレベルがローからターンオンレベルであるハイに変化した際に、一定の遅延時間が経過した時点でＭＯＳ駆動回路１５に出力する信号をハイレベルに変化させる。ターンオンディレイ回路１２はターンオンディレイ回路に相当する。ターンオフディレイ回路１４の動作は、ターンオフディレイ回路１０と同様である。

セレクタ１３の出力端子１３ｃは、ＭＯＳ駆動回路１５に入力端子に接続されている。ＭＯＳ駆動回路１５も同様に２つのＭＯＳＦＥＴの直列回路で構成され、例えばハイレベル駆動電圧として２０Ｖ，ローレベル駆動電圧として−５ＶをＦＥＴ２のゲートに出力する。尚、説明の都合上、ＩＧＢＴ駆動回路１１及びＭＯＳ駆動回路１５の何れも、入力信号がローレベルであればローレベル駆動電圧を出力し、入力信号がハイレベルであればハイレベル駆動電圧を出力するものとする。

ＩＧＢＴ１側の検出素子のエミッタ端子４ＥとＦＥＴ２側の検出素子のソース端子６Ｓとは、それぞれ駆動ＩＣ８の入力端子に接続されている。前者で検出される抵抗５の端子電圧は例えば異常電流を検出するために使用されるが、本実施形態ではその詳細を省略する。一方、後者で検出される抵抗７の端子電圧は、コンパレータ１６の非反転入力端子に与えられており、同反転入力端子には閾値電圧が与えられている。

コンパレータ１６の出力端子は、ＲＳフリップフロップ１７のセット端子Ｓに接続されている。ＲＳフリップフロップ１７の負論理のリセット端子Ｒには、前記入力信号がターンオフディレイ回路１８を介して与えられている。ターンオフディレイ回路１８の動作もターンオフディレイ回路１０と同様である。コンパレータ１６及びＲＳフリップフロップ１７は、ＳＷ素子判定回路１９を構成している。ＳＷ素子判定回路１９の出力信号は、セレクタ９及び１３の切替えを制御する。ターンオフディレイ回路１０，１４，１８は、それぞれ第１，第２，第３ターンオフディレイ回路に相当する。

制御信号がローレベルであれば、セレクタ９は入力端子９ａ側を選択し、セレクタ１３は入力端子１３ｂ側を選択する。そして、制御信号レベルが反転すると、セレクタ９，１３はそれぞれ逆側を選択する。

次に、本実施形態の作用について説明するが、先ず、図６及び図７に従来行われている一般的なＤＣアシストの場合を示し、本実施形態の動作原理を説明する。図７に示すように、ＩＧＢＴ１及びＦＥＴ２の双方がオンした状態で、双方の素子に流れる電流が大きい場合、負荷電流がＦＥＴ２の電流能力を超えているのでＦＥＴ２のみでは電流を流し切れない。したがって、従前通りのＤＣアシストを行わざるを得ず、ＩＧＢＴ１のゲート電圧がミラー電圧より下降を開始する途中からテール電流が流れ始める。

一方、図６は、ＩＧＢＴ１及びＦＥＴ２の双方がオンした際に、負荷電流がＦＥＴ２の電流能力以下の場合を示すが、ＩＧＢＴ１及びＦＥＴ２の双方がオンした際にＦＥＴ２のみに電流が流れ、ＩＧＢＴ１には電流が殆ど流れない。しかし、図７と同様にＦＥＴ２が先にターンオフし、その後にＩＧＢＴ１がターンオフするので、やはりテール電流が発生している。本実施形態ではこの図６に示すケースに対応して、図５に示す制御タイミングを実現する。

図４は、図７に示すケースに対応している。入力信号のレベルがローであり、ＩＧＢＴ１及びＦＥＴ２の何れもオフ状態であれば、コンパレータ１６で検出される抵抗７の端子電圧は０Ｖであり閾値電圧未満である。この時、セレクタ９は入力端子９ａ側を選択し、セレクタ１３は入力端子１３ｂ側を選択する。この状態から、時点（１）で入力信号のレベルがローからハイに変化すると、ＩＧＢＴ１は直ちにターンオンを開始する。

一方、ＦＥＴ２側では、入力信号がターンオンディレイ回路１２及びターンオフディレイ回路１４を介してＭＯＳ駆動回路１５に入力されるが、ターンオン時はターンオンディレイ回路１２のみが作用する。したがって、ＦＥＴ２はターンオンディレイ回路１２で付与される遅延時間が経過した時点（２）からターンオンを開始する。

時点（３）でＩＧＢＴ１及びＦＥＴ２の双方がオンした状態で、双方の素子に流れる電流が大きく、コンパレータ１６で検出される抵抗７の端子電圧が閾値電圧を超えると、コンパレータ１６の出力信号がハイレベルとなる。これによりＲＳフリップフロップ１７がセットされてＳＷ素子判定回路１９の出力信号がハイレベルとなり、セレクタ９は入力端子９ｂ側を選択し、セレクタ１３は入力端子１３ａ側を選択する。すると、入力信号のレベルがローに変化する時点（４）からＦＥＴ２がターンオフを開始し、ＩＧＢＴ１は、ターンオフディレイ回路１０で付与される遅延時間が経過した時点（５）からターンオフを開始する。

また、時点（５）ではターンオフディレイ回路１８で付与される遅延時間も経過するので、リセット信号がローレベルとなってＲＳフリップフロップ１７がリセットされる。これにより、ＳＷ素子判定回路１９の出力信号がローレベルとなり、セレクタ９及び１３は時点（１）以前の状態に戻る。

図４に示すケースでは、負荷電流がＦＥＴ２の電流能力を超えているのでＦＥＴ２のみでは電流を流し切れない。したがって、従前通りの並列駆動制御によるターンオフ動作とする。これにより、時点（６）で、ＩＧＢＴ１のゲート電圧がミラー電圧より下降を開始する途中からテール電流が流れ始める。

一方、図５は図６に示すケースに対応している。時点（２）でＦＥＴ２がターンオンを開始すると、抵抗７の端子電圧である図中に示す「ＳｉＣ電流情報」のレベルが上昇を開始する。しかし、時点（３）において抵抗７の端子電圧が閾値電圧以下であるため、コンパレータ１６，ＳＷ素子判定回路１９の出力信号はローレベルのままになる。したがって、セレクタ９は入力端子９ａ側を選択し続け、セレクタ１３は入力端子１３ｂ側を選択続ける。

すると、入力信号が立下がる時点（４）に対して、ＩＧＢＴ駆動回路１１に入力されるＯＮ／ＯＦＦ信号の立下りも時点（４）から開始されるので、ＩＧＢＴ１側のターンオフタイミングが早くなる。そして、ＭＯＳ駆動回路１５に入力されるＯＮ／ＯＦＦ信号の立下りは、時点（４）から時点（５）まで遅延される。結果として、ＩＧＢＴ１とＦＥＴ２とのターンオフ開始タイミングが図４に示すケースと入れ替わり、ＩＧＢＴ１のターンオフが完了した後に、ＦＥＴ２のターンオフが完了するようになる。これにより、テール電流の発生が抑止される。

以上のように本実施形態によれば、ＦＥＴ２を介して流れる電流をソース端子６Ｓに接続される抵抗７より検出する。そして、ＩＧＢＴ１とＦＥＴ２とをターンオフさせる際に、前記電流が閾値以下であればＩＧＢＴ１をターンオフさせた後にＦＥＴ２をターンオフさせ、前記電流が閾値を超えるとＦＥＴ２をターンオフさせた後にＩＧＢＴ１をターンオフさせる。

具体的には、ＩＧＢＴ駆動回路１１，ＭＯＳ駆動回路１５は、入力信号のレベル変化に応じて、それぞれ対応する素子のゲートにターンオンレベル電圧とターンオフレベル電圧とを付与する。ターンオンディレイ回路１２は、入力信号をＭＯＳ駆動回路１５に入力する経路に配置され、入力信号の立上りタイミングを遅延させる。ターンオフディレイ回路１０，１４は、入力信号を駆動回路１１，１５に直接入力する経路から分岐した経路にそれぞれ配置され、入力信号の立下りタイミングを遅延させる。

コンパレータ１６は、抵抗５の端子電圧と、電流閾値に相当する電圧とを比較する。セレクタ９はＩＧＢＴ駆動回路１１の入力側に配置され、ターンオフディレイ回路１０が介在する経路と介在しない経路とを切替え、セレクタ１３はＭＯＳ駆動回路１５の入力側に配置され、ターンオフディレイ回路１４が介在する経路と介在しない経路とを切替える。ＲＳフリップフロップ１７はコンパレータ１６の出力信号によりセットされ、ターンオフディレイ回路１８の出力信号によりリセットされる。そして、セレクタ９及び１３の切替えをＲＳフリップフロップ１７の出力信号によって行う。

一般に、ＩＧＢＴ１とＦＥＴ２とでは前者の電流能力が高いので、大きな電流が流れている状態でのターンオフは、基本的にＩＧＢＴ１に担わせる必要がある。そこで、ＦＥＴ２を介して流れる電流を検出し、検出される電流の大きさを、当該ＦＥＴ２の電流能力を基準とする閾値を以って評価する。そして、上述のようにターンオフを行い、ＦＥＴ２の電流能力で負担できる範囲の電流が流れている場合は先にＩＧＢＴ１をターンオフさせ、その後にＦＥＴ２をターンオフさせることで、テール電流の発生を回避して電力損失を低減できる。

（その他の実施形態）
コンパレータ１６の非反転入力端子をエミッタ端子４Ｅに接続して、ＩＧＢＴ１のコレクタ電流相当値を検出しても良い。
ターンオフディレイ回路１８を削除して、ターンオフディレイ回路１０の出力信号を利用しても良い。
ＩＧＢＴ１やＦＥＴ２の駆動電圧については、個別の設計に応じて適宜変更すれば良い。

バイポーラ型トランジスタは、ＲＣ−ＩＧＢＴに限ることはない。また、ＭＯＳＦＥＴもＳｉＣ−ＭＯＳＦＥＴに限ることはない。
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

１ ＲＣ−ＩＧＢＴ、２ ＳｉＣ−ＭＯＳＦＥＴ、７ 抵抗、８ 駆動ＩＣ、９ 第１セレクタ、１０ ターンオフディレイ回路、１１ ＩＧＢＴ駆動回路、１２ ターンオンディレイ回路、１３ 第２セレクタ、１４ ターンオフディレイ回路、１５ ＭＯＳ駆動回路、１６ コンパレータ、１７ ＲＳフリップフロップ、１８ ターンオフディレイ回路、１９ ＳＷ素子判定回路。

Claims (5)

1. バイポーラ型トランジスタ（１）とＭＯＳＦＥＴ（２）とを並列に接続したものを駆動対象とし、
   前記バイポーラ型トランジスタ又は前記ＭＯＳＦＥＴを介して流れる電流を検出する電流検出素子（７）を備え、
   前記バイポーラ型トランジスタと前記ＭＯＳＦＥＴとをターンオフさせる際に、
   前記電流が閾値以下であれば前記バイポーラ型トランジスタをターンオフさせた後に前記ＭＯＳＦＥＴをターンオフさせ、
   前記電流が前記閾値を超えると前記ＭＯＳＦＥＴをターンオフさせた後に前記バイポーラ型トランジスタをターンオフさせるトランジスタ駆動回路。
2. 前記電流検出素子により、前記ＭＯＳＦＥＴを介して流れる電流を検出する請求項１記載のトランジスタ駆動回路。
3. 前記電流検出素子により、前記バイポーラ型トランジスタを介して流れる電流を検出する請求項１記載のトランジスタ駆動回路。
4. 前記電流検出素子の端子電圧と、前記閾値に相当する電圧とを比較するコンパレータ（１６）と、
   入力信号のレベル変化に応じて、前記バイポーラ型トランジスタのゲートにターンオンレベル電圧とターンオフレベル電圧とを付与するバイポーラ駆動回路（１１）と、
   前記入力信号のレベル変化に応じて、前記ＭＯＳＦＥＴのゲートにターンオンレベル電圧とターンオフレベル電圧とを付与するＭＯＳ駆動回路（１５）と、
   前記入力信号を前記ＭＯＳ駆動回路に入力する経路に配置され、前記入力信号の立上りタイミングを遅延させるターンオンディレイ回路（１２）と、
   前記入力信号を前記バイポーラ駆動回路に直接入力する経路から分岐した経路に配置され、前記入力信号の立下りタイミングを遅延させる第１ターンオフディレイ回路（１０）と、
   前記ターンオンディレイ回路を介した入力信号を前記ＭＯＳ駆動回路に直接入力する経路から分岐した経路に配置され、前記入力信号の立下りタイミングを遅延させる第２ターンオフディレイ回路（１４）と、
   前記入力信号の立下りタイミングを遅延させる第３ターンオフディレイ回路（１８）と、
   前記バイポーラ駆動回路の入力側に配置され、前記第１ターンオフディレイ回路が介在する経路と介在しない経路とを切替える第１セレクタ（９）と、
   前記ＭＯＳ駆動回路の入力側に配置され、前記第２ターンオフディレイ回路が介在する経路と介在しない経路とを切替える第２セレクタ（１３）と、
   前記コンパレータの出力信号によりセットされ、前記第３ターンオフディレイ回路の出力信号によりリセットされるＲＳフリップフロップ（１７）とを備え、
   前記第１及び第２セレクタの切替えを、前記ＲＳフリップフロップの出力信号によって行う請求項１から３の何れか一項に記載のトランジスタ駆動回路。
5. 前記第１ターンオフディレイ回路を、前記第３ターンオフディレイ回路としても用いる請求項４記載のトランジスタ駆動回路。

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