JP6394036B2 - 電力用半導体素子の駆動装置 - Google Patents
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Description
本発明は、電力変換装置を構成する電力用半導体素子の駆動装置であって、電力用半導体素子を過電流事故から保護してその破損を防止する機能を備えた駆動装置に関するものである。
図１は、ＩＧＢＴ等の電力用半導体素子により構成された三相の電力変換装置及びその制御装置からなる電力変換システムの構成図である。
図１において、電力変換装置は、電力用半導体素子１０をオンオフ制御することにより、直流電源２０の直流電圧を三相交流電圧に変換し、三相交流電動機等の負荷３０に供給する。一方、制御装置４０は、電力用半導体素子１０の駆動指令を生成する制御回路４１と、この制御回路４１から送られる駆動指令に基づいて各相上下アームの電力用半導体素子１０に対するゲート信号をそれぞれ生成するゲート駆動装置４２と、から構成されている。
図１において、電力変換装置は、電力用半導体素子１０をオンオフ制御することにより、直流電源２０の直流電圧を三相交流電圧に変換し、三相交流電動機等の負荷３０に供給する。一方、制御装置４０は、電力用半導体素子１０の駆動指令を生成する制御回路４１と、この制御回路４１から送られる駆動指令に基づいて各相上下アームの電力用半導体素子１０に対するゲート信号をそれぞれ生成するゲート駆動装置４２と、から構成されている。
ここで、負荷３０の故障や電力変換装置自身の故障に伴い、電力用半導体素子１０に過電流が流れることがある。このため、過電流によって電力用半導体素子１０が破損し、電力変換装置が破壊に至るまでに、過電流を抑制して電力用半導体素子１０を保護する必要がある。
電力用半導体素子１０の過電流保護は、図１におけるゲート駆動装置４２によって行うのが一般的であり、例えば、特許文献１（特開２０１２−２４９４８１号公報）には、過電流保護機能を備えたゲート駆動装置が開示されている。
電力用半導体素子１０の過電流保護は、図１におけるゲート駆動装置４２によって行うのが一般的であり、例えば、特許文献１（特開２０１２−２４９４８１号公報）には、過電流保護機能を備えたゲート駆動装置が開示されている。
図７〜図１２は、特許文献１に記載されているゲート駆動装置の構成図及び動作波形図である。以下、これらの図を参照しながら、従来技術について説明すると共に、従来技術の課題について説明する。
図７は、第１の従来技術に係るゲート駆動装置１１０ａの回路構成図であり、電力用半導体素子としてのＩＧＢＴの過電流保護機能を備えている。
図７に示すように、一般的に使用される過電流保護回路２０４は、電力用半導体素子１０４のセンス抵抗２０２の電圧降下を検出し、電力用半導体素子１０４に流れる主電流の異常、すなわち過電流を検出してその動作を停止する。過電流保護回路２０４は、ノイズによる過電流保護機能の誤動作を防止するためのブランキングフィルタ２０７を介して、過電流検出コンパレータ２０５により、予め設定された基準電圧（電流閾値）Ｖａよりもセンス抵抗２０２の電圧降下が大きくなった時に過電流が発生したと判定し、フォルト信号出力部２０６及びドライブ回路２００を介して電力用半導体素子１０４をゲートオフする。
図７に示すように、一般的に使用される過電流保護回路２０４は、電力用半導体素子１０４のセンス抵抗２０２の電圧降下を検出し、電力用半導体素子１０４に流れる主電流の異常、すなわち過電流を検出してその動作を停止する。過電流保護回路２０４は、ノイズによる過電流保護機能の誤動作を防止するためのブランキングフィルタ２０７を介して、過電流検出コンパレータ２０５により、予め設定された基準電圧（電流閾値）Ｖａよりもセンス抵抗２０２の電圧降下が大きくなった時に過電流が発生したと判定し、フォルト信号出力部２０６及びドライブ回路２００を介して電力用半導体素子１０４をゲートオフする。
図８は、図７の動作波形図である。
図７に示したゲート駆動装置１１０ａでは、例えば図１に示した電力変換装置において、上下アームの電力用半導体素子が何らかの要因によって短絡状態になり、過電流が流れた場合、過電流状態になってからブランキングフィルタ２０７によるブランキング期間Ｔａが経過した後に、電力用半導体素子１０４をゲートオフしている。
この方式の場合、短絡が発生してからブランキング期間Ｔａを経過するまでの間は短絡状態が継続して大電流が流れ続けるため、電力用半導体素子１０４が担うエネルギーが増大して過電流保護を行えない場合がある。
図７に示したゲート駆動装置１１０ａでは、例えば図１に示した電力変換装置において、上下アームの電力用半導体素子が何らかの要因によって短絡状態になり、過電流が流れた場合、過電流状態になってからブランキングフィルタ２０７によるブランキング期間Ｔａが経過した後に、電力用半導体素子１０４をゲートオフしている。
この方式の場合、短絡が発生してからブランキング期間Ｔａを経過するまでの間は短絡状態が継続して大電流が流れ続けるため、電力用半導体素子１０４が担うエネルギーが増大して過電流保護を行えない場合がある。
次に、図９は第２の従来技術に係るゲート駆動装置１１０ｂの回路構成図であり、図１０はその動作波形図である。
この従来技術が図７と異なる点は、電力用半導体素子１０４のゲートとエミッタとの間に、ツェナーダイオード３０１とＭＯＳＦＥＴ ３０２との直列回路を接続した点と、センス抵抗２０２の一端とＭＯＳＦＥＴ ３０２とをブランキングフィルタ３０７を介して接続した点であり、これらのツェナーダイオード３０１、ＭＯＳＦＥＴ ３０２及びブランキングフィルタ３０７により、ツェナークランプ保護回路３００が構成されている。
ここで、新たに追加されたブランキングフィルタ３０７のブランキング期間Ｔｂは、ブランキングフィルタ２０７のブランキング期間Ｔａよりも短くなっている。
この従来技術が図７と異なる点は、電力用半導体素子１０４のゲートとエミッタとの間に、ツェナーダイオード３０１とＭＯＳＦＥＴ ３０２との直列回路を接続した点と、センス抵抗２０２の一端とＭＯＳＦＥＴ ３０２とをブランキングフィルタ３０７を介して接続した点であり、これらのツェナーダイオード３０１、ＭＯＳＦＥＴ ３０２及びブランキングフィルタ３０７により、ツェナークランプ保護回路３００が構成されている。
ここで、新たに追加されたブランキングフィルタ３０７のブランキング期間Ｔｂは、ブランキングフィルタ２０７のブランキング期間Ｔａよりも短くなっている。
この回路構成の場合、電力用半導体素子１０４に過電流が流れるとセンス抵抗２０２に電圧降下が発生し、この電圧降下がフィルタ３０７のブランキング期間Ｔｂを経過するとＭＯＳＦＥＴ ３０２が導通し、電力用半導体素子１０４のゲート電圧がツェナーダイオード３０１のツェナー電圧にクランプされる。すなわち、電力用半導体素子１０４のゲートに印加される電圧がそれまで印加されていた電圧よりも低下し、ゲート−エミッタ間が短絡して電力用半導体素子１０４に流れる電流が減少する。その後、ブランキング期間Ｔａが経過すると、図９の過電流保護回路２０４及びドライブ回路２００の動作によって電力用半導体素子１０４の動作を停止する。
このような構成にすることで、過電流保護回路２０４が動作を開始するまでの間、電力用半導体素子１０４が担うエネルギーを図７よりも低減でき、より確実性の高い過電流保護を実現することができる。
このような構成にすることで、過電流保護回路２０４が動作を開始するまでの間、電力用半導体素子１０４が担うエネルギーを図７よりも低減でき、より確実性の高い過電流保護を実現することができる。
なお、前述したように、ブランキングフィルタ３０７のブランキング期間Ｔｂは、ブランキングフィルタ２０７のブランキング期間Ｔｂに対して短い。このことは、過電流保護回路２０４が誤動作する可能性よりも、ＭＯＳＦＥＴ ３０２が誤動作する可能性が高くなることを意味する。しかしながら、仮にＭＯＳＦＥＴ ３０２が誤動作したとしても、電力用半導体素子１０４のゲート電圧が低下するだけであり、電力用半導体素子１０４を停止に至らせずに済むことから、電力変換装置としての機能に大きな悪影響を及ぼすことはない。すなわち、第２の従来技術によれば、第１の従来技術よりも確実性が一層向上することになる。
ところが、図９に示した第２の従来技術でも、以下のような問題が生じる場合がある。具体的には、電力用半導体素子１０４の特性によっては、ＭＯＳＦＥＴ ３０２がオンオフを繰り返す発振状態に陥ることがある。
この状態を簡単に説明すると、電力用半導体素子１０４の過電流状態を検知してＭＯＳＦＥＴ ３０２がオンすることにより、電力用半導体素子１０４のゲート電圧が低下し、これによって電流が減少する。これにより、センス抵抗２０２の電圧降下が減少してＭＯＳＦＥＴ ３０２がオフし、電力用半導体素子１０４のゲート電圧の低下が停止するので、その結果、電力用半導体素子１０４の電流が再び増加する。
この一連の動作を繰り返してＭＯＳＦＥＴ ３０２が発振状態に陥ると、電力用半導体素子１０４が担うエネルギーを低減することができず、電力用半導体素子１０４を過電流から保護することができなくなる。
なお、図１０は、上述した発振状態に陥っている場合の動作波形図である。
この状態を簡単に説明すると、電力用半導体素子１０４の過電流状態を検知してＭＯＳＦＥＴ ３０２がオンすることにより、電力用半導体素子１０４のゲート電圧が低下し、これによって電流が減少する。これにより、センス抵抗２０２の電圧降下が減少してＭＯＳＦＥＴ ３０２がオフし、電力用半導体素子１０４のゲート電圧の低下が停止するので、その結果、電力用半導体素子１０４の電流が再び増加する。
この一連の動作を繰り返してＭＯＳＦＥＴ ３０２が発振状態に陥ると、電力用半導体素子１０４が担うエネルギーを低減することができず、電力用半導体素子１０４を過電流から保護することができなくなる。
なお、図１０は、上述した発振状態に陥っている場合の動作波形図である。
図１１は、上記の問題を解消するための第３の従来技術に係るゲート駆動装置１１０を示している。
図１１が図９と異なる点は、ツェナークランプ保護回路３１０において、過電流検出コンパレータ３０５とフリップフロップ（Ｓ−Ｒフリップフロップ）３０３とを追加した点である。なお、Ｖｂは過電流検出コンパレータ３０５の基準電圧であり、Ｖｂ＞Ｖａの関係にある。
図１１が図９と異なる点は、ツェナークランプ保護回路３１０において、過電流検出コンパレータ３０５とフリップフロップ（Ｓ−Ｒフリップフロップ）３０３とを追加した点である。なお、Ｖｂは過電流検出コンパレータ３０５の基準電圧であり、Ｖｂ＞Ｖａの関係にある。
この従来技術の動作を説明すると、図１１において、電力用半導体素子１０４に過電流が流れ、センス抵抗２０２の電圧降下が基準電圧Ｖｂを超過すると、過電流検出コンパレータ３０５を介してフリップフロップ３０３がセットされると共に、ＭＯＳＦＥＴ ３０２がオンし、電力用半導体素子１０４のゲート電圧を低下させる。このような回路構成により、ＭＯＳＦＥＴ ３０２が発振状態に陥るのを防止することができ、より確実性の高い過電流保護が実現可能となる。
なお、なお、図１２は、この従来技術の動作波形図である。
なお、なお、図１２は、この従来技術の動作波形図である。
しかしながら、図１１に示した第３の従来技術でも、過電流が流れた際に電力用半導体素子１０４を破損から確実に保護できない場合がある。
前述したように、電力用半導体素子１０４に過電流が流れると、ＭＯＳＦＥＴ ３０２がオンし、電力用半導体素子１０４のゲートに印加される電圧がツェナーダイオード３０１のツェナー電圧にまで急激に低下し、それに伴って電力用半導体素子１０４に流れる電流も急激に減少する。しかし、電力用半導体素子１０４に接続されている配線には浮遊の誘導性成分が存在しており、この誘導性成分は電流を流し続けようとする性質を持っているため、電力用半導体素子１０４に流れる電流が急激に減少すると、その電流変化率に応じて電力用半導体素子１０４に大きなサージ電圧が発生する。
すなわち、過電流が流れた際に電力用半導体素子１０４が担うエネルギーを低減すべく電流を低減するが故に、電力用半導体素子１０４に過電圧が印加されることになり、過電流が流れることによるエネルギーが直接的な原因ではなく、過電圧が直接的な原因となって電力用半導体素子１０４が破損に至る場合がある。
前述したように、電力用半導体素子１０４に過電流が流れると、ＭＯＳＦＥＴ ３０２がオンし、電力用半導体素子１０４のゲートに印加される電圧がツェナーダイオード３０１のツェナー電圧にまで急激に低下し、それに伴って電力用半導体素子１０４に流れる電流も急激に減少する。しかし、電力用半導体素子１０４に接続されている配線には浮遊の誘導性成分が存在しており、この誘導性成分は電流を流し続けようとする性質を持っているため、電力用半導体素子１０４に流れる電流が急激に減少すると、その電流変化率に応じて電力用半導体素子１０４に大きなサージ電圧が発生する。
すなわち、過電流が流れた際に電力用半導体素子１０４が担うエネルギーを低減すべく電流を低減するが故に、電力用半導体素子１０４に過電圧が印加されることになり、過電流が流れることによるエネルギーが直接的な原因ではなく、過電圧が直接的な原因となって電力用半導体素子１０４が破損に至る場合がある。
そこで、本発明の解決課題は、過電流及び過電圧に起因した破損を防止して電力用半導体素子を確実に保護するようにした電力用半導体素子の駆動装置を提供することにある。
上記課題を解決するため、請求項１に係る発明は、制御端子に電圧を印加することにより第1端子と第２端子との間に主電流が流れ、かつ、前記主電流に比例した検出電流が第３端子に流れる電力用半導体素子を駆動するための駆動装置であって、前記検出電流を用いて、前記電力用半導体素子を過電流から保護する動作を行うようにした駆動装置において、
前記制御端子に印加される電圧の大きさを制御するための駆動電圧制御手段を備え、
前記駆動電圧制御手段は、
前記検出電流が第１の電流閾値よりも大きくなった場合に、前記制御端子に印加する電圧を第１の時間変化率に従って低減させ、かつ、前記検出電流が前記第１の電流閾値よりも小さくなった場合に、前記制御端子に印加する電圧を、前記第１の時間変化率より小さな第２の時間変化率に従って、前記電力用半導体素子の正常時に前記制御端子に印加される電圧値まで増加させると共に、
前記電力用半導体素子を駆動するための電源により充電されて放電時に前記制御端子の電圧を低下させるように接続されたコンデンサを、抵抗値が互いに異なる抵抗を介して充電または放電させることにより、前記制御端子に印加される電圧の大きさ及び時間変化率を変化させるものである。
前記制御端子に印加される電圧の大きさを制御するための駆動電圧制御手段を備え、
前記駆動電圧制御手段は、
前記検出電流が第１の電流閾値よりも大きくなった場合に、前記制御端子に印加する電圧を第１の時間変化率に従って低減させ、かつ、前記検出電流が前記第１の電流閾値よりも小さくなった場合に、前記制御端子に印加する電圧を、前記第１の時間変化率より小さな第２の時間変化率に従って、前記電力用半導体素子の正常時に前記制御端子に印加される電圧値まで増加させると共に、
前記電力用半導体素子を駆動するための電源により充電されて放電時に前記制御端子の電圧を低下させるように接続されたコンデンサを、抵抗値が互いに異なる抵抗を介して充電または放電させることにより、前記制御端子に印加される電圧の大きさ及び時間変化率を変化させるものである。
請求項２に係る発明は、請求項１に記載した電力用半導体素子の駆動装置において、
前記駆動電圧制御手段は、
前記電源の正極と前記コンデンサの正極との間に接続された第１の抵抗と、
前記コンデンサに並列に接続された回路であって、前記第１の抵抗よりも抵抗値が小さい第２の抵抗と第１のトランジスタとからなる直列回路と、を備え、
前記第１の抵抗を介して前記コンデンサを電源電圧にまで充電し、かつ、前記第１のトランジスタをオンさせることにより前記第２の抵抗を介して前記コンデンサを放電させ、前記制御端子の電圧を低下させるものである。
前記駆動電圧制御手段は、
前記電源の正極と前記コンデンサの正極との間に接続された第１の抵抗と、
前記コンデンサに並列に接続された回路であって、前記第１の抵抗よりも抵抗値が小さい第２の抵抗と第１のトランジスタとからなる直列回路と、を備え、
前記第１の抵抗を介して前記コンデンサを電源電圧にまで充電し、かつ、前記第１のトランジスタをオンさせることにより前記第２の抵抗を介して前記コンデンサを放電させ、前記制御端子の電圧を低下させるものである。
請求項３に係る発明は、請求項２に記載した電力用半導体素子の駆動装置において、
前記駆動電圧制御手段は、
前記検出電流が前記第１の電流閾値よりも大きくなった時に、前記制御端子への印加電圧を前記第１の時間変化率に従って所定の下限値に達するまで低減させるものである。
前記駆動電圧制御手段は、
前記検出電流が前記第１の電流閾値よりも大きくなった時に、前記制御端子への印加電圧を前記第１の時間変化率に従って所定の下限値に達するまで低減させるものである。
請求項４に係る発明は、請求項１に記載した電力用半導体素子の駆動装置において、
前記駆動電圧制御手段は、
前記検出電流が前記第１の電流閾値よりも大きくなった時に、前記制御端子への印加電圧を前記第１の時間変化率に従って所定の下限値に達するまで低減させるものである。
前記駆動電圧制御手段は、
前記検出電流が前記第１の電流閾値よりも大きくなった時に、前記制御端子への印加電圧を前記第１の時間変化率に従って所定の下限値に達するまで低減させるものである。
請求項５に係る発明は、請求項３に記載した電力用半導体素子の駆動装置において、
前記下限値を、
前記第２の抵抗と前記第１のトランジスタとの直列回路に直列接続されたツェナーダイオードのツェナー電圧によって設定したものである。
前記下限値を、
前記第２の抵抗と前記第１のトランジスタとの直列回路に直列接続されたツェナーダイオードのツェナー電圧によって設定したものである。
請求項６に係る発明は、請求項２〜４の何れか１項に記載した電力用半導体素子の駆動装置において、
前記駆動電圧制御手段は、
前記コンデンサに並列に接続された回路であって、第３の抵抗と第２のトランジスタとからなる直列回路を備え、
前記検出電流が前記第１の電流閾値以下の第２の電流閾値よりも大きくなり、かつ、前記第２の電流閾値を超過してから一定の第１の時間が経過しても前記検出電流が前記第２の電流閾値を超過している時に前記第２のトランジスタをオンさせ、そのオン状態を、前記検出電流が前記第２の電流閾値を下回ってから一定の第２の時間が経過するまで維持するものである。
前記駆動電圧制御手段は、
前記コンデンサに並列に接続された回路であって、第３の抵抗と第２のトランジスタとからなる直列回路を備え、
前記検出電流が前記第１の電流閾値以下の第２の電流閾値よりも大きくなり、かつ、前記第２の電流閾値を超過してから一定の第１の時間が経過しても前記検出電流が前記第２の電流閾値を超過している時に前記第２のトランジスタをオンさせ、そのオン状態を、前記検出電流が前記第２の電流閾値を下回ってから一定の第２の時間が経過するまで維持するものである。
請求項７に係る発明は、請求項６に記載した電力用半導体素子の駆動装置において、
前記駆動電圧制御手段は、
前記第２のトランジスタがオフ状態であって前記コンデンサの電圧が所定の電圧閾値以下である時に、前記制御端子の電圧を低下させて前記電力用半導体素子を強制的にオフさせるものである。
前記駆動電圧制御手段は、
前記第２のトランジスタがオフ状態であって前記コンデンサの電圧が所定の電圧閾値以下である時に、前記制御端子の電圧を低下させて前記電力用半導体素子を強制的にオフさせるものである。
請求項８に係る発明は、請求項２〜４の何れか１項に記載した電力用半導体素子の駆動装置において、
前記駆動電圧制御手段は、
前記制御端子に一端が接続された回路であって、第３の抵抗と第２のトランジスタとからなる直列回路を備え、
前記検出電流が前記第１の電流閾値以下の第２の電流閾値よりも大きくなり、かつ、前記第２の電流閾値を超過してから一定の第１の時間が経過しても前記検出電流が前記第２の電流閾値を超過している時に前記第２のトランジスタをオンさせ、そのオン状態を、前記検出電流が前記第２の電流閾値を下回ってから一定の第２の時間が経過するまで維持するものである。
前記駆動電圧制御手段は、
前記制御端子に一端が接続された回路であって、第３の抵抗と第２のトランジスタとからなる直列回路を備え、
前記検出電流が前記第１の電流閾値以下の第２の電流閾値よりも大きくなり、かつ、前記第２の電流閾値を超過してから一定の第１の時間が経過しても前記検出電流が前記第２の電流閾値を超過している時に前記第２のトランジスタをオンさせ、そのオン状態を、前記検出電流が前記第２の電流閾値を下回ってから一定の第２の時間が経過するまで維持するものである。
本発明によれば、制御端子への印加電圧の変化率を抑制して電流低減時における電流変化率を抑制することができると共に、発振現象が生じるのを防止し、更には制御端子への印加電圧を低減する過程が終了した後は、安全、確実に電力用半導体素子を停止に至らしめることが可能となる。
以下、図に沿って本発明の実施形態を説明する。
図２は本発明の第１実施形態の回路構成図であり、図３はその動作波形図である。
図２において、Ｑ０は保護するべき電力用半導体素子（以下、保護素子ともいう）であり、ここではＩＧＢＴを例示してある。この保護素子Ｑ０は、ゲート端子Ｇに電圧を印加することにより、コレクタ端子Ｃとエミッタ端子Ｅとの間に主電流が流れ、この主電流に比例した検出電流がセンス端子Ｓに流れる。ここで、ゲート端子Ｇは請求項における制御端子に、コレクタ端子Ｃは第１端子に、エミッタ端子Ｅは第２端子に、センス端子Ｓは第３端子に、それぞれ相当する。
なお、保護素子Ｑ０は、例えば図１に示した電力用半導体素子１０として電力変換装置の上下アームに使用され、制御装置から送られる駆動指令によりオンオフ動作して電力変換を行うものである。
図２は本発明の第１実施形態の回路構成図であり、図３はその動作波形図である。
図２において、Ｑ０は保護するべき電力用半導体素子（以下、保護素子ともいう）であり、ここではＩＧＢＴを例示してある。この保護素子Ｑ０は、ゲート端子Ｇに電圧を印加することにより、コレクタ端子Ｃとエミッタ端子Ｅとの間に主電流が流れ、この主電流に比例した検出電流がセンス端子Ｓに流れる。ここで、ゲート端子Ｇは請求項における制御端子に、コレクタ端子Ｃは第１端子に、エミッタ端子Ｅは第２端子に、センス端子Ｓは第３端子に、それぞれ相当する。
なお、保護素子Ｑ０は、例えば図１に示した電力用半導体素子１０として電力変換装置の上下アームに使用され、制御装置から送られる駆動指令によりオンオフ動作して電力変換を行うものである。
まず、図２において、３２０はゲート電圧低減回路であり、その機能は、前述した図１１（従来技術）におけるツェナークランプ保護回路３１０とほぼ同等である。また、図２において、２２０はソフトシャットダウン回路であり、その機能は、図１１における過電流保護回路２０４とほぼ同等である。
本発明の各実施形態では、これらのゲート電圧低減回路３２０、ソフトシャットダウン回路２２０、及び、後述する抵抗Ｒ２、コンデンサＣ１等により、請求項における駆動電圧制御手段の主要部が構成されている。
本発明の各実施形態では、これらのゲート電圧低減回路３２０、ソフトシャットダウン回路２２０、及び、後述する抵抗Ｒ２、コンデンサＣ１等により、請求項における駆動電圧制御手段の主要部が構成されている。
図２と図１１との大きな相違点は、本実施形態ではダイオードＤ１とコンデンサＣ１との直列回路を設け、そのコンデンサＣ１の両端に、ゲート電圧低減回路３２０及びソフトシャットダウン回路２２０が接続されている点である。
また、図１１では、フリップフロップ３０３が図２のゲート電圧低減回路３２０に相当するツェナークランプ保護回路３１０に設けられているが、図２では、フリップフロップ（Ｓ−Ｒフリップフロップ）ＦＦが図１１の過電流保護回路２０４に相当するソフトシャットダウン回路２２０に設けられている。ここで、後述するように、図２のフリップフロップＦＦを設ける目的及び動作は図１１のフリップフロップ３０３とは異なっている。
また、図１１では、フリップフロップ３０３が図２のゲート電圧低減回路３２０に相当するツェナークランプ保護回路３１０に設けられているが、図２では、フリップフロップ（Ｓ−Ｒフリップフロップ）ＦＦが図１１の過電流保護回路２０４に相当するソフトシャットダウン回路２２０に設けられている。ここで、後述するように、図２のフリップフロップＦＦを設ける目的及び動作は図１１のフリップフロップ３０３とは異なっている。
以下、本実施形態の構成及び過電流保護動作について、図２，図３を参照しながら説明する。
まず、基本的な動作を回路構成と共に説明する。
図２において、Ｑ１はＰチャネル型のＭＯＳＦＥＴであり、Ｑ２はＮチャネル型のＭＯＳＦＥＴである。保護素子Ｑ０に対する駆動指令Ｓｉｇが否定手段ＮＯＴ１を介して論理積手段ＡＮＤ１に入力されており、論理積手段ＡＮＤ１の出力が「Ｌｏｗ」レベルのときにＭＯＳＦＥＴ Ｑ１がオンする。また、駆動指令Ｓｉｇが否定手段ＮＯＴ１を介して論理積手段ＡＮＤ２に入力され、その出力が論理和手段ＯＲ１に入力されており、論理積手段ＡＮＤ２の出力つまり論理和手段ＯＲ１の出力が「Ｈｉｇｈ」レベルのときにＭＯＳＦＥＴ Ｑ２がオンする。
まず、基本的な動作を回路構成と共に説明する。
図２において、Ｑ１はＰチャネル型のＭＯＳＦＥＴであり、Ｑ２はＮチャネル型のＭＯＳＦＥＴである。保護素子Ｑ０に対する駆動指令Ｓｉｇが否定手段ＮＯＴ１を介して論理積手段ＡＮＤ１に入力されており、論理積手段ＡＮＤ１の出力が「Ｌｏｗ」レベルのときにＭＯＳＦＥＴ Ｑ１がオンする。また、駆動指令Ｓｉｇが否定手段ＮＯＴ１を介して論理積手段ＡＮＤ２に入力され、その出力が論理和手段ＯＲ１に入力されており、論理積手段ＡＮＤ２の出力つまり論理和手段ＯＲ１の出力が「Ｈｉｇｈ」レベルのときにＭＯＳＦＥＴ Ｑ２がオンする。
ＭＯＳＦＥＴ Ｑ１がオンしてＭＯＳＦＥＴ Ｑ２がオフすると、ＮＰＮトランジスタＱ５にベース電流が流れるため、このトランジスタＱ５がオンする。すると、保護素子Ｑ０のゲート端子Ｇとエミッタ端子Ｅとの間に直流電源ＶＰの電圧（その値もＶＰとする）が印加され、保護素子Ｑ０がオンする。
一方、ＭＯＳＦＥＴ Ｑ１がオフしてＭＯＳＦＥＴ Ｑ２がオンすると、ＰＮＰトランジスタＱ６にベース電流が流れるため、このトランジスタＱ６がオンする。すると、保護素子Ｑ０のゲート端子Ｇとエミッタ端子Ｅとの間はトランジスタＱ６によって短絡されることになり、保護素子Ｑ０はオフする。
一方、ＭＯＳＦＥＴ Ｑ１がオフしてＭＯＳＦＥＴ Ｑ２がオンすると、ＰＮＰトランジスタＱ６にベース電流が流れるため、このトランジスタＱ６がオンする。すると、保護素子Ｑ０のゲート端子Ｇとエミッタ端子Ｅとの間はトランジスタＱ６によって短絡されることになり、保護素子Ｑ０はオフする。
さて、図２におけるコンデンサＣ１は、電源ＶＰから、抵抗Ｒ２を介して、または、抵抗Ｒ１とダイオードＤ１とを介して、電源電圧ＶＰとほぼ等しい電圧に充電される。一方、コンデンサＣ１の並列回路に設けられたトランジスタＱ３またはＱ４がオンすると、コンデンサＣ１は、上述した経路で充電されながらも、トランジスタＱ３に直列接続された抵抗Ｒ３またはトランジスタＱ４に直列接続された抵抗Ｒ４を介して放電される。
なお、抵抗Ｒ２，Ｒ３，Ｒ４は、それぞれ請求項における第１，第２，第３の抵抗に相当し、トランジスタＱ３，Ｑ４は、それぞれ請求項における第１，第２のトランジスタに相当する。
なお、抵抗Ｒ２，Ｒ３，Ｒ４は、それぞれ請求項における第１，第２，第３の抵抗に相当し、トランジスタＱ３，Ｑ４は、それぞれ請求項における第１，第２のトランジスタに相当する。
ここで、各抵抗値をＲ１，Ｒ２＞Ｒ３とし、また、Ｒ１，Ｒ２＞Ｒ４とすれば、トランジスタＱ３またはＱ４がオンすると、仮にＭＯＳＦＥＴ Ｑ１がオンしていたとしても、コンデンサＣ１の電圧は低下する。また、トランジスタＱ３がオンした場合、コンデンサＣ１の電圧は、トランジスタＱ３に直列接続されたツェナーダイオードＺＤ１のツェナー電圧ＶＺよりも低下することはない。一方、トランジスタＱ４がオンし続けると、コンデンサＣ１の電圧はやがて０Ｖになる。なお、トランジスタＱ３，Ｑ４の両者がオフしている際にＭＯＳＦＥＴ Ｑ２がオンしたとしても、コンデンサＣ１には直列にダイオードＤ１が接続されているので放電経路がブロックされており、コンデンサＣ１が放電することはない。
次に、コンデンサＣ１、トランジスタＱ３，Ｑ４の動作について説明する。いま、仮にＭＯＳＦＥＴ Ｑ１がオンし、保護素子Ｑ０のゲート−エミッタ間が電源電圧ＶＰとほぼ等しい電圧にまで充電されたものとし、また、コンデンサＣ１も電源電圧ＶＰに充電されていたとする。この状態でトランジスタＱ３がオンすると、前述したように、コンデンサＣ１の電圧が低下し始め、最終的にツェナー電圧ＶＺまで低下する。この時、保護素子Ｑ０のゲート−エミッタ間はほぼ電源電圧ＶＰまで充電されているので、保護素子Ｑ０のゲート端子Ｇの電位よりも、トランジスタＱ５，Ｑ６のベース電位が低くなる。これに伴って、トランジスタＱ５はベースに電流が流れなくなるので、トランジスタＱ５はオフとなる。
一方、トランジスタＱ６にはベースに電流が流れるので、トランジスタＱ６がオンする。ここで、トランジスタＱ６がオンする条件は、当然のことながらベースに電流が流れる条件である。つまり、保護素子Ｑ０のゲート端子Ｇの電位が、トランジスタＱ６のベース電位（コンデンサＣ１の電圧）よりも高くないと、トランジスタＱ６はオンしない。言い換えれば、保護素子Ｑ０のゲート端子Ｇの電圧がトランジスタＱ６のベース電位よりも低いと、トランジスタＱ６はオフする。
すなわち、この例では、コンデンサＣ１の電圧がツェナー電圧ＶＺまで低下すると、保護素子Ｑ０のゲート−エミッタ間の電圧ＶＧＥはツェナー電圧ＶＺ以下に低下することができず、ほぼＶＺに留まることになる。
すなわち、この例では、コンデンサＣ１の電圧がツェナー電圧ＶＺまで低下すると、保護素子Ｑ０のゲート−エミッタ間の電圧ＶＧＥはツェナー電圧ＶＺ以下に低下することができず、ほぼＶＺに留まることになる。
同様に、コンデンサＣ１の電圧が０Ｖになると、保護素子Ｑ０のゲート−エミッタ間の電圧ＶＧＥは０Ｖになる。従って、図２に示した回路構成の場合、ＭＯＳＦＥＴ Ｑ１がオンすることにより保護素子Ｑ０に過電流が流れたとするならば、保護素子Ｑ０のセンス抵抗Ｒ７の電圧降下によって過電流状態を検知し、トランジスタＱ３またはＱ４をオンにすることにより、保護素子Ｇ０のゲート−エミッタ間の電圧ＶＧＥの大きさを調整することができる。
なお、トランジスタＱ３，Ｑ４がオフすると、コンデンサＣ１は抵抗Ｒ３またはＲ４を介して放電する動作が停止し、抵抗Ｒ２またはＲ１を介して再度充電される。この時、前述した抵抗値の大きさの関係（Ｒ１，Ｒ２＞Ｒ３、及び、Ｒ１，Ｒ２＞Ｒ４）から、コンデンサＣ１が放電する時の時定数に比べて、充電される時の時定数は長くなる。
ここで、抵抗Ｒ２またはＲ１を介してコンデンサＣ１が充電される際の時定数は、請求項における第２の時間変化率に相当する。
ここで、抵抗Ｒ２またはＲ１を介してコンデンサＣ１が充電される際の時定数は、請求項における第２の時間変化率に相当する。
以上が基本的な動作の説明である。なお、上記の説明において、図２に記載されているものの説明されていない部分があるが、それらについては、以下に、図２、図３を参照しながら説明する。
図２、図３において、保護素子Ｑ０をオンオフさせる駆動指令Ｓｉｇは、「Ｈｉｇｈ」レベルのときに保護素子Ｑ０をオンさせ、「Ｌｏｗ」レベルのときに保護素子Ｑ０をオフさせるものである。また、図２における論理積手段ＡＮＤ１，ＡＮＤ２において、それぞれ、否定手段ＮＯＴ１側に接続されていないゲートは、過電流保護をより確実に行うためのシーケンスを司るものであり、通常時は、「Ｈｉｇｈ」レベルとなる。
図２、図３において、保護素子Ｑ０をオンオフさせる駆動指令Ｓｉｇは、「Ｈｉｇｈ」レベルのときに保護素子Ｑ０をオンさせ、「Ｌｏｗ」レベルのときに保護素子Ｑ０をオフさせるものである。また、図２における論理積手段ＡＮＤ１，ＡＮＤ２において、それぞれ、否定手段ＮＯＴ１側に接続されていないゲートは、過電流保護をより確実に行うためのシーケンスを司るものであり、通常時は、「Ｈｉｇｈ」レベルとなる。
以下、図３における各時点（１）〜（１０）での動作について説明する。
・時点（１）について
この時は過電流状態ではないため、駆動指令Ｓｉｇが「Ｈｉｇｈ」レベルになると論理積手段ＡＮＤ１，論理和手段ＯＲ１の出力がそれぞれ「Ｌｏｗ」レベルになり、ＭＯＳＦＥＴ Ｑ１がオン、ＭＯＳＦＥＴ Ｑ２がオフし、また、トランジスタＱ５がオン、トランジスタＱ６がオフする。これによって保護素子Ｑ０がオンし、そのコレクタ−エミッタ間の電圧ＶＣＥがほぼ０Ｖになると共に、電流ＩＣが流れる。この時、コンデンサＣ１は抵抗Ｒ１またはＲ２を介して充電されており、その電圧ＶＣ１は電源電圧ＶＰに等しくなっている。
・時点（１）について
この時は過電流状態ではないため、駆動指令Ｓｉｇが「Ｈｉｇｈ」レベルになると論理積手段ＡＮＤ１，論理和手段ＯＲ１の出力がそれぞれ「Ｌｏｗ」レベルになり、ＭＯＳＦＥＴ Ｑ１がオン、ＭＯＳＦＥＴ Ｑ２がオフし、また、トランジスタＱ５がオン、トランジスタＱ６がオフする。これによって保護素子Ｑ０がオンし、そのコレクタ−エミッタ間の電圧ＶＣＥがほぼ０Ｖになると共に、電流ＩＣが流れる。この時、コンデンサＣ１は抵抗Ｒ１またはＲ２を介して充電されており、その電圧ＶＣ１は電源電圧ＶＰに等しくなっている。
・時点（２）について
この時も過電流状態ではないため、駆動指令Ｓｉｇが「Ｌｏｗ」レベルになると時点（１）と反対の動作となり、保護素子Ｑ０がオフして電流ＩＣが０になると共に、保護素子Ｑ０のコレクタ−エミッタ間の電圧ＶＣＥが電力変換装置の電源電圧Ｅｄにまで上昇する。
この時も過電流状態ではないため、駆動指令Ｓｉｇが「Ｌｏｗ」レベルになると時点（１）と反対の動作となり、保護素子Ｑ０がオフして電流ＩＣが０になると共に、保護素子Ｑ０のコレクタ−エミッタ間の電圧ＶＣＥが電力変換装置の電源電圧Ｅｄにまで上昇する。
・時点（３）について
駆動指令Ｓｉｇが「Ｈｉｇｈ」レベルとなり、保護素子Ｑ０がオンする。この際、何らかの要因により、過電流が流れる。
駆動指令Ｓｉｇが「Ｈｉｇｈ」レベルとなり、保護素子Ｑ０がオンする。この際、何らかの要因により、過電流が流れる。
・時点（４）について
保護素子Ｑ０に過電流が流れ、センス抵抗Ｒ７の電圧降下が、コンパレータＣＭＰ２の基準レベルＶＯＣ、コンパレータＣＭＰ１の基準レベルＶＳＣを超過する。なお、コンパレータＣＭＰ１，ＣＭＰ２の非反転入力端子の入力電圧は電流ＩＣの大きさに比例するため、図３では、電流ＩＣの波形が上記入力電圧に相当するものと考え、基準レベルＶＯＣ，ＶＳＣも一緒に表示してある。
ここで、基準レベルＶＳＣは請求項における第１の電流閾値に相当し、基準レベルＶＯＣは第２の電流閾値に相当する。
また、図２において、各コンパレータＣＭＰ１，ＣＭＰ２の入力側とセンス抵抗Ｒ７との間には、それぞれ抵抗Ｒ８及びコンデンサＣ２、抵抗Ｒ９及びコンデンサＣ３からなるフィルタが接続されているが、これらのフィルタはノイズによる誤検知を防止するためのものである。
保護素子Ｑ０に過電流が流れ、センス抵抗Ｒ７の電圧降下が、コンパレータＣＭＰ２の基準レベルＶＯＣ、コンパレータＣＭＰ１の基準レベルＶＳＣを超過する。なお、コンパレータＣＭＰ１，ＣＭＰ２の非反転入力端子の入力電圧は電流ＩＣの大きさに比例するため、図３では、電流ＩＣの波形が上記入力電圧に相当するものと考え、基準レベルＶＯＣ，ＶＳＣも一緒に表示してある。
ここで、基準レベルＶＳＣは請求項における第１の電流閾値に相当し、基準レベルＶＯＣは第２の電流閾値に相当する。
また、図２において、各コンパレータＣＭＰ１，ＣＭＰ２の入力側とセンス抵抗Ｒ７との間には、それぞれ抵抗Ｒ８及びコンデンサＣ２、抵抗Ｒ９及びコンデンサＣ３からなるフィルタが接続されているが、これらのフィルタはノイズによる誤検知を防止するためのものである。
なお、コンパレータＣＭＰ２，ＣＭＰ１の基準電圧は、ＶＯＣ≦ＶＳＣとなるように設定されている。従って、ＶＯＣ＜ＶＳＣの場合には、電流ＩＣの増加に伴い、まず、コンパレータＣＭＰ２の出力が「Ｈｉｇｈ」レベルになり、若干遅れてコンパレータＣＭＰ１の出力が「Ｈｉｇｈ」レベルになる。
また、コンパレータＣＭＰ１の出力側はトランジスタＱ３のベースに接続されているので、トランジスタＱ３がオンした場合、コンデンサＣ１は抵抗Ｒ３を介して放電を開始し、コンデンサＣ１の電圧ＶＣ１はツェナー電圧ＶＺまで低下する。これに伴い、保護素子Ｑ０のゲート−エミッタ間電圧ＶＧＥもほぼツェナー電圧ＶＺまで低下すると共に、ゲート−エミッタ間電圧が低下することによって電流ＩＣも減少する。このとき、ゲート−エミッタ間電圧ＶＧＥが低下する速度は、コンデンサＣ１の放電速度と等価であるから、放電経路にある抵抗Ｒ３の値を予め最適値に選定しておけば、電流低減時の電流変化率を低減することができ、保護素子Ｑ０に発生するサージ電圧を抑制して従来技術の問題点を解決することが可能である。
ここで、コンデンサＣ１が抵抗Ｒ３を介して放電する際の時定数は、請求項における第１の時間変化率に相当する。
また、コンパレータＣＭＰ１の出力側はトランジスタＱ３のベースに接続されているので、トランジスタＱ３がオンした場合、コンデンサＣ１は抵抗Ｒ３を介して放電を開始し、コンデンサＣ１の電圧ＶＣ１はツェナー電圧ＶＺまで低下する。これに伴い、保護素子Ｑ０のゲート−エミッタ間電圧ＶＧＥもほぼツェナー電圧ＶＺまで低下すると共に、ゲート−エミッタ間電圧が低下することによって電流ＩＣも減少する。このとき、ゲート−エミッタ間電圧ＶＧＥが低下する速度は、コンデンサＣ１の放電速度と等価であるから、放電経路にある抵抗Ｒ３の値を予め最適値に選定しておけば、電流低減時の電流変化率を低減することができ、保護素子Ｑ０に発生するサージ電圧を抑制して従来技術の問題点を解決することが可能である。
ここで、コンデンサＣ１が抵抗Ｒ３を介して放電する際の時定数は、請求項における第１の時間変化率に相当する。
・時点（５）について
保護素子Ｑ０の電流ＩＣが減少することによってセンス抵抗Ｒ７の電圧降下も小さくなり、コンパレータＣＭＰ１の基準電圧ＶＳＣを下回ることによってトランジスタＱ３がオフするため、コンデンサＣ１の充電が再度始まる。なお、充電時の時定数は、前述した抵抗値の大きさの関係から、放電時よりもゆっくりである（大きい）。
これにより、保護素子Ｑ０のゲート−エミッタ間電圧ＶＧＥもゆっくりとした時定数で増加し、それに合わせて、電流ＩＣもゆっくりと増加する。従って、従来技術で生じたような発振現象を防止することができる。
保護素子Ｑ０の電流ＩＣが減少することによってセンス抵抗Ｒ７の電圧降下も小さくなり、コンパレータＣＭＰ１の基準電圧ＶＳＣを下回ることによってトランジスタＱ３がオフするため、コンデンサＣ１の充電が再度始まる。なお、充電時の時定数は、前述した抵抗値の大きさの関係から、放電時よりもゆっくりである（大きい）。
これにより、保護素子Ｑ０のゲート−エミッタ間電圧ＶＧＥもゆっくりとした時定数で増加し、それに合わせて、電流ＩＣもゆっくりと増加する。従って、従来技術で生じたような発振現象を防止することができる。
・時点（６）について
コンパレータＣＭＰ２は、センス抵抗Ｒ７の電圧降下が既に基準電圧ＶＯＣを上回っているため「Ｈｉｇｈ」レベルの状態にあるが、コンパレータＣＭＰ２の後段に設置されたタイマＴＩＭＥＲ１により、時間Ｔ１のマスク期間を経てタイマＴＩＭＥＲ１の出力が「Ｈｉｇｈ」レベルになる。なお、コンパレータＣＭＰ２の出力が一旦、「Ｈｉｇｈ」レベルになると、その後、時間Ｔ１が経過してもコンパレータＣＭＰ２の出力が「Ｈｉｇｈ」レベルの状態であれば、タイマＴＩＭＥＲ１の出力は「Ｈｉｇｈ」レベルになるものである。
ここで、上記の時間Ｔ１は予め設定された一定時間であり、請求項における第１の時間に相当する。
コンパレータＣＭＰ２は、センス抵抗Ｒ７の電圧降下が既に基準電圧ＶＯＣを上回っているため「Ｈｉｇｈ」レベルの状態にあるが、コンパレータＣＭＰ２の後段に設置されたタイマＴＩＭＥＲ１により、時間Ｔ１のマスク期間を経てタイマＴＩＭＥＲ１の出力が「Ｈｉｇｈ」レベルになる。なお、コンパレータＣＭＰ２の出力が一旦、「Ｈｉｇｈ」レベルになると、その後、時間Ｔ１が経過してもコンパレータＣＭＰ２の出力が「Ｈｉｇｈ」レベルの状態であれば、タイマＴＩＭＥＲ１の出力は「Ｈｉｇｈ」レベルになるものである。
ここで、上記の時間Ｔ１は予め設定された一定時間であり、請求項における第１の時間に相当する。
タイマＴＩＭＥＲ１の出力が「Ｈｉｇｈ」レベルになると、フリップフロップＦＦがセットされ、その出力が「Ｈｉｇｈ」レベルになると、トランジスタＱ４がオンする。トランジスタＱ４がオンすると、コンデンサＣ１は、抵抗Ｒ４を介して放電が開始され、それに合わせて、保護素子Ｑ０のゲート−エミッタ間電圧ＶＧＥも低下し始め、保護素子Ｑ０をオフさせる動作を開始する。なお、コンデンサＣ１の放電時定数は、抵抗Ｒ４の値をあらかじめ最適値に選定しておけば、保護素子Ｑ０の電流遮断時の電流変化率を低減することができ、保護素子Ｑ０に発生するサージ電圧を抑制することができる。
上記のようにタイマＴＩＭＥＲ１を設けることにより、保護素子Ｑ０に過電流が流れていないにも関わらず、ノイズにより、誤って保護素子Ｑ０をオフさせる動作に移行してしまうのを防止することができる。
なお、フリップフロップＦＦの出力が「Ｈｉｇｈ」レベルになると、駆動指令Ｓｉｇが「Ｌｏｗ」レベルになって保護素子Ｑ０をオフさせる信号（ＭＯＳＦＥＴ Ｑ２をオンさせる信号）が入ったとしても、図2に示すごとく論理積手段ＡＮＤ２を設けて保護素子Ｑ０をオフさせる信号（ＭＯＳＦＥＴ Ｑ２をオンさせる信号）を受け付けないようにする。これは、過電流が流れている期間に、保護素子Ｑ０をオフさせる信号が入力されてＭＯＳＦＥＴ Ｑ２がオンしてしまうと、保護素子Ｑ０を流れる電流の遮断時における電流変化率を緩慢にすることができず、大きなサージ電圧が保護素子Ｑ０に発生するので、これを防止するためである。
なお、フリップフロップＦＦの出力が「Ｈｉｇｈ」レベルになると、駆動指令Ｓｉｇが「Ｌｏｗ」レベルになって保護素子Ｑ０をオフさせる信号（ＭＯＳＦＥＴ Ｑ２をオンさせる信号）が入ったとしても、図2に示すごとく論理積手段ＡＮＤ２を設けて保護素子Ｑ０をオフさせる信号（ＭＯＳＦＥＴ Ｑ２をオンさせる信号）を受け付けないようにする。これは、過電流が流れている期間に、保護素子Ｑ０をオフさせる信号が入力されてＭＯＳＦＥＴ Ｑ２がオンしてしまうと、保護素子Ｑ０を流れる電流の遮断時における電流変化率を緩慢にすることができず、大きなサージ電圧が保護素子Ｑ０に発生するので、これを防止するためである。
・時点（７）について
コンデンサＣ１の電圧ＶＣ１が０Ｖとなり、保護素子Ｑ０に流れていた電流ＩＣが０になる。
コンデンサＣ１の電圧ＶＣ１が０Ｖとなり、保護素子Ｑ０に流れていた電流ＩＣが０になる。
・時点（８），（９），（１０）について
センス抵抗Ｒ７の電圧降下がコンパレータＣＭＰ２の基準電圧ＶＯＣを下回り、タイマＴＩＭＥＲ１の出力が「Ｌｏｗ」レベルになってから時間Ｔ２が経過すると、否定手段ＮＯＴ３を介して接続されたタイマＴＩＭＥＲ２の出力が「Ｈｉｇｈ」レベルになり、フリップフロップＦＦがリセットされると共に、トランジスタＱ４がオフされる。また、トランジスタＱ４がオフされると、コンデンサＣ１は再び充電される。
ここで、上記の時間Ｔ２は予め設定された一定時間であり、請求項における第２の時間に相当する。
センス抵抗Ｒ７の電圧降下がコンパレータＣＭＰ２の基準電圧ＶＯＣを下回り、タイマＴＩＭＥＲ１の出力が「Ｌｏｗ」レベルになってから時間Ｔ２が経過すると、否定手段ＮＯＴ３を介して接続されたタイマＴＩＭＥＲ２の出力が「Ｈｉｇｈ」レベルになり、フリップフロップＦＦがリセットされると共に、トランジスタＱ４がオフされる。また、トランジスタＱ４がオフされると、コンデンサＣ１は再び充電される。
ここで、上記の時間Ｔ２は予め設定された一定時間であり、請求項における第２の時間に相当する。
なお、コンデンサＣ１の充電が不十分な状態では、保護素子Ｑ０をオンさせようにも完全にオンさせることができず、電力変換装置として所期の動作を行うことができない。 従って、トランジスタＱ４がオフしており、しかも、コンデンサＣ１の電圧ＶＣ１が所定の基準電圧（電圧閾値）Ｖｔよりも大きいことを図２のコンパレータＣＭＰ３にて判断することにより、保護素子Ｑ０をオンさせるための上位からの駆動指令Ｓｉｇを論理積手段ＡＮＤ１によって許可するようにする。
逆に言えば、コンデンサＣ１の電圧ＶＣ１が基準電圧Ｖｔよりも小さい場合は、保護素子Ｑ０をオンさせる駆動指令Ｓｉｇが入力されているにも関わらず、論理積手段ＡＮＤ１により保護素子Ｑ０をオンすることを禁止する。この時、本来は保護素子Ｑ０をオンさせるべく信号が入力されているのであるから、保護素子Ｑ０をオフさせるためのＭＯＳＦＥＴ Ｑ２には、オフの信号が入力される。
しかしながら、前述したように、ＭＯＳＦＥＴ Ｑ１のオンは論理積手段ＡＮＤ１にて禁止され、なおかつ、ＭＯＳＦＥＴ Ｑ２もオフの状態になっていると、保護素子Ｑ０のゲートは不定の状態になってしまい、動作が保証されない。従って、このような状態においては、ＭＯＳＦＥＴ Ｑ２をオンさせるようにする。
具体的には、フリップフロップＦＦの出力が「Ｌｏｗ」レベル、すなわち、トランジスタＱ４がオフであり、しかもコンデンサＣ１の電圧ＶＣ１が基準電圧Ｖｔ未満である場合には、そのことを論理積手段ＡＮＤ３により判断し、その結果をもって、ＭＯＳＦＥＴ Ｑ２を強制的にオンさせ、保護素子Ｑ０のゲート−エミッタ間電圧ＶＧＥを０Ｖにするものである。
具体的には、フリップフロップＦＦの出力が「Ｌｏｗ」レベル、すなわち、トランジスタＱ４がオフであり、しかもコンデンサＣ１の電圧ＶＣ１が基準電圧Ｖｔ未満である場合には、そのことを論理積手段ＡＮＤ３により判断し、その結果をもって、ＭＯＳＦＥＴ Ｑ２を強制的にオンさせ、保護素子Ｑ０のゲート−エミッタ間電圧ＶＧＥを０Ｖにするものである。
次に、図４は本発明の第２実施形態を示す回路構成図である。
この第２実施形態が図２の第１実施形態と異なる点は、図２では、コンデンサＣ１と直列に接続されるダイオードＤ１のアノード端子がトランジスタＱ５，Ｑ６のベース端子に接続されていたのに対し、図４の第２実施形態では、ダイオードＤ１のアノード端子がトランジスタＱ５，Ｑ６のベース端子から切り離され、保護素子Ｑ０のゲート端子Ｇに接続されている点である。この第２実施形態の動作は、基本的に第１実施形態と同様であるため、説明を省略する。
この第２実施形態が図２の第１実施形態と異なる点は、図２では、コンデンサＣ１と直列に接続されるダイオードＤ１のアノード端子がトランジスタＱ５，Ｑ６のベース端子に接続されていたのに対し、図４の第２実施形態では、ダイオードＤ１のアノード端子がトランジスタＱ５，Ｑ６のベース端子から切り離され、保護素子Ｑ０のゲート端子Ｇに接続されている点である。この第２実施形態の動作は、基本的に第１実施形態と同様であるため、説明を省略する。
次いで、図５は本発明の第３実施形態を示す回路構成図である。
この第３実施形態が図２の第１実施形態と異なる主な点は、図２では、過電流保護動作として保護素子Ｑ０を停止させるためのトランジスタＱ４と直列に接続された抵抗Ｒ４がコンデンサＣ１の一端に接続されているのに対し、本実施形態では、同様の働きを担う抵抗Ｒ４の一端が保護素子Ｑ０のゲート端子Ｇに接続されていることである。
この第３実施形態が図２の第１実施形態と異なる主な点は、図２では、過電流保護動作として保護素子Ｑ０を停止させるためのトランジスタＱ４と直列に接続された抵抗Ｒ４がコンデンサＣ１の一端に接続されているのに対し、本実施形態では、同様の働きを担う抵抗Ｒ４の一端が保護素子Ｑ０のゲート端子Ｇに接続されていることである。
過電流保護動作として、保護素子Ｑ０に流れる電流の変化率を低減しつつ電流を遮断する手段として、図２に示した第１実施形態では、保護素子Ｑ０のゲート端子Ｇに印加する電圧の大きさの変化率を低減することにより実現していた。
一方、第３実施形態の場合は、保護素子Ｑ０のゲート−エミッタ間を、抵抗Ｒ４を介してトランジスタＱ４によって短絡することにより、保護素子Ｑ０に流れる電流の変化率を低減しつつ過電流を遮断する。
一方、第３実施形態の場合は、保護素子Ｑ０のゲート−エミッタ間を、抵抗Ｒ４を介してトランジスタＱ４によって短絡することにより、保護素子Ｑ０に流れる電流の変化率を低減しつつ過電流を遮断する。
図５において、保護素子Ｑ０の通常の電流遮断のプロセスでは、トランジスタＱ６がオンすることにより、保護素子Ｑ０のゲートエミッタ間を、抵抗Ｒ６を介して短絡する。一方、過電流保護時のプロセスでは、トランジスタＱ４がオンすることにより、保護素子Ｑ０のゲート−エミッタ間を、抵抗Ｒ４を介して短絡する。
つまり、実施している動作は、通常の電流遮断時と過電流保護時との間で変わりはないものの、過電流保護時に用いる抵抗Ｒ４の抵抗値を、通常の電流遮断時に用いる抵抗Ｒ６の抵抗値よりも大きくしておく。すなわち、Ｒ４＞Ｒ６とするものである。
つまり、実施している動作は、通常の電流遮断時と過電流保護時との間で変わりはないものの、過電流保護時に用いる抵抗Ｒ４の抵抗値を、通常の電流遮断時に用いる抵抗Ｒ６の抵抗値よりも大きくしておく。すなわち、Ｒ４＞Ｒ６とするものである。
保護素子Ｑ０のゲート−エミッタ間には、等価的にコンデンサが挿入されているものとして考えて良い。また、このコンデンサを放電させる時定数を長くすることにより、保護素子Ｑ０の電流遮断時における電流変化率を低減することができる。このことを利用して、本実施形態では、過電流保護時に電流を遮断して保護素子Ｑ０を停止に至らしめる過程においては、抵抗Ｒ４による大きな抵抗値を用いて、保護素子Ｑ０のゲート−エミッタ間を短絡するようにしている。
なお、保護素子Ｑ０に過電流が流れ始めた際に、ゲート電圧を低減させて過電流を減少させる動作については、図２に示した第１実施形態と同様である。
なお、保護素子Ｑ０に過電流が流れ始めた際に、ゲート電圧を低減させて過電流を減少させる動作については、図２に示した第１実施形態と同様である。
また、図２に示した第１実施形態では、コンデンサＣ１の電圧ＶＣ１が０Ｖになるまで放電するため、コンデンサＣ１の電圧を監視して保護素子Ｑ０のオンオフの許可／禁止を判断していた。一方、この第３実施形態では、コンデンサＣ１の電圧ＶＣ１が０Ｖにまで低下することはないため、そのような処理が不要となる。従って、図５においては、図２におけるコンパレータＣＭＰ３、論理積手段ＡＮＤ３，ＡＮＤ４、否定手段ＮＯＴ２、論理和手段ＯＲ１等が不要となる。
なお、本実施形態の動作は、基本的に第１実施形態と同様であるため説明を省略する。
なお、本実施形態の動作は、基本的に第１実施形態と同様であるため説明を省略する。
次に、図６は本発明の第４実施形態を示す回路構成図である。
この第４実施形態は、図４の第２実施形態及び図５の第３実施形態を組み合わせたものであり、その動作は、基本的に第１実施形態と同様であるため、説明を省略する。
この第４実施形態は、図４の第２実施形態及び図５の第３実施形態を組み合わせたものであり、その動作は、基本的に第１実施形態と同様であるため、説明を省略する。
２２０：ソフトシャットダウン回路
３２０：ゲート電圧低減回路
Ｑ０：保護素子
Ｑ１，Ｑ２：ＭＯＳＦＥＴ
Ｑ３〜Ｑ６：トランジスタ
ＶＰ：直流電源
ＦＦ：フリップフロップ
ＴＩＭＥＲ１，ＴＩＭＥＲ２：タイマ
ＣＭＰ１〜ＣＭＰ３：コンパレータ
ＺＤ１：ツェナーダイオード
Ｒ１〜Ｒ９：抵抗
Ｃ１〜Ｃ３：コンデンサ
Ｄ１：ダイオード
ＡＮＤ１〜ＡＮＤ４：論理積手段
ＯＲ１：論理和手段
ＮＯＴ１〜ＮＯＴ４：否定手段
３２０：ゲート電圧低減回路
Ｑ０：保護素子
Ｑ１，Ｑ２：ＭＯＳＦＥＴ
Ｑ３〜Ｑ６：トランジスタ
ＶＰ：直流電源
ＦＦ：フリップフロップ
ＴＩＭＥＲ１，ＴＩＭＥＲ２：タイマ
ＣＭＰ１〜ＣＭＰ３：コンパレータ
ＺＤ１：ツェナーダイオード
Ｒ１〜Ｒ９：抵抗
Ｃ１〜Ｃ３：コンデンサ
Ｄ１：ダイオード
ＡＮＤ１〜ＡＮＤ４：論理積手段
ＯＲ１：論理和手段
ＮＯＴ１〜ＮＯＴ４：否定手段
Claims (8)
- 制御端子に電圧を印加することにより第1端子と第２端子との間に主電流が流れ、かつ、前記主電流に比例した検出電流が第３端子に流れる電力用半導体素子を駆動するための駆動装置であって、前記検出電流を用いて、前記電力用半導体素子を過電流から保護する動作を行うようにした駆動装置において、
前記制御端子に印加される電圧の大きさを制御するための駆動電圧制御手段を備え、
前記駆動電圧制御手段は、
前記検出電流が第１の電流閾値よりも大きくなった場合に、前記制御端子に印加する電圧を第１の時間変化率に従って低減させ、かつ、前記検出電流が前記第１の電流閾値よりも小さくなった場合に、前記制御端子に印加する電圧を、前記第１の時間変化率より小さな第２の時間変化率に従って、前記電力用半導体素子の正常時に前記制御端子に印加される電圧値まで増加させると共に、
前記電力用半導体素子を駆動するための電源により充電されて放電時に前記制御端子の電圧を低下させるように接続されたコンデンサを、抵抗値が互いに異なる抵抗を介して充電または放電させることにより、前記制御端子に印加される電圧の大きさ及び時間変化率を変化させることを特徴とする電力用半導体素子の駆動装置。 - 請求項１に記載した電力用半導体素子の駆動装置において、
前記駆動電圧制御手段は、
前記電源の正極と前記コンデンサの正極との間に接続された第１の抵抗と、
前記コンデンサに並列に接続された回路であって、前記第１の抵抗よりも抵抗値が小さい第２の抵抗と第１のトランジスタとからなる直列回路と、を備え、
前記第１の抵抗を介して前記コンデンサを電源電圧にまで充電し、かつ、前記第１のトランジスタをオンさせることにより前記第２の抵抗を介して前記コンデンサを放電させ、前記制御端子の電圧を低下させることを特徴とする電力用半導体素子の駆動装置。 - 請求項２に記載した電力用半導体素子の駆動装置において、
前記駆動電圧制御手段は、
前記検出電流が前記第１の電流閾値よりも大きくなった時に、前記制御端子への印加電圧を前記第１の時間変化率に従って所定の下限値に達するまで低減させることを特徴とする電力用半導体素子の駆動装置。 - 請求項１に記載した電力用半導体素子の駆動装置において、
前記駆動電圧制御手段は、
前記検出電流が前記第１の電流閾値よりも大きくなった時に、前記制御端子への印加電圧を前記第１の時間変化率に従って所定の下限値に達するまで低減させることを特徴とする電力用半導体素子の駆動装置。 - 請求項３に記載した電力用半導体素子の駆動装置において、
前記下限値を、
前記第２の抵抗と前記第１のトランジスタとの直列回路に直列接続されたツェナーダイオードのツェナー電圧によって設定したことを特徴とする電力用半導体素子の駆動装置。 - 請求項２〜４の何れか１項に記載した電力用半導体素子の駆動装置において、
前記駆動電圧制御手段は、
前記コンデンサに並列に接続された回路であって、第３の抵抗と第２のトランジスタとからなる直列回路を備え、
前記検出電流が前記第１の電流閾値以下の第２の電流閾値よりも大きくなり、かつ、前記第２の電流閾値を超過してから一定の第１の時間が経過しても前記検出電流が前記第２の電流閾値を超過している時に前記第２のトランジスタをオンさせ、そのオン状態を、前記検出電流が前記第２の電流閾値を下回ってから一定の第２の時間が経過するまで維持することを特徴とする電力用半導体素子の駆動装置。 - 請求項６に記載した電力用半導体素子の駆動装置において、
前記駆動電圧制御手段は、
前記第２のトランジスタがオフ状態であって前記コンデンサの電圧が所定の電圧閾値以下である時に、前記制御端子の電圧を低下させて前記電力用半導体素子を強制的にオフさせることを特徴とする電力用半導体素子の駆動装置。 - 請求項２〜４の何れか１項に記載した電力用半導体素子の駆動装置において、
前記駆動電圧制御手段は、
前記制御端子に一端が接続された回路であって、第３の抵抗と第２のトランジスタとからなる直列回路を備え、
前記検出電流が前記第１の電流閾値以下の第２の電流閾値よりも大きくなり、かつ、前記第２の電流閾値を超過してから一定の第１の時間が経過しても前記検出電流が前記第２の電流閾値を超過している時に前記第２のトランジスタをオンさせ、そのオン状態を、前記検出電流が前記第２の電流閾値を下回ってから一定の第２の時間が経過するまで維持することを特徴とする電力用半導体素子の駆動装置。
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