JP6190280B2 - 半導体駆動装置ならびにこれを用いた電力変換装置 - Google Patents

Description

本発明は、保護機能を搭載した半導体駆動装置、およびその半導体駆動装置を用いた電力変換装置に関する。

インバータをはじめとする電力変換装置は、半導体スイッチング素子のスイッチング動作によって電力変換を実現している。その半導体スイッチング素子の代表例としては、ＭＯＳ−ＦＥＴやＩＧＢＴをはじめとする電圧駆動型半導体素子が広く用いられている。特に、高速のスイッチングが可能で大電力を制御できるＩＧＢＴは、家電用の小容量インバータから鉄道用等の大容量インバータまで幅広い分野で使われている。

このような半導体スイッチング素子を制御するためには、半導体駆動装置が必要となる。一般に、電圧駆動型半導体の駆動装置は、半導体スイッチング素子のゲートに電圧を印加することで、素子の導通状態を制御する機能を有する。
図１は、ＩＧＢＴ用駆動装置の代表的なゲート駆動部構成の一例である。駆動指令入力信号ＳＩＮに基づいて、出力段回路Ｔ１によってＩＧＢＴ Ｑ０のゲートＧに適切な電圧を印加し、ＩＧＢＴ Ｑ０のコレクタＣ−エミッタＥ間を導通するコレクタ電流Ｉｃを制御する。

ここで、ゲート抵抗Ｒｇは、ゲートＧに流れる電流Ｉｒｇを制限することで、ゲートＧとエミッタＥ間の電圧Ｖｇｅの変化率を調整するものである。これにより、ＩＧＢＴ Ｑ０のスイッチング速度、すなわちコレクタ電流Ｉｃの変化率およびコレクタＣとエミッタＥ間の電圧Ｖｃｅの変化率を適切に規定できる。なお、図１には、還流電流を流す目的で、ＩＧＢＴ Ｑ０と逆並列にダイオードＤ０を備えたＩＧＢＴモジュールの構成を例として示している。

半導体スイッチング素子をインバータなどに使う場合には、アーム短絡や負荷短絡による素子破損を防止するために、短絡保護機能を有することが多い。アーム短絡とは、プラスとマイナスの電源ライン間に複数個直列接続された半導体スイッチング素子が同時にオンしてしまい、電源のプラスとマイナスを短絡してしまう現象である。また、負荷短絡とは、インバータに接続された負荷が短絡し、オンしている半導体スイッチング素子を介して電源のプラスとマイナスが短絡される現象である。これらの短絡が起こると、半導体スイッチング素子には過大な電流が流れ破壊に至る。

このような短絡は、短絡が発生した際の半導体モジュールの導通状態によって、一般に３つの短絡モードに分類される（非特許文献１）。
以下、図２に示すＩＧＢＴモジュールの電流および電圧波形を参照して、この３つの短絡モードの特徴を説明する。図２は、ＩＧＢＴにおける、正常時のターンオン時（ａ）、ＴｙｐｅI短絡時（ｂ）、ＴｙｐｅII短絡時（ｃ）およびＴｙｐｅIII短絡時（ｄ）、それぞれの電流および電圧波形を示す図である。

ＴｙｐｅI短絡は、自アーム素子がターンオンする際に短絡回路が生じるものである。一例としては、インバータの上下アームを考えると、対のアーム素子がターンオフ中に破壊して導通状態のままとなり、その状態で自アームがターンオンする状況で発生する。この時の自アーム素子の電流および電圧波形を図２（ｂ）に示す。
図２（ａ）の正常なターンオン時には、ゲート−エミッタ電圧ＶｇｅがＶｍからＶｐに向かって増加してオン状態に移行すると、コレクタ電流Ｉｃが増加し、一方で、コレクタ−エミッタ電圧Ｖｃｅは電源電圧Ｖｄｃからオン電圧（数Ｖ）へ低下する。

これに対し、ＴｙｐｅI短絡時には、短絡によってコレクタ電流ＩｃはＩＧＢＴの飽和電流まで増加し、一方で、コレクタ−エミッタ電圧Ｖｃｅはオン電圧（数Ｖ）まで低下しない。この時、帰還容量Ｃｇｃを介して、コレクタからゲートに（式１）の変位電流Ｉｓが流れる。
Ｉｓ＝Ｃｇｃ×ｄＶｃｅ／ｄｔ … （式１）
このため、ゲート電圧Ｖｇｅは電源電圧程度まで上昇する。その結果、正常なターンオン時に見られるＶｇｅのミラー期間（図２（ａ））はなくなる。

次に、図２（ｃ）を参照して、ＴｙｐｅII短絡を説明する。
ＴｙｐｅII短絡は、自アームＩＧＢＴがゲートオン状態にあり、コレクタ電流Ｉｃが流れている時に短絡が発生するものである。一例としては、自アームのＩＧＢＴが導通している期間に、オフ中の対のアーム素子が突然破壊して短絡する場合がある。

このＴｙｐｅII短絡では、ゲートオン状態で短絡するため、その電流変化率ｄＩｃ／ｄｔは、素子特性で制限されるＴｙｐｅI短絡よりも大きく、主回路の寄生インダクタンスＬｅによって（式２）で与えられる。
ｄＩｃ／ｄｔ≒Ｖｄｃ／Ｌｅ … （式２）

その結果、コレクタ電流Ｉｃは急激に増大し、ＴｙｐｅI短絡よりも激しい短絡となる。さらに、（式１）によってゲートに電流が流入することでゲート電圧が上昇し、飽和電流はさらに増加する。そのため、ゲートの過電圧破壊および飽和電流の低減のために、一般に、図１に示すゲート−エミッタ間の電圧クランプ素子（Ｄｚ１とＤｚ２の直列回路）が設けられる。これにより、図２（ｃ）に示すように、ゲート−エミッタ電圧Ｖｇｅはある規定値Ｖｃｌにクランプされる。

最後に、図２（ｄ）を参照して、ＴｙｐｅIII短絡を説明する。
ＴｙｐｅIII短絡は、ＴｙｐｅII短絡と同様に、自アームのＩＧＢＴがゲートオン状態で短絡するモードであるが、ＩＧＢＴではなく逆並列接続されたダイオードが導通している状態で短絡する点がＴｙｐｅII短絡と異なる。

一例としては、自アームのダイオードが還流電流を流しており、かつ自アームのＩＧＢＴのゲートがオンしている状態で、オフ中の対のアーム素子が突然破壊して短絡する場合がある。したがって、自アームのダイオードのアノード電流をＩａとすると、ＩＧＢＴモジュールの端子電流Ｉｃ−Ｉａが負の状態で短絡が発生する。この場合も、ゲートオン状態で短絡するため、その電流変化率ｄＩｃ／ｄｔはＴｙｐｅII短絡と同様に大きくなり、したがって激しい短絡となる。また、ダイオード電圧が急上昇することでハードリカバリを起し、サージ電圧（図のリカバリサージ）を発生する場合があるため、より高速な保護が必要となる。

対のアーム素子の破壊や誤点弧によって短絡が発生した場合に、自アーム素子を２次被害から保護するために、半導体駆動装置には短絡保護回路を設けることが望ましい。一般に短絡保護回路は、半導体スイッチング素子の電流や電圧を観測して、それらが予め決められた値を超えた場合に、半導体スイッチング素子の電流を制限もしくは遮断する措置を講ずることによって素子を保護するものである。

たとえば、ＩＧＢＴの場合、その短絡状態を検知する手段としては、コレクタの電圧を監視する方法、カレントトランスやセンス抵抗またはセンス用ＩＧＢＴを用いてコレクタ電流値またはエミッタ電流値を監視する方法、ＩＧＢＴモジュールの寄生インダクタンスに発生する起電圧またはそれから算出したコレクタ電流値やエミッタ電流値を監視する方法、ゲート電圧またはゲート電流を監視する方法などが考えられる。

ＩＧＢＴを例とし、＜表１＞を参照して、前記の３つの短絡モードに対する代表的な検知方式の適応可能性を説明する。

コレクタ電流またはエミッタ電流検知方式は、短絡時に発生する過電流状態を直接的にかつ高速に検知できるため、３つのモードに対応することができる。
これに対し、コレクタ電圧検知方式は、オン状態であるにも拘らず、コレクタ−エミッタ電圧が高い状態にあることを判定し、短絡を検知するものである。一般に、この検知方法は、コレクタ電流またはエミッタ電流検知方式に比べて、検出遅延が大きくなるという特徴がある。

例えば、図２（ｂ）および（ｃ）のコレクタ電流Ｉｃとコレクタ−エミッタ電圧Ｖｃｅを比較すると、短絡時のＶｃｅの上昇はＩｃが上昇するタイミングより遅れる。これは、短絡時のコレクタ−エミッタ電圧の上昇ΔＶｃｅが、（式３）に従って、ｄＩｃ／ｄｔ＜０の期間に急上昇するためである。
ΔＶｃｅ＝−Ｌｅ・ｄＩｃ／ｄｔ … （式３）
その結果、飽和電流が大きいために、高速な保護が必要となるＴｙｐｅII短絡およびＴｙｐｅIII短絡を保護できない可能性がある。

一方で、ゲート電圧検知方式は、ＴｙｐｅI短絡の保護に対応するミラー判定型と、ＴｙｐｅII短絡およびＴｙｐｅIII短絡に対応する過電圧判定型に分類できる。
ミラー判定型のゲート電圧検知方式は、正常なターンオン時にはミラー期間にゲート電圧が一定になる（図２（ａ））のに対し、ＴｙｐｅI短絡時にはミラー期間のゲート電圧が上昇することを検知するものである。従って、ＴｙｐｅI短絡の保護を想定したものであるため、ＴｙｐｅII短絡およびＴｙｐｅIII短絡を保護できない。

これに対し、過電圧判定型のゲート電圧検知方式は、ゲート−エミッタ電圧Ｖｇｅが正側電源電圧Ｖｐよりも上昇したことを検知するものである。このゲート電圧の上昇は、（式１）に従って、コレクタからゲートに変位電流Ｉｓが流入することで、短絡と同時に発生することから、高速に検知できる。したがって、ＴｙｐｅII短絡の保護およびＴｙｐｅIII短絡の保護に対応できるものである。しかしながら、ＴｙｐｅI短絡ではゲート電圧の上昇期間が短いため（図２（ｂ））、検知できない可能性がある。

一方、ゲート電流検知方式は、前記のゲート電圧の上昇に伴い、（式１）に従って素子から駆動回路側に流入する電流を検知して負電流判定を行うものである。従って、ゲート電圧検知方式の過電圧判定型と同様に、ＴｙｐｅII短絡の保護およびＴｙｐｅIII短絡の保護には対応できるが、ＴｙｐｅI短絡ではゲート電流の発生期間が短いため検知できない可能性がある。

一般に、短絡検出手段を鉄道等で用いる高電圧のインバータに使う場合には、ノイズによる誤検知、すなわち短絡していないのに短絡したものと誤って検知することが発生し、インバータを停止させてしまう懸念がある。これに対し、コレクタ電圧とゲート電圧を監視し、インバータの異常の誤検知を防止する技術が、特許文献１に開示されている。

この方法は、コレクタ電圧による短絡検知信号とゲート電圧による短絡検知信号とをＡＮＤ回路で積演算し、その出力結果に基づいて短絡状態を判定するものである。
一般に、このような２つの検知信号の積演算の出力結果に基づいて短絡を判定する方法は、両方の検知回路が短絡を検知した場合に限り出力結果に反映されるため、誤検知を抑制することができる。すなわち、一方の誤検知発生確率をα、他方の誤検知発生確率βとすると、仮にこれらが独立であるとすれば、積演算方式の誤検知発生確率γは、γ＝αβ（γ＜αかつγ＜β）となり、誤検知確率を低減することができる。また、それらが異なる検知用配線を用いることにより、一方に大きなノイズが混入しても、他方に混入するノイズは小さく、全体として検知の健全性を高められる状況が考えられる。

特開２００７−２５９５３３号公報

Ｊｏｒｇ Ｓｃｈｕｍａｎｎ，ｅｔ ａｌ．， ‘‘Ｉｎｆｌｕｅｎｃｅ ｏｆ ｔｈｅ Ｇａｔｅ Ｄｒｉｖｅ ｏｎ ｔｈｅ Ｓｈｏｒｔ−Ｃｉｒｃｕｉｔ Ｔｙｐｅ ＩＩ ａｎｄ Ｔｙｐｅ ＩＩＩ Ｂｅｈａｖｉｏｒ ｏｆ ＨＶ−ＩＧＢＴ’’， ＰＣＩＭ２０１０， ｐｐ．７０９−７１４

しかしながら、前記の積演算方式は、誤検知確率を低減できる長所がある一方で、以下の課題がある。
まず、この方式で用いる２つの検知手段のうち、どちらか一方が検知に失敗した場合は保護することができないという課題である。
例えば、＜表１＞において、エミッタ電流検知方式とゲート電圧検知（過電圧判定型）方式の検出結果を積演算した場合、ＴｙｐｅI短絡に対して検知できない可能性がある。

もう一つの課題は、一方の検知方式が高速であっても他方の検知方式の検知遅延が大きければ、積演算方式の検知遅延が大きくなる、という課題である。
例えば、＜表１＞において、エミッタ電流検知方式とコレクタ電圧検知方式を併用した場合、コレクタ電圧検知はエミッタ電流検知に比べて検知遅延が大きく、積演算方式ではエミッタ電流検知の高速性を生かせない。その結果、高速性が要求されるＴｙｐｅII短絡およびＴｙｐｅIII短絡を保護できない可能性がある。

本発明は、前記した課題に鑑みて創案されたものであり、前記３つの短絡モード全てに対応し、かつ誤検知の発生を抑制できる短絡保護機能を有する半導体駆動装置、およびその半導体駆動装置を用いた電力変換装置を提供する。

前記した課題を解決するために、本発明に係る半導体駆動装置は、半導体の主端子の電流または電圧を検知する主検知手段と、制御端子の電流または電圧、もしくは主検知手段が検知しない方の主端子の電流または電圧、いずれか一つを検知する補助検知手段と、主検知手段の出力を受けて時定数の異なる２つの時間積分を行う積分手段と、積分手段からの時定数の短い方の出力を補助検知手段の出力に応じて選択的に有効にする出力制御手段とを備え、積分手段からの時定数の長い方の出力または出力制御手段の出力により制御端子の電圧または電流を制御する半導体駆動装置を提供する。
また、本発明に係る電力変換装置は、２個の半導体スイッチング素子を直列に接続して構成した上下アームを複数備えた装置構成であって、前記した本発明に係る半導体駆動装置によりこれら複数の上下アームを構成する半導体スイッチング素子毎のオン・オフを制御するものである。

本発明によれば、前記ＴｙｐｅI短絡、ＴｙｐｅII短絡およびＴｙｐｅIII短絡の全短絡モードに対応した、誤検知確率の小さい短絡保護機能を有する半導体駆動装置および電力変換装置を実現することができる。

一般的な半導体駆動回路の基本構成を示すブロック図である。 短絡が発生する状況で分類した３つの短絡モードの模式波形図である。 本発明の実施例１に係る半導体駆動回路の基本構成を示すブロック図である。 本発明の実施例１に係る半導体駆動回路の第１の具体例を示すブロック図である。 本発明の実施例１に係る半導体駆動回路の第２の具体例を示すブロック図である。 本発明の実施例２に係る半導体駆動回路の基本構成を示すブロック図である。 本発明の実施例３に係る半導体駆動回路の基本構成を示すブロック図である。 本発明の実施例４に係る半導体駆動回路の基本構成を示すブロック図である。 本発明の実施例５に係る半導体駆動回路の基本構成を示すブロック図である。 本発明の実施例６に係る半導体駆動回路の基本構成を示すブロック図である。 本発明の実施例７に係る半導体駆動回路の基本構成を示すブロック図である。 本発明の実施例８に係る半導体駆動回路の基本構成を示すブロック図である。 本発明の実施例８に係る半導体駆動回路の具体例を示すブロック図である。 本発明の実施例９に係る半導体駆動回路の基本構成を示すブロック図である。 本発明の実施例９に係る半導体駆動回路の具体例を示すブロック図である。 本発明の実施例１０に係る半導体駆動回路の基本構成を示すブロック図である。 本発明の実施例１１に係る半導体駆動回路の基本構成を示すブロック図である。 本発明の実施例１２に係る半導体駆動回路の基本構成を示すブロック図である。 本発明の実施例１３に係る半導体駆動回路の基本構成を示すブロック図である。 本発明の実施例１４に係る電力変換装置の基本構成を示すブロック図である。

以下、本発明を実施する形態として、実施例１から１４について、図面を参照して順に説明する。

［半導体駆動装置の構成］
図３は、本発明の実施例１に係る半導体駆動装置の基本構成を示す図である。なお、実施例１では、半導体としてＩＧＢＴを例にとって説明するが、それに限定されるものではなく、その他一般の半導体の駆動装置にも適用できるものである。

図３に示すように、実施例１に係る半導体駆動装置は、指令部１、ゲート駆動部２、ゲート電圧検知部３、コレクタ電流検知部５、第１の積分回路１００、第２の積分回路１１０および出力制御回路３００で構成される。
コレクタ電流検知部５の構成例としては、センス用の抵抗やセンス用の素子、その他の電流検出器一般が該当する。

積分回路１００および積分回路１１０は、コレクタ電流検知部５の出力を積分する回路であり、構成例として、コンデンサＣと抵抗Ｒ等の受動素子を用いたフィルタ回路やオペアンプを用いたフィルタ回路などが挙げられる。ここで、積分回路１００の時定数は、積分回路１１０の時定数よりも短いものとする。
なお、本発明に係る半導体駆動装置は、基本構成要素である半導体が多数個ある場合にも適用できることは明白である。

［半導体駆動装置の動作］
上位の論理部から駆動指令入力信号ＳＩＮが指令部１に入力されると、指令部１はその信号に応じて、ＩＧＢＴ Ｑ１とダイオードＤ１を逆並列に接続して構成される半導体モジュールを好適に駆動するための信号を処理する。その結果に基づき、ゲート駆動部２は、ＩＧＢＴ Ｑ１のゲートに電圧を印加し、半導体モジュールの動作を制御する。

ここで、仮に対のアーム素子が破壊し、短絡状態が発生したと仮定する。
この時、図２に示した通り、ＩＧＢＴ Ｑ１のゲート電圧Ｖｇｅは上昇し、コレクタ電流Ｉｃは過電流状態となる。主検知手段であるコレクタ電流検知部５は、このコレクタ電流Ｉｃの過電流を検知する。一方、補助検知手段であるゲート電圧検知部３は、ゲート電圧Ｖｇｅの上昇を検知する。

コレクタ電流検知部５が過電流を検知すると、その検知信号は積分回路１００および積分回路１１０に入力される。ここで、積分回路１００および積分回路１１０は、それぞれの時定数に長短を設け、積分回路１００の時定数を積分回路１１０の時定数より短く設定している。積分回路１００および積分回路１１０は、それぞれ検知信号を積分するが、それぞれがあらかじめ定めた規定値より小さいまたは短い検知信号についてはそれをマスクする。

ここで、ゲート電圧検知部３がゲート電圧Ｖｇｅの上昇を検知しなかった場合、出力制御回路３００は機能しないから、ゲート駆動部２に入力される検知信号は積分回路１１０の出力ＳＣＬのみである。従って、時定数の長い検知信号ＳＣＬがゲート駆動部２に入力される。

逆に、ゲート電圧検知部３がゲート電圧Ｖｇｅの上昇を検知した場合、出力制御回路３００が積分回路１００の出力を有効にすることから、ゲート駆動部２には積分回路１１０の出力ＳＣＬと積分回路１００の出力ＳＣＳの両方が入力される。

従って、時定数の長い検知信号ＳＣＬおよび時定数の短い検知信号ＳＣＳに応じて、ゲート駆動部２は半導体モジュールの短絡状態を抑制するようにゲートを制御する。
すなわち、この半導体モジュールの短絡により大電流が半導体モジュールに流れることから、Ｌｅ・ｄＩｃ／ｄｔによるサージ電圧が大きく上昇するので、保護回路を設けてそれを抑制する必要がある。そこで、例えば、Ｒｇ_{（ｏｆｆ）}を大きくすることにより、ＩＧＢＴ Ｑ１のゲートをゆっくりとオフさせる制御や、ゲート電圧を低下（サプレス）させる制御（コレクタ電流Ｉｃはゲート−エミッタ電圧Ｖｇｅと比例関係にあることから、このＶｇｅを下げることで短絡電流を減らすことが可能）が考えられる。

また、検知信号ＳＣＬおよびＳＣＳの２つの情報を基に、検知信号ＳＣＳが入力されない場合は、ＩＧＢＴ Ｑ１のゲート電圧を低下（サプレス）させ、一方で、検知信号ＳＣＳが入力された場合は、ＩＧＢＴ Ｑ１のゲートをゆっくりとオフさせる制御など、検知信号に応じて制御態様を変えることも可能である。

［実施例１による効果］
本発明の実施例１では、ゲート電圧検知部３とコレクタ電流検知部５を用いた２つの検知方式を併用していることから、時定数の短い検知信号ＳＣＳがゲート駆動部２に入力される場合は、両方の検知部がともに機能した場合に限られることになる。

従って、検知信号ＳＣＳと同じ時定数で、コレクタ電流検知部５のみで検知した場合に比べて誤検知率を抑制することができる。これは、従来の積演算方式と同じ効果である。
一方で、ゲート電圧検知部３が検知しなかった場合、コレクタ電流検知部５での単独の検知となるため、前記の２方式併用による誤検知率抑制の効果は期待できないが、積分回路１１０の時定数を長くしたことによって、短時間のノイズを取り除くことができるので、誤検知率を抑制することができる。

また、ゲート電圧検知部３を、積分回路の出力を制御する補助検知手段として用いるため、主検知手段であるコレクタ電流検知部５が過電流を検知しない限り、ゲート電圧検知部３が誤検知してもゲート駆動部２は正常に動作することができる。

次に、＜表１＞を参照して、本発明によって前記３つの短絡モードに対する好適な保護を実現できることを説明する。例として、ゲート電圧検知部３が過電圧判定型のゲート電圧検知を行い、コレクタ電流検知部５がコレクタ電流検知を行うとする。

まず、ＴｙｐｅI短絡が発生した場合、ゲート電圧の上昇が不十分または短時間のため、ゲート電圧検知部３が異常を検知できない可能性がある。従って、従来の積演算方式では検知に失敗する可能性があるが、本発明では、ゲート電圧検知部３が異常を検知しない場合でも、コレクタ電流検知部５が過電流を検知することで、時定数の長い検知信号ＳＣＬがゲート駆動部２に入力される。

このことは、時定数を長くすることによって誤検知率を抑制しながら、ゆっくりと確実に素子を保護できることを意味する。前記のとおり、ＴｙｐｅI短絡に対しては、素子は１０μｓ程度の短絡耐量が期待できることを利用したものである。

一方、ＴｙｐｅII短絡およびＴｙｐｅIII短絡の場合は、ゲート電圧検知部３とコレクタ電流検知部５の両方が高速に検知することが期待できるため、時定数の短い検知信号ＳＣＳがゲート駆動部２に入力される。

このことは、２方式を併用することで誤検知率の低減を図りながらも高速に素子を保護できることを意味する。すなわち、前記のとおり、ＴｙｐｅII短絡およびＴｙｐｅIII短絡は高速な保護が求められることを鑑みたものである。
以上の通り、本発明の実施例１は、前記３つの短絡モードの特徴を加味し、誤検知率の抑制を実現できる好適な過電流保護を提供するものである。

＜実施例１の具体例１＞
図４は、図３に示した実施例１の具体例１の装置構成を示す図である。
ゲート電圧検知部３は、コンパレータ等で電源電圧より高いゲート電圧を検知するもので、異常を検知すると一定期間パルスを発生する。

一方、コレクタ電流検知部５は、モジュールの寄生インダクタンスＬｅに発生する起電圧Ｌｅ・ｄＩｃ／ｄｔを積分することでコレクタ電流を取得し、コンパレータ回路であらかじめ定めた規定値より高い過電流状態を判定する。

積分回路１００および積分回路１１０は、ＣＲフィルタ回路で構成される。出力制御回路３００は、ＡＮＤ回路で構成され、ゲート電圧検知部３が異常を検知すると積分回路１００の出力である時定数の短い検知信号ＳＣＳを有効にする。

ゲート駆動部２は、検知信号ＳＣＬと検知信号ＳＣＳのＯＲ演算結果ＳＣＯと指令部１を介した駆動指令入力信号ＳＩＮを入力とする。検知信号ＳＣＬのみが発生した場合は、ＯＲ演算結果ＳＣＯは検知信号ＳＣＬとなる。一方で、検知信号ＳＣＳが先立って発生した場合は、ＯＲ演算結果ＳＣＯは検知信号ＳＣＳと等価である。

＜実施例１の具体例２＞
図５は、図３に示した実施例１の具体例２の装置構成を示す図である。
図４に示した具体例１と異なる点は、積分回路１００および積分回路１１０としてオペアンプを用い、短絡時に素子に流れた電荷量∫ｄｔ・Ｉｃを取得している点である。
これにより、具体例１のようなＣＲフィルタ回路による時間積分方式に比べて、どれ位の電荷量が流れたかを取得して累積するストレスに応じた判定レベルを設定できることから、素子に加わる負荷に基づいたロバストな設計が可能となる。

図６は、本発明の実施例２に係る半導体駆動装置の基本構成を示す図である。
図３に示した実施例１と異なる点は、補助検知手段としてゲート電流検知部７を用いて短絡時にゲートに流入する電流を判定することである。その他の構成は実施例１と同様である。
実施例２により素子破壊時のゲート電流を検知できるもので、ゲート電流検知部７は、実際にはゲート抵抗Ｒｇの両端電圧を検出していることから、ノイズに強い点が特徴である。

図７は、本発明の実施例３に係る半導体駆動装置の基本構成を示す図である。
図３に示した実施例１と異なる点は、主検知手段として、コレクタ電圧検知部６で短絡時のコレクタ電圧が高い状態を判定することである。その他の構成は実施例１と同様である。
実施例３のコレクタ電圧検知型では、実際の回路構成は簡単になるが、応答性が遅くなる難がある。

図８は、本発明の実施例４に係る半導体駆動装置の基本構成を示す図である。
図７に示した実施例３と異なる点は、補助検知手段として、ゲート電流検知部７で短絡時にゲートに流入する電流を判定することである。その他の構成は実施例３と同様である。
実施例４では、実施例３に比べて実施例２で示した特徴を有する。

図９は、本発明の実施例５に係る半導体駆動装置の基本構成を示す図である。
図７に示した実施例３と異なる点は、補助検知手段として、コレクタ電流検知部５で短絡時のコレクタ電流の過電流を判定することである。その他の構成は実施例３と同様である。
実施例５では、素子の主電圧（コレクタ−エミッタ電圧：Ｖｃｅ）および主電流（コレクタ電流：Ｉｃ）を直接検出するので、通常時は、このＶｃｅとＩｃの大小関係は相反するところ（Ｖｃｅが大→Ｉｃは小、または、Ｖｃｅが小→Ｉｃは大）、短絡時にはＶｃｅもＩｃも大となる異常を呈し、短絡をダイレクトに検知することになる。

図１０は、本発明の実施例６に係る半導体駆動装置の基本構成を示す図である。
図９に示した実施例５と異なる点は、補助検知手段と主検知手段を入れ替えた点である。その他の構成は実施例３と同様である。
実施例６では、実施例５と比べて応答性が速くなる。

図１１は、本発明の実施例７に係る半導体駆動装置の基本構成を示す図である。
図３に示した実施例１と異なる点は、主検知手段を２つ設け（５ａおよび５ｂ）、それぞれが異なる感知レベルで検知することである。例えば、実施例１の具体例１（図４）で示したコレクタ電流検知部５におけるオペアンプのＶｒｅｆとして２通りのレベルを設ける場合や、使用するオペアンプとして高周波向けと低周波向けを設ける場合などが想定される。そして、出力制御回路３００は、前記２つの主検知手段の内検知レベルの低い方（５ａ）の出力を直接制御することにより、ゲート電圧の上昇に即応できるようにしている。その他の構成は実施例１と同様である。

図１２は、本発明の実施例８に係る半導体駆動装置の基本構成を示す図である。
図３に示した実施例１と異なる点は、出力制御回路３００が積分回路の出力を制御する代わりに、時定数切り替え回路１２０を介して時定数調整型積分回路１００’の時定数を制御する点である。この時定数切り替え回路１２０としては、例えば、実施例１の具体例１（図４）で示した積分回路（１００、１１０）のコンデンサを並列に設け、片方のコンデンサに直列にスイッチ手段を接続するなどにより構成する。その他の構成は実施例１と同様である。このように、実施例８は、実施例１と積分回路およびその出力部分の構成が異なるところ、主検知手段の構成に影響を受けるものではないことは明らかであるので、実施例２〜６、後述する実施例１０においても適用可能であることは云うに及ばない。

＜実施例８の具体例＞
図１３は、本発明の実施例８に係る半導体駆動装置の具体例を示す図である。
図１２に示した実施例８において、時定数調整型積分回路１００’はある定められたＣＲフィルタと判定レベル調整型のコンパレータ回路で構成され、時定数切り替え回路１２０の出力によりこのコンパレータ回路の判定レベルを調整する。ゲート電圧が所定レベル以上に上昇するとこの判定レベルを下げることにより、即座に対応できるようにする。

図１４は、本発明の実施例９に係る半導体駆動装置の基本構成を示す図である。
図１１に示した実施例７と異なる点は、２つの主検知手段を備える代わりに、補助検知手段（ゲート電圧検知部３）の出力によって一つの主検知手段（コレクタ電流検知部５’）の検知レベルを切り替える点である。その他の構成は実施例１と同様である。

＜実施例９の具体例＞
図１５は、本発明の実施例９に係る半導体駆動装置の具体例を示す図である。
図１４に示した実施例９のコレクタ電流検知部５’において、モジュール寄生インダクタンスＬｅに発生する起電圧Ｌｅ・ｄＩｃ／ｄｔを積分することでコレクタ電流を取得し、コンパレータ回路で過電流状態を判定する際に、このコンパレータ回路の判定レベルを、補助検知手段（ゲート電圧検知部３）の出力を受けた検知レベル切り替え回路１３０によって切り替える。図１４の回路構成では、ゲート電圧が所定レベル以上に上昇すると、コレクタ電流検知部５’のコンパレータのＶｒｅｆを上げることにより即応性を図るものである。これにより、ぎりぎりまでの検知レベルを設定するような場合に適合する。

図１６は、本発明の実施例１０に係る半導体駆動装置の基本構成を示す図である。
図３に示した実施例１と異なる点は、主検知手段として、電流センサではなく、モジュール寄生インダクタンスＬｅの端子間に発生する起電圧Ｌｅ・ｄＩｃ／ｄｔ（すなわち、コレクタ電流の微分値）を利用する点である。その他の構成は実施例１と同様である。

図１７は、本発明の実施例１１に係る半導体駆動装置の基本構成を示す図である。
図１２に示した実施例８において、絶縁インターフェイス回路ＩＦ１を介して、時定数調整型積分回路１００’の出力信号ＳＣＯを上位論理部に伝送する点（フィードバック信号ＳＯＵＴ）である。その他の構成は実施例８と同様である。これにより、上位論理部に直接的に短絡事象を伝達することができる。

図１８は、本発明の実施例１２に係る半導体駆動装置の基本構成を示す図である。
図３に示した実施例１と異なる点は、駆動する半導体を２つの制御端子を持つダブルゲート型半導体スイッチング素子とする点（例えば、ダブルゲート型ＩＧＢＴ）である。その結果、ゲート駆動部２は、検出信号ＳＣＬと検出信号ＳＣＳの２つの情報に基づいて、それぞれの制御端子を独立に制御する。その他の構成は実施例１と同様である。また、時定数調整型積分回路１００’を用いる実施例８を適用してもよいことは云うに及ばない。これにより、一方をオフにしてゲートをサプレスできる機能を追加することが可能になる。

図１９は、本発明の実施例１３に係る半導体駆動装置の基本構成を示す図である。
図３に示した実施例１と異なる点は、駆動する半導体が複数個並列接続されている点である。その結果、ゲート駆動部２は、検出信号ＳＣＬと検出信号ＳＣＳの２つの情報に基づいて、それぞれの半導体の制御端子を独立に制御する。その他の構成は実施例１と同様である。また、時定数調整型積分回路１００’を用いる実施例８を適用してもよいことは云うに及ばない。これにより、通電電流の大電流化に向けた構成にも対処可能となる。

図２０は、本発明の半導体駆動装置を適用した電力変換装置を実施例１４として示した図である。
実施例１４係る電力変換装置は、前記した実施例１から１３の実施形態のいずれかに係る半導体駆動装置を、電力変換装置における半導体スイッチング素子の駆動装置として適用したものである。

図２０に示すように、実施例１４に係る電力変換装置６００は、半導体スイッチング素子Ｑ１１〜Ｑ１６、ダイオードＤ１１〜Ｄ１６、半導体駆動装置ＧＤ１１〜ＧＤ１６、および、半導体スイッチング素子Ｑ１１〜Ｑ１６に対してスイッチング動作の制御信号である駆動指令信号を発生する上位論理部Ｌ１を備えて構成されている。なお、実施例１４に係る電力変換装置６００は、電圧Ｖｄｃの直流電源６０１の直流電力を交流電力に変換するインバータ装置である。
また、実施例１４では、半導体スイッチング素子Ｑ１１〜Ｑ１６としてＩＧＢＴを用いているが、これに限定されるものではなく、ＭＯＳＦＥＴなど他のスイッチング素子を用いて構成することもできる。

電力変換装置２０１は、直流電源２０２の正負の端子間に、２個の半導体スイッチング素子（Ｑ１１およびＱ１２、Ｑ１３およびＱ１４、Ｑ１５およびＱ１６）を極性を揃えて直列に接続した上下アームが３組接続されている。また、各半導体スイッチング素子Ｑ１１〜Ｑ１６のエミッタ−コレクタ間には、負荷電流を還流させるためのダイオードＤ１１〜Ｄ１６が逆極性かつ並列にそれぞれ接続されている。また、各半導体スイッチング素子Ｑ１１〜Ｑ１６のゲート端子には、スイッチングの駆動指令信号を出力する半導体駆動装置ＧＤ１１〜ＧＤ１６がそれぞれ接続されている。また、直列接続された２個の半導体スイッチング素子（Ｑ１１およびＱ１２、Ｑ１３およびＱ１４、Ｑ１５およびＱ１６）の接続点は、それぞれ交流の出力端子となり、負荷である三相交流モータＭ１に接続されている。

そして、電力変換装置６００は、上位論理部Ｌ１によって、半導体駆動装置ＧＤ１１〜ＧＤ１６を介して、それぞれ半導体スイッチング素子Ｑ１１〜Ｑ１６のスイッチング動作を制御して、交流端子に接続された三相交流モータＭ１に交流電力を供給する。

ここで、電力変換装置６００は、上位論理部Ｌ１によって、各半導体スイッチング素子Ｑ１１〜Ｑ１６に対する駆動指令信号を発生し、この半導体駆動装置ＧＤ１１〜ＧＤ１６を介して、この駆動指令信号を半導体スイッチング素子Ｑ１１〜Ｑ１６のゲート端子（制御端子）に送信することで電力変換動作を行う。このとき、電力変換装置２０１は、半導体駆動装置ＧＤ１１〜ＧＤ１６から駆動指令信号を絶縁通信によって送信するため、半導体スイッチング素子Ｑ１１〜Ｑ１６のスイッチング時に発生するノイズの影響が低減される。このため、電力変換装置２０１は、高い信頼性で電力変換を行うことができる。

なお、実施例１４では、本発明の半導体駆動装置を電力変換装置に適用した例として、インバータ装置の場合について説明したが、これに限定されるものではなく、直流−直流コンバータや交流−直流コンバータなど、他の電力変換装置に適用することもできる。

Ｔ１ ゲート出力段回路
Ｒｇ ゲート抵抗
Ｉｒｇ ゲート抵抗導通電流
Ｄｚ１、Ｄｚ２ 電圧クランプ素子
Ｖｇｅ ゲート−エミッタ電圧
Ｉｃ コレクタ電流
Ｉａ アノード電流（ダイオードＤ０）
Ｖｃｅ コレクタ−エミッタ電圧
ＳＩＮ 駆動指令入力信号
ＳＯＵＴ フィードバック信号
Ｖｄｃ 主回路電源電圧
Ｖｐ 半導体駆動回路正電源電圧
Ｖｍ 半導体駆動回路負電源電圧
Ｌｅ モジュール寄生インダクタンス
Ｖｒｅｆ１、Ｖｒｅｆ２ 参照電圧
ＳＣＬ 低速短絡検知出力信号
ＳＣＳ 高速短絡検知出力信号
ＳＣＯ 短絡検知出力信号
１ 指令部
２ ゲート駆動部
３ ゲート電圧検知部
５、５ａ、５ｂ コレクタ電流検知部
５’ 検知レベル調整型コレクタ電流検知部
６ コレクタ電圧検知部
７ ゲート電流検知部
１００，１１０ 積分回路
１２０ 時定数切り替え回路
１３０ 検知レベル切り替え回路
１００’ 時定数調整型積分回路
３００ 出力制御回路
５００ センシング部
６００ 電力変換装置
Ｑ０〜Ｑ２、Ｑ１１〜Ｑ１６ 半導体スイッチング素子
Ｑ’１ ダブルゲート型半導体スイッチング素子
Ｄ０〜Ｄ２、Ｄ１１〜Ｄ１６ 整流素子
ＧＤ１、ＧＤ１１〜ＧＤ１６ 半導体駆動装置
Ｍ１ モータ
Ｌ０、Ｌ１ 上位論理部

Claims (10)

1. 一対の主端子と該主端子対に流れる電流を制御する制御端子とを有する半導体素子と、
   前記主端子の電流または電圧を検知する主検知手段と、
   前記制御端子の電流または電圧、もしくは前記主検知手段が検知しない方の前記主端子の電流または電圧、のいずれか一つを検知する補助検知手段と、
   前記主検知手段の出力を受けて時定数の異なる２つの時間積分を行う積分手段と、
   前記積分手段からの前記時定数の短い方の出力を前記補助検知手段の出力に応じて選択的に有効にする出力制御手段と、
   を備え、
   前記積分手段からの前記時定数の長い方の出力または前記出力制御手段の出力により前記制御端子の電圧または電流を制御する
   ことを特徴とする半導体駆動装置。
2. 一対の主端子と該主端子対に流れる電流を制御する制御端子とを有する半導体素子と、
   前記主端子の電流または電圧を検知する主検知手段と、
   前記制御端子の電流または電圧、もしくは前記主検知手段が検知しない方の前記主端子の電流または電圧、のいずれか一つを検知する補助検知手段と、
   前記主検知手段の出力を時間積分する積分手段と、
   前記補助検知手段の出力に応じて前記主検知手段の検知レベルまたは前記積分手段の時定数を切り替える切替え手段と、
   を備え、
   前記切替え手段を介した前記積分手段の出力により前記制御端子の電圧または電流を制御する
   ことを特徴とする半導体駆動装置。
3. 請求項２に記載の半導体駆動装置であって、
   前記切替え手段を介した前記積分手段の出力を、前記制御端子への駆動指令を出力する論理部へも伝送する
   ことを特徴とする半導体駆動装置。
4. 請求項１から請求項３のいずれか１項に記載の半導体駆動装置であって、
   前記積分手段は、受動素子またはオペアンプを用いたフィルタ回路により構成する
   ことを特徴とする半導体駆動装置。
5. 請求項１から請求項４のいずれか１項に記載の半導体駆動装置であって、
   前記主検知手段として前記主端子の電流を検知する場合に、該電流を前記半導体素子の寄生インダクタンスに発生する起電圧を積分することにより得る
   ことを特徴とする半導体駆動装置。
6. 請求項１から請求項４のいずれか１項に記載の半導体駆動装置であって、
   前記主検知手段が検知する前記主端子の電流に替えて、該主端子の電流の微分値として前記半導体素子の寄生インダクタンスに発生する起電圧を採用する
   ことを特徴とする半導体駆動装置。
7. 請求項１から請求項６のいずれか１項に記載の半導体駆動装置であって、
   前記半導体素子の短絡状態に係るオン状態では前記制御端子の電圧または電流を減少させる
   ことを特徴とする半導体駆動装置。
8. 請求項１から請求項７のいずれか１項に記載の半導体駆動装置であって、
   前記半導体素子の制御端子が複数で構成される場合に、当該複数の制御端子のそれぞれの電圧または電流を独立に制御する
   ことを特徴とする半導体駆動装置。
9. 請求項１から請求項７のいずれか１項に記載の半導体駆動装置であって、
   同じ駆動指令により制御される前記半導体素子が複数個並列に接続して構成される場合に、当該複数個の半導体素子の各制御端子を独立に制御する
   ことを特徴とする半導体駆動装置。
10. 複数の半導体スイッチング素子を直列に接続して構成した複数の上下アームと、前記複数の半導体スイッチング素子毎のオン・オフを制御する複数の半導体駆動装置とを備えた電力変換装置であって、
    前記複数の半導体駆動装置は、請求項１から請求項９のいずれか１項に記載の半導体駆動装置により構成される
    ことを特徴とする電力変換装置。

Images