JP6773499B2 - 半導体駆動装置ならびにこれを用いた電力変換装置 - Google Patents

Description

本発明は、保護機能を搭載した半導体駆動装置、及びその半導体駆動装置を用いた電力変換装置に関する。

インバータをはじめとする電力変換装置は、半導体スイッチング素子のスイッチング動作によって電力変換を実現している。その半導体スイッチング素子の代表例としては、ＭＯＳＦＥＴやＩＧＢＴをはじめとする電圧駆動型半導体素子が広く用いられている。
このような半導体スイッチング素子を制御するためには、半導体駆動装置が必要となる。一般に、電圧駆動型半導体の駆動装置は、半導体スイッチング素子のゲートに電圧を印加することで、素子の導通状態を制御する機能を有する。

図１は、パワーＭＯＳＦＥＴ用駆動装置の代表的なゲート駆動部の構成を示す一例である。駆動指令入力信号ＳＩＮに基づいて、出力段回路Ｔ１によってＭＯＳＦＥＴ Ｑ０のゲートＧに適切な電圧を印加し、ＭＯＳＦＥＴ Ｑ０のドレインＤ−ソースＳ間を導通するドレイン電流Ｉｄを制御する。
ここで、ゲート抵抗Ｒｇは、ゲートＧに流れるゲート電流を制限することで、ゲートＧとソースＳ間の電圧の変化率を調整するものである。これにより、ＭＯＳＦＥＴ Ｑ０のスイッチング速度、即ち、ドレイン電流Ｉｄの変化率及びドレインＤとソースＳ間の電圧Ｖｄｓの変化率を適切に規定できる。なお、図１は、還流電流を流す目的で、ＭＯＳＦＥＴ Ｑ０と逆並列にダイオードＤ０を接続したＭＯＳＦＥＴモジュールの構成を例としたものである。

半導体スイッチング素子をインバータなどに使う場合には、アーム短絡や負荷短絡による素子破損を防止するために、短絡保護機能を備えることが多い。アーム短絡とは、正と負の電源ライン間に複数個直列接続された半導体スイッチング素子が同時にオンし、電源のプラスとマイナスを短絡してしまう現象である。また、負荷短絡としては、インバータに接続された負荷が短絡し、オンしている半導体スイッチング素子を介して電源の正と負が短絡される現象である。これらの短絡が起きると、半導体スイッチング素子には過大な電流が流れ破壊に至る。

このような短絡は、短絡が発生した際の半導体モジュールの導通状態によって、一般に３つの短絡モードに分類される（非特許文献１）。
（１）Ｔｙｐｅ Ｉ短絡
Ｔｙｐｅ Ｉ短絡は、自アーム素子がターンオンする際に短絡が生じるものである。一例として、インバータの上下アームを考えると、自アームがターンオフ中に対アーム素子が破壊して導通状態のままとなり、その状態で自アームがターンオンする状況で発生する。Ｔｙｐｅ Ｉ短絡時には、短絡によってドレイン電流はＭＯＳＦＥＴの飽和電流まで増加し、一方で、ドレイン−ソース間電圧は主回路の寄生インダクタンスと主電流の増加率の積によって発生する起電圧で変動する。この時、帰還容量Ｃｇｄを介してドレインからゲートに変位電流が流れる。このため、ゲート電圧は一時的に上昇する。

（２）Ｔｙｐｅ ＩＩ短絡
Ｔｙｐｅ ＩＩ短絡では、自アームＭＯＳＦＥＴがゲートオン状態にあり、ドレイン電流Ｉｄが流れている期間に、オフ中の対アーム素子が突然破壊して短絡する場合がある。
このＴｙｐｅ ＩＩ短絡ではゲートオン状態で短絡するため、その電流変化率は、素子特性で制限されるＴｙｐｅ Ｉ短絡よりも大きく、主回路の寄生インダクタンスによって制限されている。
その結果、ドレイン電流は急激に増大し、Ｔｙｐｅ Ｉ短絡よりも激しい短絡となる。さらに、Ｔｙｐｅ ＩＩ短絡では、ドレイン−ソース間電圧が急激に増加するため、帰還容量Ｃｇｄを介してゲートに変位電流が流入することでゲート電圧が上昇し、飽和電流はさらに増加する。

（３）Ｔｙｐｅ ＩＩＩ短絡
Ｔｙｐｅ ＩＩＩ短絡では、Ｔｙｐｅ ＩＩ短絡と同様に、自アームＭＯＳＦＥＴのゲートがオンしている状態で短絡するモードであるが、Ｔｙｐｅ ＩＩ短絡とは、逆並列接続されたダイオードが導通している状態で短絡する点が異なる。
一例として、自アームのダイオードが還流電流を流しており、かつ自アームのＭＯＳＦＥＴのゲートがオンしている状態で、オフ中の対アームが突然破壊して短絡する場合がある。この場合も、ゲートオン状態で短絡するため、その電流変化率は、Ｔｙｐｅ ＩＩ短絡と同様に大きくなり、激しい短絡となる。

対アーム素子の破壊や誤点弧によって短絡が発生した場合に、自アーム素子を二次被害から保護するために、半導体駆動装置には短絡保護回路を設けることが望ましい。一般に、短絡保護回路は、半導体スイッチング素子の電流や電圧を観測して、それらが予め決められた値を超えた場合に、半導体スイッチング素子の電流を制限または遮断する措置を講ずることによって素子を保護するものである。
たとえば、ＭＯＳＦＥＴの場合、その短絡状態を検出する手段としては、ドレインの電圧を監視する方法、カレントトランスやセンス抵抗またはセンス用ＭＯＳＦＥＴを用いてドレイン電流値またはソース電流値を監視する方法、ＭＯＳＦＥＴモジュールの寄生インダクタンスに発生する起電圧またはそれから算出したドレイン電流値やソース電流値を監視する方法、及び、ゲート電圧またはゲート電流を監視する方法などが考えられる。

ドレイン電流またはソース電流検出方式は、短絡時に発生する過電流状態を直接的にかつ高速に検出できるため、前述した３つのモードに対応することができる。
これに対し、ドレイン電圧検出方式は、オン状態であるにも拘らず、ドレイン−ソース間電圧が高い状態にあることを判定し、短絡を検出するものである。一般に、この検出方法は、ドレイン電流またはソース電流検出方式に比べて、検出遅延が大きくなるという不利益がある。

一方で、ゲート電圧またはゲート電流検出方式は、ゲート電圧が正側電源電圧Ｖｐよりも上昇したことを検出するものである。このゲート電圧の上昇は、短絡と同時に帰還容量Ｃｇｄを介してドレインからゲートに変位電流が流入することで発生するため、高速に検出できる。しかしながら、Ｔｙｐｅ Ｉ短絡では、ゲート電圧の上昇期間が短いため、検出できない可能性がある。

鉄道等で用いる高電圧のインバータに短絡検出手段を用いる場合には、ノイズによる誤検出、すなわち短絡していないのに短絡したものと誤って検出してインバータを停止させてしまう事態を回避するために、フィルタ時間を設けて、即ち短絡が一定期間継続したことを検出してから保護動作を開始する機能を持つことが一般的である。

また、飽和電流が大きく短絡耐量が小さいパワー半導体素子の短絡保護を行うには、保護を高速化する方法と、短絡発生時にゲート電圧をクランプしてＭＯＳＦＥＴの短絡電流を抑制することによって短絡時のエネルギーを小さくして短絡耐量を向上させる方法がある。
保護の高速化による対応は、フィルタ時間を短くする必要があるため、高速化に伴って誤検出のリスクが増大することが懸念される。

一方、短絡時にゲート電圧をクランプする方法は、短絡時のエネルギーを小さくして短絡耐量を向上させることができるため、誤検出のリスクを低減するために十分なフィルタ時間を設けて短絡電流を遮断することができる。しかし、ＭＯＳＦＥＴの種類によってはクランプ動作とクランプ解除が繰り返されてゲート電圧が振動する恐れがある。特開２０１２−２４９４８１号公報では、ゲート電圧の振動を抑制するために、クランプ動作を強制的に一定期間継続する方法が開示されている。

特開２０１２−２４９４８１号公報

Ｊｏｒｇ Ｓｃｈｕｍａｎｎ、 ｅｔ ａｌ．、 "Ｉｎｆｌｕｅｎｃｅ ｏｆ ｔｈｅ Ｇａｔｅ Ｄｒｉｖｅ ｏｎ ｔｈｅ Ｓｈｏｒｔ−Ｃｉｒｃｕｉｔ Ｔｙｐｅ ＩＩ ａｎｄ Ｔｙｐｅ ＩＩＩ Ｂｅｈａｖｉｏｒ ｏｆ ＨＶ−ＩＧＢＴ"、 ＰＣＩＭ２０１０、ｐｐ．７０９−７１４

しかしながら、前述のように、クランプ動作を強制的に一定期間継続する方法では、クランプ解除によるゲート電圧の振動は防止することができるものの、短絡時に帰還容量を介してゲートに流入する変位電流によるゲート電圧の振動を防止することができない。また、半導体駆動装置とパワー半導体素子を接続するゲート配線のインダクタンスが大きい場合には、ゲート電流の増減率に応じた起電圧がゲートに印加され、ゲート電圧が振動する場合がある。

このようにゲート電圧が振動する場合、一時的に短絡電流が過電流と判定される値を下回ることがある。この時、連続した過電流状態の期間がフィルタ時間より短ければ短絡電流を遮断する指令が出力されないため、振動が複数回繰り返されてパワー半導体素子へのストレスが増加しパワー半導体素子が破壊される懸念がある。

本発明は、前記した課題に解決することを目的として、短絡時にゲート電圧が振動して一時的に短絡電流が過電流と判定される値を下回る場合においても、短絡電流を遮断することを可能にする短絡保護機能を有する半導体駆動装置、及びその半導体駆動装置を用いた電力変換装置を提供する。

前述した課題を解決するために、本発明に係る半導体駆動装置は、第１及び第２の主端子並びに当該第１及び第２の主端子に流れる主電流を制御する制御端子を有する半導体素子に対して、制御端子及び前記第２の主端子間に印加する制御電圧を制御する制御電圧制御部と、主電流の過電流状態を検出する過電流検出部と、過電流検出部からの過電流状態の検出信号を時間積分し当該時間積分した出力を過電流状態が解消されてから所定期間維持する積分回路部と、積分回路部の出力が所定値に達すると制御電圧制御部に対して主電流を遮断するための遮断指令を送出する遮断指令部とから構成されることを特徴とする。

本発明に係る半導体駆動装置によれば、短絡時にゲート電圧が振動して一時的に短絡電流が過電流と判定される値を下回る場合においても、確実に短絡電流を遮断することができる短絡保護機能を奏する。

図１は、一般的な半導体駆動装置の基本構成を示すブロック図である。 図２は、本発明の実施例１に係る半導体駆動装置の基本構成を示すブロック図である。 図３は、本発明と従来技術による半導体駆動装置を用いた場合の短絡発生時の波形例である。 図４は、本発明の実施例１における半導体駆動装置の具体例を示すブロック図である。 図５は、本発明の実施例２に係る半導体駆動装置の基本構成を示すブロック図である。 図６は、本発明の実施例３に係る半導体駆動装置の基本構成を示すブロック図である。 図７は、本発明の実施例４に係る半導体駆動装置の基本構成を示すブロック図である。 図８は、本発明の実施例５に係る半導体駆動装置の基本構成を示すブロック図である。 図９は、本発明の実施例６に係る半導体駆動装置の基本構成を示すブロック図である。 図１０は、本発明の実施例８に係る半導体駆動装置の基本構成を示すブロック図である。 図１１は、本発明の実施例９に係る半導体駆動装置の基本構成を示すブロック図である。 図１２は、本発明の実施例１０に係る半導体駆動装置を適用した電力変換装置を示す図である。

以下、本発明の実施の形態として、実施例１〜１０を図面に基づいて詳細に説明する。

図２は、本発明の実施例１に係る半導体駆動装置の短絡保護機能の基本構成を示す図である。なお、実施例１では、半導体としてＭＯＳＦＥＴを例にとって説明するが、それに限定されるものではなく、その他一般の半導体（ＩＧＢＴ等）で構成した駆動装置にも適用できるものである。
図２に示すように、実施例１に係る半導体駆動装置は、指令部１、ゲート電圧制御回路２、ドレイン電流検出部３、第１の過電流状態を検出する第１の過電流検出部４、第２の過電流状態を検出する第２の過電流検出部５、第１のゲート電圧低減指令部６、時間積分回路７及び遮断指令部８から構成されている。

ドレイン電流検出部３の構成例としては、センス用の抵抗やセンス用の素子を用いるもの、ＭＯＳＦＥＴモジュールの寄生インダクタンスに発生する起電圧を積分して算出するもの、その他の電流検出器一般が該当する。
時間積分回路７は、第２の過電流検出部５の出力を積分する回路であり、構成例として、コンデンサと抵抗等の受動素子を用いたフィルタ回路やオペアンプを用いたフィルタ回路等が挙げられる。

ここで、時間積分回路７は、第２の過電流検出部５の出力が解除されてから一定期間は積分値の出力を維持し、その後に積分値がリセットされる機能を持つ。積分値をリセットする機能の構成例として、コンデンサと抵抗等の受動素子を用いたフィルタ回路やオペアンプを用いたフィルタ回路等が挙げられる。
なお、本発明に係る半導体駆動装置が、基本構成要素である半導体が多数個ある場合にも適用できることは勿論のことである。

次に、実施例１に係る半導体駆動装置の動作態様について説明する。上位の論理部から駆動指令入力信号ＳＩＮが指令部１に入力されると、指令部１はその信号に応じて、ＭＯＳＦＥＴ Ｑ０とダイオードＤ０を逆並列に接続して構成される半導体モジュールの駆動信号を処理する。その結果に基づき、ゲート電圧制御回路２は、ＭＯＳＦＥＴ Ｑ０のゲートに電圧を印加し、半導体モジュールの動作を制御する。

ここで、仮に対アーム素子が破壊し、短絡状態が発生したと仮定する。この時、ＭＯＳＦＥＴ Ｑ０に流れるドレイン電流Ｉｄが増加し、ドレイン電流Ｉｄは過電流状態となる。ドレイン電流Ｉｄは、ドレイン電流検出部３によって監視されているところ、第１の過電流状態になると、第１の過電流検出部４によって過電流状態が検出される。この検出信号を受けた第１のゲート電圧低減指令部６から、ＭＯＳＦＥＴ Ｑ０のオン状態を維持可能な電圧範囲でゲート電圧を低減するゲート電圧低減指令がゲート電圧制御回路２に出力される。これにより、ゲート電圧が低減してドレイン電流Ｉｄが制限される。

また、第２の過電流状態になると、第２の過電流検出部５によって過電流状態が検出される。実施例１では、第１の過電流状態の方が第２の過電流状態よりドレイン電流値が大きいことを想定しているが、反対の関係でも、または第１の過電流状態と第２の過電流状態が等しい状態でも差し支えない。第２の過電流状態の検出信号は、時間積分回路７によって積分され、あらかじめ定められた規定値に達すると、遮断指令部８からゲート電圧制御回路２に対して、ドレイン電流Ｉｄを緩やかに遮断する指令が出力される。これにより、短絡状態を遮断することができる。

この短絡中に、仮にゲートに流入する変位電流等の影響により、ゲート電圧が一時的に設定値より低い値に低下して、その結果、ドレイン電流Ｉｄが、第１及び第２の過電流状態が検出されない程度まで一時的に低下した場合を想定する。この時、第２の過電流状態が検出されないために、時間積分回路７による積分値は上昇を止め、積分値が保持される。他方、第１の過電流状態が検出されないために、過電流検出部４を介した第１のゲート電圧低減指令部６によるゲート電圧低減指令が解除され、再びゲート電圧が上昇してドレイン電流Ｉｄが上昇に転ずる。ドレイン電流Ｉｄの再上昇によって再び第２の過電流状態が検出されると、第２の過電流状態の検出信号が再び時間積分回路７によって積分され、あらかじめ定められた規定値に達すると、遮断指令部８からゲート電圧制御回路２にドレイン電流Ｉｄを緩やかに遮断する遮断指令が出力され、短絡状態を遮断することができる。

前記した一連の動作において、最初に第２の過電流状態となった後にドレイン電流Ｉｄが一時的に第２の過電流状態を下回った期間に、時間積分回路７による積分値が保持されたことにより、再び第２の過電流状態となった際に前回の過電流状態時の積分値を引き継いだ形で積分が行われ、最初の過電流状態の期間と２回目の過電流状態の期間の和によって遮断指令が出力されることになる。即ち、過電流状態が連続的でなく断続的に生じた場合でも、過電流期間の総和によって遮断指令を出力することになる。これにより、短絡時にドレイン電流Ｉｄが振動するような場合でも、ＭＯＳＦＥＴ Ｑ０への短絡ストレスを増加させることなく短絡保護を行うことが可能になる。
ここにおいて、図３に、実施例１と従来の短絡保護技術による場合の各動作波形例を示す。

また、前記した効果を得るために、実施例１では、第２の過電流状態が検出されなくなって一定期間は、時間積分回路７による積分値を保持してから積分値をリセットする構成となっている。ただし、保持期間が長すぎると、ノイズや過電流の誤検出による信号を積算して、短絡していないにも拘らず、短絡遮断指令８が出力され、システムがシャットダウンしてしまう懸念がある。短絡以外で過電流を検出するリスクの高いタイミングとして、ターンオン時の逆回復電流によるドレイン電流の一時的な増加が考えられる。
実施例１では、受動素子やオペアンプを用いたフィルタ等によって保持期間を規定した。他に、指令部１からターンオフ指令が出るタイミングで、積分値をリセットする設定としても差し支えない。ただし、この保持期間は、少なくとも次のターンオン指令までに終了する必要がある。

図４は、図２に示した実施例１の具体的な装置構成の一例を示す図である。
ドレイン電流検出部３は、パワー半導体モジュールの寄生インダクタンスＬｅに発生する起電圧を積分することでドレイン電流を取得し、コンパレータ回路（４ａ、５ａ）で予め定めた規定値より高い過電流状態を判定する。積分回路はＣＲフィルタ回路で構成される。

まず、コンパレータ４ａによって第１の過電流状態と判定されると、第１のゲート電圧低減指令部６の構成要素であって、ゲートと半導体駆動装置の負側電源Ｖｍを接続するＭＯＳＦＥＴがオンして、半導体駆動装置の正側電源Ｖｐと負側電源Ｖｍが抵抗Ｒｇ１及びＲｇ２を介して導通する。これにより、ゲート電圧は、抵抗Ｒｇ１と抵抗Ｒｇ２の分圧によって定まる値まで低減される。

また、コンパレータ５ａによって第２の過電流状態が判定されると、時間積分回路７によって第２の過電流状態信号が積分され、遮断指令部８を構成するコンパレータ回路で予め定めた規定値より大きい過電流時間を判定し、短絡遮断信号をゲート電圧制御回路２に出力する。時間積分回路７はＣＲフィルタ回路で構成される。
第２の過電流状態を判定するコンパレータ５ａと第２の過電流時間の積分値を判定する遮断指令部８の間にはダイオードＤ１が設けられ、第２の過電流状態が解消されても過電流時間積分値が保持される。

時間積分回路７の出力部と半導体駆動装置の負側電源Ｖｍは、スイッチング素子Ｑ１で接続されており、第２の過電流状態が解消されて所定の期間が経過するとスイッチング素子Ｑ１が動作して時間積分回路の出力がリセットされる。第２の過電流状態が解消してからスイッチング素子Ｑ１が動作するまでの期間は、時間積分回路７に設けたＣＲフィルタ回路によって規定される。

本発明の実施例１では、第２の過電流状態が検出されない状態から一定期間は時間積分回路７による積分値を保持してから積分値をリセットする構成となっている。これにより、過電流状態が連続的でなく断続的に生じた場合でも、過電流期間の総和によって遮断指令が出力されるため、短絡時にドレイン電流が振動するような場合でも、パワー半導体素子Ｑ０への短絡ストレスを増加させることなく短絡保護を行うことができる。また、第２の過電流状態が検出されない状態から一定時間が経過すると積分値がリセットされるため、短絡以外のリスクとして、過電流信号をノイズ等により積算することによってシステムがシャットダウンするリスクが低減される。

図５は、本発明の実施例２に係る半導体駆動装置の基本構成を示す図である。
図２に示す実施例１と異なる点は、第１の過電流状態の検出によって、所定の期間中は強制的に出力されるゲート電圧低減指令が動作することである。そのための構成として、実施例１の第１のゲート電圧低減指令部６に替えて、第２のゲート電圧低減指令部９を設けている。その他の構成は、図２に示す実施例１と同様である。ゲート電圧低減指令を強制的に所定の期間出力することは、ＣＲフィルタ回路等の種々の手段によって実現可能である。

本実施例によれば、短絡時のゲート電圧の変動で一時的にドレイン電流が第１の過電流状態を下回る場合にゲート電圧低減指令が解除されることを防止できるため、指令解除によるゲート電圧変動を防止することができる。

図６は、本発明の実施例３に係る半導体駆動装置の基本構成を示す図である。
本実施例の特徴は、過大な過電流状態の検出によるゲート電圧を低減する手段として、ツェナーダイオードＤｚ１によるクランプ動作を用いる点であり、その他の構成は、図２または図５に示す実施例１または実施例２と同様である。図４に示す半導体駆動装置の電源の抵抗分圧によるゲート電圧の低減では、短絡時に帰還容量を介した変位電流がゲートに流入した際に、その電流量に応じた起電力が発生するため、ゲート電圧が上昇する懸念がある。本実施例によれば、ゲート電圧低減時のゲート電圧は、ツェナーダイオードＤｚ１によってクランプされるため、変位電流がゲートに流入した際もゲート電圧の変動を抑制することができる。

ただし、ツェナーダイオードＤｚ１のクランプ電圧のばらつきによってゲート電圧がばらつく懸念と、駆動するパワー半導体素子の入力容量が大きく、半導体駆動装置のゲート抵抗Ｒｇ１が小さく設定されている場合は、クランプ時にツェナーダイオードＤｚ１に大電流が流れる。このため、大容量のツェナーダイオードを使用する必要があり、部品が大型化する懸念がある。

図７は、本発明の実施例４に係る半導体駆動装置の基本構成を示す図である。
図６に示す実施例３と異なる点は、第１の過電流状態のゲート電圧を低減する手段として、半導体駆動装置の電源の抵抗分圧を用い、さらにツェナーダイオードＤｚ２を抵抗Ｒｇ２に並列接続する点である。実施例３と同様に、短絡中に帰還容量を介した変位電流がゲートに流入した際のゲート電圧変動を抑制するものであるところ、ゲート電圧低減時に抵抗Ｒｇ２が担う電圧よりも、ツェナーダイオードＤｚ２のクランプ電圧がわずかに高くなるように設定することで、変位電流が流入した時のみ、ツェナーダイオードＤｚ２がクランプ動作を行う。このため、駆動するパワー半導体素子Ｑ０の入力容量が大きく、半導体駆動装置のゲート抵抗Ｒｇ１が小さく設定されている場合において、実施例３と比較して小容量のツェナーダイオードで対応できるので、部品を小型化することができる。

図８は、本発明の実施例５に係る半導体駆動装置の基本構成を示す図である。
本実施例では、半導体駆動装置の正側の電源Ｖｐと負側の電源Ｖｍを抵抗Ｒ１と抵抗Ｒ２によって分圧したゲート電圧低減用の電位と、ゲート電圧低減用の電位を安定化させるためのコンデンサＣ１によってゲート電圧低減用電源１１を設けたことが特徴である。第１の過電流状態を検出した際に、スイッチング素子１０によってゲートを半導体駆動装置の正側の電源Ｖｐから切り離すと共に、ゲートとゲート電圧低減用電源１１を接続することによってゲート電圧を低減することを特徴とする。その他の構成は、図２または図５に示す実施例１または実施例２と同様である。

本実施例によれば、抵抗分圧やツェナーダイオードによるクランプによってゲート電圧を低減する方式と比較して、ゲート電圧低減時の半導体駆動装置中を流れる貫通電流を低減することができ、半導体駆動装置に用いる部品の信頼性を向上させることができる。

図９は、本発明の実施例６に係る半導体駆動装置の基本構成を示す図である。
半導体駆動装置の構成は、図７に示す実施例４と同様であるが、半導体駆動装置とパワー半導体素子の制御端子とを、２００ｎＨ以下のインダクタンスＬｇ１を有するゲート配線またはインダクタンスＬｇ１が２００ｎＨ以下のラミネート・ブスバーで接続することが特徴である。本実施例によれば、駆動するパワー半導体素子の入力容量が大きく、ゲート配線に流れるゲート電流が大きい場合に、ゲート配線のインダクタンス（Ｌｇ１）とゲート電流の増減率（ｄＩｇ／ｄｔ）との積によって発生する起電圧（Ｌｇ１（ｄＩｇ／ｄｔ））を抑制できるため、ゲート電圧の振動を抑制することができる。また、ゲート電圧を制御する際に、半導体駆動装置とパワー半導体素子の制御端子間の信号遅延を低減できる。

本発明の実施例７に係る半導体駆動装置の構成は、図７に示す実施例４と同様であるが、半導体駆動装置とパワー半導体素子の制御端子とを、ねじ留めによって接続することが特徴である。本実施例によれば、実施例６と同等の効果を安価な部品によって実現することができる。

図１０は、本発明の実施例８に係る半導体駆動装置の基本構成を示す図である。
本実施例は、ゲート電圧が半導体駆動装置の正側の電源Ｖｐよりも大きくなった状態をコンパレータ回路等によって検出する過ゲート電圧検出部１２を備え、過ゲート電圧状態の検出によってゲート電圧を低減する指令を出力することが特徴である。その他の基本構成は、図２または図５に示す実施例１または実施例２と同様であり、前述した実施例１〜７に対して適用可能である。

短絡初期の電流増加率が大きく、激しい短絡となるＴｙｐｅ ＩＩ短絡及びＴｙｐｅ ＩＩＩ短絡では、短絡初期に帰還容量を介した変位電流がゲートに流入するため、一時的にゲート電圧が半導体駆動装置の正側の電源電圧Ｖｐより上昇することが特徴である。これに対して、本実施例によると、Ｔｙｐｅ ＩＩ短絡及びＴｙｐｅ ＩＩＩ短絡が発生した場合に、短絡初期に生じるゲート電圧上昇の検出は、第１の過電流状態の検出よりも早いタイミングで行われる。このため、より早いタイミングでゲート電圧低減指令を出力することができ、その結果として、短絡初期の電流増加を抑制することができる。

図１１は、本発明の実施例９に係る半導体駆動装置の基本構成を示す図である。
本実施例では、ドレイン電流の増加率（ｄＩｄ／ｄｔ）を監視し、予め定めた規定値よりドレイン電流増加率が大きい状態を検出する電流増加率検出部１３を備え、ドレイン電流の増加率（ｄＩｄ／ｄｔ）の過大検出によってゲート電圧低減指令が出力されることが特徴である。その他の構成は、図２または図５に示す実施例１または実施例２と同様であり、前述した実施例１〜７に対して適用可能である。

Ｔｙｐｅ ＩＩ短絡及びＴｙｐｅ ＩＩＩ短絡は、自アームがオン中に対アームが突然破壊する短絡モードであるため、短絡初期の電流増加率が主回路の寄生インダクタンスのみで制限され、Ｔｙｐｅ Ｉ短絡と比べて短絡初期の電流増加率が大きいことが特徴である。これに対して、本実施例によると、Ｔｙｐｅ ＩＩ短絡及びＴｙｐｅ ＩＩＩ短絡が発生した場合に、短絡初期のドレイン電流増加率の異常を検出するタイミングは、第１の過電流状態の検出よりも早いタイミングで行われる。このため、より早いタイミングでゲート電圧低減指令を出力することができ、その結果として、短絡初期の電流増加を抑制することができる。

図１２は、本発明の実施例１０として、本発明に係る半導体駆動装置を適用した電力変換装置を示す図である。
実施例１０に係る電力変換装置は、前記した実施例１から９のいずれかに係る半導体駆動装置を、電力変換装置における半導体スイッチング素子の駆動装置として適用したものである。

図１２に示すように、実施例１０に係る電力変換装置１４は、パワー半導体素子Ｑ１１〜Ｑ１６、ダイオードＤ１１〜Ｄ１６、半導体駆動装置ＧＤ１〜ＧＤ６、及びパワー半導体素子Ｑ１１〜Ｑ１６に対してスイッチング動作のための制御振動である駆動指令信号を発生する上位論理部Ｌ１から構成される。すなわち、実施例１０に係る電力変換装置１４は、電圧Ｖｄｃの直流電源１５の直流電力を交流電力に変換するインバータ装置である。
また、実施例１０では、パワー半導体素子Ｑ１１〜Ｑ１６としてＭＯＳＦＥＴを用いているが、これに限定されるものではなく、ＩＧＢＴなど他のスイッチング素子を用いて構成してもよい。

電力変換装置１４は、直流電源１５の正負の端子間に、２個のパワー半導体素子（Ｑ１１及びＱ１２、Ｑ１３及びＱ１４、Ｑ１５及びＱ１６）の極性をそろえて直列に接続した上下アームが３組接続されている。また、各パワー半導体素子Ｑ１１〜Ｑ１６のソース−ドレイン間には、負荷電流を還流させるダイオードＤ１１〜Ｄ１６が逆極性かつ並列にそれぞれ接続されている。また、直列接続された２個の半導体スイッチング素子（Ｑ１１及びＱ１２、Ｑ１３及びＱ１４、Ｑ１５及びＱ１６）の接続点は、それぞれ交流の出力端子となり、負荷である三相交流モータＭ１に接続されている。

そして、電力変換装置１４は、上位論理部Ｌ１によって半導体駆動装置ＧＤ１〜ＧＤ６を介して、それぞれパワー半導体素子Ｑ１１〜Ｑ１６のスイッチング動作を制御して、交流端子に接続された三相交流モータＭ１に交流電力を供給する。すなわち、上位論理部Ｌ１が、各パワー半導体素子Ｑ１１〜Ｑ１６に対する駆動指令信号を発生し、この駆動指令信号を受けた半導体駆動装置ＧＤ１〜ＧＤ６が、パワー半導体素子Ｑ１１〜Ｑ１６のゲート端子（制御端子）に対してスイッチング信号を送信することで電力変換動作を行う。

なお、実施例１０では、本発明に係る半導体駆動装置を電力変換装置に適用した例として、インバータ装置の場合について説明したが、これに限定されるものではなく、直流−直流コンバータや交流−直流コンバータなど、他の電力変換装置に適用することもできる。

ＳＩＮ ・・・ 駆動指令入力信号、Ｔ１ ・・・ ゲート出力段回路、
Ｑ０、Ｑ１１〜Ｑ１６ ・・・ パワーＭＯＳＦＥＴ、Ｇ ・・・ ゲート、
Ｄ ・・・ ドレイン、Ｓ ・・・ ソース、Ｉｄ ・・・ ドレイン電流、
Ｒｇ ・・・ ゲート抵抗、Ｄ０、Ｄ１１〜Ｄ１６ ・・・ ダイオード、
Ｖｐ ・・・ 半導体駆動装置の正側電源電圧、
Ｖｍ ・・・ 半導体駆動装置の負側電源電圧、
Ｒ１、Ｒ２、Ｒｇ１、Ｒｇ２ ・・・ 抵抗、
Ｌｅ ・・・ パワー半導体モジュールの寄生インダクタンス、
Ｄｚ１、Ｄｚ２ ・・・ ツェナーダイオード、Ｃ１ ・・・ コンデンサ、
Ｌｇ１ ・・・ ラミネート・ブスバー、
ｄＩｄ／ｄｔ ・・・ ドレイン電流の増減率、
１ ・・・ 指令部、２ ・・・ ゲート電圧制御回路、
３ ・・・ ドレイン電流検出部、４ ・・・ 第１の過電流検出部、
５ ・・・ 第２の過電流検出部、４ａ、５ａ ・・・ コンパレータ、
６ ・・・ 第１のゲート電圧低減指令部、７ ・・・ 時間積分回路、
８ ・・・ 遮断指令部、９ ・・・ 第２のゲート電圧低減指令部、
１０ ・・・ スイッチング素子、１１ ・・・ ゲート電圧低減用電源、
１２ ・・・ 過ゲート電圧検出部、１３ ・・・ 電流増加率検出部、
１４ ・・・ 電力変換装置、１５ ・・・ 直流電源

Claims (10)

1. 第１及び第２の主端子並びに当該第１及び第２の主端子に流れる主電流を制御する制御端子を有する半導体素子を駆動する半導体駆動装置であって、
   前記制御端子及び前記第２の主端子間に印加する制御電圧を制御する制御電圧制御部と、
   前記主電流の第１及び第２の過電流状態を検出する第１及び第２の過電流検出部と、
   前記第１の過電流検出部からの前記第１の過電流状態の検出信号により、前記制御電圧制御部に対して前記半導体素子のオン状態を維持可能にする電圧範囲内で前記制御電圧を低減するための低減指令を送出する制御電圧低減指令部と、
   前記第２の過電流検出部からの前記第２の過電流状態の検出信号を時間積分し、当該時間積分した出力を前記過電流状態が解消されてから第１の所定期間維持する積分回路部と、
   前記積分回路部の前記出力が所定値に達すると、前記制御電圧制御部に対して前記主電流を遮断するための遮断指令を送出する遮断指令部と
   を備え、
   前記制御電圧低減指令部は、前記低減指令を強制的に第２の所定期間送出する
   ことを特徴とする半導体駆動装置。
2. 第１及び第２の主端子並びに当該第１及び第２の主端子に流れる主電流を制御する制御端子を有する半導体素子を駆動する半導体駆動装置であって、
   前記制御端子及び前記第２の主端子間に印加する制御電圧を制御する制御電圧制御部と、
   前記主電流の第１及び第２の過電流状態を検出する第１及び第２の過電流検出部と、
   前記制御端子の電圧の過電圧状態を検出する過電圧検出部と、
   前記第１の過電流検出部からの前記第１の過電流状態の検出信号により、前記制御電圧制御部に対して前記半導体素子のオン状態を維持可能にする電圧範囲内で前記制御電圧を低減するための低減指令を送出する制御電圧低減指令部と、
   前記第２の過電流検出部からの前記第２の過電流状態の検出信号を時間積分し、当該時間積分した出力を前記過電流状態が解消されてから第１の所定期間維持する積分回路部と、
   前記積分回路部の前記出力が所定値に達すると、前記制御電圧制御部に対して前記主電流を遮断するための遮断指令を送出する遮断指令部と
   を備え、
   前記過電圧検出部は、前記制御端子の電圧が当該半導体駆動装置の電源電圧を超えた状態を検出した場合に前記低減指令を前記制御電圧制御部に対して送出する
   ことを特徴とする半導体駆動装置。
3. 第１及び第２の主端子並びに当該第１及び第２の主端子に流れる主電流を制御する制御端子を有する半導体素子を駆動する半導体駆動装置であって、
   前記制御端子及び前記第２の主端子間に印加する制御電圧を制御する制御電圧制御部と、
   前記主電流の第１及び第２の過電流状態を検出する第１及び第２の過電流検出部と、
   前記主電流の電流増加率を検出する電流増加率検出部と、
   前記第１の過電流検出部からの前記第１の過電流状態の検出信号により、前記制御電圧制御部に対して前記半導体素子のオン状態を維持可能にする電圧範囲内で前記制御電圧を低減するための低減指令を送出する制御電圧低減指令部と、
   前記第２の過電流検出部からの前記第２の過電流状態の検出信号を時間積分し、当該時間積分した出力を前記過電流状態が解消されてから第１の所定期間維持する積分回路部と、
   前記積分回路部の前記出力が所定値に達すると、前記制御電圧制御部に対して前記主電流を遮断するための遮断指令を送出する遮断指令部と
   を備え、
   前記電流増加率検出部は、前記電流増加率が所定値を超えた状態を検出した場合に前記低減指令を前記制御電圧制御部に対して送出する
   ことを特徴とする半導体駆動装置。
4. 請求項１〜３のいずれか１項に記載の半導体駆動装置であって、
   前記第１の所定期間は、前記半導体素子の次のターンオン指令までに終了する
   ことを特徴とする半導体駆動装置。
5. 請求項２〜４のいずれか１項に記載の半導体駆動装置であって、
   前記制御電圧低減指令部は、前記低減指令を強制的に第２の所定期間送出する
   ことを特徴とする半導体駆動装置。
6. 請求項１〜５のいずれか１項に記載の半導体駆動装置であって、
   当該半導体駆動装置の電源電圧を抵抗によって分圧して、前記低減指令の送出時の前記制御電圧を生成する
   ことを特徴とする半導体駆動装置。
7. 請求項１〜５のいずれか１項に記載の半導体駆動装置であって、
   当該半導体駆動装置の電源電圧をツェナーダイオードによる電圧クランプを用いて分圧して、前記低減指令の送出時の前記制御電圧を生成する
   ことを特徴とする半導体駆動装置。
8. 請求項６に記載の半導体駆動装置であって、
   前記抵抗に対してツェナーダイオードを並列に接続する
   ことを特徴とする半導体駆動装置。
9. 請求項６に記載の半導体駆動装置において、
   前記抵抗に対してコンデンサを並列に接続して構成した制御電圧低減用電源を、前記低減指令の送出時に前記制御端子に接続して前記制御電圧とする
   ことを特徴とする半導体駆動装置。
10. 第１及び第２の主端子並びに当該第１及び第２の主端子に流れる主電流を制御する制御端子を有する半導体素子及び当該半導体素子を駆動する請求項１〜９のいずれか１項に記載の半導体駆動装置を用いた電力変換装置であって、
    直流電源に対して前記半導体素子を２個直列接続した上下アームを複数個並列に接続し、前記半導体素子のそれぞれに対して前記半導体駆動装置を接続した電力変換装置。
    

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