JP2014217249A - 駆動対象スイッチング素子の駆動回路 - Google Patents

Abstract

【課題】スイッチング素子Ｓ￥＃の信頼性の低下を好適に回避することのできる駆動対象スイッチング素子の駆動回路を提供する。
【解決手段】コンパレータ５４の出力信号Ｓｉｇの論理が「Ｈ」となってから規定時間経過したタイミングにおいて、ソフト遮断処理による操作対象を、ソフト遮断用スイッチング素子４８及びクランプ用スイッチング素子４０の双方からソフト遮断用スイッチング素子４８に変更する。これにより、ソフト遮断処理によってゲート電荷の放電が開始されてから完了されるまでの期間の途中において、ゲート電荷の放電速度を低下させることができる。
【選択図】 図２

Description

本発明は、駆動対象スイッチング素子の駆動回路に関する。

この種の駆動回路としては、直流電源に並列接続された高電位側スイッチング素子及び低電位側スイッチング素子（例えばＩＧＢＴ）の直列接続体を備える電力変換回路（例えば３相インバータ）に適用されるものが知られている。ここで、高電位側スイッチング及び低電位側スイッチング素子のうち一方がショート故障する状況下、他方がオン状態に切り替えられる上下アーム短絡が生じる場合、これらスイッチング素子に過電流（短絡電流）が流れることとなる。

ここで、スイッチング素子に流れる過電流を抑制すべく、例えば下記特許文献１に見られるように、ソフト遮断処理を実行可能なスイッチング素子の過電流保護回路が知られている。詳しくは、この過電流保護回路は、スイッチング素子に過電流が流れていることを条件として、ソフト遮断処理によってスイッチング素子を強制的にオフ状態に切り替える。これにより、スイッチング素子の過電流の流通を遮断するとともに、スイッチング素子が強制的にオフ状態に切り替えられる場合に生じるサージ電圧の抑制を図っている。

特開２０１０−１５４５９５号公報

ところで、本発明者らは、高電位側スイッチング素子及び低電位側スイッチング素子のうち一方がフルオン状態とされる状況下において他方がショート故障する上下アーム短絡が生じる場合、過電流保護回路によってスイッチング素子を強制的にオフ状態に切り替えると、サージ電圧が過度に高くなる事態に直面した。サージ電圧が過度に高くなると、高電位側スイッチング素子や低電位側スイッチング素子の信頼性が低下するおそれがある。

こうした事態を回避すべく、サージ電圧がその許容上限値以下となるように、ソフト遮断処理が行われる場合におけるゲート電荷の放電速度を低めに設定することも考えられる。しかしながら、この場合、サージ電圧をその許容上限値以下に抑制できるものの、ソフト遮断処理によってゲート電荷の放電が開始されてから、スイッチング素子がオフ状態に切り替えられるまでの期間が長くなる。この期間が長くなることに起因して、スイッチング素子に過電流が流れ始めてからスイッチング素子がオフ状態に切り替えられるまでの期間におけるスイッチング素子の都度の損失の時間積分値（以下、短絡エネルギ）が増大する。これにより、短絡エネルギがその許容上限値を超える事態が生じ、スイッチング素子の信頼性が低下するおそれがある。

本発明は、上記課題を解決するためになされたものであり、その目的は、駆動対象スイッチング素子の信頼性の低下を好適に回避することのできる駆動対象スイッチング素子の駆動回路を提供することにある。

上記課題を解決すべく、請求項１記載の発明は、駆動対象スイッチング素子（Ｓ￥＃）の入出力端子間に流れる電流を検出する電流検出手段（Ｓｔ，５２）と、前記電流検出手段によって検出された電流が閾値を超えたことを条件として、前記駆動対象スイッチング素子に過電流が流れている旨判断する過電流判断手段と、前記過電流判断手段によって過電流が流れている旨判断されたことを条件として、前記駆動対象スイッチング素子の開閉制御端子の電荷を放電させることで該駆動対象スイッチング素子を強制的にオフ状態に切り替える強制オフ手段と、前記駆動対象スイッチング素子がフルオン状態とされる場合において前記過電流判断手段によって過電流が流れている旨判断されたことを条件として、前記強制オフ手段によって前記電荷の放電が開始されてから前記駆動対象スイッチング素子がオフ状態に切り替えられるまでの期間の途中において、前記電荷の放電速度を低下させる処理を行う処理手段と、を備えることを特徴とする。

上記発明では、処理手段によって放電速度が低下させられる以前においては、放電速度を高く維持することで駆動対象スイッチング素子の短絡エネルギを抑制する。そして、その後、処理手段によって放電速度を低下させることで、サージ電圧を抑制する。このため、上記発明によれば、駆動対象スイッチング素子がフルオン状態とされる場合において駆動対象スイッチング素子に過電流が流れるときであっても、短絡エネルギ及びサージ電圧を抑制することができる。これにより、駆動対象スイッチング素子の信頼性の低下を好適に回避することができる。

第１の実施形態にかかるモータ制御システムの構成図。 同実施形態にかかるドライブユニットの構成図。 上下アーム短絡時のコレクタ電流等の推移を示すタイムチャート。 第１の実施形態にかかるソフト遮断処理の手順を示すフローチャート。 同実施形態にかかるソフト遮断処理の一例を示すタイムチャート。 第２の実施形態にかかるドライブユニットの構成図。 同実施形態にかかるソフト遮断処理の手順を示すフローチャート。 同実施形態にかかるソフト遮断処理の一例を示すタイムチャート。 第３の実施形態にかかるソフト遮断処理の手順を示すフローチャート。 同実施形態にかかるソフト遮断処理の一例を示すタイムチャート。 第４の実施形態にかかるソフト遮断処理の手順を示すフローチャート。 同実施形態にかかるソフト遮断処理の一例を示すタイムチャート。 第５の実施形態にかかるソフト遮断処理の手順を示すフローチャート。 同実施形態にかかるソフト遮断処理の一例を示すタイムチャート。 第６の実施形態にかかるソフト遮断処理の手順を示すフローチャート。 第７の実施形態にかかるソフト遮断処理の手順を示すフローチャート。 第８の実施形態にかかるソフト遮断処理の手順を示すフローチャート。 同実施形態にかかるソフト遮断処理の一例を示すタイムチャート。

（第１の実施形態）
以下、本発明にかかる駆動対象スイッチング素子の駆動回路を車載主機として回転機及び内燃機関を備えるハイブリッド車両に適用した第１の実施形態について、図面を参照しつつ説明する。

図１に示すように、モータジェネレータ１０は、車載主機であり、図示しない駆動輪に連結されている。モータジェネレータ１０は、インバータＩＶを介して「直流電源」としての高電圧バッテリ１２に接続されている。高電圧バッテリ１２の出力電圧は、例えば百Ｖ以上である。なお、高電圧バッテリ１２及びインバータＩＶの間には、高電圧バッテリ１２の出力電圧を昇圧してインバータＩＶに印加する図示しない昇圧コンバータが備えられている。

インバータＩＶは、高電位側（上アーム側）のスイッチング素子Ｓ￥ｐ（￥＝ｕ，ｖ，ｗ）及び低電位側（下アーム側）のスイッチング素子Ｓ￥ｎの直列接続体を備えている。詳しくは、インバータＩＶは、３組のスイッチング素子Ｓ￥ｐ，Ｓ￥ｎの直列接続体を備え、スイッチング素子Ｓ￥ｐ，Ｓ￥ｎの接続点は、モータジェネレータ１０の￥相に接続されている。ちなみに、本実施形態では、上記スイッチング素子Ｓ￥＃（＃＝ｐ，ｎ）として、電圧制御形の半導体スイッチング素子が用いられ、より具体的には、ＩＧＢＴが用いられている。そして、スイッチング素子Ｓ￥＃には、フリーホイールダイオードＤ￥＃が逆並列に接続されている。なお、本実施形態において、スイッチング素子Ｓ￥＃が「駆動対象スイッチング素子」に相当する。

制御装置１４は、低電圧バッテリ１６を電源し、マイコンを主体として構成されている。制御装置１４は、モータジェネレータ１０の制御量（例えばトルク）をその指令値に制御すべく、インバータＩＶを操作する。詳しくは、制御装置１４は、インバータＩＶを構成するスイッチング素子Ｓ￥＃を操作すべく、操作信号ｇ￥＃を生成してドライブユニットＤＵに出力する。ここで、高電位側の操作信号ｇ￥ｐと、対応する低電位側の操作信号ｇ￥ｎとは、互いに相補的な信号となっている。すなわち、高電位側のスイッチング素子Ｓ￥ｐと、対応する低電位側のスイッチング素子Ｓ￥ｎとは、交互にオン状態とされる。

インターフェース１８は、高電圧システムと低電圧システムとの間を電気的に絶縁しつつ、これらシステム間の信号の伝達を行う機能を有する。ここで、高電圧システムは、高電圧バッテリ１２、インバータＩＶ及びモータジェネレータ１０を備えるシステムである。また、低電圧システムは、低電圧バッテリ１６及び制御装置１４を備えるシステムである。なお、本実施形態において、インターフェース１８は、光絶縁素子（フォトカプラ）を備えている。

続いて、図２を用いて、ドライブユニットＤＵの構成について説明する。

図示されるように、ドライブユニットＤＵは、１チップ化された半導体集積回路であるドライブＩＣ２０、及び所定の出力電圧Ｖｏｍ（例えば１５Ｖ）を有する定電圧電源２２を備えている。詳しくは、定電圧電源２２は、充電用抵抗体２４を介して第１の端子Ｔ１に接続されている。第１の端子Ｔ１は、ＰチャネルＭＯＳＦＥＴ（以下、充電用スイッチング素子２６）及び第２の端子Ｔ２を介してスイッチング素子Ｓ￥＃のゲートに接続されている。また、定電圧電源２２及び充電用抵抗体２４の接続点は、ドライブＩＣ２０の第３の端子Ｔ３を介して抵抗体２８の一端に接続されている。抵抗体２８の他端は、定電流電源３０を介してスイッチング素子Ｓ￥＃の出力端子（エミッタ）に接続されている。

定電流電源３０及び抵抗体２８の接続点は、定電流用オペアンプ３４の非反転入力端子に接続され、定電流用オペアンプ３４の反転入力端子は、第１の端子Ｔ１に接続されている。また、定電流用オペアンプ３４の出力端子は、充電用スイッチング素子２６のゲートに接続されている。こうした構成によれば、第１の端子Ｔ１の電位を、定電流電源３０及び抵抗体２８の接続点の電位に保持することができ、ゲートの充電電流を一定値とすることができる。すなわち、スイッチング素子Ｓ￥＃のゲートの充電を定電流制御にて行うことができる。

スイッチング素子Ｓ￥＃のゲートは、放電用抵抗体３６を介してドライブＩＣ２０の第４の端子Ｔ４に接続され、第４の端子Ｔ４は、ＮチャネルＭＯＳＦＥＴ（以下、放電用スイッチング素子３８）を介してスイッチング素子Ｓ￥＃のエミッタに接続されている。ここで、本実施形態において、ゲートから、放電用抵抗体３６、第４の端子Ｔ４及び放電用スイッチング素子３８を介してエミッタに至るまでの経路を、通常時においてスイッチング素子Ｓ￥＃をオフ状態に切り替えるために用いられる「通常時オフ用経路Ｌｄｉｓ」と称すこととする。通常時オフ用経路Ｌｄｉｓは、放電用スイッチング素子３８のオン操作（閉操作）によって閉状態とされ、放電用スイッチング素子３８のオフ操作（開操作）によって開状態とされる。ここで、上記通常時とは、オン操作指令又はオフ操作指令に基づき後述する充電処理又は放電処理が行われる時のことである。

スイッチング素子Ｓ￥＃のゲートは、また、ドライブＩＣ２０の第５の端子Ｔ５及びＮチャネルＭＯＳＦＥＴ（以下、クランプ用スイッチング素子４０）を介してエミッタに接続されている。クランプ用スイッチング素子４０及び第５の端子Ｔ５の接続点は、クランプ用オペアンプ４２の非反転入力端子に接続され、クランプ用オペアンプ４２の反転入力端子は、第１の電源４４に接続されている。

ここで、第１の電源４４の出力電圧（以下、クランプ電圧Ｖｃｌａｍｐ）は、例えば、スイッチング素子Ｓ￥＃の信頼性が短時間で過度に低下するような電流が流れない程度の電圧（例えば１２．５Ｖ）にスイッチング素子Ｓ￥＃の開閉制御端子の印加電圧（ゲート電圧）を制限する値に設定されている。本実施形態において、クランプ電圧Ｖｃｌａｍｐは、具体的には、スイッチング素子Ｓ￥＃がオン状態に切り替わるスレッショルド電圧Ｖｔｈ以上の電圧であってかつ定電圧電源２２の出力電圧Ｖｏｍ未満の電圧に設定されている。

ここで、本実施形態において、ゲートから、第５の端子Ｔ５及びクランプ用スイッチング素子４０を介してエミッタに至るまでの経路を「クランプ用経路Ｌｃｌａｍｐ」と称すこととする。クランプ用経路Ｌｃｌａｍｐは、クランプ用スイッチング素子４０のオン操作によって閉状態とされ、クランプ用スイッチング素子４０のオフ操作によって開状態とされる。なお、本実施形態において、クランプ用スイッチング素子４０が「操作対象スイッチング素子」に相当する。

スイッチング素子Ｓ￥＃のゲートは、さらに、ソフト遮断用抵抗体４６、ドライブＩＣ２０の第６の端子Ｔ６及びＮチャネルＭＯＳＦＥＴ（以下、ソフト遮断用スイッチング素子４８）を介してエミッタに接続されている。ここで、本実施形態において、ゲートから、ソフト遮断用抵抗体４６、第６の端子Ｔ６及びソフト遮断用スイッチング素子４８を介してエミッタに至るまでの経路を「ソフト遮断用経路Ｌｃｕｔ」と称すこととする。ソフト遮断用経路Ｌｃｕｔは、ソフト遮断用スイッチング素子４８のオン操作によって閉状態とされ、ソフト遮断用スイッチング素子４８のオフ操作によって開状態とされる。

スイッチング素子Ｓ￥＃のゲートは、加えて、ＮチャネルＭＯＳＦＥＴ（以下、オフ保持用スイッチング素子５０）を介してエミッタに短絡されている。ここで、本実施形態において、ゲートから、オフ保持用スイッチング素子５０を介してエミッタに至るまでの経路を「オフ保持用経路Ｌｏｆｆ」と称すこととする。オフ保持用経路Ｌｏｆｆは、オフ保持用スイッチング素子５０のオン操作によって閉状態とされ、オフ保持用スイッチング素子５０のオフ操作によって開状態とされる。

スイッチング素子Ｓ￥＃は、その入力端子（コレクタ）及びエミッタ間に流れる電流（以下、コレクタ電流Ｉｃ）と相関を有する微少電流（例えば、コレクタ電流Ｉｃの「１／１００００」）を出力するセンス端子Ｓｔを備えている。センス端子Ｓｔは、抵抗体（センス抵抗５２）を介してエミッタに接続されている。これにより、センス端子Ｓｔから出力される微少電流によってセンス抵抗５２に電圧降下が生じるため、センス抵抗５２のうちセンス端子Ｓｔ側の電位（以下、センス電圧Ｖｓｅ）を、コレクタ電流Ｉｃと相関を有する電気的な状態量とすることができる。なお、本実施形態において、エミッタ電位を「０」とし、センス抵抗５２の両端のうちセンス端子Ｓｔ側の電位がエミッタ電位よりも高い場合のセンス電圧Ｖｓｅを正と定義する。また、本実施形態において、センス端子Ｓｔ及びセンス抵抗５２が「電流検出手段」を構成する。

センス抵抗５２の両端のうちセンス端子Ｓｔ側は、ドライブＩＣ２０の第７の端子Ｔ７を介してコンパレータ５４の非反転入力端子に接続され、コンパレータ５４の反転入力端子は、第２の電源５６に接続されている。本実施形態において、「閾値電流」に相当する第２の電源５６の出力電圧（以下、短絡閾値ＳＣ）は、上下アーム短絡が生じる場合のコレクタ電流Ｉｃに対応するセンス電圧Ｖｓｅに設定されている。なお、コンパレータ５４の出力信号Ｓｉｇは、ドライブＩＣ２０の備える駆動制御部５８に入力される。

ここで、本実施形態において、短絡閾値ＳＣを設定する場合の上下アーム短絡とは、高電位側のスイッチング素子Ｓ￥ｐ及び低電位側のスイッチング素子Ｓ￥ｎのうち一方がショート故障する状況下において、他方がオフ状態からオン状態に切り替えられることでこれらスイッチング素子Ｓ￥ｐ，スイッチング素子Ｓ￥ｎの双方がオン状態とされ、スイッチング素子Ｓ￥＃の過電流（短絡電流）の流通経路が形成されることをいう。以下、この上下アーム短絡を「Ｔｙｐｅ１」の上下アーム短絡と称すこととする。

駆動制御部５８は、ドライブＩＣ２０の第８の端子Ｔ８を介して入力される上記操作信号ｇ￥＃に基づき、充電用スイッチング素子２６及び放電用スイッチング素子３８の操作による充電処理及び放電処理を交互に行うことでスイッチング素子Ｓ￥＃を駆動する。詳しくは、充電処理は、操作信号ｇ￥＃がオン操作指令になったと判断された場合、放電用スイッチング素子３８をオフ操作し、また、定電流用オペアンプ３４に対してイネーブル信号を出力することで充電用スイッチング素子２６を操作する処理である。一方、放電処理は、操作信号ｇ￥＃がオフ操作指令になったと判断された場合、放電用スイッチング素子３８をオン操作に切り替え、また、上記イネーブル信号の出力を停止させることで充電用スイッチング素子２６をオフ操作に切り替える処理である。

駆動制御部５８は、また、操作信号ｇ￥＃と、第２の端子Ｔ２を介して入力されるゲート電圧Ｖｇｅとに基づき、オフ保持用スイッチング素子５０をオンオフ操作するオフ保持処理を行う。詳しくは、オフ保持処理は、操作信号ｇ￥＃がオフ操作指令とされてかつ、ゲート電圧Ｖｇｅが第１の所定電圧Ｖα以下になったと判断された場合にオフ保持用スイッチング素子５０をオン操作し、それ以外の場合にオフ保持用スイッチング素子５０をオフ操作する処理である。ここで、第１の所定電圧Ｖαは、スレッショルド電圧Ｖｔｈ以下の電圧に設定されている。

駆動制御部５８は、さらに、ゲート電圧Ｖｇｅや、コンパレータ５４の出力信号Ｓｉｇ等に基づき、過電流保護処理を行う。この処理は、クランプ処理と、ソフト遮断処理とを含む処理である。

まず、クランプ処理について説明すると、この処理は、充電処理が行われる場合において、ゲート電圧Ｖｇｅが第２の所定電圧Ｖβ（例えば、ミラー電圧よりも低い電圧）に到達するタイミングからクランプフィルタ時間Ｔｃｌａｍｐ（例えば、固定時間）に渡って、クランプ用オペアンプ４２にイネーブル信号を出力することでクランプ用スイッチング素子４０を操作する処理である。すなわち、クランプ処理は、ゲート電圧Ｖｇｅが定電圧電源２２の出力電圧Ｖｏｍに到達する以前にゲート電圧Ｖｇｅをクランプ電圧Ｖｃｌａｍｐで制限する処理である。この処理によれば、例えば、Ｔｙｐｅ１の上下アーム短絡が生じる場合において、後述するソフト遮断処理によってスイッチング素子Ｓ￥＃がオフ状態に切り替えられるまでにスイッチング素子Ｓ￥＃に流れるコレクタ電流Ｉｃを制限することができる。ちなみに、クランプフィルタ時間Ｔｃｌａｍｐは、例えば、Ｔｙｐｅ１の上下アーム短絡が生じる場合において、ゲート電圧Ｖｇｅが第２の所定電圧Ｖβに到達してからセンス電圧Ｖｓｅが短絡閾値ＳＣを超えるまでの時間の最大値と、後述するソフト遮断処理で用いられる短絡フィルタ時間Ｔｓｃとの加算値よりもやや長い時間に設定すればよい。

続いて、ソフト遮断処理について説明すると、この処理は、コンパレータ５４の出力信号Ｓｉｇの論理が短絡フィルタ時間Ｔｓｃ継続して「Ｈ」になっていると判断された場合、スイッチング素子Ｓ￥＃に過電流が流れていると判断する。そして、充電用スイッチング素子２６及び放電用スイッチング素子３８をオフ操作してかつ、ソフト遮断用スイッチング素子４８をオン操作する処理である。上記ソフト遮断処理の実行により、スイッチング素子Ｓ￥＃が強制的にオフ状態に切り替えられる。

なお、短絡フィルタ時間Ｔｓｃは、コンパレータ５４の出力信号Ｓｉｇにノイズが混入すること等によってソフト遮断処理が誤って実行されるのを回避するために設定されている。また、上記ソフト遮断用抵抗体４６は、ゲート電荷の放電経路の抵抗値を大きくするために設けられる。これは、コレクタ電流Ｉｃが過大である状況下にあっては、スイッチング素子Ｓ￥＃をオン状態からオフ状態へと切り替える速度を高くすると、サージ電圧が過大となるおそれがあることに鑑みた設定である。本実施形態では、ソフト遮断用抵抗体４６の抵抗値Ｒａが、放電用抵抗体３６の抵抗値Ｒｂよりも高く設定されている。これにより、ソフト遮断用経路Ｌｃｕｔの抵抗値は、通常時オフ用経路Ｌｄｉｓの抵抗値よりも大きく設定されることとなる。なお、オフ保持用経路Ｌｏｆｆの抵抗値は、通常時オフ用経路Ｌｄｉｓの抵抗値よりも小さく設定されている。

ちなみに、ソフト遮断処理が行われた場合、駆動制御部５８は、フェール信号ＦＬを出力する処理と、充電用スイッチング素子２６及び放電用スイッチング素子３８の駆動を禁止する処理とを併せて行う。上記フェール信号ＦＬは、ドライブＩＣ２０の第９の端子Ｔ９を介して低電圧システム（制御装置１４）に出力される。このフェール信号ＦＬによって、インバータＩＶのシャットダウンが行われる。

続いて、上記ソフト遮断処理について更に説明する。

本実施形態では、スイッチング素子Ｓ￥＃がフルオン状態とされる場合にスイッチング素子Ｓ￥＃に過電流が流れるとき、ソフト遮断処理によってゲート電荷の放電が開始されてからスイッチング素子Ｓ￥＃のオフ状態への切り替えが完了するまでの期間の途中において、ゲート電荷の放電速度を低下させる処理を行う。ここで、スイッチング素子Ｓ￥＃のフルオン状態とは、ゲート電圧Ｖｇｅがスレッショルド電圧Ｖｔｈよりも十分高い電圧となる状態のことであり、より具体的には、ゲート電圧Ｖｇｅがクランプ電圧Ｖｃｌａｍｐよりも高い電圧となる状態のことである。換言すれば、フルオン状態とは、スイッチング素子Ｓ￥＃がオン操作される場合のスイッチング素子Ｓ￥＃のゲート電圧Ｖｇｅを、非飽和領域でスイッチング素子Ｓ￥＃を駆動させる電圧に設定する状態である。ここで、非飽和領域とは、スイッチング素子Ｓ￥＃のコレクタ及びエミッタ間電圧Ｖｃｅとコレクタ電流Ｉｃとが関係付けられた出力特性において、コレクタ及びエミッタ間電圧Ｖｃｅの上昇に伴ってコレクタ電流Ｉｃが増大する領域のことである。特に本実施形態では、フルオン状態を、ゲート電圧Ｖｇｅが定電圧電源２２の出力電圧Ｖｏｍ近傍となる状態、又はゲート電圧Ｖｇｅが上記出力電圧Ｖｏｍ以上となる状態とする。

上述したソフト遮断処理を行うのは、Ｔｙｐｅ１の上下アーム短絡に加えて、Ｔｙｐｅ２の上下アーム短絡が生じる場合に備えるためである。ここで、Ｔｙｐｅ２の上下アーム短絡とは、高電位側のスイッチング素子Ｓ￥ｐ及び低電位側のスイッチング素子Ｓ￥ｎのうち一方がフルオン状態とされる状況下において、他方がショート故障することによって生じる上下アーム短絡のことである。以下、Ｔｙｐｅ１，Ｔｙｐｅ２の上下アーム短絡について詳述した後、本実施形態にかかるソフト遮断処理について詳述する。

図３を用いて、Ｔｙｐｅ２の上下アーム短絡について説明する。ここで、図３は、低電位側のスイッチング素子Ｓ￥ｎがフルオン状態とされる状況下、高電位側のスイッチング素子Ｓ￥ｐがショート故障することでＴｙｐｅ２の上下アーム短絡が生じる場合において、低電位側のスイッチング素子Ｓ￥ｎに関する各種パラメータの推移を示すタイムチャートである。詳しくは、図３（ａ）は、ゲート電圧Ｖｇｅの推移を示し、図３（ｂ）は、センス電圧Ｖｓｅ，コレクタ電流Ｉｃ，コレクタ及びエミッタ間電圧Ｖｃｅ１，損失Ｗ（コレクタ電流Ｉｃとコレクタ及びエミッタ間電圧Ｖｃｅ１との積算値）の推移を示す。また、図３（ｃ）は、ソフト遮断用スイッチング素子４８の操作状態の推移を示す。

図示されるように、低電位側のスイッチング素子Ｓ￥ｎがフルオン状態とされる状況下、時刻ｔ１において高電位側のスイッチング素子Ｓ￥ｐがショート故障する。これにより、高電位側，低電位側のスイッチング素子Ｓ￥ｐ，Ｓ￥ｎに短絡電流が流れ始める。

その後、センス電圧Ｖｓｅが短絡閾値ＳＣを超える時刻ｔ２から短絡フィルタ時間Ｔｓｃ経過する時刻ｔ３において、ソフト遮断処理によってゲート電圧Ｖｇｅが低下し始める。その後、スイッチング素子Ｓ￥＃が強制的にオフ状態に切り替えられる。ただし、スイッチング素子Ｓ￥＃がフルオン状態とされていたことから、強制的にオフ状態に切り替えられる場合のコレクタ電流Ｉｃは、Ｔｙｐｅ１の上下アーム短絡が生じる状況下において強制的にオフ状態に切り替えられる場合のコレクタ電流Ｉｃよりも大きい。このため、Ｔｙｐｅ２の上下アーム短絡が生じる場合にソフト遮断処理によって強制的にオフ状態に切り替えられるときに生じるサージ電圧は、Ｔｙｐｅ１の上下アーム短絡が生じる場合のサージ電圧よりも高い。したがって、Ｔｙｐｅ２の上下アーム短絡時においてソフト遮断処理によってスイッチング素子Ｓ￥＃を強制的にオフ状態に切り替えると、サージ電圧がその許容上限値を超え、スイッチング素子Ｓ￥＃の信頼性が低下し得る。

こうした事態を回避すべく、サージ電圧がその許容上限値以下となるように、ソフト遮断用抵抗体４６の抵抗値Ｒａを大きめに設定することも考えられる。しかしながら、この場合、ソフト遮断処理によってゲート電荷の放電が開始されてから、スイッチング素子Ｓ￥＃がオフ状態に切り替えられるまでの期間が長くなる。この期間が長くなることに起因して、スイッチング素子Ｓ￥＃に短絡電流が流れ始める時刻ｔ１から、スイッチング素子Ｓ￥＃がオフ状態に切り替えられるまでの期間における都度の損失Ｗの時間積分値（以下、短絡エネルギ）が増大する。図３では、損失Ｗの波形及びタイムチャートの縦軸「０」で囲まれる面積「Ｅｓ１」が短絡エネルギに相当する。短絡エネルギの増大により、短絡エネルギがその許容上限値を超えると、スイッチング素子Ｓ￥＃の信頼性が低下し得る。

そこで、本実施形態では、上述したソフト遮断処理を行うことで、スイッチング素子Ｓ￥＃の信頼性の低下の回避を図る。

図４に、本実施形態にかかるソフト遮断処理の手順を示す。この処理は、駆動制御部５８によって例えば所定周期で繰り返し実行される。なお、本実施形態にかかる駆動制御部５８は、ハードウェアである。このため、図４に加え、以降説明するソフト遮断処理は、実際にはロジック回路によって実行される。

この一連の処理では、まずステップＳ１０において、ゲート電圧Ｖｇｅが規定電圧Ｖγ以上であるか否かを判断する。ここで、本実施形態において、規定電圧Ｖγは、定電圧電源２２の出力電圧Ｖｏｍ未満であってかつクランプ電圧Ｖｃｌａｍｐよりも高い電圧（例えば１３〜１４Ｖ）に設定されている。この処理は、スイッチング素子Ｓ￥＃がフルオン状態とされているか否かを判断するための処理である。

ステップＳ１０において否定判断された場合には、ステップＳ１２に進み、判定フラグＦの値を「０」とする。ここで、判定フラグＦは、「０」によってスイッチング素子Ｓ￥＃がフルオン状態とされていないことを示し、「１」によってフルオン状態とされていることを示す。

一方、上記ステップＳ１０において肯定判断された場合には、ステップＳ１４に進み、判定フラグＦの値を「１」とする。

ステップＳ１２、Ｓ１４の処理が完了した場合には、ステップＳ１６に進み、コンパレータ５４の出力信号Ｓｉｇの論理が短絡フィルタ時間Ｔｓｃ継続して「Ｈ」となったか否かを判断する。なお、本実施形態において、本ステップの処理が「過電流判断手段」を構成する。ステップＳ１６において肯定判断された場合には、スイッチング素子Ｓ￥＃に過電流が流れている旨判断し、ステップＳ１８に進む。ステップＳ１８では、判定フラグＦの値が「１」であるか否かを判断する。

ステップＳ１８において否定判断された場合には、ステップＳ２０に進み、ソフト遮断用スイッチング素子４８をオン操作に切り替えてかつ、充電用スイッチング素子２６、放電用スイッチング素子３８、クランプ用スイッチング素子４０及びオフ保持用スイッチング素子５０をオフ操作する。すなわち、ソフト遮断用経路Ｌｃｕｔのみによってゲート電荷を放電させることで、スイッチング素子Ｓ￥＃を強制的にオフ状態に切り替える。

一方、上記ステップＳ１８において肯定判断された場合には、ステップＳ２０〜Ｓ２４において、ゲート電荷の放電が開始されてからスイッチング素子Ｓ￥＃のオフ状態への切り替えが完了するまでの期間の途中において、ゲート電荷の放電速度を低下させる処理を行う。詳しくは、ステップＳ２２、Ｓ２４では、ステップＳ１６において肯定判断されてから規定時間Ｔα（例えば固定時間）経過したと判断されるまで、ソフト遮断用スイッチング素子４８及びクランプ用スイッチング素子４０の双方をオン操作してかつ、充電用スイッチング素子２６、放電用スイッチング素子３８及びオフ保持用スイッチング素子５０をオフ操作する。すなわち、ゲート電荷の放電経路をソフト遮断用経路Ｌｃｕｔ及びクランプ用経路Ｌｃｌａｍｐの双方とする。

その後、ステップＳ１６において肯定判断されてから規定時間Ｔα経過したと判断された場合には、ステップＳ２０に進み、ソフト遮断用スイッチング素子４８のオン操作を維持しつつ、クランプ用スイッチング素子４０をオフ操作に切り替える。すなわち、ステップＳ１６において肯定判断されてから規定時間Ｔα経過したタイミングで、ゲート電荷の放電速度の低下を指示する。これにより、ソフト遮断処理における通電操作対象が、ソフト遮断用スイッチング素子４８及びクランプ用スイッチング素子４０の双方からソフト遮断用スイッチング素子４８に変更される。したがって、ゲート電荷の放電経路がソフト遮断用経路Ｌｃｕｔのみとされ、放電経路の抵抗値の増大によってゲート電荷の放電速度が低下する。

ちなみに、上記規定時間Ｔαは、短絡エネルギ及びサージ電圧を抑制可能なタイミングで放電速度を低下させることができる時間に設定される。

また、本実施形態において、ステップＳ１８、Ｓ２０の処理が「強制オフ手段」を構成する。さらに、本実施形態において、ステップＳ１８〜Ｓ２４の処理が「処理手段」を構成する。

なお、上記ステップＳ１６において否定判断された場合や、ステップＳ２０の処理が完了した場合には、この一連の処理を一旦終了する。

図５に、本実施形態にかかるソフト遮断処理の一例を示す。詳しくは、図５（ａ）〜図５（ｃ）は、先の図３（ａ）〜図３（ｃ）に対応しており、図５（ｄ）は、クランプ用スイッチング素子４０の操作状態の推移を示す。なお、図５において、「Ｖｃｅ１」は、先の図３に示したように、放電速度の低下処理を行わない場合におけるコレクタ及びエミッタ間電圧の推移であり、「Ｖｃｅ２」は、放電速度の低下処理を行う場合におけるコレクタ及びエミッタ間電圧の推移である。

また、放電速度の低下処理を行わない場合におけるソフト遮断処理による放電開始タイミングからスイッチング素子Ｓ￥＃のオフ状態への切り替え完了タイミングまでの期間は、放電速度の低下処理を行う場合における上記期間よりも長い。ただし、図５では、放電速度の低下処理を行わない場合における上記期間と、放電速度の低下処理を行う場合における上記期間とが略同一となるように、コレクタ及びエミッタ間電圧Ｖｃｅ１，Ｖｃｅ２の推移を示している。

図示されるように、時刻ｔ１において高電位側のスイッチング素子Ｓ￥ｐがショート故障することで、高電位側，低電位側のスイッチング素子Ｓ￥ｐ，Ｓ￥ｎに短絡電流が流れ始める。その後、センス電圧Ｖｓｅが短絡閾値ＳＣを超える時刻ｔ２から短絡フィルタ時間Ｔｓｃ経過する時刻ｔ３において、ソフト遮断用スイッチング素子４８及びクランプ用スイッチング素子４０の双方がオン操作に切り替えられることで、ゲート電荷の放電が開始される。

その後、センス電圧Ｖｓｅが短絡閾値ＳＣを超えた時刻ｔ２から規定時間Ｔα経過する時刻ｔ４において、クランプ用スイッチング素子４０がオフ操作に切り替えられる。これにより、放電経路の抵抗値Ｒが増大し、ゲート電荷の放電速度を低下させることができる。

こうしたソフト遮断処理によれば、ゲート電荷の放電速度が低下させられる以前においては、放電速度を高く維持することで、スイッチング素子Ｓ￥＃の短絡エネルギＥｓ２を、先の図３に示した短絡エネルギＥｓ１よりも抑制することができる。そして、その後、放電速度を低下させることで、サージ電圧を抑制することができる。

なお、図５に、短絡エネルギ及びサージ電圧を抑制すべく、放電速度を実際に低下させるのに適したタイミングを時刻ｔ５で示した。このタイミングは、スイッチング素子Ｓ￥＃に過電流が流れ始めた時刻ｔ１の後、コレクタ及びエミッタ間電圧Ｖｃｅ２が上昇して高電圧バッテリ１２の出力電圧ＶＨとなるタイミングであることが本発明者らによって調べられている。ちなみに、本実施形態において、時刻ｔ５以前の時刻ｔ４を放電速度の低下指示タイミングとしているのは、クランプ用スイッチング素子４０に対してオフ操作を指示してからクランプ用スイッチング素子４０が実際にオフ状態となるまでにタイムラグが存在するためである。

以上詳述した本実施形態によれば、以下の効果が得られるようになる。

（１）コンパレータ５４の出力信号Ｓｉｇの論理が「Ｈ」に反転してから規定時間Ｔα経過したタイミングにおいて、ソフト遮断処理による通電操作対象を、ソフト遮断用スイッチング素子４８及びクランプ用スイッチング素子４０の双方からソフト遮断用スイッチング素子４８に変更した。これにより、ソフト遮断処理によってスイッチング素子Ｓ￥＃が強制的にオフ状態に切り替えられる場合に生じる短絡エネルギ及びサージ電圧を好適に抑制することができる。したがって、スイッチング素子Ｓ￥＃の信頼性の低下を好適に回避することができる。

（２）クランプ処理で用いられるクランプ用経路Ｌｃｌａｍｐを、ソフト遮断処理において放電速度の切り替えに用いる放電経路とした。このため、従来の回路構成を放電速度の切り替えに用いる放電経路に流用することができる。すなわち、新たな部品を追加することなく、放電速度の切り替えに用いられる放電経路をドライブユニットＤＵに備えることができる。これにより、ドライブユニットＤＵの回路規模の増大を抑制することができる。

さらに、クランプ用経路Ｌｃｌａｍｐを用いることで、短絡エネルギ及びサージ電圧を抑制可能な放電速度の低下指示タイミングに対して、放電速度の実際の低下指示タイミングが大きく遅延することを回避することもできる。つまり、ソフト遮断処理によるゲート電荷の放電速度が何らかの理由によって設計時に想定した放電速度よりも高くなることがある。この場合、スイッチング素子Ｓ￥＃のオフ状態への切り替えが設計時に想定したタイミングよりも早期に完了することから、短絡エネルギ及びサージ電圧を抑制可能な放電速度の低下指示タイミングに対して実際の低下指示タイミングが遅延し得る。そして、この場合、サージ電圧及び短絡エネルギの抑制効果が低下し得る。

ここで、ゲート電圧Ｖｇｅがクランプ電圧Ｖｃｌａｍｐ以下となる場合、クランプ用スイッチング素子４０がオフ操作されることから、ゲート電荷がクランプ用経路Ｌｃｌａｍｐを介してエミッタへと放電されなくなる。このため、何らかの理由によって放電速度が設計時に想定した放電速度よりも高くなる場合であっても、ソフト遮断処理によってゲート電荷が放電され始めてから放電速度の低下指示タイミングまでにおけるゲート電荷の放電を抑制することができる。これにより、短絡エネルギ及びサージ電圧を抑制可能な放電速度の低下指示タイミングに対して、放電速度の実際の低下指示タイミングが大きく遅延することを回避することができる。

（第２の実施形態）
以下、第２の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。

本実施形態では、放電速度の低下を指示するタイミングを、コレクタ及びエミッタ間電圧Ｖｃｅを用いて把握する。

図６に、本実施形態にかかるドライブユニットＤＵの構成を示す。なお、図６において、先の図２に示した部材と同一の部材については、便宜上、同一の符号を付している。

図示されるように、コレクタ及びエミッタ間電圧Ｖｃｅは、ドライブＩＣ２０の第１０の端子Ｔ１０を介してドライブＩＣ２０に備えられる電圧検出部６０によって検出される。電圧検出部６０は、検出されたコレクタ及びエミッタ間電圧Ｖｄを駆動制御部５８に対して出力する。なお、本実施形態において、電圧検出部６０が「電圧検出手段」を構成する。

図７に、本実施形態にかかるソフト遮断処理の手順を示す。この処理は、駆動制御部５８によって例えば所定周期で繰り返し実行される。なお、図７において、先の図４に示した処理と同一の処理については、便宜上、同一のステップ番号を付している。

この一連の処理では、ステップＳ１８において肯定判断された場合、ステップＳ２２ａ、Ｓ２４において、ステップＳ１６で肯定判断されてから、電圧検出部６０によって検出されたコレクタ及びエミッタ間電圧Ｖｄが第１の判定電圧Ｖδ（「所定値」に相当）を超えたと判断されるまで、ソフト遮断用スイッチング素子４８及びクランプ用スイッチング素子４０の双方をオン操作する。ここで、放電速度の低下指示タイミングの把握にコレクタ及びエミッタ間電圧Ｖｄを用いることができるのは、短絡エネルギ及びサージ電圧を抑制可能な上記低下指示タイミングをコレクタ及びエミッタ間電圧Ｖｄと関係づけることができるためである。ちなみに、本実施形態において、上記第１の判定電圧Ｖδは、高電圧バッテリ１２の出力電圧ＶＨよりも低い電圧に設定されている。これは、上記第1の実施形態で説明した放電速度の低下指示タイミングの設定と同様に、クランプ用スイッチング素子４０が実際にオフ状態となるまでのタイムラグを考慮したためである。

その後、ステップＳ２２ａにおいて肯定判断された場合には、ステップＳ２０に進み、ソフト遮断用スイッチング素子４８のオン操作を維持しつつ、クランプ用スイッチング素子４０をオフ操作に切り替える。すなわち、コレクタ及びエミッタ間電圧Ｖｄが第１の判定電圧Ｖδを超えたタイミングで、ゲート電荷の放電速度の低下を指示する。

なお、上記ステップＳ１６において否定判断された場合や、ステップＳ２０の処理が完了した場合には、この一連の処理を一旦終了する。

図８に、本実施形態にかかるソフト遮断処理の一例を示す。詳しくは、図８（ａ）〜図８（ｄ）は、先の図５（ａ）〜図５（ｄ）に対応している。また、図８に加えて、以降説明するソフト遮断処理のタイムチャートでは、放電速度の低下処理を行わない場合におけるコレクタ及びエミッタ間電圧Ｖｃｅ１の図示を省略する。

図示されるように、ソフト遮断処理によってゲート電荷の放電が開始される時刻ｔ３の後、コレクタ及びエミッタ間電圧Ｖｄが第１の判定電圧Ｖδを超える時刻ｔ４において、クランプ用スイッチング素子４０がオフ操作に切り替えられる。これにより、ゲート電荷の放電速度を低下させることができる。

以上説明した本実施形態によっても、上記第１の実施形態で得られる効果と同様の効果を得ることができる。

（第３の実施形態）
以下、第３の実施形態について、先の第２の実施形態との相違点を中心に図面を参照しつつ説明する。

本実施形態では、放電速度の低下指示タイミングを、コレクタ及びエミッタ間電圧Ｖｃｅの上昇速度（傾き）を用いて把握する。

図９に、本実施形態にかかるソフト遮断処理の手順を示す。この処理は、駆動制御部５８によって例えば所定周期で繰り返し実行される。なお、図９において、先の図７に示した処理と同一の処理については、便宜上、同一のステップ番号を付している。

この一連の処理では、ステップＳ１８において肯定判断された場合、ステップＳ２２ｂ、Ｓ２４において、ステップＳ１８で肯定判断されてから、コレクタ及びエミッタ間電圧Ｖｄの上昇速度（以下、コレクタ電圧上昇速度Ｓｄ）が第１の判定速度Ｓγ（「所定値」に相当）を超えたと判断されるまで、ソフト遮断用スイッチング素子４８及びクランプ用スイッチング素子４０の双方をオン操作する。ここで、放電速度の低下指示タイミングの把握にコレクタ電圧上昇速度Ｓｄを用いることができるのは、短絡エネルギ及びサージ電圧を抑制可能な上記低下指示タイミングをコレクタ電圧上昇速度Ｓｄと関係づけることができるためである。なお、コレクタ電圧上昇速度Ｓｄは、電圧検出部６０によって検出されたコレクタ及びエミッタ間電圧Ｖｄの時間微分値として算出すればよい。ここで、上記時間微分値は、例えば微分回路によって算出できる。

その後、ステップＳ２２ｂにおいて肯定判断された場合には、ステップＳ２０に進み、コレクタ電圧上昇速度Ｓｄが第１の判定速度Ｓγを超えたタイミングで、ゲート電荷の放電速度の低下を指示する。

なお、上記ステップＳ１６において否定判断された場合や、ステップＳ２０の処理が完了した場合には、この一連の処理を一旦終了する。

図１０に、本実施形態にかかるソフト遮断処理の一例を示す。詳しくは、図１０（ａ）〜図１０（ｄ）は、先の図７（ａ）〜図７（ｄ）に対応している。

図示されるように、ソフト遮断処理によってゲート電荷の放電が開始される時刻ｔ３の後、コレクタ電圧上昇速度Ｓｄが第１の判定速度Ｓγを超えると判断される時刻ｔ４において、クランプ用スイッチング素子４０がオフ操作に切り替えられる。これにより、ゲート電荷の放電速度を低下させることができる。

以上説明した本実施形態によっても、上記第２の実施形態で得られる効果と同様の効果を得ることができる。

（第４の実施形態）
以下、第４の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。

本実施形態では、放電速度の低下指示タイミングを、センス電圧Ｖｓｅ（コレクタ電流Ｉｃ）を用いて把握する。

図１１に、本実施形態にかかるソフト遮断処理の手順を示す。この処理は、駆動制御部５８によって例えば所定周期で繰り返し実行される。なお、図１１において、先の図４に示した処理と同一の処理については、便宜上、同一のステップ番号を付している。

この一連の処理では、ステップＳ１８において肯定判断された場合、ステップＳ２２ｃ、Ｓ２４において、ステップＳ１８で肯定判断されてから、センス電圧Ｖｓｅが上昇して第２の判定電圧Ｖｓδ（「規定電流」に相当）になると判断されるまで、ソフト遮断用スイッチング素子４８及びクランプ用スイッチング素子４０の双方をオン操作する。ここで、放電速度の低下指示タイミングの把握にセンス電圧Ｖｓｅを用いることができるのは、短絡エネルギ及びサージ電圧を抑制可能な上記低下指示タイミングをセンス電圧Ｖｓｅと関係づけることができるためである。

ちなみに、第２の判定電圧Ｖｓδは、短絡閾値ＳＣよりも高い電圧に設定されている。特に、本実施形態では、上記第２の判定電圧Ｖｓδは、ソフト遮断処理によってスイッチング素子Ｓ￥＃がオフ状態に切り替えられる場合におけるセンス電圧Ｖｓｅのピーク値Ｖｐよりも低い電圧に設定されている。これは、上記第1の実施形態で説明した放電速度の低下指示タイミングの設定と同様に、クランプ用スイッチング素子４０が実際にオフ状態となるまでのタイムラグを考慮したためである。

その後、ステップＳ２２ｃにおいて肯定判断された場合には、ステップＳ２０に進み、センス電圧Ｖｓｅが第２の判定電圧Ｖｓδとなるタイミングで、ゲート電荷の放電速度の低下を指示する。

なお、上記ステップＳ１６において否定判断された場合や、ステップＳ２０の処理が完了した場合には、この一連の処理を一旦終了する。

図１２に、本実施形態にかかるソフト遮断処理の一例を示す。詳しくは、図１２（ａ）〜図１２（ｄ）は、先の図５（ａ）〜図５（ｄ）に対応している。

図示されるように、ソフト遮断処理によってゲート電荷の放電が開始される時刻ｔ３の後、センス電圧Ｖｓｅが上昇して第２の判定電圧Ｖｓδとなる時刻ｔ４において、クランプ用スイッチング素子４０がオフ操作に切り替えられる。これにより、ゲート電荷の放電速度を低下させることができる。

以上説明した本実施形態によっても、上記第１の実施形態で得られる効果と同様の効果を得ることができる。

さらに、放電速度の低下指示タイミングの把握にセンス電圧Ｖｓｅを用いる本実施形態によれば、短絡エネルギ及びサージ電圧の抑制効果の低下を回避することもできる。つまり、上記低下指示タイミングの把握に傾きが急な波形（例えば、先の図１２に示す時刻ｔ５近傍におけるコレクタ及びエミッタ間電圧Ｖｃｅ２の波形）を用いるとする。この場合、駆動制御部５８における制御周期がある程度の時間を要することから、短絡エネルギ及びサージ電圧を抑制可能な低下指示タイミングが、駆動制御部５８の時間的に隣接する制御処理タイミングの間に存在しやすくなる。このとき、実際の低下指示タイミングと上記抑制可能な低下指示タイミングとにずれが生じ、設計時に想定した短絡エネルギ及びサージ電圧の抑制効果が得られなくなり得る。

これに対し、本実施形態によれば、傾きが比較的緩いセンス電圧Ｖｓｅの波形（例えば、先の図１２の時刻ｔ３〜ｔ５におけるセンス電圧Ｖｓｅの波形）を用いる。このため、実際の低下指示タイミングと上記抑制可能な低下指示タイミングとのずれを抑制することができる。これにより、短絡エネルギ及びサージ電圧の抑制効果の低下を回避することができる。

（第５の実施形態）
以下、第５の実施形態について、先の第４の実施形態との相違点を中心に図面を参照しつつ説明する。

本実施形態では、放電速度の低下指示タイミングを、センス電圧Ｖｓｅ（コレクタ電流Ｉｃ）の上昇速度（傾き）を用いて把握する。

図１３に、本実施形態にかかるソフト遮断処理の手順を示す。この処理は、駆動制御部５８によって例えば所定周期で繰り返し実行される。なお、図１３において、先の図１１に示した処理と同一の処理については、便宜上、同一のステップ番号を付している。

この一連の処理では、ステップＳ１８において肯定判断された場合、ステップＳ２２ｄ、Ｓ２４の処理を行う。詳しくは、センス電圧Ｖｓｅがそのピーク値Ｖｐに到達する以前において、センス電圧Ｖｓｅの上昇速度（以下、センス電圧上昇速度Ｓｓｅ）が第２の判定速度Ｓｓδ（「規定速度」に相当）を下回ったと判断されるまで、ソフト遮断用スイッチング素子４８及びクランプ用スイッチング素子４０の双方をオン操作する。ここで、放電速度の低下指示タイミングの把握にセンス電圧上昇速度Ｓｓｅを用いることができるのは、センス電圧Ｖｓｅがそのピーク値Ｖｐに到達する直前において、センス電圧上昇速度Ｓｓｅが低下する現象が生じるためである。この現象は、センス電圧Ｖｓｅがそのピーク値Ｖｐに到達する直前において、コレクタ電流Ｉｃが飽和電流付近となるために生じる。

なお、上記ステップＳ１６において否定判断された場合や、ステップＳ２０の処理が完了した場合には、この一連の処理を一旦終了する。

図１４に、本実施形態にかかるソフト遮断処理の一例を示す。詳しくは、図１４（ａ）〜図１４（ｄ）は、先の図１２（ａ）〜図１２（ｄ）に対応している。

図示されるように、ソフト遮断処理によってゲート電荷の放電が開始される時刻ｔ３の後、センス電圧Ｖｓｅがそのピーク値Ｖｐとなる時刻ｔ５の直前において、センス電圧上昇速度Ｓｓｅが低下する現象が生じる。このため、時刻ｔ４において、センス電圧上昇速度Ｓｓｅが第２の判定電圧Ｖｓδを下回り、クランプ用スイッチング素子４０がオフ操作に切り替えられる。これにより、ゲート電荷の放電速度を低下させることができる。

以上説明した本実施形態によっても、上記第４の実施形態で得られる効果と同様の効果を得ることができる。

（第６の実施形態）
以下、第６の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。

本実施形態では、放電速度の低下に用いる放電経路として、クランプ用経路Ｌｃｌａｍｐに代えて、通常時オフ用経路Ｌｄｉｓを用いる。このため、本実施形態では、放電用スイッチング素子３８が「操作対象スイッチング素子」に相当する。

図１５に、本実施形態にかかるソフト遮断処理の手順を示す。この処理は、駆動制御部５８によって例えば所定周期で繰り返し実行される。なお、図１５において、先の図４に示した処理と同一の処理については、便宜上、同一のステップ番号を付している。

この一連の処理では、ステップＳ１８において肯定判断された場合、ステップＳ２２、Ｓ２４ａにおいて、ステップＳ１６において肯定判断されてから規定時間Ｔα経過したと判断されるまで、ソフト遮断用スイッチング素子４８及び放電用スイッチング素子３８の双方をオン操作してかつ、充電用スイッチング素子２６、クランプ用スイッチング素子４０及びオフ保持用スイッチング素子５０をオフ操作する。すなわち、ゲート電荷の放電経路をソフト遮断用経路Ｌｃｕｔ及び通常時オフ用経路Ｌｄｉｓの双方とする。

その後、ステップＳ１６において肯定判断されてから規定時間Ｔα経過したと判断された場合には、ステップＳ２０に進み、ソフト遮断用スイッチング素子４８のオン操作を維持しつつ、放電用スイッチング素子３８をオフ操作に切り替える。これにより、ソフト遮断処理における通電操作対象が、ソフト遮断用スイッチング素子４８及び放電用スイッチング素子３８の双方からソフト遮断用スイッチング素子４８に変更される。したがって、ゲート電荷の放電経路がソフト遮断用経路Ｌｃｕｔのみとされ、放電経路の抵抗値の増大によってゲート電荷の放電速度が低下する。

なお、上記ステップＳ１６において否定判断された場合や、ステップＳ２０の処理が完了した場合には、この一連の処理を一旦終了する。

以上説明した本実施形態によっても、上記第１の実施形態で得られる効果に準じた効果を得ることができる。

（第７の実施形態）
以下、第７の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。

本実施形態では、放電速度の低下に用いる放電経路として、クランプ用経路Ｌｃｌａｍｐに代えて、オフ保持用経路Ｌｏｆｆを用いる。このため、本実施形態では、オフ保持用スイッチング素子５０が「操作対象スイッチング素子」に相当する。

図１６に、本実施形態にかかるソフト遮断処理の手順を示す。この処理は、駆動制御部５８によって例えば所定周期で繰り返し実行される。なお、図１６において、先の図４に示した処理と同一の処理については、便宜上、同一のステップ番号を付している。

この一連の処理では、ステップＳ１８において肯定判断された場合、ステップＳ２２、Ｓ２４ｂにおいて、ステップＳ１６において肯定判断されてから規定時間Ｔα経過したと判断されるまで、ソフト遮断用スイッチング素子４８及びオフ保持用スイッチング素子５０の双方をオン操作してかつ、充電用スイッチング素子２６、放電用スイッチング素子３８及びクランプ用スイッチング素子４０をオフ操作する。すなわち、ゲート電荷の放電経路をソフト遮断用経路Ｌｃｕｔ及びオフ保持用経路Ｌｏｆｆの双方とする。

その後、ステップＳ１６において肯定判断されてから規定時間Ｔα経過したと判断された場合には、ステップＳ２０に進み、ソフト遮断用スイッチング素子４８のオン操作を維持しつつ、オフ保持用スイッチング素子５０をオフ操作に切り替える。これにより、ソフト遮断処理における通電操作対象が、ソフト遮断用スイッチング素子４８及びオフ保持用スイッチング素子５０の双方からソフト遮断用スイッチング素子４８に変更される。したがって、ゲート電荷の放電経路がソフト遮断用経路Ｌｃｕｔのみとされ、放電経路の抵抗値の増大によってゲート電荷の放電速度が低下する。

なお、上記ステップＳ１６において否定判断された場合や、ステップＳ２０の処理が完了した場合には、この一連の処理を一旦終了する。

以上説明した本実施形態によっても、上記第１の実施形態で得られる効果に準じた効果を得ることができる。

（第８の実施形態）
以下、第８の実施形態について、先の第１の実施形態との相違点を中心に図面を参照しつつ説明する。

本実施形態では、ソフト遮断用スイッチング素子４８のオン抵抗を増大させることで、放電速度を低下させる。

図１７に、本実施形態にかかるソフト遮断処理の手順を示す。この処理は、駆動制御部５８によって例えば所定周期で繰り返し実行される。なお、図１７において、先の図４に示した処理と同一の処理については、便宜上、同一のステップ番号を付している。

この一連の処理では、ステップＳ２２において肯定判断された場合、ステップＳ２４ｃに進み、ソフト遮断用スイッチング素子４８をフルオン状態としてかつ、充電用スイッチング素子２６、放電用スイッチング素子３８、クランプ用スイッチング素子４０及びオフ保持用スイッチング素子５０をオフ操作する。ここで、ソフト遮断用スイッチング素子４８のフルオン状態とは、ソフト遮断用スイッチング素子４８がオン操作される場合のソフト遮断用スイッチング素子４８の開閉制御端子の印加電圧（ゲート電圧Ｖｇｓ）を、非飽和領域でソフト遮断用スイッチング素子４８を駆動させる電圧に設定する状態である。ここで、非飽和領域とは、スイッチング素子Ｓ￥＃について説明したのと同様に、ソフト遮断用スイッチング素子４８のドレイン及びソース間電圧Ｖｄｓとドレイン電流Ｉｄとが関係付けられた出力特性において、ドレイン及びソース間電圧Ｖｄｓの上昇に伴ってドレイン電流Ｉｄが増大する領域のことである。ソフト遮断用スイッチング素子４８が非飽和領域で駆動されると、ソフト遮断用スイッチング素子４８のオン抵抗は略０とされる。

一方、上記ステップＳ２２において肯定判断された場合には、ステップＳ２０ａに進み、ソフト遮断用スイッチング素子４８をフルオン状態からハーフオン状態に切り替える。本実施形態において、ソフト遮断用スイッチング素子４８のハーフオン状態とは、ソフト遮断用スイッチング素子４８がオン操作される場合のソフト遮断用スイッチング素子４８のゲート電圧Ｖｇｓを、飽和領域でソフト遮断用スイッチング素子４８を駆動させる電圧に設定する状態である。ここで、飽和領域とは、上記出力特性において、ソフト遮断用スイッチング素子４８のドレイン及びソース間電圧Ｖｄｓの大きさにかかわらずドレイン電流Ｉｄが略一定となる領域のことである。ソフト遮断用スイッチング素子４８が飽和領域で駆動されると、ソフト遮断用スイッチング素子４８のオン抵抗が増大する。これにより、ソフト遮断処理が行われる場合におけるゲート電荷の放電速度を低下させることができる。

図１８に、本実施形態にかかるソフト遮断処理の一例を示す。詳しくは、図１８（ａ）〜図１８（ｃ）は、先の図５（ａ）〜図５（ｃ）に対応している。

図示されるように、ソフト遮断処理によってゲート電荷の放電が開始される時刻ｔ３において、ソフト遮断用スイッチング素子４８がフルオン状態とされることで、ゲート電荷の放電が開始される。その後、センス電圧Ｖｓｅが短絡閾値ＳＣを超えた時刻ｔ２から規定時間Ｔα経過する時刻ｔ４において、ソフト遮断用スイッチング素子４８がハーフオン状態に切り替えられる。これにより、放電経路の抵抗値Ｒが増大し、ゲート電荷の放電速度を低下させることができる。

以上説明した本実施形態によれば、上記第１の実施形態の（１）の効果に加えて、以下の効果が得られる。

（３）ソフト遮断用スイッチング素子４８をフルオン状態からハーフオン状態に切り替えることで、ゲート電荷の放電速度を低下させた。このため、Ｔｙｐｅ１の上下アーム短絡が生じる場合に用いられる放電経路と、Ｔｙｐｅ２の上下アーム短絡が生じる場合に用いられる放電経路とを共通化することができる。これにより、ドライブユニットＤＵの回路規模の増大を抑制することができる。

（その他の実施形態）
なお、上記各実施形態は、以下のように変更して実施してもよい。

・「放電経路」としては、ソフト遮断用経路Ｌｃｕｔに加えて、クランプ用経路Ｌｃｌａｍｐ、通常時オフ用経路Ｌｄｉｓ又はオフ保持用経路Ｌｏｆｆのいずれか１つに限らない。例えば、ソフト遮断用経路Ｌｃｕｔに加えて、クランプ用経路Ｌｃｌａｍｐ、通常時オフ用経路Ｌｄｉｓ及びオフ保持用経路Ｌｏｆｆのうち少なくとも２つ以上であってもよい。ここで、例えば、ソフト遮断用経路Ｌｃｕｔに加えて、クランプ用経路Ｌｃｌａｍｐ及び通常時オフ用経路Ｌｄｉｓが放電経路として用いられる場合、以下に説明する構成を採用してもよい。詳しくは、図４のステップＳ１８で肯定判断されてからステップＳ２２で肯定判断されるまでは、ソフト遮断用スイッチング素子４８、放電用スイッチング素子３８及びクランプ用スイッチング素子４０をオン操作してかつ、充電用スイッチング素子２６及びオフ保持用スイッチング素子５０をオフ操作する。その後、ステップＳ２２で肯定判断された場合、放電用スイッチング素子３８及びクランプ用スイッチング素子４０をオフ操作に切り替える。

・「処理手段」としては、ソフト遮断用経路の抵抗値を増大させることで、ゲート電荷の放電速度を低下させる手段に限らず、例えば、以下（Ａ），（Ｂ）に説明する手段であってもよい。

（Ａ）先の図２において、第６の端子Ｔ６及びソフト遮断用スイッチング素子４８の接続点にスイッチング素子（例えばＭＯＳＦＥＴ）を介して電源を接続する。こうした構成において、上記スイッチング素子をオン操作して上記接続点に電荷を供給することで、ゲート電荷の放電速度を低下させてもよい。これは、上記接続点に電源から電荷を供給することで、ゲート電荷の放電が妨げられることを利用したものである。なお、この場合、ソフト遮断用スイッチング素子４８をオン操作する場合のこの素子のゲート電圧は、非飽和領域でソフト遮断用スイッチング素子４８を駆動させる電圧に設定すればよい。

（Ｂ）先の図２において、ソフト遮断用スイッチング素子４８のソースを、スイッチング素子Ｓ￥＃のエミッタ又はエミッタよりも高電位となる部位（例えば、エミッタ電位よりも高い電位を出力電位とする電源）のうちいずれかとを選択的に接続可能な通電操作式のスイッチング素子（例えばＭＯＳＦＥＴ）によって接続する。こうした構成において、上記スイッチング素子の通電操作により、ソフト遮断用スイッチング素子４８のソース及び上記高電位となる部位を接続することで、ゲート電荷の放電速度を低下させてもよい。

また、「処理手段」としては、放電速度を２段階で低下させるものに限らない。例えば、３段階以上で低下させるものであってもよい。この場合、例えば、ソフト遮断用経路Ｌｃｕｔと、クランプ用経路Ｌｃｌａｍｐ、通常時オフ用経路Ｌｄｉｓ及びオフ保持用経路Ｌｏｆｆのうち少なくとも２つとの組み合わせによって放電速度を段階的に低下させてもよい。以下に、その一例について説明する。

図４のステップＳ１８において肯定判断された場合、ソフト遮断用スイッチング素子４８、放電用スイッチング素子３８、クランプ用スイッチング素子４０及びオフ保持用スイッチング素子５０を全てオン操作する。その後、ステップＳ１６において肯定判断されてから規定時間Ｔα経過したタイミング以前の所定タイミングにおいて、オフ保持用スイッチング素子５０のみをオフ操作に切り替える。その後、ステップＳ２２において肯定判断された場合に放電用スイッチング素子３８をオフ操作に切り替える。これにより、クランプ用経路Ｌｃｌａｍｐを放電経路に含めつつ、ゲート電荷の放電速度を段階的に低下させることができる。したがって、上記第１の実施形態で説明したように、短絡エネルギ及びサージ電圧を抑制可能な放電速度の低下指示タイミングに対して、放電速度の実際の低下指示タイミングが大きく遅延することを回避することができる。

さらに、「処理手段」としては、放電速度を段階的に低下させるものに限らず、連続的に低下させるものであってもよい。

加えて、「処理手段」としては、複数の放電経路のうちソフト遮断用経路以外の放電経路を用いて放電速度を低下させるものに限らない。例えば、ソフト遮断用経路を複数備え、ゲート電荷の放電に用いるソフト遮断用経路を段階的に減らすことで放電速度を低下させるものであってもよい。

・クランプ用経路Ｌｃｌａｍｐとしては、上記第１の実施形態の図２に示したものに限らない。例えば、クランプ用オペアンプ４２及び第１の電源４４を除去し、カソードが第５の端子Ｔ５に接続され、アノードがクランプ用スイッチング素子４０のドレインに接続されたツェナーダイオードを備えるものであってもよい。

・放電速度の低下指示タイミングの設定手法としては、上記第４の実施形態に例示したものに限らない。例えば、放電速度の低下指示タイミングを、センス電圧Ｖｓｅがそのピーク値Ｖｐ（「規定電流」に相当）となるタイミングに設定してもよい。また、例えば、上記低下指示タイミングを、センス電圧Ｖｓｅがそのピーク値Ｖｐとなった後、コレクタ及びエミッタ間電圧Ｖｃｅ２が上昇して高電圧バッテリ１２の出力電圧ＶＨとなるタイミング（先の図５の時刻ｔ５）以前において、センス電圧Ｖｓｅが低下して所定の閾値（「規定電流」に相当）となるタイミングに設定してもよい。ここで、所定の閾値は、短絡閾値ＳＣよりも高い値に設定されている。

・上記第２の実施形態において、第１の判定電圧Ｖδを高電圧バッテリ１２の出力電圧ＶＨと同じ電圧に設定してもよい。

・「電流検出手段」としては、センス端子Ｓｔ及びセンス抵抗５２を備えるものに限らない。例えば、センス端子Ｓｔからエミッタまでの電気経路を流れる電流を検出可能であるなら、ホール素子を備えるもの等、他の電流検出手段であってもよい。

・「駆動対象スイッチング素子」としては、ＩＧＢＴに限らず、例えばＭＯＳＦＥＴであってもよい。

３８…センス抵抗、Ｓｔ…センス端子、Ｓ￥＃…スイッチング素子。

Claims (12)

1. 駆動対象スイッチング素子（Ｓ￥＃）の入出力端子間に流れる電流を検出する電流検出手段（Ｓｔ，５２）と、
   前記電流検出手段によって検出された電流が閾値電流を超えたことを条件として、前記駆動対象スイッチング素子に過電流が流れている旨判断する過電流判断手段と、
   前記過電流判断手段によって過電流が流れている旨判断されたことを条件として、前記駆動対象スイッチング素子の開閉制御端子の電荷を放電させることで該駆動対象スイッチング素子を強制的にオフ状態に切り替える強制オフ手段と、
   前記駆動対象スイッチング素子がフルオン状態とされる場合において前記過電流判断手段によって過電流が流れている旨判断されたことを条件として、前記強制オフ手段によって前記電荷の放電が開始されてから前記駆動対象スイッチング素子がオフ状態に切り替えられるまでの期間の途中において、前記電荷の放電速度を低下させる処理を行う処理手段と、
   を備えることを特徴とする駆動対象スイッチング素子の駆動回路。
2. 前記処理手段は、前記過電流判断手段によって過電流が流れている旨判断された後、前記電流検出手段によって検出された電流が前記閾値電流よりも大きい規定電流となった場合、前記放電速度を低下させる処理を行うことを特徴とする請求項１記載の駆動対象スイッチング素子の駆動回路。
3. 前記処理手段は、前記過電流判断手段によって過電流が流れている旨判断された後、前記電流検出手段によって検出された電流がそのピーク値に到達する以前において該電流の上昇速度が規定速度を下回った場合、前記放電速度を低下させる処理を行うことを特徴とする請求項１記載の駆動対象スイッチング素子の駆動回路。
4. 前記処理手段は、前記過電流判断手段によって過電流が流れている旨判断されてから規定時間経過した場合、前記放電速度を低下させる処理を行うことを特徴とする請求項１記載の駆動対象スイッチング素子の駆動回路。
5. 前記駆動対象スイッチング素子の入出力端子間の電圧を検出する電圧検出手段（６０）を更に備え、
   前記処理手段は、前記過電流判断手段によって過電流が流れている旨判断された後、前記電圧検出手段によって検出された電圧又は該電圧の上昇速度が所定値を超えた場合、前記放電速度を低下させる処理を行うことを特徴とする請求項１記載の駆動対象スイッチング素子の駆動回路。
6. 前記開閉制御端子に接続され、前記強制オフ手段によって強制的にオフ状態に切り替える場合に前記開閉制御端子の電荷の放電に用いられる放電経路（Ｌｃｕｔ，Ｌｃｌａｍｐ；Ｌｃｕｔ，Ｌｄｉｓ；Ｌｃｕｔ，Ｌｏｆｆ）を更に備え、
   前記処理手段は、前記放電経路の抵抗値を増大させることで、前記放電速度を低下させる処理を行うことを特徴とする請求項１〜５のいずれか1項に記載の駆動対象スイッチング素子の駆動回路。
7. 前記放電経路は、複数であってかつソフト遮断用経路（Ｌｃｕｔ）を含み、
   前記ソフト遮断用経路に設けられ、オン操作によって前記ソフト遮断用経路を閉状態とし、オフ操作によって前記ソフト遮断用経路を開状態とするソフト遮断用スイッチング素子（４８）と、
   複数の前記放電経路のうち前記ソフト遮断用経路以外の少なくとも１つの放電経路（Ｌｃｌａｍｐ；Ｌｄｉｓ；Ｌｏｆｆ）に設けられ、オン操作によって自身が設けられた前記放電経路を閉状態とし、オフ操作によって自身が設けられた前記放電経路を開状態とする操作対象スイッチング素子（４０；３８；５０）と、
   を更に備え、
   前記強制オフ手段は、前記ソフト遮断用スイッチング素子をオン操作に切り替えることで、前記駆動対象スイッチング素子を強制的にオフ状態に切り替え、
   前記処理手段は、前記強制オフ手段による通電操作対象を、前記ソフト遮断用スイッチング素子と前記操作対象スイッチング素子との双方から、前記ソフト遮断用スイッチング素子に変更することで、前記放電経路の抵抗値を増大させることを特徴とする請求項６記載の駆動対象スイッチング素子の駆動回路。
8. 前記少なくとも１つの放電経路には、クランプ用経路（Ｌｃｌａｍｐ）が含まれ、
   前記操作対象スイッチング素子には、前記クランプ用経路に設けられ、前記フルオン状態とされる場合の前記開閉制御端子の電圧よりも低い電圧で前記開閉制御端子の電圧を制限すべく通電操作されるクランプ用スイッチング素子（４０）が含まれ、
   前記処理手段は、前記強制オフ手段による通電操作対象を、前記ソフト遮断用スイッチング素子と前記クランプ用スイッチング素子を含む前記操作対象スイッチング素子との双方から、前記ソフト遮断用スイッチング素子に変更することで、前記放電経路の抵抗値を増大させることを特徴とする請求項７記載の駆動対象スイッチング素子の駆動回路。
9. 前記少なくとも１つの放電経路には、通常時オフ用経路（Ｌｄｉｓ）が含まれ、
   前記操作対象スイッチング素子には、前記通常時オフ用経路に設けられ、通常時において前記駆動対象スイッチング素子をオフ状態に切り替えるべくオン操作される放電用スイッチング素子（３８）が含まれ、
   前記処理手段は、前記強制オフ手段による通電操作対象を、前記ソフト遮断用スイッチング素子と前記放電用スイッチング素子を含む前記操作対象スイッチング素子との双方から、前記ソフト遮断用スイッチング素子に変更することで、前記放電経路の抵抗値を増大させることを特徴とする請求項７又は８記載の駆動対象スイッチング素子の駆動回路。
10. 前記少なくとも１つの放電経路には、前記駆動対象スイッチング素子の出力端子及び前記開閉制御端子を短絡するオフ保持用経路（Ｌｏｆｆ）が含まれ、
    前記操作対象スイッチング素子には、前記オフ保持用経路に設けられたオフ保持用スイッチング素子（５０）が含まれ、
    前記処理手段は、前記強制オフ手段による通電操作対象を、前記ソフト遮断用スイッチング素子と前記オフ保持用スイッチング素子を含む前記操作対象スイッチング素子との双方から、前記ソフト遮断用スイッチング素子に変更することで、前記放電経路の抵抗値を増大させることを特徴とする請求項７〜９のいずれか1項に記載の駆動対象スイッチング素子の駆動回路。
11. 前記開閉制御端子に接続されたソフト遮断用経路（Ｌｃｕｔ）と、
    前記ソフト遮断用経路に設けられ、オン操作によって前記ソフト遮断用経路を閉状態とし、オフ操作によって前記ソフト遮断用経路を開状態とするソフト遮断用スイッチング素子（４８）と、
    を更に備え、
    前記強制オフ手段は、前記ソフト遮断用スイッチング素子をオン操作に切り替えることで、前記駆動対象スイッチング素子を強制的にオフ状態に切り替え、
    前記処理手段は、前記ソフト遮断用スイッチング素子のオン抵抗を増大させることで、前記放電速度を低下させる処理を行うことを特徴とする請求項１〜５のいずれか1項に記載の駆動対象スイッチング素子の駆動回路。
12. 前記駆動対象スイッチング素子は、直流電源（１２）に並列接続された高電位側のスイッチング素子（Ｓ￥ｐ）及び低電位側のスイッチング素子（Ｓ￥ｎ）の直列接続体を備えることを特徴とする請求項１〜１１のいずれか１項に記載の駆動対象スイッチング素子の駆動回路。

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