JP2021005950A - トランジスタ駆動回路及びトランジスタのゲート電圧制御方法 - Google Patents

Abstract

【課題】電圧駆動型のトランジスタが破壊されることを確実に防止できるトランジスタ駆動回路を提供する。【解決手段】過電流検出回路７は、ＩＧＢＴ２に過電流が流れたことを異常として検出すると異常検出信号を出力する。ゲートクランプ回路６は異常検出信号が入力されると、ＩＧＢＴ２のターンオフ時にゲートの電圧を一定時間だけ、オン電圧ＶＧＡＴＥＯＮよりも低く且つオフ電圧ＶＧＡＴＥＯＦＦよりも高いクランプ電圧ＶＣＬＰに維持する。【選択図】図１

Description

本発明は、電圧駆動型のトランジスタのゲートに駆動電圧を出力するトランジスタ駆動回路，及び前記ゲートに付与する電圧の制御方法に関する。

特許文献１には、ＩＧＢＴのターンオフ時におけるスパイク電圧の低減や、オンオフ信号が入力されてからＩＧＢＴが動作するまでの時間短縮を図り誤動作を防止する目的で、ターンオフ時にゲート電圧を一定時間クランプする構成が開示されている。

特許第３５６８０２４号公報

しかしながら、特許文献１の構成では、ＩＧＢＴのターンオフ時にゲート電圧を毎回クランプさせることになる。特に、スパイク電圧を低減させることのメリットに着目すると、スパイク電圧によってＩＧＢＴが破壊されることを確実に防止すれば良い。

本発明は上記事情に鑑みてなされたものであり、その目的は、電圧駆動型のトランジスタが破壊されることを確実に防止できるトランジスタ駆動回路及びトランジスタのゲート電圧制御方法を提供することにある。

請求項１記載のトランジスタ駆動回路によれば、異常検出回路は、トランジスタの駆動状態について異常を検出すると異常検出信号を出力する。そして、ゲートクランプ回路は、異常検出信号が入力されると、トランジスタのターンオフ時にゲートの電圧を一定時間だけ、オン電圧よりも低く且つオフ電圧よりも高いクランプ電圧に維持する。このように構成すれば、トランジスタの駆動状態に異常が発生した場合にだけ、ターンオフ時のゲート電圧がクランプされる。したがって、ターンオフ時に発生するスパイク電圧によってトランジスタが破壊されることを確実に防止できる。

請求項２記載のトランジスタ駆動回路によれば、異常検出回路は、トランジスタを介して流れる過電流を異常として検出する。すなわち、トランジスタに過大な電流が流れている状態でターンオフ時の電圧が大きく変化すると、極めて大きなスパイク電圧が発生する。そこで、異常検出回路が過電流を検出した際にターンオフ時のゲート電圧をクランプすることで、ゲート電圧の急激な変化を緩和してスパイク電圧を抑制し、トランジスタが破壊されることを防止する。

請求項３記載のトランジスタ駆動回路によれば、ゲートクランプ回路としてゲートオンクランプ回路を備え、トランジスタのターンオン時にゲートの電圧を一定時間だけ、オン電圧よりも低く且つオフ電圧よりも高いクランプ電圧に維持する。トランジスタのターンオン時に異常が検出された場合、ゲート電圧がオン電圧まで上昇すると、トランジスタの飽和電流が大きくなってトランジスタが破壊される可能性がある。したがって、ゲートオンクランプ回路によりターンオン時にはゲートの電圧を毎回クランプすることで、トランジスタが破壊されることをより確実に防止できる。

請求項４記載のトランジスタ駆動回路によれば、トランジスタのターンオン時とターンオフ時とで、クランプ電圧が異なるように設定する。これによりクランプ電圧を、双方のケースにおいてそれぞれ最適なレベルに設定できる。

第１実施形態であり、ＩＧＢＴ駆動回路の概略構成を示す機能ブロック図 オフ側のゲートクランプ回路を含む図１の詳細構成を示す回路図 オン側のゲートクランプ回路を含む図１の詳細構成を示す回路図 ＩＧＢＴ駆動回路の動作タイミングチャート 第２実施形態であり、オフ側のゲートクランプ回路を含む回路図 ＩＧＢＴ駆動回路の動作タイミングチャート 第３実施形態であり、オン駆動回路の構成例を示す図 第４実施形態であり、オン駆動回路の構成例を示す図 第５実施形態であり、オン駆動回路の構成例を示す図 第６実施形態であり、オン駆動回路の構成例を示す図 第７実施形態であり、オフ駆動回路の構成例を示す図 第８実施形態であり、オフ駆動回路の構成例を示す図 第９実施形態であり、オフ駆動回路の構成例を示す図 第１０実施形態であり、オフ駆動回路の構成例を示す図 第１１実施形態であり、オフ側ゲートクランプ回路の構成例を示す図 第１２実施形態であり、オフ側ゲートクランプ回路の構成例を示す図

（第１実施形態）
図１に示すように、本実施形態のＩＧＢＴ駆動回路１は、電圧駆動型のトランジスタであるＩＧＢＴ２を駆動するもので、オン駆動回路３，オン時のゲートクランプ回路４，オフ駆動回路５及びオフ時のゲートクランプ回路６を備えている。オン駆動回路３及びゲートクランプ回路４にはオン駆動信号が入力され、オフ駆動回路５及びゲートクランプ回路６にはオフ駆動信号が入力されている。また、ゲートクランプ回路６には、図２に示す過電流検出回路７より出力される異常検出信号が入力されている。

ＩＧＢＴ２のエミッタに流れる電流を小さい電流比で流すセンスエミッタとグランドとの間には抵抗素子８が接続されており、前記センスエミッタはコンパレータ９の非反転入力端子に接続されている。コンパレータ９の反転入力端子には、基準電源１０より基準電圧が与えられている。これにより、コンパレータ９は、ＩＧＢＴ２を介して流れる過電流を検出すると異常検出信号を出力する。過電流検出回路７は、異常検出回路の一例である。尚、ＩＧＢＴ２のセンスエミッタについては、図２，図３及び図５を除いて図示を省略している。

図２に示すように、オン駆動回路３は、ＰチャネルＭＯＳＦＥＴ１１，抵抗素子１２〜１４，増幅器１５並びに基準電源１６を備えている。抵抗素子１２〜１４の直列回路は、ＩＧＢＴ２のゲートとグランドとの間に接続されている。ＦＥＴ１１のソースは電源Ｖｃｃに接続され、ドレインは抵抗素子１２及び１３の共通接続点に接続されている。増幅器１５の非反転入力端子は基準電源１６に接続され、反転入力端子は抵抗素子１３及び１４の共通接続点に接続されている。増幅器１５の出力端子は、ＦＥＴ１１のゲートに接続されている。

オン駆動信号は、増幅器１５の動作用電源として与えられる。すなわち、オン駆動信号がローレベルであれば増幅器１５は動作せず、オン駆動信号がハイレベルであれば増幅器１５は動作する。増幅器１５が動作すると、抵抗素子１２及び１３の共通接続点の電位は、基準電源１６の電圧に等しくなるようにＦＥＴ１１のゲート電圧が制御される。つまりオン駆動回路３は定電圧回路として動作する。

オフ駆動回路５は、抵抗素子１７，ＮチャネルＭＯＳＦＥＴ１８及びドライバ１９を備えている。抵抗素子１７及びＦＥＴ１８の直列回路は、ＩＧＢＴ２のゲートとグランドとの間に接続されている。オフ駆動信号は、ドライバ１９を介してＦＥＴ１８のゲートに与えられている。

ゲートクランプ回路６は、電源回路２０及びスイッチ制御回路２１で構成されている。電源回路２０は、ＰチャネルＭＯＳＦＥＴ２２，抵抗素子２３及び２４，増幅器２５，基準電源２６がオン駆動回路３と同様に接続されている。但し、ＦＥＴ２２のドレインは、コンデンサ２７を介してグランドに接続されている。電源回路２０は、コンデンサ２７の端子電圧を基準電源２６の電圧であるクランプ電圧Ｖ_ＣＬＰに維持する。

クランプ電圧Ｖ_ＣＬＰは、スイッチ制御回路２１を介してＩＧＢＴ２のゲートに印加される。スイッチ制御回路２１は、スイッチ２８，抵抗素子２９，ドライバ３０，パルス生成回路３１及びＡＮＤゲート３２を備えている。パルス生成回路３１は、オフ駆動信号がローレベルの期間に異常検出信号がハイレベルになるとＡＮＤゲート３２によりトリガされ、ハイレベルパルスを一定時間だけドライバ３０を介してスイッチ２８に出力する。スイッチ２８は、前記ハイレベルパルスが出力されている期間だけオンになり、クランプ電圧Ｖ_ＣＬＰを抵抗素子２９を介してＩＧＢＴ２のゲートに印加する。また、パルス生成回路３１は、ハイレベルパルスの出力中でも、オフ駆動信号がハイレベルになるとリセットされる。

図３は、ゲートクランプ回路６に替えてゲートクランプ回路４を示している。ゲートクランプ回路４は、電源回路３３及びスイッチ制御回路３４で構成されている。電源回路３３は、ＰチャネルＭＯＳＦＥＴ３５，抵抗素子３６及び３７，増幅器３８，基準電源３９並びにコンデンサ４０が電源回路２０と同様に接続されている。

スイッチ制御回路３４は、スイッチ４１，抵抗素子４２，ドライバ４３及びパルス生成回路４４を備えている。パルス生成回路４４は、パルス生成回路３１と同様に、オン駆動信号がハイレベルになると、一定時間のハイレベルパルスをドライバ４３を介してスイッチ４１に出力する。スイッチ４１は、前記ハイレベルパルスが出力されている期間だけオンになり、クランプ電圧Ｖ_ＣＬＰを抵抗素子４２を介してＩＧＢＴ２のゲートに印加する。

次に、本実施形態の作用について説明する。図４に示すように、オン駆動信号がハイレベルになると、ＩＧＢＴ２のゲートに、オン駆動回路３によりオン駆動電圧Ｖ_{ＧＡＴＥＯＮ}の印加が開始される。ゲート電圧が上昇する期間の途中でゲートクランプ回路４によりクランプ電圧Ｖ_ＣＬＰが一定時間印加され、その後、ゲート電圧はオン駆動電圧Ｖ_{ＧＡＴＥＯＮ}に達する。

オフ駆動信号がローレベルの期間に異常検出信号がハイレベルになると、上述したようにゲートクランプ回路６によりクランプ電圧Ｖ_ＣＬＰが一定時間印加される。そして、オフ駆動信号がハイレベルになるとクランプ電圧Ｖ_ＣＬＰの印加は停止され、ゲート電圧はオフ駆動回路５によりオフ駆動電圧Ｖ_{ＧＡＴＥＯＦＦ}に向かって低下する。

尚、図４に示す動作タイミングは、以下のようなロジックで実現しても良い。オフ駆動信号がローレベルの期間に異常検出信号がハイレベルになると、ゲートクランプ回路６のパルス生成回路３１は同様に一定期間のハイレベルパルスを出力するが、当該パルスがローレベルに変化したタイミングで、オン駆動信号をローレベルに変化させると共にオフ駆動信号をハイレベルに変化させる。

以上のように本実施形態によれば、過電流検出回路７は、ＩＧＢＴ２に過電流が流れたことを異常として検出すると異常検出信号を出力する。ゲートクランプ回路６は異常検出信号が入力されると、ＩＧＢＴ２のターンオフ時にゲートの電圧を一定時間だけ、オン電圧Ｖ_{ＧＡＴＥＯＮ}よりも低く且つオフ電圧Ｖ_{ＧＡＴＥＯＦＦ}よりも高いクランプ電圧Ｖ_ＣＬＰに維持する。

このように構成すれば、ＩＧＢＴ２の駆動状態に異常が発生した場合にだけ、ターンオフ時のゲート電圧がクランプされる。特に、ＩＧＢＴ２に過大な電流が流れている状態でターンオフ時の電圧が大きく変化すると、極めて大きなスパイク電圧が発生する。したがって、スパイク電圧によってＩＧＢＴ２が破壊されることを確実に防止できる。

また、ゲートクランプ回路４により、ＩＧＢＴ２のターンオン時にゲート電圧を一定時間だけクランプ電圧Ｖ_ＣＬＰに維持する。ＩＧＢＴ２のターンオン時に過電流が流れた場合にゲート電圧がオン電圧Ｖ_{ＧＡＴＥＯＮ}まで上昇すると、ＩＧＢＴ２の飽和電流が大きくなって破壊される可能性がある。したがって、ターンオン時にはゲート電圧を毎回クランプすることで、ＩＧＢＴ２が破壊されることをより確実に防止できる。

（第２実施形態）
以下、第１実施形態と異なる部分について説明する。図５に示すように、第２実施形態のＩＧＢＴ駆動回路４５は、ゲートクランプ回路６に替わるゲートクランプ回路４６を備えている。ゲートクランプ回路４６は、スイッチ制御回路２１に替わるスイッチ制御回路４７を備えている。スイッチ制御回路４７はパルス生成回路４８を備え、パルス生成回路４８のリセット端子は負論理であり、そのリセット端子には異常検出信号が与えられている。

また、第２実施形態におけるターンオフ時のクランプ電圧Ｖ_{ＣＬＰＯＦＦ}は、第１実施形態のクランプ電圧Ｖ_ＣＬＰに等しくされている。そして、ターンオン時のクランプ電圧Ｖ_{ＣＬＰＯＮ}は、クランプ電圧Ｖ_ＣＬＰよりも低い電圧に設定されている。

次に、第２実施形態の作用について説明する。図６に示すように、オン駆動信号がハイレベルの期間に異常検出信号がハイレベルになり、その後、過電流状態が解消されたことにより異常検出信号がローレベルに変化すると、パルス生成回路４８はリセットされる。これにより、ＩＧＢＴ２のゲート電圧は、クランプ電圧Ｖ_{ＣＬＰＯＦＦ}からオン電圧Ｖ_{ＧＡＴＥＯＮ}に復帰する。

以上のように第２実施形態によれば、ＩＧＢＴ駆動回路４１は、ＩＧＢＴ２のターンオン時とターンオフ時とで、印加するクランプ電圧Ｖ_{ＣＬＰＯＮ}，Ｖ_{ＣＬＰＯＦＦ}が異なるように設定する。これによりクランプ電圧を、双方のケースにおいてそれぞれ最適なレベルに設定できる。また、ゲートクランプ回路４２は、ＩＧＢＴ２のオン時においてゲートにクランプ電圧Ｖ_{ＣＬＰＯＦＦ}を印加している状態で異常検出信号が入力されなくなると、ゲート電圧をオン電圧Ｖ_{ＧＡＴＥＯＮ}に復帰させる。これにより、駆動状態が正常化した時点でＩＧＢＴ２をオンし続けることができる。

（第３〜第６実施形態）
第３〜第６実施形態は、オン駆動回路の構成のバリエーションを示す。尚、以降の実施形態においてオン駆動信号，オフ駆動信号及び異常検出信号の図示は省略している。図７に示す第３実施形態のオン駆動回路５１は定電流制御回路であり、電源Ｖ_ＣＣとＦＥＴ１１のソースとの間に抵抗素子５２が接続されている。基準電源１６の負側端子は電源Ｖ_ＣＣに接続されており、正側端子は増幅器１５の反転入力端子に接続されている。増幅器１５の非反転入力端子はＦＥＴ１１のソースに接続されている。ＦＥＴ１１のドレインはＩＧＢＴ２のゲートに接続されている。
図８に示す第４実施形態のオン駆動回路５３はスイッチ制御回路であり、ＦＥＴ１１のゲートにはドライバ５４を介してオン駆動信号が与えられる。

図９に示す第５実施形態のオン駆動回路５５は、電源回路５６とオン駆動回路５１である定電流制御回路との組み合わせで構成される。電源回路５６は、オン駆動回路３におけるＦＥＴ１１（Ａ）のドレインとグランドとの間にコンデンサ５７を追加したものであり、定電流制御回路５１の抵抗素子５２の上端は、電源Ｖ_ＣＣに替えてＦＥＴ１１Ａのドレインに接続されている。

図１０に示す第６実施形態のオン駆動回路５８は、電源回路５６とオン駆動回路５３であるスイッチ制御回路との組み合わせで構成される。スイッチ制御回路５３のＦＥＴ１１（Ｂ）のソースは、電源Ｖ_ＣＣに替えてＦＥＴ１１Ａのドレインに接続されている。

（第７〜第１０実施形態）
第７〜第１０実施形態は、オフ駆動回路の構成のバリエーションを示す。図１１に示すオフ駆動回路６１は、オン駆動回路３と同様の定電圧制御回路である。
図１２に示すオフ駆動回路６２は定電流制御回路であり、ＮチャネルＭＯＳＦＥＴ６３のドレインはＩＧＢＴ２のゲートに接続され、ドレインは抵抗素子６４を介してグランドに接続されている。基準電源６５の負側端子はグランドに接続され、正側端子は増幅器６６の非反転入力端子に接続されている。増幅器６６の反転入力端子は、ＦＥＴ６３のドレインに接続されている。

図１３に示すオフ駆動回路６７は、オフ駆動回路６２の定電流制御回路と、電源回路６８との組み合わせで構成される。電源回路６８は、ゲートクランプ回路６と同様の構成であり、ＦＥＴ１１Ａのドレインは、電源Ｖ_ＣＣに替えて抵抗素子６４の下端に接続されている。
図１４に示すオフ駆動回路６９は、オフ駆動回路５のスイッチ制御回路と、電源回路６８との組み合わせで構成される。

（第１１，第１２実施形態）
第１１，第１２実施形態は、オフ側ゲートクランプ回路の構成のバリエーションを示す。図１５に示す第１１実施形態のゲートクランプ回路７１は、オフ駆動回路６１と同様の定電圧制御回路である。
図１６に示す第１２実施形態のゲートクランプ回路７１は、スイッチ制御回路７３と電源回路７４との組み合わせである。スイッチ制御回路７３は、スイッチ制御回路２１の抵抗素子２９を削除したもので、電源回路７４は電源回路５６と同様の構成である。スイッチ２８は、ＩＧＢＴ２のゲートとＦＥＴ１１Ａのドレインとの間に接続されている。

（その他の実施形態）
異常検出回路は、過電流検出回路７に限ることなく、電圧駆動型トランジスタの駆動状態に関する異常を検出するものであれば良い。
電圧駆動型のトランジスタは、ＩＧＢＴ２に限らない。
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

図面中、１はＩＧＢＲ駆動回路、２はＩＧＢＴ、３はオン駆動回路、４はゲートクランプ回路、５はオフ駆動回路、６はゲートクランプ回路、７は過電流検出回路を示す。

Claims (22)

1. 電圧駆動型のトランジスタ（２）のゲートに駆動電圧を出力するトランジスタ駆動回路であって、
   オン指令が入力されると前記ゲートにオン電圧を出力するオン駆動回路（３，５１，５３，５６，５８）と、
   オフ指令が入力されると前記ゲートにオフ電圧を出力するオフ駆動回路（５，６１，６２，６７，６９）と、
   前記トランジスタの駆動状態について異常を検出すると、異常検出信号を出力する異常検出回路（７）と、
   前記異常検出信号が入力されると、前記トランジスタのターンオフ時に前記ゲートの電圧を一定時間だけ、前記オン電圧よりも低く且つ前記オフ電圧よりも高いクランプ電圧に維持するゲートクランプ回路（６，４６，７１，７２）とを備えるトランジスタ駆動回路。
2. 前記異常検出回路は、前記トランジスタを介して流れる過電流を異常として検出する請求項１記載のトランジスタ駆動回路。
3. 前記ゲートクランプ回路は、前記トランジスタのターンオン時に前記ゲートの電圧を一定時間だけ、前記オン電圧よりも低く且つ前記オフ電圧よりも高いクランプ電圧に維持するゲートオンクランプ回路（４）を備える請求項１又は２記載のトランジスタ駆動回路。
4. 前記ゲートクランプ回路によるクランプ電圧は、前記トランジスタのターンオン時とターンオフ時とで異なるように設定される請求項３記載のトランジスタ駆動回路。
5. 前記ゲートクランプ回路（４６）は、前記トランジスタのオン時において前記ゲートに前記クランプ電圧を印加している状態で前記異常検出信号が入力されなくなると、前記ゲートの電圧を前記オン電圧に復帰させる請求項１から４の何れか一項に記載のトランジスタ駆動回路。
6. 前記ゲートクランプ回路（７１）は、電源電圧と異なるクランプ電圧を生成する定電圧制御回路である請求項１から５の何れか一項に記載のトランジスタ駆動回路。
7. 前記ゲートクランプ回路（７２）は、電源電圧と異なるクランプ電圧を生成する電源回路（７４）と、
   この電源回路の出力端子と前記ゲートとの間に接続されるスイッチ（２８）と、
   このスイッチのオンオフを制御するオンオフ制御回路（３０，３１）とを備える請求項１から５の何れか一項に記載のトランジスタ駆動回路。
8. 前記オン駆動回路（３）は、電源電圧と異なるオン電圧を生成する定電圧制御回路である請求項１から７の何れか一項に記載のトランジスタ駆動回路。
9. 前記オン駆動回路（６２）は、前記ゲートを定電流で充電する定電流制御回路である請求項１から７の何れか一項に記載のトランジスタ駆動回路。
10. 前記オン駆動回路（５３）は、電源と前記ゲートとの間に接続されるトランジスタ（１１）のオンオフを、前記オン駆動信号により制御するスイッチ制御回路である請求項１から７の何れか一項に記載のトランジスタ駆動回路。
11. 前記オン駆動回路（５５）は、電源電圧と異なる電圧を生成する電源回路（５６）と、
    この電源回路の出力端子と前記ゲートとの間に接続され、前記ゲートを定電流で充電する定電流制御回路（５１）とを備える請求項１から７の何れか一項に記載のトランジスタ駆動回路。
12. 前記オン駆動回路（５８）は、電源電圧と異なる電圧を生成する電源回路（５６）と、
    電源と前記ゲートとの間に接続されるトランジスタ（１１Ａ）のオンオフを、前記オン駆動信号により制御するスイッチ制御回路とを備える請求項１から７の何れか一項に記載のトランジスタ駆動回路。
13. 前記オフ駆動回路（６１）は、電源電圧と異なるオフ電圧を生成する定電圧制御回路である請求項１から１２の何れか一項に記載のトランジスタ駆動回路。
14. 前記オフ駆動回路（６２）は、前記ゲートを定電流で放電する定電流制御回路である請求項１から１２の何れか一項に記載のトランジスタ駆動回路。
15. 前記オフ駆動回路（５）は、前記ゲートとグランドとの間に接続されるトランジスタ（１８）のオンオフを制御するスイッチ制御回路である請求項１から１２の何れか一項に記載のトランジスタ駆動回路。
16. 前記オフ駆動回路（６７）は、電源電圧と異なる電圧を生成する電源回路（６２）と、
    この電源回路の出力端子と前記ゲートとの間に接続され、前記ゲートを定電流で放電する定電流制御回路（６８）とを備える請求項１から１２の何れか一項に記載のトランジスタ駆動回路。
17. 前記オフ駆動回路（６９）は、電源電圧と異なる電圧を生成する電源回路（６８）と、
    この電源回路の出力端子と前記ゲートとの間に接続されトランジスタ（１８）のオンオフを制御するスイッチ制御回路（５）とを備える請求項１から１２の何れか一項に記載のトランジスタ駆動回路。
18. 電圧駆動型のトランジスタのゲートに出力する駆動電圧を制御する方法であって、
    オン指令が入力されると前記ゲートにオン電圧を出力し、
    オフ指令が入力されると前記ゲートにオフ電圧を出力し、
    前記トランジスタのターンオフ時に当該トランジスタの駆動状態について異常を検出すると、前記ゲートの電圧を一定時間だけ、前記オン電圧よりも低く且つ前記オフ電圧よりも高いクランプ電圧に維持するように制御するトランジスタのゲート電圧制御方法。
19. 前記トランジスタを介して流れる過電流を異常として検出する請求項１８記載のトランジスタのゲート電圧制御方法。
20. 前記トランジスタのターンオン時にも前記異常を検出すると、前記ゲートの電圧を一定時間だけ、前記オン電圧よりも低く且つ前記オフ電圧よりも高いクランプ電圧に維持するように制御する請求項１８又は１９記載のトランジスタのゲート電圧制御方法。
21. 前記クランプ電圧を、前記トランジスタのターンオン時とターンオフ時とで異なるように制御する請求項２０記載のトランジスタのゲート電圧制御方法。
22. 前記トランジスタのオン時において前記ゲートに前記クランプ電圧を印加している状態で前記異常検出信号が入力されなくなると、前記ゲートの電圧を前記オン電圧に復帰させる請求項１８から２１の何れか一項に記載のトランジスタのゲート電圧制御方法。

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