JP6582471B2

JP6582471B2 - 電圧駆動形パワー半導体素子のゲート駆動回路

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Application number: JP2015056559A
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Inventors: 滝沢　聡毅; 聡毅滝沢
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Publication date: 2019-10-02
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Description

本発明は、ＩＧＢＴなどの電圧駆動形パワー半導体素子を駆動するゲート駆動回路における過電流保護方式に関する。

図９に、電圧駆動型パワー半導体スイッチング素子としてＩＧＢＴを用いたインバータシステムの主回路図例を示す。１が直流電源回路（交流電源入力の場合は、交流電源１ｃを入力とする整流器１ａと大容量コンデンサ１ｂとから構成され、その電圧値をＥｄとする）、２が直流電圧を交流に変換するＩＧＢＴ及びダイオードより構成するインバータ回路、３がＩＧＢＴのゲート駆動回路（各素子に接続）、４がＩＧＢＴ、５が逆並列に接続されているダイオード、６がモータなどの負荷である。ここで、インバータ回路は三相インバータの場合、６個のアームで構成されるが、各アームとも構成は同じであるので、１アームのみ部品記号を付与している。また、７がＩＧＢＴをオンオフさせるための制御信号で、制御回路８より各ＩＧＢＴのゲート駆動回路に出力される。

図１０に、ＩＧＢＴが過電流となった場合に強制遮断を実施する機能を有したゲート駆動回路３の詳細回路図を示す。９ａが本回路駆動用の正側電源、９ｂが負側電源（負側電源９ｂは省略されることもある）、１０及び１１がＩＧＢＴ４をターンオン及びターンオフさせるためのトランジスタなどのスイッチ素子で、本図の場合ターンオン側１０がＮＰＮトランジスタ、ターンオフ側１１がＰＮＰトランジスタを用いたコンプリメンタリー接続回路で構成され、フォトカプラなどの絶縁器１２を介した信号１３によって相補的に動作する。

本図の場合は、信号１３がＨ（ハイ）になるとトランジスタ１０がオンし、その結果ＩＧＢＴのゲートに電流が流れ込み、ＩＧＢＴ４がオンする。一方信号１３がＬ（ロー）の場合はトランジスタ１１がオンすることで、ＩＧＢＴに蓄積しているゲート電荷が放電する方向に電流が流れ、ＩＧＢＴ４がオフする。また、１４がオン側のゲート電流制限用のゲート抵抗、１５がオフ側のゲート電流制限用のゲート抵抗で、抵抗値によってスイッチングのスピードを調整する。１６（１６ａ、１６ｂ）がトランジスタ１０、１１のベース抵抗で、１７、１８が通常動作時における電流バイパス用のダイオードである。

図１３に通常動作時におけるＩＧＢＴがターンオンする時のコレクタ電流（Ｉ_C）とゲート・エミッタ間電圧波形（Ｖ_GE）例を示す。上下アームの場合の例で、オン信号指令によりゲート電圧Ｖ_GEが立上ると、コレクタ電流Iｃは負荷電流にダイオードの逆回復電流２８を含んだ波形で上昇し、ダイオードがオフになると負荷電流となる。

また、図１１に、インバータ回路の上下アームのいずれかのＩＧＢＴがアーム短絡故障破壊した場合の動作図を示す。短絡故障したＩＧＢＴＱｄの対向アーム側のＩＧＢＴＱｕにオン指令を入力すると、直流電源短絡状態となり、破線で示す経路で過大な短絡電流（通常ＩＧＢＴの定格電流の５〜１０倍程度）が流れる。一方ＩＧＢＴは短絡耐量時間（一般的には１０μｓ程度）や許容される短絡エネルギーがあり、本時間内に定格電圧に収まるように遮断できれば、短絡保護が可能となる。

図１０において上記説明した以外の回路は短絡保護を実施するための回路で、ＩＧＢＴ４のコレクタに接続されたダイオード２１は、ＩＧＢＴ４の過電流検出を目的としたＩＧＢＴのオン電圧（Ｖ_CE）検出用である。抵抗１９とコンデンサ２０は、信号１３がＨ（ハイ）となってからＩＧＢＴ４がオンするまでの動作遅れを補償するためのタイマー回路である。信号１３がＨ（ハイ）時において、ＩＧＢＴ４がオンすると、オン電圧相当の点２２の電位がツェナーダイオード２３のツェナー電圧（Ｖｚ）以上となった場合、即ちＩＧＢＴ４が過電流状態となり、ＩＧＢＴのオン電圧が上昇し、ツェナー電圧値以上となると、ツェナーダイオード２３が導通し、スイッチ素子（ＮＰNトランジスタ）２４がオンする。その結果、点２５の電位はＩＧＢＴのエミッタ電位となり、ＰＮＰトランジスタ１０がオフ、ＮＰＮトランジスタ１１がオンすることでＩＧＢＴ４が強制遮断される。但しこのとき、コンデンサ２６が接続されているため、点２５の電位は即刻低下するのではなく、抵抗２７とコンデンサ２６との放電時定数によって、ある時間を有して低下する。そのためＩＧＢＴのゲート部（Ｖ_GE）にもほぼ同様の波形が印加され、その期間コレクタ電流遮断の電流変化率（−ｄｉ/ｄｔ）が制限され、大きなターンオフサージ電圧（Ｖ_CEpeak1）が発生しないソフト遮断化が図れる。

図１４に、これら一連の概略的な波形図（コレクタ電流Ｉ_C、コレクタ・エミッタ間電圧Ｖ_CE、ゲート・エミッタ間電圧Ｖ_GE）を示す。コレクタ電流Ｉｃが上昇している期間では、配線のインダクタンス成分による電圧降下により、ＩＧＢＴに印加される電圧は直流電源電圧Ｅｄから配線のインダクタンス成分による電圧降下分を差し引いた電圧波形となる。また、電流がＩｃpeakに達し、減少し始めるとＩＧＢＴに印加される電圧は電源電圧Ｅｄに配線のインダクタンス成分による電圧上昇分が加算され、サージ電圧Ｖ_CEpeak1となる。これらの回路により、ＩＧＢＴの上下アーム短絡などの過電流状態からの保護が可能となる。

また図１０に示す以外の過電流状態を検出する方法を図１２に示す。図１２（ａ）がＩＧＢＴチップの一部を電流検出用に取り出したセンス端子を備えたセンスＩＧＢＴＱ２を用いる方式、図１２（ｂ）がＩＧＢＴＱ１と直列にシャント抵抗ＳＲを接続する方式、図１２（ｃ）がＩＧＢＴＱ１と直列にＣＴなどの電流検出器を接続する方式である。各ゲート駆動回路ＧＤ１〜ＧＤ３では各検出器からの検出量を電流値に応じた電圧に変換して、所定値以上になった場合に図１０の回路のトランジスタ２４をオンする方式である。基本的には検出値がある閾値以上となった場合は過電流状態であると判断し、強制遮断を実施するという方式で、図１０の場合と同様の動作となる。
また、図１０に示す過電流検出とソフト遮断回路を含んだゲート駆動回路例は、特許文献１、特許文献２などに掲載されている。

特開２００２−２７６５７号公報特開２００７−１０４８０５号公報

上述のように、短絡発生時、ＩＧＢＴは許容される短絡耐量時間やエネルギー耐量以内に遮断しなければならないため、速やかな短絡状態の検出と、大電流遮断時におけるサージ電圧の低減を図ったソフト遮断化が必要となる。速やかな短絡電流検出を行うためには、その検出値を低くすればよいが、一方で通常ターンオン時に発生するダイオードの逆回復電流（図１３に示す２８：ＩＧＢＴやダイオードの特性、およびゲート駆動条件によっても異なるが、瞬間的に負荷電流の２倍程度流れることもありうる）は短絡電流ではないので過電流として検出してはならず、さらに電流検出器の検出ばらつきも考慮しなければならないため、実際の設定値はシステムの最大電流値の数倍程度のところに設定する必要がある。

さらに実際は、過電流が検出されてから遮断動作が始まるまでは、回路上の遅延時間や、ゲートチャージ電荷の引き抜きなどにある程度時間を要するために、その間も電流が増加して流れ続ける場合もある（図１４では便宜上これら遅延時間はないものとして記載している）。さらに遮断時のｄｉ/ｄｔによって発生するサージ電圧（Ｖ_CEpeak1）も規定値以下にする必要があるため、短時間で遮断しなければならないこととトレードオフ的に時間を掛けたソフト遮断化が必要となる。

以上のように短絡時における保護遮断をある程度余裕をもって適切に実施しないと、短絡耐量時間や短絡耐量エネルギーのオーバや、サージ電圧過大になり、素子破壊を招く。
また、短絡保護動作が終了する前、制御装置から強制遮断信号（短期間のオン指令パルス）が入力されると、短絡電流をハード遮断することとなり、遮断時の高いサージ電圧で素子破壊を招く可能性もある。

従って、本発明の課題は、過電流検出レベルを従来よりも低く設定でき、短絡電流の低減と遮断時のサージ電圧の低減を実現でき、確実に半導体素子を保護できる電圧駆動型パワー半導体素子のゲート駆動回路を提供することである。

上述の課題を解決するために、第１の発明においては、電力変換器に適用する、制御装置からオンオフ指令に基づいて電圧駆動形パワー半導体素子を駆動するゲート駆動回路において、前記パワー半導体素子に流れる電流を検出する電流検出手段と、前記台１の過電流状態よりも電流値が大きい第２の過電流状態を検出する第２の過電流検出器とを設ける。前記台１の過電流状態を検出した場合は、前記パワー半導体素子のゲート・エミッタに印加する電圧を、過電流状態が検出されない通電状態の電圧に対して前記パワー半導体素子のオン状態を維持可能な電圧範囲内で低減する機能を備える。

第１の過電流状態を検出した後所定時間内に第２の過電流状態が検出されなかった場合は、ゲート・エミッタ間には前記通常状態の電圧を印可する機能を備える。

第１の過電流状態を検出した後所定時間内に第２の過電流状態が検出された場合は、ターンオフ用のゲート抵抗値を高抵抗化する方式又はゲート・エミッタ間に印加する電圧を徐々に低下させる方式で遮断する。

第２の発明においては、電力変換器に適用する、制御装置からのオンオフ指令に基づいて電圧駆動形パワー半導体素子を駆動するゲート駆動回路において、前記パワー半導体素子に流れる電流を検出する電流検出手段と、前記電流検出手段の検出値から、第１の過電流状態を検出する第１の過電流検出器と、前記第１の過電流状態よりも電流値が大きい第２の過電流状態を検出する第２の過電流検出器と、を設け、前記第１の過電流状態を検出した場合は、前記パワー半導体素子のゲート・エミッタ間に印加する電圧を、過電流状態が検出されない通常状態の電圧に対して前記パワー半導体素子のオン状態を維持可能な電圧範囲内で低減する機能と、第１の過電流状態を検出した後所定時間内に第２の過電流状態が検出されなかった場合は、ゲート・エミッタ間には前記通常状態の電圧を印加する機能と、第１の過電流状態を検出した後所定時間内に第２の過電流状態が検出された場合は、ゲートを遮断する機能を設け、前記第１の過電流状態を検出した後の，ある所定時間内に前記制御装置から印加された遮断指令に対しては，ターンオフ用のゲート抵抗値を高抵抗化又はゲート・エミッタ間に印加する電圧を徐々に低下させる方式で遮断する。

第３の発明においては、電力変換器に適用する、制御装置からのオンオフ指令に基づいて電圧駆動形パワー半導体素子を駆動するゲート駆動回路において、前記パワー半導体素子に流れる電流を検出する電流検出手段と、前記電流検出手段の検出値から、第１の過電流状態を検出する第１の過電流検出器と、前記第１の過電流状態よりも電流値が大きい第２の過電流状態を検出する第２の過電流検出器と、を設け、前記第１の過電流状態を検出した場合は、前記パワー半導体素子のゲート・エミッタ間に印加する電圧を、過電流状態が検出されない通常状態の電圧に対して前記パワー半導体素子のオン状態を維持可能な電圧範囲内で低減する機能と、第１の過電流状態を検出した後所定時間内に第２の過電流状態が検出されなかった場合は、ゲート・エミッタ間には前記通常状態の電圧を印加する機能と、第１の過電流状態を検出した後所定時間内に第２の過電流状態が検出された場合は、ゲートを遮断する機能を設け、前記第１の過電流状態を検出した後の，ある所定時間内に前記制御装置から印加された遮断指令に対しては，ある所定時間までオン状態を維持した後，遮断する。

第４の発明においては、第１〜第３の発明における何れかの電圧駆動形パワー半導体素子のゲート駆動回路において、前記パワー半導体素子にワイドバンドギャップ半導体材料を適用したパワー半導体素子を用いることを特徴とする。

第５の発明において、第４の発明におけるワイドバンドギャップ半導体材料は、炭化珪素、窒化ガリウム、酸化ガリウム又はダイアモンドの何れか１種又は複数種の組合せで構成することを特徴とする。

本発明では、ゲート駆動回路において、アーム短絡保護を実施する時に、過電流検出レベルを２段階とし、所定期間ゲートに印加する電圧を低減することで、短絡電流の低減と遮断時のサージ電圧の低減が可能となる。さらに、過電流保護期間における制御回路からのオン信号に対してもソフト遮断動作を実現できる。
この結果、過電流検出レベルを従来よりも低く設定でき、短絡電流の低減と遮断時のサージ電圧の低減を実現でき、確実に半導体素子を保護できる電圧駆動型パワー半導体素子のゲート駆動回路を提供することが可能となる。
さらに、電圧駆動形パワー半導体素子として、炭化珪素などのワイドバンドギャップ半導体材料からなるＭＯＳＦＥＴ、ＩＧＢＴなどのスイッチング素子を適用することにより、ゲート駆動電圧を低下させる際に、主回路電流であるドレイン電流又はコレクタ電流を高速に低減できる効果が得られる。

本発明の第1の実施例を示すゲート駆動回路図例である。本発明の第２の実施例を示すゲート駆動回路図例である。本発明の第３の実施例を示すゲート駆動回路制御ブロック図例である。本発明の第４の実施例を示すゲート駆動回路制御ブロック図例である。第1及び第２の実施例を説明するためのアーム短絡動作波形例である。第1及び第２の実施例を説明するための通常の大電流時の動作波形例である。第３及び第４の実施例における短絡動作時短パルス指令入力時の動作波形例である。第３及び第４の実施例における通常動作時短パルス指令入力時の動作波形例である。３相インバータシステムの構成図例である。従来の過電流保護付ゲート駆動回路図例である。短絡電流動作を説明するための図である。過電流検出回路方式図例である。ＩＧＢＴオン時の電流波形例である。従来方式におけるアーム短絡保護時の動作波形図例である。

本発明の要点は、ゲート駆動回路において、アーム短絡保護を実施する時に、過電流検出レベルを２段階とし、第１の過電流状態を検出した場合は、パワー半導体素子のゲート・エミッタ間に印加する電圧を、過電流状態が検出されない通常状態の電圧に対して前記パワー半導体素子のオン状態を維持可能な電圧範囲内で低減し、第１の過電流状態を検出した後所定時間内に第２の過電流状態が検出されなかった場合は、ゲート・エミッタ間には前記通常状態の電圧を印加し、第１の過電流状態を検出した後所定時間内に第２の過電流状態が検出された場合は、ゲートを遮断する機能を設ける点である。

図１に、本発明の第1の実施例を示す。駆動用電源は正電源９のみとしているが、従来例のように負電源があっても基本的な動作は変わらない。図１０に示す従来回路にツェナーダイオード２９とトランジスタなどのスイッチ素子３０の直列回路を接続した回路である。また、本図では電流検出方式を図１２（ａ）に示すセンスＩＧＢＴ方式として記載しているが、他の方式でも基本的な動作は同じとなる。
図中の信号Ａは、センスＩＧＢＴ３１のセンス端子と直列に接続した抵抗３２に発生する電圧で、電流検出信号となる。信号Ｂは、第１の過電流検出がなされた後に出力される信号で、本信号によってトランジスタ３０がオンし、回路上の点３３の電位がツェナーダイオード２９のツェナー電圧となる。ここでツェナーダイオード２９のツェナー電圧はＩＧＢＴがオンするしきい値電圧よりも高くしておくことで、オフすることはなく、短絡時においては電流が制限される。

一方、通常時においては、ターンオンの動作が緩慢となる。また信号Ｃは第２の過電流検出がなされた後に出力される信号で、動作は図１０の従来方式と同様に抵抗２７を介したコンデンサ２６の放電に伴ったゲート・エミッタ間への電圧印加となり、ソフト遮断動作となる。また、本図ではツェナーダイオード２９とトランジスタなどのスイッチ素子３０の直列回路はトランジスタ１０、１１のベース側に接続されているが、エミッタ側に接続しても同様の効果が得られる。

図２に、本発明の第２の実施例を示す。基本的には図１に示す第１の実施例と同様であるが、信号Ｃによる遮断回路が、トランジスタ１１ａ、１１ｂ、ゲート抵抗１５ａ、１５ｂ、及びトランジスタなどのスイッチ素子３４により構成される点が異なる。通常の遮断動作では、トランジスタ１１ａ、１１ｂ、３４が全てオンするため、ターンオフ用のゲート抵抗値としては、抵抗１５ａと１５ｂの並列分の抵抗値となり低抵抗となる。
一方、第２の過電流検出がなされた後は、信号Ｃによってトランジスタ３４がオフ（図１と信号Ｃの論理を合わせるため反転ゲート３５を接続）するため、ターンオフ用のゲート抵抗値としては抵抗１５ｂのみの高抵抗となり、ソフト遮断動作となる。
また本図ではツェナーダイオード２９とＮＰＮトランジスタなどのスイッチ素子３０の直列回路はＮＰＮトランジスタ１０、ＰＮＰトランジスタ１１（１１ａ、１１ｂ）のエミッタ側に接続されているが、ベース側に接続しても同様の効果が得られる。

図３に、本発明の第３の実施例を示す。第１の実施例及び第２の実施例における入出力信号Ａ〜Ｅを生成する信号生成回路の第１実施例である。電流検出信号Ａを電圧比較回路３６と３７に入力する。電圧比較回路３６では第１の過電流検出レベル（Ｉ_ref1）との比較を行い、電圧比較回路３７では第２の過電流検出レベル（Ｉ_ref2）との比較を行う。電圧比較回路３６において信号Ａが第１の過電流検出レベルより大きいと判断された場合、ワンショット回路３８によってパルス幅Ｔｘ分のワンショット信号を出力し、図１又は図２の信号Ｂとする。

電圧比較回路３７において信号Ａが第２の過電流検出レベルより大きいと判断された場合、ワンショット回路３９を介してＳＲフリップフロップ回路４０によってセット（リセットは絶縁器１２を介した制御回路８からのオフ指令信号Ｄを反転ゲート４１とワンショット回路４２によって行われる）され、図１又は図２の信号Ｃとする。
一方、制御回路８からの信号Ｄがパルス幅Ｔｘ中にオフ指令となった場合は、論理積ゲート４３と論理和ゲート４４によって第２の過電流検出レベル以下であっても信号Ｃが出力される。

以上の回路によって、短絡動作時においては、制御回路８からパルス幅Ｔｘより短いオンパルス入力された場合は、長いオンパルスが入力した場合と同様、信号Ｃによってソフト遮断が行われる。但し通常動作時でも第１の過電流検出値よりも大きい電流が流れている場合で、さらにパルス幅Ｔｘより短いオンパルスが入力された場合は、信号Ｃによってソフト遮断が行われ、この場合は本ターンオフ動作のスイッチング損失は増加する。

図４に、本発明の第４の実施例を示す。第１の実施例及び第２の実施例における入出力信号Ａ〜Ｅを生成する信号生成回路の第２実施例である。電流検出信号Ａを電圧比較回路３６と３７に入力する。電圧比較回路３６では第１の過電流検出レベル（Ｉ_ref1）との比較を行い、比較回路３７は第２の過電流検出レベル（Ｉ_ref2）との比較を行う。電圧比較回路３６において、信号Ａが第１の過電流検出レベルより大きいと判断された場合、ワンショット回路３８によってパルス幅Ｔｘ分のワンショット信号を出力し、図１又は図２の信号Ｂとする。電圧比較回路３７において、電流検出信号Ａが第２の過電流検出レベル（Ｉ_ref2）より大きいと判断された場合、ワンショット回路３９を介してＳＲフリップフロップ回路４０をセットし、図１又は図２の信号Ｃとする。
一方、制御回路８からの信号Ｄがパルス幅Ｔｘ期間中にオフ指令となった場合は、論理積ゲート４５によって第２の過電流検出レベル以上となりソフト遮断動作となるか、信号ＢがＬとなるまでオン指令が持続される（信号Ｅ）。

以上の回路によって、短絡動作時においては、制御回路８からパルス幅Ｔｘより短いオンパルスが入力された場合は、第２の過電流検出がなされた後に信号Ｃによってソフト遮断が行われる。一方、通常動作時で第１の過電流検出値よりも大きい電流が流れている場合で、さらにパルス幅Ｔｘより短いオンパルスが入力された場合は、オフディレイが行われ、信号入力からパルス幅Ｔｘ後に信号Ｅによって遮断が行われる。この時の遮断はハード遮断となる。

以上の第１から第４の実施例回路による短絡時及び通常時の動作波形例を図５〜図８に示す。図５は第１〜第４の実施例によるアーム短絡時の動作波形例である。コレクタ電流（Ｉ_C）が第１の過電流検出レベル（Ｉ_det1）以上となった場合は、ＩＧＢＴのゲート・エミッタ間電圧（Ｖ_GE）はツェナーダイオード２９のツェナー電圧（Ｖ_Z）となり、短絡電流の増加が抑制される。その後短絡電流が第２の過電流検出レベル（Ｉ_det2）に達すると、ソフト遮断動作（図中のＶ_GE波形は図１の例を示している）が行われ、コレクタ・エミッタ間電圧Ｖ_CEのサージ電圧ピーク値（Ｖ_CEpeak2）も抑制される。

以上のように本方式の適用により、従来の波形例（図１４）に対して、遮断時の電流値（Ｉ_det2）が低減、コレクタ・エミッタ間電圧（Ｖ_CE）のサージ電圧ピーク値（Ｖ_CEpeak2）の低減、および短絡してから遮断するまでの時間の低減が可能となる。

図６に第１〜第４の実施例による通常ターンオン時の動作波形例を示す。但し、ダイオード逆回復時などにおいて瞬間的に第１の過電流検出レベル（Ｉ_det1）以上の電流が流れた場合を想定している。この時、コレクタ電流（Ｉｃ）が第１の過電流検出レベル（Ｉ_det1）以上になったことで、ＩＧＢＴのゲート・エミッタ間電圧（Ｖ_GE）はツェナーダイオード２９のツェナー電圧（Ｖ_Z）となり、ターンオン動作が緩慢化する。その後、第２の過電流検出レベル（Ｉ_det2）には達しないために、ワンショット回路３８で設定されたパルス幅Ｔ_X後にＩＧＢＴのゲート・エミッタ間電圧（Ｖ_GE）は通常の電圧値に戻る。

図７の実線波形は第３又は第４の実施例による短絡時の動作波形例で、制御回路８から短いオンパルス（Ｖ^*）が入力した場合である。図５と同様、コレクタ電流（Ｉ_C）が第１の過電流検出レベル（Ｉ_det1）以上となった場合は、ＩＧＢＴのゲート・エミッタ間電圧（Ｖ_GE）はツェナーダイオード２９のツェナー電圧（Ｖ_Z）となり、短絡電流の増加が抑制される。その後、第２の過電流検出レベル（Ｉ_det2）に達する前の時刻ｔ１に遮断指令が入力された場合、その時点でソフト遮断動作となっている波形である。
一方、点線波形は第４の実施例による短絡時の動作波形例で、時刻ｔ１に入力した遮断指令は無視され、第２の過電流検出レベル（Ｉ_det2）に達した後にソフト遮断動作となっている波形である。

図８の実線波形は第３又は第４の実施例による通常動作時におけるターンオン時の動作波形例で、制御回路８から短いオンパルス（Ｖ^*）が入力された場合である。図６と同様、コレクタ電流（Ｉ_C）が第１の過電流検出レベル（Ｉ_det1）以上となった場合は、ＩＧＢＴのゲート・エミッタ間電圧（Ｖ_GE）はツェナーダイオード２９のツェナー電圧（Ｖ_Z）となり、ターンオン動作が緩慢化する。その後、パルス幅Ｔ_Xの中の時刻ｔ１に遮断指令が入力された場合、その時点でソフト遮断動作となっている波形である。

一方、点線波形は第３又は第４の実施例によるターンオン時の動作波形例で、時刻ｔ１に入力した遮断指令は無視され、パルス幅Ｔ_X後にハード遮断動作となっている波形である。
尚、上記実施例には半導体スイッチング素子としてＩＧＢＴを用いた例を示したが、半導体スイッチング素子としてはＩＧＢＴに限らず、ＭＯＳＦＥＴでも実現可能である。特に、これらのスイッチング素子にワイドバンドギャップ半導体材料を用いることにより、ゲート駆動電圧低下に対してより高速に応答できるため、短絡電流やその際のサージ電圧を一層低減できる効果がある。また、ゲート電圧を低下させる方式として、ツェナーダイオードを用いる例を示したが、電圧調整用ＩＣ回路や電源用レギュレータＩＣなどを用いることも可能である。

本発明は、半導体スイッチング素子を適用した変換装置における過電流保護機能を備えたゲート駆動回路に関する提案であり、電動機駆動用インバータ、無停電電源装置、直流電源装置などへの適用が可能である。

１・・・直流電源２・・・インバータ
３、ＧＤ１〜ＧＤ３・・・ゲート駆動回路
４、Ｑｕ、Ｑｄ、Ｑ１・・・ＩＧＢＴ３１、Ｑ２・・・センスＩＧＢＴ
５・・・ダイオードＳＲ・・・シャント抵抗
ＣＴ・・・電流検出器６・・・電動機（負荷）
７・・・駆動信号８・・・制御回路
１０、２４、３０、３４・・・ＮＰＮトランジスタ
１１、１１ａ、１１ｂ・・・ＰＮＰトランジスタ
９、９ａ、９ｂ・・・ゲート駆動電源２３、２９・・・ツェナーダイオード
１２・・・フォトカプラ１７、１８、２１・・・ダイオード
２０、２６・・・コンデンサ４４・・・論理和ゲート
４３、４５・・・論理積ゲート４０・・・ＲＳフリップフロップ回路
１３、１４、１５、１６、１６ａ、１６ｂ、１９、２７、３２・・・抵抗
３５、４１・・・反転ゲート３６、３７・・・電圧比較器
３８、３９、４２・・・ワンショット回路

Claims

電力変換器に適用する、制御装置からのオンオフ指令に基づいて電圧駆動形パワー半導体素子を駆動するゲート駆動回路において、
前記パワー半導体素子に流れる電流を検出する電流検出手段と、
前記電流検出手段の検出値から、第１の過電流状態を検出する第１の過電流検出器と、
前記第１の過電流状態よりも電流値が大きい第２の過電流状態を検出する第２の過電流検出器と、
を設け、
前記第１の過電流状態を検出した場合は、前記パワー半導体素子のゲート・エミッタ間に印加する電圧を、過電流状態が検出されない通常状態の電圧に対して前記パワー半導体素子のオン状態を維持可能な電圧範囲内で低減する機能と、
第１の過電流状態を検出した後所定時間内に第２の過電流状態が検出されなかった場合は、ゲート・エミッタ間には前記通常状態の電圧を印加する機能と、
第１の過電流状態を検出した後所定時間内に第２の過電流状態が検出された場合は、ターンオフ用のゲート抵抗値を高抵抗化する方式又はゲート・エミッタ間に印加する電圧を徐々に低下させる方式で遮断することを特徴とする電圧駆動形パワー半導体素子のゲート駆動回路。
電力変換器に適用する、制御装置からのオンオフ指令に基づいて電圧駆動形パワー半導体素子を駆動するゲート駆動回路において、
前記パワー半導体素子に流れる電流を検出する電流検出手段と、
前記電流検出手段の検出値から、第１の過電流状態を検出する第１の過電流検出器と、
前記第１の過電流状態よりも電流値が大きい第２の過電流状態を検出する第２の過電流検出器と、
を設け、
前記第１の過電流状態を検出した場合は、前記パワー半導体素子のゲート・エミッタ間に印加する電圧を、過電流状態が検出されない通常状態の電圧に対して前記パワー半導体素子のオン状態を維持可能な電圧範囲内で低減する機能と、
第１の過電流状態を検出した後所定時間内に第２の過電流状態が検出されなかった場合は、ゲート・エミッタ間には前記通常状態の電圧を印加する機能と、
第１の過電流状態を検出した後所定時間内に第２の過電流状態が検出された場合は、ゲートを遮断する機能を設け、
前記第１の過電流状態を検出した後の，ある所定時間内に前記制御装置から印加された遮断指令に対しては，ターンオフ用のゲート抵抗値を高抵抗化又はゲート・エミッタ間に印加する電圧を徐々に低下させる方式で遮断することを特徴とする電圧駆動形パワー半導体素子のゲート駆動回路。
電力変換器に適用する、制御装置からのオンオフ指令に基づいて電圧駆動形パワー半導体素子を駆動するゲート駆動回路において、
前記パワー半導体素子に流れる電流を検出する電流検出手段と、
前記電流検出手段の検出値から、第１の過電流状態を検出する第１の過電流検出器と、
前記第１の過電流状態よりも電流値が大きい第２の過電流状態を検出する第２の過電流検出器と、
を設け、
前記第１の過電流状態を検出した場合は、前記パワー半導体素子のゲート・エミッタ間に印加する電圧を、過電流状態が検出されない通常状態の電圧に対して前記パワー半導体素子のオン状態を維持可能な電圧範囲内で低減する機能と、
第１の過電流状態を検出した後所定時間内に第２の過電流状態が検出されなかった場合は、ゲート・エミッタ間には前記通常状態の電圧を印加する機能と、
第１の過電流状態を検出した後所定時間内に第２の過電流状態が検出された場合は、ゲートを遮断する機能を設け、
前記第１の過電流状態を検出した後の，ある所定時間内に前記制御装置から印加された遮断指令に対しては，ある所定時間までオン状態を維持した後，遮断することを特徴とする電圧駆動形パワー半導体素子のゲート駆動回路。
請求項１〜３の何れか１項に記載の電圧駆動形パワー半導体素子のゲート駆動回路において、
前記パワー半導体素子にワイドバンドギャップ半導体材料を適用したパワー半導体素子を用いることを特徴とする電圧駆動形パワー半導体素子のゲート駆動回路。
請求項４に記載の電圧駆動形パワー半導体素子のゲート駆動回路において、前記ワイドバンドギャップ半導体材料は、炭化珪素、窒化ガリウム、酸化ガリウム又はダイアモンドの何れか１種又は複数種の組合せで構成することを特徴とする電圧駆動形パワー半導体素子のゲート駆動回路。