JP2015202034A - 電圧駆動形パワー半導体素子のゲート駆動回路 - Google Patents
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Abstract
Description
また、図10に示す過電流検出とソフト遮断回路を含んだゲート駆動回路例は、特許文献1、特許文献2などに掲載されている。
また、短絡保護動作が終了する前、制御装置から強制遮断信号(短期間のオン指令パルス)が入力されると、短絡電流をハード遮断することとなり、遮断時の高いサージ電圧で素子破壊を招く可能性もある。
この結果、過電流検出レベルを従来よりも低く設定でき、短絡電流の低減と遮断時のサージ電圧の低減を実現でき、確実に半導体素子を保護できる電圧駆動型パワー半導体素子のゲート駆動回路を提供することが可能となる。
さらに、電圧駆動形パワー半導体素子として、炭化珪素などのワイドバンドギャップ半導体材料からなるMOSFET、IGBTなどのスイッチング素子を適用することにより、ゲート駆動電圧を低下させる際に、主回路電流であるドレイン電流又はコレクタ電流を高速に低減できる効果が得られる。
図中の信号Aは、センスIGBT31のセンス端子と直列に接続した抵抗32に発生する電圧で、電流検出信号となる。信号Bは、第1の過電流検出がなされた後に出力される信号で、本信号によってトランジスタ30がオンし、回路上の点33の電位がツェナーダイオード29のツェナー電圧となる。ここでツェナーダイオード29のツェナー電圧はIGBTがオンするしきい値電圧よりも高くしておくことで、オフすることはなく、短絡時においては電流が制限される。
一方、第2の過電流検出がなされた後は、信号Cによってトランジスタ34がオフ(図1と信号Cの論理を合わせるため反転ゲート35を接続)するため、ターンオフ用のゲート抵抗値としては抵抗15bのみの高抵抗となり、ソフト遮断動作となる。
また本図ではツェナーダイオード29とNPNトランジスタなどのスイッチ素子30の直列回路はNPNトランジスタ10、PNPトランジスタ11(11a、11b)のエミッタ側に接続されているが、ベース側に接続しても同様の効果が得られる。
一方、制御回路8からの信号Dがパルス幅Tx中にオフ指令となった場合は、論理積ゲート43と論理和ゲート44によって第2の過電流検出レベル以下であっても信号Cが出力される。
一方、制御回路8からの信号Dがパルス幅Tx期間中にオフ指令となった場合は、論理積ゲート45によって第2の過電流検出レベル以上となりソフト遮断動作となるか、信号BがLとなるまでオン指令が持続される(信号E)。
一方、点線波形は第4の実施例による短絡時の動作波形例で、時刻t1に入力した遮断指令は無視され、第2の過電流検出レベル(Idet2)に達した後にソフト遮断動作となっている波形である。
尚、上記実施例には半導体スイッチング素子としてIGBTを用いた例を示したが、半導体スイッチング素子としてはIGBTに限らず、MOSFETでも実現可能である。特に、これらのスイッチング素子にワイドバンドギャップ半導体材料を用いることにより、ゲート駆動電圧低下に対してより高速に応答できるため、短絡電流やその際のサージ電圧を一層低減できる効果がある。また、ゲート電圧を低下させる方式として、ツェナーダイオードを用いる例を示したが、電圧調整用IC回路や電源用レギュレータICなどを用いることも可能である。
3、GD1〜GD3・・・ゲート駆動回路
4、Qu、Qd、Q1・・・IGBT 31、Q2・・・センスIGBT
5・・・ダイオード SR・・・シャント抵抗
CT・・・電流検出器 6・・・電動機(負荷)
7・・・駆動信号 8・・・制御回路
10、24、30、34・・・NPNトランジスタ
11、11a、11b・・・PNPトランジスタ
9、9a、9b・・・ゲート駆動電源 23、29・・・ツェナーダイオード
12・・・フォトカプラ 17、18、21・・・ダイオード
20、26・・・コンデンサ 44・・・論理和ゲート
43、45・・・論理積ゲート 40・・・RSフリップフロップ回路
13、14、15、16、16a、16b、19、27、32・・・抵抗
35、41・・・反転ゲート 36、37・・・電圧比較器
38、39、42・・・ワンショット回路
Claims (7)
- 電力変換器に適用する、制御装置からのオンオフ指令に基づいて電圧駆動形パワー半導体素子を駆動するゲート駆動回路において、前記パワー半導体素子に流れる電流を検出する電流検出手段と、前記電流検出手段の検出値から、第1の過電流状態を検出する第1の過電流検出器と、前記第1の過電流状態よりも電流値が大きい第2の過電流状態を検出する第2の過電流検出器とを設け、前記第1の過電流状態を検出した場合は、前記パワー半導体素子のゲート・エミッタ間に印加する電圧を、過電流状態が検出されない通常状態の電圧に対して前記パワー半導体素子のオン状態を維持可能な電圧範囲内で低減する機能と、第1の過電流状態を検出した後所定時間内に第2の過電流状態が検出されなかった場合は、ゲート・エミッタ間には前記通常状態の電圧を印加する機能と、第1の過電流状態を検出した後所定時間内に第2の過電流状態が検出された場合は、ゲートを遮断する機能を設けることを特徴とする電圧駆動形パワー半導体素子のゲート駆動回路。
- 請求項1に記載の電圧駆動形パワー半導体素子のゲート駆動回路において、前記第2の過電流状態が検出された後のゲート遮断方式は、ゲート・エミッタ間に印加する電圧を徐々に低下させる方式とすることを特徴とする電圧駆動形パワー半導体素子のゲート駆動回路。
- 請求項1に記載の電圧駆動形パワー半導体素子のゲート駆動回路において、前記第2の過電流状態が検出された後のゲート遮断方式は、ターンオフ用のゲート抵抗値を通常状態時の抵抗値に対して高抵抗化する方式とすることを特徴とする電圧駆動形パワー半導体素子のゲート駆動回路。
- 請求項1に記載の電圧駆動形パワー半導体素子のゲート駆動回路において、第1の過電流状態を検出した後の,ある所定時間内に前記制御装置から印加された遮断指令に対しては,ターンオフ用のゲート抵抗値を高抵抗化又はゲート・エミッタ間に印加する電圧を徐々に低下させる方式で遮断することを特徴とする電圧駆動形パワー半導体素子のゲート駆動回路。
- 請求項1に記載の電圧駆動形パワー半導体素子のゲート駆動回路において、第1の過電流状態を検出した後の,ある所定時間内に前記制御装置から印加された遮断指令に対しては,ある所定時間までオン状態を維持した後,遮断することを特徴とする電圧駆動形パワー半導体素子のゲート駆動回路。
- 請求項1〜5の何れか1項に記載の電圧駆動形パワー半導体素子のゲート駆動回路において、前記パワー半導体素子にワイドバンドギャップ半導体材料を適用したパワー半導体素子を用いることを特徴とする電圧駆動形パワー半導体素子のゲート駆動回路。
- 請求項6に記載の電圧駆動形パワー半導体素子のゲート駆動回路において、前記ワイドバンドギャップ半導体材料は、炭化珪素、窒化ガリウム、酸化ガリウム又はダイアモンドの何れか1種又は複数種の組合せで構成することを特徴とする電圧駆動形パワー半導体素子のゲート駆動回路。
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