JPH08321756A - 半導体素子駆動回路 - Google Patents
半導体素子駆動回路Info
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- JPH08321756A JPH08321756A JP12652895A JP12652895A JPH08321756A JP H08321756 A JPH08321756 A JP H08321756A JP 12652895 A JP12652895 A JP 12652895A JP 12652895 A JP12652895 A JP 12652895A JP H08321756 A JPH08321756 A JP H08321756A
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- semiconductor element
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Abstract
(57)【要約】
【目的】 短絡が生じた後に半導体素子がＯＦＦする場
合において生じる、サージ電圧を抑制する。 【構成】 半導体素子２のゲート電極に接続されたカソ
ードと、トランジスタ３ｂのコレクタに接続されたアノ
ードとを有するツェナーダイオード３ａが設けられる。
短絡が生じた場合、スイッチＳＷ３によって抵抗１ｃを
介してゲート電極が放電される。この際、トランジスタ
３ｂがＯＦＦするのに必要な応答時間が長くても、ツェ
ナーダイオード３ａがＯＦＦするのに必要な応答時間が
短いので、短絡電流制限回路３は放電には寄与せず、放
電の時定数を縮めることはない。 【効果】 主電流の時間微分ｄｉ／ｄｔの絶対値を抑制
することができる。
合において生じる、サージ電圧を抑制する。 【構成】 半導体素子２のゲート電極に接続されたカソ
ードと、トランジスタ３ｂのコレクタに接続されたアノ
ードとを有するツェナーダイオード３ａが設けられる。
短絡が生じた場合、スイッチＳＷ３によって抵抗１ｃを
介してゲート電極が放電される。この際、トランジスタ
３ｂがＯＦＦするのに必要な応答時間が長くても、ツェ
ナーダイオード３ａがＯＦＦするのに必要な応答時間が
短いので、短絡電流制限回路３は放電には寄与せず、放
電の時定数を縮めることはない。 【効果】 主電流の時間微分ｄｉ／ｄｔの絶対値を抑制
することができる。
Description
【０００１】
【産業上の利用分野】この発明は、電極間に流れる電流
をモニターするモニター電極を有する半導体素子を駆動
する、半導体素子駆動回路に関する。
をモニターするモニター電極を有する半導体素子を駆動
する、半導体素子駆動回路に関する。
【０００２】
【従来の技術】図５は従来の半導体素子駆動回路を例示
する回路図である。駆動主部１は、流れる電流をモニタ
ーする事ができる半導体素子２、例えばエミッタセル分
離構造を有するＩＧＢＴに接続され、半導体素子２のゲ
ート電極にゲート電圧１０を印加する。半導体素子２は
主電流１３が流れる主エミッタと、主電流１３をモニタ
ーするモニター電極２ａたる補助エミッタを備えてお
り、エミッタと補助エミッタとはエミッタ分離構造にお
いて互いに分離されている。補助エミッタには検出電流
１２が流れる。
する回路図である。駆動主部１は、流れる電流をモニタ
ーする事ができる半導体素子２、例えばエミッタセル分
離構造を有するＩＧＢＴに接続され、半導体素子２のゲ
ート電極にゲート電圧１０を印加する。半導体素子２は
主電流１３が流れる主エミッタと、主電流１３をモニタ
ーするモニター電極２ａたる補助エミッタを備えてお
り、エミッタと補助エミッタとはエミッタ分離構造にお
いて互いに分離されている。補助エミッタには検出電流
１２が流れる。
【０００３】補助エミッタと主エミッタとの間には電流
検出抵抗５，６がこの順に直列に接続されている。
検出抵抗５，６がこの順に直列に接続されている。
【０００４】短絡電流制限回路３は半導体素子２のゲー
ト電極、補助エミッタ、主エミッタの間に接続されてい
る。短絡電流制限回路３は半導体素子２のゲート電極に
接続された抵抗３ｃと、抵抗３ｃを介して半導体素子２
のゲート電極に接続されたコレクタを有するトランジス
タ３ｂとから構成されている。そしてトランジスタ３ｂ
のベースは補助エミッタと電流検出抵抗５との接続点に
おいて、トランジスタ３ｂのエミッタは主エミッタと電
流検出抵抗６との接続点において、それぞれ接続されて
いる。
ト電極、補助エミッタ、主エミッタの間に接続されてい
る。短絡電流制限回路３は半導体素子２のゲート電極に
接続された抵抗３ｃと、抵抗３ｃを介して半導体素子２
のゲート電極に接続されたコレクタを有するトランジス
タ３ｂとから構成されている。そしてトランジスタ３ｂ
のベースは補助エミッタと電流検出抵抗５との接続点に
おいて、トランジスタ３ｂのエミッタは主エミッタと電
流検出抵抗６との接続点において、それぞれ接続されて
いる。
【０００５】電流検出抵抗６と並列に過電流検出回路４
が接続され、過電流検出回路４は制御信号１１を駆動主
部１に与える。過電流検出回路４はコンパレータ４ａ及
び基準電圧源４ｂを備えており、電流検出抵抗６におけ
る電圧降下が、基準電圧源４ｂの与える基準電圧を越え
た場合に制御信号１１を活性化する。
が接続され、過電流検出回路４は制御信号１１を駆動主
部１に与える。過電流検出回路４はコンパレータ４ａ及
び基準電圧源４ｂを備えており、電流検出抵抗６におけ
る電圧降下が、基準電圧源４ｂの与える基準電圧を越え
た場合に制御信号１１を活性化する。
【０００６】駆動主部１は駆動信号７に基づいて半導体
素子２のゲート電圧１０を制御する。駆動主部１は、ス
イッチＳＷ１，ＳＷ２，ＳＷ３を含む切り換え回路１ａ
と、抵抗１ｂ，１ｃとから構成されている。
素子２のゲート電圧１０を制御する。駆動主部１は、ス
イッチＳＷ１，ＳＷ２，ＳＷ３を含む切り換え回路１ａ
と、抵抗１ｂ，１ｃとから構成されている。
【０００７】抵抗１ｂ，１ｃは共通して半導体素子２の
ゲート電極に接続されている。スイッチＳＷ１は抵抗１
ｂを介して電源ＶCCと半導体素子２のゲート電極との接
続／非接続を行う。同様にしてスイッチＳＷ２は抵抗１
ｂを介して電源ＧＮＤと半導体素子２のゲート電極との
接続／非接続を行う。スイッチＳＷ３は抵抗１ｃを介し
て電源ＧＮＤと半導体素子２のゲート電極との接続／非
接続を行う。
ゲート電極に接続されている。スイッチＳＷ１は抵抗１
ｂを介して電源ＶCCと半導体素子２のゲート電極との接
続／非接続を行う。同様にしてスイッチＳＷ２は抵抗１
ｂを介して電源ＧＮＤと半導体素子２のゲート電極との
接続／非接続を行う。スイッチＳＷ３は抵抗１ｃを介し
て電源ＧＮＤと半導体素子２のゲート電極との接続／非
接続を行う。
【０００８】制御信号１１が非活性の状態においては駆
動信号７の活性化に伴ってスイッチＳＷ１がＯＮ、ＳＷ
２がＯＦＦする。また駆動信号７の非活性化に伴ってス
イッチＳＷ２がＯＮ、ＳＷ１がＯＦＦする。よって抵抗
１ｂを介してゲート電極に電源ＶCC及び電源ＧＮＤの一
方が交互に接続され、半導体素子２がチョッパ制御され
る。
動信号７の活性化に伴ってスイッチＳＷ１がＯＮ、ＳＷ
２がＯＦＦする。また駆動信号７の非活性化に伴ってス
イッチＳＷ２がＯＮ、ＳＷ１がＯＦＦする。よって抵抗
１ｂを介してゲート電極に電源ＶCC及び電源ＧＮＤの一
方が交互に接続され、半導体素子２がチョッパ制御され
る。
【０００９】一方、制御信号１１が活性状態にある場合
においては、駆動信号７の活性／非活性に依存せずにス
イッチＳＷ１，ＳＷ２は共にＯＦＦし、スイッチＳＷ３
がＯＮする。
においては、駆動信号７の活性／非活性に依存せずにス
イッチＳＷ１，ＳＷ２は共にＯＦＦし、スイッチＳＷ３
がＯＮする。
【００１０】電流検出抵抗６の抵抗値をＲとし、主電流
１３に対するモニター電流１２の分流比を１：Ｋ、基準
電圧源４ｂの与える基準電圧をＥとすると、半導体素子
２の過電流検出レベルＩo は、Ｉo ＝Ｅ・Ｋ／Ｒとな
る。主電流１３がレベルＩo を越えた場合に制御信号１
１が活性化する。
１３に対するモニター電流１２の分流比を１：Ｋ、基準
電圧源４ｂの与える基準電圧をＥとすると、半導体素子
２の過電流検出レベルＩo は、Ｉo ＝Ｅ・Ｋ／Ｒとな
る。主電流１３がレベルＩo を越えた場合に制御信号１
１が活性化する。
【００１１】何らかの原因で半導体素子２の主電流１３
が過電流となった場合には、スイッチＳＷ３、抵抗１ｃ
を介して半導体素子２のゲート電極の電荷を放電し、半
導体素子２がＯＦＦされるように制御される。つまりゲ
ート電極の電位が下げられる。このとき、半導体素子２
のＯＦＦに伴うサージ電圧が大きくならないよう、通常
は抵抗１ｃは抵抗１ｂよりも大きな抵抗値を有するよう
に設計される。
が過電流となった場合には、スイッチＳＷ３、抵抗１ｃ
を介して半導体素子２のゲート電極の電荷を放電し、半
導体素子２がＯＦＦされるように制御される。つまりゲ
ート電極の電位が下げられる。このとき、半導体素子２
のＯＦＦに伴うサージ電圧が大きくならないよう、通常
は抵抗１ｃは抵抗１ｂよりも大きな抵抗値を有するよう
に設計される。
【００１２】更に、半導体素子２の負荷が短絡をした場
合などには、電流検出抵抗５，６においてモニター電流
１２が生成する電圧降下がトランジスタ３ｂをＯＮさせ
る。その結果、抵抗３ｃを介して半導体素子２のゲート
電極は主エミッタに接続されることになる。このときの
主電流１３のレベルをＩS とする。
合などには、電流検出抵抗５，６においてモニター電流
１２が生成する電圧降下がトランジスタ３ｂをＯＮさせ
る。その結果、抵抗３ｃを介して半導体素子２のゲート
電極は主エミッタに接続されることになる。このときの
主電流１３のレベルをＩS とする。
【００１３】図６は半導体素子２に過負荷がかかった場
合、例えば負荷が短絡した場合の半導体素子駆動回路の
動作を示すグラフである。時刻ｔ１以前においては駆動
信号７によってスイッチＳＷ１，ＳＷ２は半導体素子２
をチョッパ制御している。時刻ｔ１において負荷に短絡
が生じると、主電流１３は急激に上昇する。そして時刻
ｔ２において主電流１３がレベルＩo を越えると、制御
信号１１が活性化する。但し誤動作防止タイマーや制御
時間遅れのため、遅延時間Ｔｄが経過するまではスイッ
チＳＷ１，ＳＷ２，ＳＷ３はそれぞれＯＮ、ＯＦＦ、Ｏ
ＦＦに保たれたままである。
合、例えば負荷が短絡した場合の半導体素子駆動回路の
動作を示すグラフである。時刻ｔ１以前においては駆動
信号７によってスイッチＳＷ１，ＳＷ２は半導体素子２
をチョッパ制御している。時刻ｔ１において負荷に短絡
が生じると、主電流１３は急激に上昇する。そして時刻
ｔ２において主電流１３がレベルＩo を越えると、制御
信号１１が活性化する。但し誤動作防止タイマーや制御
時間遅れのため、遅延時間Ｔｄが経過するまではスイッ
チＳＷ１，ＳＷ２，ＳＷ３はそれぞれＯＮ、ＯＦＦ、Ｏ
ＦＦに保たれたままである。
【００１４】主電流１３が更に上昇し、時刻ｔ３におい
てレベルＩS を越えるとトランジスタ３ｂがＯＮし、ゲ
ート電圧１０は電源ＶCCの電圧を抵抗１ｂ，３ｃで分圧
した値（抵抗１ｂ，３ｃの抵抗値をそれぞれＲ1b，Ｒ3c
として、ＶCC・Ｒ3c／（Ｒ1b+R3c））となる。その後時
刻ｔ２から遅延時間Ｔｄが経過した時刻ｔ４においてス
イッチＳＷ１，ＳＷ２，ＳＷ３はそれぞれＯＦＦ、ＯＦ
Ｆ、ＯＮとなり、ゲート電極は抵抗１ｃ，３ｃの並列接
続を介して電源ＧＮＤに接続される。
てレベルＩS を越えるとトランジスタ３ｂがＯＮし、ゲ
ート電圧１０は電源ＶCCの電圧を抵抗１ｂ，３ｃで分圧
した値（抵抗１ｂ，３ｃの抵抗値をそれぞれＲ1b，Ｒ3c
として、ＶCC・Ｒ3c／（Ｒ1b+R3c））となる。その後時
刻ｔ２から遅延時間Ｔｄが経過した時刻ｔ４においてス
イッチＳＷ１，ＳＷ２，ＳＷ３はそれぞれＯＦＦ、ＯＦ
Ｆ、ＯＮとなり、ゲート電極は抵抗１ｃ，３ｃの並列接
続を介して電源ＧＮＤに接続される。
【００１５】
【発明が解決しようとする課題】既述のように抵抗１ｃ
は過電流が生じた場合に半導体素子２を遮断する際のサ
ージを抑制するために、その値が大きく設計されるので
あるが、抵抗３ｃは抵抗１ｂと同程度の抵抗値に設計さ
れる。そして時刻ｔ４以降はゲート電極の電荷は抵抗１
ｃ，３ｃの並列接続を介して放電されるので、放電時定
数が小さく、よって主電流１３は急速に低減し、その時
間微分ｄｉ／ｄｔの絶対値は大きい。そのためサージ電
圧ＶS が大きくなるという問題点があった。
は過電流が生じた場合に半導体素子２を遮断する際のサ
ージを抑制するために、その値が大きく設計されるので
あるが、抵抗３ｃは抵抗１ｂと同程度の抵抗値に設計さ
れる。そして時刻ｔ４以降はゲート電極の電荷は抵抗１
ｃ，３ｃの並列接続を介して放電されるので、放電時定
数が小さく、よって主電流１３は急速に低減し、その時
間微分ｄｉ／ｄｔの絶対値は大きい。そのためサージ電
圧ＶS が大きくなるという問題点があった。
【００１６】ゲート電圧１０が低下することにより、主
電流１３が低下し、トランジスタ３ｂのベース電位も低
下してトランジスタ３ｂがオフするので、理想的にはゲ
ート電極の電荷の放電は抵抗１ｃのみを介して行われる
はずであるが、実際にはトランジスタ３ｂのＯＦＦする
応答速度が遅く、ゲート電圧１０が低下し始めてから応
答時間Ｔｔだけ経ってからトランジスタ３ｂがオフす
る。このため、ゲート電極の電荷の放電中はずっと抵抗
１ｃ，３ｃの並列接続を介して放電されることになる。
電流１３が低下し、トランジスタ３ｂのベース電位も低
下してトランジスタ３ｂがオフするので、理想的にはゲ
ート電極の電荷の放電は抵抗１ｃのみを介して行われる
はずであるが、実際にはトランジスタ３ｂのＯＦＦする
応答速度が遅く、ゲート電圧１０が低下し始めてから応
答時間Ｔｔだけ経ってからトランジスタ３ｂがオフす
る。このため、ゲート電極の電荷の放電中はずっと抵抗
１ｃ，３ｃの並列接続を介して放電されることになる。
【００１７】従って、従来の半導体素子駆動回路では主
電流１３の時間微分ｄｉ／ｄｔの絶対値やサージ電圧Ｖ
S が過大となり、素子破壊に至る場合があるという問題
点があった。
電流１３の時間微分ｄｉ／ｄｔの絶対値やサージ電圧Ｖ
S が過大となり、素子破壊に至る場合があるという問題
点があった。
【００１８】この発明は上記の問題点を解決するために
なされたもので、短絡が生じた後に半導体素子がＯＦＦ
する場合において生じる、主電流の時間微分ｄｉ／ｄｔ
の絶対値やサージ電圧を抑制することができる半導体素
子の駆動技術を提供することを目的とする。
なされたもので、短絡が生じた後に半導体素子がＯＦＦ
する場合において生じる、主電流の時間微分ｄｉ／ｄｔ
の絶対値やサージ電圧を抑制することができる半導体素
子の駆動技術を提供することを目的とする。
【００１９】
【課題を解決するための手段】この発明のうち請求項１
にかかるものは、制御電極と、前記制御電極に与えられ
る電圧によって互いの導通／非導通が制御される第１及
び第２の電極と、前記第１及び第２の電極の間に流れる
主電流をモニターするモニター電極とを含む半導体素子
を駆動する半導体素子駆動回路である。そして、(a)前
記モニター電極に接続され、前記主電流の値を検出する
電流検出回路と、(b)前記主電流の値が第１の値を越え
た場合に活性化する制御信号を出力する制御信号発生手
段と、(c) (c-1)前記制御信号の非活性状態に基づい
て、前記第１及び第２の電極を互いに導通させる第１の
電圧を与える第１の電源及び前記第１及び第２の電極を
互いに非導通させる第２の電圧を与える第２の電源のい
ずれか一方を、(c-2)前記制御信号の活性化状態に基づ
いて、第１の抵抗を介して、前記第２の電源を、それぞ
れ前記制御電極に対し接続する駆動主部と、(d)前記制
御電極及び前記第２の電極に接続され、前記主電流の値
が前記第１の値より大なる第２の値を越えた場合に導通
し、前記第２の値を越えない場合に非導通するスイッチ
ング手段とを備える。ここで前記スイッチング手段は(d
-1)前記モニター電極に接続された制御電極と、第１の
電極と、自身の前記制御電極に与えられた電圧に基づい
て自身の前記第１の電極との導通／非導通が制御され、
前記半導体素子の前記第２の電極に接続された第２の電
極とを含むトランジスタと、(d-2)前記トランジスタの
前記第１の電極と前記半導体素子の前記制御電極との間
に、ツェナー降伏電流が前記トランジスタの前記第１及
び第２の電極の間に流れる電流と同方向となるように接
続された定電圧ダイオードとを有する。
にかかるものは、制御電極と、前記制御電極に与えられ
る電圧によって互いの導通／非導通が制御される第１及
び第２の電極と、前記第１及び第２の電極の間に流れる
主電流をモニターするモニター電極とを含む半導体素子
を駆動する半導体素子駆動回路である。そして、(a)前
記モニター電極に接続され、前記主電流の値を検出する
電流検出回路と、(b)前記主電流の値が第１の値を越え
た場合に活性化する制御信号を出力する制御信号発生手
段と、(c) (c-1)前記制御信号の非活性状態に基づい
て、前記第１及び第２の電極を互いに導通させる第１の
電圧を与える第１の電源及び前記第１及び第２の電極を
互いに非導通させる第２の電圧を与える第２の電源のい
ずれか一方を、(c-2)前記制御信号の活性化状態に基づ
いて、第１の抵抗を介して、前記第２の電源を、それぞ
れ前記制御電極に対し接続する駆動主部と、(d)前記制
御電極及び前記第２の電極に接続され、前記主電流の値
が前記第１の値より大なる第２の値を越えた場合に導通
し、前記第２の値を越えない場合に非導通するスイッチ
ング手段とを備える。ここで前記スイッチング手段は(d
-1)前記モニター電極に接続された制御電極と、第１の
電極と、自身の前記制御電極に与えられた電圧に基づい
て自身の前記第１の電極との導通／非導通が制御され、
前記半導体素子の前記第２の電極に接続された第２の電
極とを含むトランジスタと、(d-2)前記トランジスタの
前記第１の電極と前記半導体素子の前記制御電極との間
に、ツェナー降伏電流が前記トランジスタの前記第１及
び第２の電極の間に流れる電流と同方向となるように接
続された定電圧ダイオードとを有する。
【００２０】この発明のうち請求項２にかかるものは、
請求項１記載の半導体素子駆動回路であって、前記スイ
ッチング手段は(d-3)前記定電圧ダイオードと直列かつ
逆方向に接続されたダイオードを更に有する。
請求項１記載の半導体素子駆動回路であって、前記スイ
ッチング手段は(d-3)前記定電圧ダイオードと直列かつ
逆方向に接続されたダイオードを更に有する。
【００２１】この発明のうち請求項３にかかるものは、
請求項１または請求項２記載の半導体素子駆動回路であ
って、前記定電圧ダイオードが支える定電圧は、前記半
導体素子の前記第１及び第２の電極の間が導通し始める
しきい値電圧に対応して設定される。
請求項１または請求項２記載の半導体素子駆動回路であ
って、前記定電圧ダイオードが支える定電圧は、前記半
導体素子の前記第１及び第２の電極の間が導通し始める
しきい値電圧に対応して設定される。
【００２２】
【作用】この発明のうち請求項１にかかる半導体素子駆
動回路においては、主電流の値が第１の時刻において第
１の値を越え、更に第２の時刻において第２の値をも越
えた後、第３の時刻において電源切り換え手段が第２の
電源を半導体素子の制御電極に接続する。これにより半
導体素子の制御電極は第１の抵抗を介して第２の電源に
対して放電を開始する。第３の時刻以降、定電圧ダイオ
ードは所定の電圧が与えられないので応答性良くオフす
る。第３の時刻以降、主電流の値が低下して第２の値を
も下回ってもトランジスタがオフする応答性は悪い。し
かし定電圧ダイオードが応答性良くオフするために、半
導体素子の制御電極の放電はトランジスタを介すること
なく、第１の抵抗のみを介して行われる。
動回路においては、主電流の値が第１の時刻において第
１の値を越え、更に第２の時刻において第２の値をも越
えた後、第３の時刻において電源切り換え手段が第２の
電源を半導体素子の制御電極に接続する。これにより半
導体素子の制御電極は第１の抵抗を介して第２の電源に
対して放電を開始する。第３の時刻以降、定電圧ダイオ
ードは所定の電圧が与えられないので応答性良くオフす
る。第３の時刻以降、主電流の値が低下して第２の値を
も下回ってもトランジスタがオフする応答性は悪い。し
かし定電圧ダイオードが応答性良くオフするために、半
導体素子の制御電極の放電はトランジスタを介すること
なく、第１の抵抗のみを介して行われる。
【００２３】この発明のうち請求項２にかかる半導体素
子駆動回路においては、ダイオードの接合間容量が、定
電圧ダイオードの逆電圧印加時接合間容量に対して直列
に接続され、見かけ上半導体素子の制御電極に対して付
加される容量を低下させる。
子駆動回路においては、ダイオードの接合間容量が、定
電圧ダイオードの逆電圧印加時接合間容量に対して直列
に接続され、見かけ上半導体素子の制御電極に対して付
加される容量を低下させる。
【００２４】この発明のうち請求項３にかかる半導体素
子駆動回路においては、半導体素子のしきい値電圧のば
らつきに対応して定電圧ダイオードの支える定電圧が設
定される。
子駆動回路においては、半導体素子のしきい値電圧のば
らつきに対応して定電圧ダイオードの支える定電圧が設
定される。
【００２５】
第１実施例：図１はこの発明の第１実施例にかかる半導
体素子駆動回路の構成を例示する回路図である。第１実
施例において例示された回路は従来のものとして図５に
示された回路の抵抗３ｃをツェナーダイオード３ａに置
換した点が異なっている。
体素子駆動回路の構成を例示する回路図である。第１実
施例において例示された回路は従来のものとして図５に
示された回路の抵抗３ｃをツェナーダイオード３ａに置
換した点が異なっている。
【００２６】ツェナーダイオード３ａのアノードはトラ
ンジスタ３ｂのコレクタに、カソードは半導体素子２の
ゲート電極に、それぞれ接続されている。このため、ツ
ェナーダイオード３ａのツェナー降伏電流は、トランジ
スタ３ｂのコレクタからエミッタへと流れる電流と同方
向になる。
ンジスタ３ｂのコレクタに、カソードは半導体素子２の
ゲート電極に、それぞれ接続されている。このため、ツ
ェナーダイオード３ａのツェナー降伏電流は、トランジ
スタ３ｂのコレクタからエミッタへと流れる電流と同方
向になる。
【００２７】図２及び図３はこの発明の第１実施例にか
かる半導体素子駆動回路の動作を示すグラフである。
かる半導体素子駆動回路の動作を示すグラフである。
【００２８】図２は主電流１３が過電流となって、レベ
ルＩo に達したものの、その後レベルＩS にしない内に
切り換え回路１ａのスイッチＳＷ３がＯＮした場合を示
している。時刻ｔ５において主電流１３がレベルＩo に
達したので、駆動信号７によってチョッパ制御を行って
いた切り換え回路１ａは、時刻ｔ５から遅延時間Ｔｄだ
け経過した時刻ｔ６においてスイッチＳＷ１，ＳＷ２，
ＳＷ３をそれぞれＯＦＦ、ＯＦＦ、ＯＮする。これによ
ってゲート電極は抵抗１ｃを介してゆっくりと放電さ
れ、主電流１３の時間微分ｄｉ／ｄｔも小さく、よって
半導体素子２のコレクタ電圧に重畳されるサージ電圧も
抑制される。図２に示された場合は、主電流１３の増加
が緩慢であり、短絡電流制限回路３が動作することな
く、過電流に対する半導体素子２の遮断処理がなされ
る。
ルＩo に達したものの、その後レベルＩS にしない内に
切り換え回路１ａのスイッチＳＷ３がＯＮした場合を示
している。時刻ｔ５において主電流１３がレベルＩo に
達したので、駆動信号７によってチョッパ制御を行って
いた切り換え回路１ａは、時刻ｔ５から遅延時間Ｔｄだ
け経過した時刻ｔ６においてスイッチＳＷ１，ＳＷ２，
ＳＷ３をそれぞれＯＦＦ、ＯＦＦ、ＯＮする。これによ
ってゲート電極は抵抗１ｃを介してゆっくりと放電さ
れ、主電流１３の時間微分ｄｉ／ｄｔも小さく、よって
半導体素子２のコレクタ電圧に重畳されるサージ電圧も
抑制される。図２に示された場合は、主電流１３の増加
が緩慢であり、短絡電流制限回路３が動作することな
く、過電流に対する半導体素子２の遮断処理がなされ
る。
【００２９】一方、図３は主電流１３が過電流となる際
の増加が急峻であり、レベルＩo に達した後遅延時間Ｔ
ｄが経過する前にレベルＩS に到達した場合である。時
刻ｔ１において負荷に短絡が生じると、主電流１３は上
昇する。そして時刻ｔ２において主電流１３がレベルＩ
o を越えると、制御信号１１が活性化する。そして遅延
時間Ｔｄが経過するまではスイッチＳＷ１，ＳＷ２，Ｓ
Ｗ３はそれぞれＯＮ、ＯＦＦ、ＯＦＦに保たれたままで
ある。
の増加が急峻であり、レベルＩo に達した後遅延時間Ｔ
ｄが経過する前にレベルＩS に到達した場合である。時
刻ｔ１において負荷に短絡が生じると、主電流１３は上
昇する。そして時刻ｔ２において主電流１３がレベルＩ
o を越えると、制御信号１１が活性化する。そして遅延
時間Ｔｄが経過するまではスイッチＳＷ１，ＳＷ２，Ｓ
Ｗ３はそれぞれＯＮ、ＯＦＦ、ＯＦＦに保たれたままで
ある。
【００３０】主電流１３が更に上昇し、時刻ｔ３におい
てレベルＩS を越えるとトランジスタ３ｂがＯＮし、ゲ
ート電圧１０はツェナーダイオード３ａが支えるツェナ
ー降伏電圧ＶZ に保持される。
てレベルＩS を越えるとトランジスタ３ｂがＯＮし、ゲ
ート電圧１０はツェナーダイオード３ａが支えるツェナ
ー降伏電圧ＶZ に保持される。
【００３１】時刻ｔ２から遅延時間Ｔｄが経過した時刻
ｔ４においてスイッチＳＷ１，ＳＷ２，ＳＷ３がそれぞ
れＯＦＦ、ＯＦＦ、ＯＮする。これによってツェナーダ
イオード３ａはオフする。このオフするのに必要な応答
時間はトランジスタ３ｂがオフするのに必要な応答時間
Ｔｔよりも遥かに短い。
ｔ４においてスイッチＳＷ１，ＳＷ２，ＳＷ３がそれぞ
れＯＦＦ、ＯＦＦ、ＯＮする。これによってツェナーダ
イオード３ａはオフする。このオフするのに必要な応答
時間はトランジスタ３ｂがオフするのに必要な応答時間
Ｔｔよりも遥かに短い。
【００３２】従って、時刻ｔ４以降においては図２に示
された場合と同様に、抵抗１ｃのみを介してゲート電極
が放電される。そのため、従来の技術におけるような、
抵抗１ｃ，３ｂの並列接続による放電よりも長い時定数
で放電が行われ、主電流１３の時間微分ｄｉ／ｄｔも小
さく、よって半導体素子２のコレクタ電圧に重畳される
サージ電圧ＶS も抑制される。よって素子破壊を回避す
ることができる。
された場合と同様に、抵抗１ｃのみを介してゲート電極
が放電される。そのため、従来の技術におけるような、
抵抗１ｃ，３ｂの並列接続による放電よりも長い時定数
で放電が行われ、主電流１３の時間微分ｄｉ／ｄｔも小
さく、よって半導体素子２のコレクタ電圧に重畳される
サージ電圧ＶS も抑制される。よって素子破壊を回避す
ることができる。
【００３３】第２実施例：図４はこの発明の第２実施例
にかかる半導体素子駆動回路の構成を例示する回路図で
ある。第２実施例において例示された回路は、第１実施
例において図１に示された回路のツェナーダイオード３
ａに直列に接続された通常のダイオード３ｄを付加した
点が異なっている。
にかかる半導体素子駆動回路の構成を例示する回路図で
ある。第２実施例において例示された回路は、第１実施
例において図１に示された回路のツェナーダイオード３
ａに直列に接続された通常のダイオード３ｄを付加した
点が異なっている。
【００３４】一般にツェナーダイオード３ａの逆電圧印
加時の接合間静電容量は大きく、半導体素子２のゲート
電極における容量を見かけ上大きくすることになる。こ
れはゲート駆動電力が増加したり、スイッチング速度を
低下させたりするという悪影響を与えることになる。
加時の接合間静電容量は大きく、半導体素子２のゲート
電極における容量を見かけ上大きくすることになる。こ
れはゲート駆動電力が増加したり、スイッチング速度を
低下させたりするという悪影響を与えることになる。
【００３５】そこでツェナーダイオード３ａがゲート電
極に与える静電容量を低下させるため、接合間容量の小
さな通常のダイオード３ｄを直列に接続する。これによ
り、ゲート駆動電力が増加したり、スイッチング速度を
低下させたりすることなく、サージ電圧を抑制すること
ができる。
極に与える静電容量を低下させるため、接合間容量の小
さな通常のダイオード３ｄを直列に接続する。これによ
り、ゲート駆動電力が増加したり、スイッチング速度を
低下させたりすることなく、サージ電圧を抑制すること
ができる。
【００３６】但し、ツェナーダイオード３ａのツェナー
降伏電流を妨げないよう、ダイオード３ｄのカソードは
ツェナーダイオード３ａのカソードに、ダイオード３ｄ
のアノードは半導体素子２のゲート電極に、それぞれ接
続される方向にダイオード３ｄが設けられている。
降伏電流を妨げないよう、ダイオード３ｄのカソードは
ツェナーダイオード３ａのカソードに、ダイオード３ｄ
のアノードは半導体素子２のゲート電極に、それぞれ接
続される方向にダイオード３ｄが設けられている。
【００３７】第３実施例：第１実施例及び第２実施例の
いずれにおいても、ツェナーダイオード３ａのツェナー
降伏電圧ＶZ を、半導体素子２のＯＮしきい値電圧に応
じて設定することが望ましい。
いずれにおいても、ツェナーダイオード３ａのツェナー
降伏電圧ＶZ を、半導体素子２のＯＮしきい値電圧に応
じて設定することが望ましい。
【００３８】このように設定することによって半導体素
子２のばらつきによる素子保護特性のばらつきが補正さ
れるためである。
子２のばらつきによる素子保護特性のばらつきが補正さ
れるためである。
【００３９】
【発明の効果】この発明のうち請求項１にかかる半導体
素子駆動回路によれば、半導体素子の制御電極の放電の
ための時間を低下させることがなく、電流の時間変化が
急峻になることを抑制できるので、サージ電圧が大きく
なることも抑制できる。
素子駆動回路によれば、半導体素子の制御電極の放電の
ための時間を低下させることがなく、電流の時間変化が
急峻になることを抑制できるので、サージ電圧が大きく
なることも抑制できる。
【００４０】この発明のうち請求項２にかかる半導体素
子駆動回路によれば、半導体素子の駆動電力の増加やス
イッチング速度の低下を防止することができる。
子駆動回路によれば、半導体素子の駆動電力の増加やス
イッチング速度の低下を防止することができる。
【００４１】この発明のうち請求項３にかかる半導体素
子駆動回路によれば、半導体素子のばらつきによる素子
保護特性のばらつきが補正される。
子駆動回路によれば、半導体素子のばらつきによる素子
保護特性のばらつきが補正される。
【図１】 この発明の第１実施例にかかる半導体素子駆
動回路の構成を例示する回路図である。
動回路の構成を例示する回路図である。
【図２】 この発明の第１実施例にかかる半導体素子駆
動回路の動作を示すグラフである。
動回路の動作を示すグラフである。
【図３】 この発明の第１実施例にかかる半導体素子駆
動回路の動作を示すグラフである。
動回路の動作を示すグラフである。
【図４】 この発明の第２実施例にかかる半導体素子駆
動回路の構成を例示する回路図である。
動回路の構成を例示する回路図である。
【図５】 従来の半導体素子駆動回路を例示する回路図
である。
である。
【図６】 従来の半導体素子駆動回路の動作を示すグラ
フである。
フである。
１ 駆動主部、１ａ 切り換え回路、１ｃ 抵抗、２
半導体素子、３ 短絡電流制限回路、３ａ ツェナーダ
イオード、３ｂ トランジスタ、３ｄ ダイオード、４
過電流検出回路、５，６ 電流検出抵抗、ＳＷ１〜Ｓ
Ｗ３ スイッチ。
半導体素子、３ 短絡電流制限回路、３ａ ツェナーダ
イオード、３ｂ トランジスタ、３ｄ ダイオード、４
過電流検出回路、５，６ 電流検出抵抗、ＳＷ１〜Ｓ
Ｗ３ スイッチ。
Claims (3)
- 【請求項１】 制御電極と、前記制御電極に与えられる
電圧によって互いの導通／非導通が制御される第１及び
第２の電極と、前記第１及び第２の電極の間に流れる主
電流をモニターするモニター電極とを含む半導体素子を
駆動する半導体素子駆動回路であって、 (a)前記モニター電極に接続され、前記主電流の値を検
出する電流検出回路と、 (b)前記主電流の値が第１の値を越えた場合に活性化す
る制御信号を出力する制御信号発生手段と、 (c) (c-1)前記制御信号の非活性状態に基づいて、前記
第１及び第２の電極を互いに導通させる第１の電圧を与
える第１の電源及び前記第１及び第２の電極を互いに非
導通させる第２の電圧を与える第２の電源のいずれか一
方を、(c-2)前記制御信号の活性化状態に基づいて、第
１の抵抗を介して、前記第２の電源を、それぞれ前記制
御電極に対し接続する駆動主部と、 (d)前記制御電極及び前記第２の電極に接続され、前記
主電流の値が前記第１の値より大なる第２の値を越えた
場合に導通し、前記第２の値を越えない場合に非導通す
るスイッチング手段とを備え、 前記スイッチング手段は(d-1)前記モニター電極に接続
された制御電極と、第１の電極と、自身の前記制御電極
に与えられた電圧に基づいて自身の前記第１の電極との
導通／非導通が制御され、前記半導体素子の前記第２の
電極に接続された第２の電極とを含むトランジスタと、
(d-2)前記トランジスタの前記第１の電極と前記半導体
素子の前記制御電極との間に、ツェナー降伏電流が前記
トランジスタの前記第１及び第２の電極の間に流れる電
流と同方向となるように接続された定電圧ダイオードと
を有する半導体素子駆動回路。 - 【請求項２】 前記スイッチング手段は(d-3)前記定電
圧ダイオードと直列かつ逆方向に接続されたダイオード
を更に有する、請求項１記載の半導体素子駆動回路。 - 【請求項３】 前記定電圧ダイオードが支える定電圧
は、前記半導体素子の前記第１及び第２の電極の間が導
通し始めるしきい値電圧に対応して設定される、請求項
１または請求項２記載の半導体素子駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12652895A JPH08321756A (ja) | 1995-05-25 | 1995-05-25 | 半導体素子駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12652895A JPH08321756A (ja) | 1995-05-25 | 1995-05-25 | 半導体素子駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08321756A true JPH08321756A (ja) | 1996-12-03 |
Family
ID=14937439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12652895A Pending JPH08321756A (ja) | 1995-05-25 | 1995-05-25 | 半導体素子駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08321756A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998059420A1 (en) * | 1997-06-10 | 1998-12-30 | A. Ahlstrom Corporation | Transient protection |
| WO2001063764A1 (fr) * | 2000-02-25 | 2001-08-30 | Mitsubishi Denki Kabushiki Kaisha | Module de puissance |
| JP2010010811A (ja) * | 2008-06-24 | 2010-01-14 | Mitsubishi Electric Corp | 半導体素子駆動回路 |
| JP2010034746A (ja) * | 2008-07-28 | 2010-02-12 | Denso Corp | 電力変換回路の駆動回路 |
| JP2010246251A (ja) * | 2009-04-06 | 2010-10-28 | Denso Corp | 電力変換回路の駆動回路 |
| US8810984B2 (en) | 2011-03-09 | 2014-08-19 | Mitsubishi Electric Corporation | Gate circuit |
| JP2015202034A (ja) * | 2014-04-01 | 2015-11-12 | 富士電機株式会社 | 電圧駆動形パワー半導体素子のゲート駆動回路 |
| US10033177B2 (en) | 2015-03-02 | 2018-07-24 | Kabushiki Kaisha Toshiba | Electrostatic protection circuit |
-
1995
- 1995-05-25 JP JP12652895A patent/JPH08321756A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998059420A1 (en) * | 1997-06-10 | 1998-12-30 | A. Ahlstrom Corporation | Transient protection |
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| JP2010034746A (ja) * | 2008-07-28 | 2010-02-12 | Denso Corp | 電力変換回路の駆動回路 |
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| US8810984B2 (en) | 2011-03-09 | 2014-08-19 | Mitsubishi Electric Corporation | Gate circuit |
| JP2015202034A (ja) * | 2014-04-01 | 2015-11-12 | 富士電機株式会社 | 電圧駆動形パワー半導体素子のゲート駆動回路 |
| US10033177B2 (en) | 2015-03-02 | 2018-07-24 | Kabushiki Kaisha Toshiba | Electrostatic protection circuit |
| US10468870B2 (en) | 2015-03-02 | 2019-11-05 | Kabushiki Kaisha Toshiba | Electrostatic protection circuit |
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