JP6024825B2 - 信号伝達回路 - Google Patents

信号伝達回路 Download PDF

Info

Publication number
JP6024825B2
JP6024825B2 JP2015524098A JP2015524098A JP6024825B2 JP 6024825 B2 JP6024825 B2 JP 6024825B2 JP 2015524098 A JP2015524098 A JP 2015524098A JP 2015524098 A JP2015524098 A JP 2015524098A JP 6024825 B2 JP6024825 B2 JP 6024825B2
Authority
JP
Japan
Prior art keywords
circuit
signal
voltage
signals
signal transmission
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015524098A
Other languages
English (en)
Other versions
JPWO2014208624A1 (ja
Inventor
赤羽　正志
正志 赤羽
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Application granted granted Critical
Publication of JP6024825B2 publication Critical patent/JP6024825B2/ja
Publication of JPWO2014208624A1 publication Critical patent/JPWO2014208624A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/32—Means for protecting converters other than automatic disconnection
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
    • H02M3/158—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/18—Modifications for indicating state of switch
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0063—High side switches, i.e. the higher potential [DC] or life wire [AC] being directly connected to the switch and not via the load
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0072—Low side switches, i.e. the lower potential [DC] or neutral wire [AC] being directly connected to the switch and not via the load

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Electronic Switches (AREA)
  • Power Conversion In General (AREA)

Description

本発明は、動作基準電圧を異にするハイサイド回路とローサイド回路との間で複数の信号をレベルシフトして確実に伝達し得る簡易な構成の信号伝達回路に関する。
交流負荷を駆動する電力変換器として、トーテムポール接続されてハーフブリッジ回路を形成し、交互にオン・オフ動作して直流電圧をスイッチングする２つのパワー半導体素子Ｑ１,Ｑ２を備えた電力変換器が知られている。この種の電力変換器の駆動回路には、例えば上アーム側のパワー半導体素子Ｑ１をスイッチング駆動するハイサイドドライバ（ハイサイド回路）と下アーム側のパワー半導体素子Ｑ２をスイッチング駆動するローサイドドライバ（ローサイド回路）とを備えた高電圧集積回路（ＨＶＩＣ）が用いられる。
ちなみに前記ハイサイド回路は、前記ハーフブリッジ回路の中点電圧（第１の電圧）ＶＳを基準電位とし、所定の電源電圧ＶＢ（＞ＶＳ）を受けて動作するように構成される。また前記ローサイド回路は、前記中点電圧（第１の電圧）ＶＳよりも低い前記ハーフブリッジ回路の接地電圧（第２の電圧）ＧＮＤを基準電圧とし、所定の電源電圧ＶＣＣ（＞ＧＮＤ）を受けて動作するように構成される。
ところで前記ハイサイド回路および前記ローサイド回路には、前記パワー半導体素子Ｑ１,Ｑ２の過電流や過熱等の異常を検出して該パワー半導体素子Ｑ１,Ｑ２を保護する保護回路や、異常検出信号を前記ハイサイド回路および前記ローサイド回路の制御回路部に通知する信号出力回路が設けられる。しかしながら前記ハイサイド回路は、前述したように前記ハーフブリッジ回路の中点電圧ＶＳを基準電位として動作するように構成されている。また前記ローサイド回路は、接地電圧ＧＮＤを基準電位として動作するように構成されている。これ故、前記ローサイド回路に前記ハイサイド回路にて検出された異常検出信号等を伝達するには、該異常検出信号をレベルダウンすることが必要である。また逆に前記ローサイド回路から前記ハイサイド回路に信号伝達する場合には、例えば制御信号等をレベルアップすることが必要である。
例えば特許文献１,２には、ローサイド回路に入力された信号をレベルアップしてハイサイド回路に信号伝達するレベルシフト回路が紹介される。これらの各レベルシフト回路は、図２７および図２８にそれぞれ示すように抵抗Ｒ１,Ｒ２をそれぞれ直列に接続して前記ローサイド回路に並列に設けられたｎ型ＭＯＳ-ＦＥＴからなる半導体スイッチ素子ＭＮ１,ＭＮ２からなる２系統の回路を備える。そしてローサイド回路からハイサイド回路に向けて、伝達すべき信号に応じたオン信号を一方の半導体スイッチ素子ＭＮ１を介して伝達すると共に、他方の半導体スイッチ素子ＭＮ２を介してオフ信号を伝達し、これらの信号を用いて前記ハイサイド回路に設けられたラッチ回路をセット・リセットするように構成される。
ここでハイサイド回路からローサイド回路に向けて信号伝達する場合には、ハイサイド回路に並列に設けられたｐ型ＭＯＳ-ＦＥＴからなる半導体スイッチ素子をそれぞれオン・オフしてオン信号およびオフ信号を伝達する。そして上記オン信号およびオフ信号にて前記ローサイド回路に設けたラッチ回路をセット・リセットするように構成される。尚、特許文献１は、図２７に示すようにＲＳフリップフロップをラッチ回路として用いたのものである。また特許文献２は、図２８に示すようにｐ型ＭＯＳ-ＦＥＴとｎ型ＭＯＳ-ＦＥＴとを直列に接続して構成されたレベルトリガタイプのラッチ回路を用いたものである。
特開平９−２０００１７号公報 特開２０１１−４４７７０号公報
ところで特許文献１,２に紹介される構成のレベルシフト回路を用いる場合、例えば複数種の信号を伝達する為には、その信号数に応じた数のレベルシフト回路が必要となり、回路規模が増大する不具合がある。しかも前記中点電圧ＶＳを基準電位として動作する前記ハイサイド回路は、通常、フローティング動作する。この為、前記ハイサイド回路と前記ローサイド回路との間で信号伝達する場合、前記ハイサイド回路の電源電圧変動（dＶ／dｔ）に起因して前記半導体スイッチ素子の寄生容量の充放電を伴う電位変動が発生し易い。すると前記レベルシフト回路が誤動作して、前記ハイサイド回路と前記ローサイド回路との間で伝達される信号にノイズが重畳する虞がある。
本発明はこのような事情を考慮してなされたもので、その目的は、ハイサイド回路とローサイド回路との間でレベルシフトして伝達する信号数の増加に伴う回路規模の増大を防ぐと共に、電源電圧の変動等に起因するノイズの影響を受けることなく前記ハイサイド回路と前記ローサイド回路との間で信号をレベルシフトして確実に伝達することのできる簡易な構成の信号伝達回路を提供することにある。
上述した目的を達成するべく本発明は、互いに異なる電圧を基準電位としてそれぞれ動作する第１および第２の回路、具体的にはハイサイド回路とローサイド回路との間で、複数の信号をレベルシフトして伝達する信号伝達回路であって、
信号送信側の第１の回路は、前記複数の信号に応じて択一的にオン・オフ駆動されて該第１の回路の基準電位または電源電圧を信号受信側の前記第２の回路に伝達する第１および第２の半導体スイッチ素子を備え、
信号受信側の前記第２の回路は、前記第１の回路から前記第１および第２の半導体スイッチ素子を介して伝達された電圧に重畳した同相ノイズを除去する同相ノイズフィルタを含み、前記第１および第２の半導体スイッチ素子を介して伝達された電圧に応じた第１および第２のパルス信号を生成する電圧変換回路と、
この電圧変換回路が生成した前記第１および第２のパルス信号をクロックとして該第１および第２のパルス信号をそれぞれラッチするラッチ回路と、
このラッチ回路にラッチされた前記第１および第２のパルス信号を解析して前記複数の信号の種別を判定し、判定した信号の種別に応じた出力信号を生成する信号出力回路とを具備したことを特徴としている。
ちなみに前記第１および第２の半導体スイッチ素子の択一的なオン・オフ駆動は、信号の種別に応じて複数回に亘って実行される。好ましくは前記ラッチ回路は、例えばカスケード接続された複数段のＤ型フリップフロップからなるシフトレジスタである。そしてこのシフトレジスタは、複数回に亘って伝達された第１および第２のパルス信号を順次記憶する。
また前記同相ノイズフィルタは、例えば前記第１および第２の半導体スイッチ素子を介して伝達された電圧が同時に変化したとき、前記電圧変換回路による前記第１および第２のパルス信号の生成を禁止する論理回路として実現される。ちなみに前記第１および第２の半導体スイッチ素子は、例えば複数の信号の優先度に応じて生成されたパルス信号を受けて択一的にオン・オフ駆動される高耐圧の半導体素子である。
ここで前記第１および第２の回路は、例えば直列に接続されてハーフブリッジ回路を形成し、交互にオン・オフ駆動されて該ハーフブリッジ回路の中点から負荷に電力を供給する第１および第２のパワー半導体、具体的には負荷に電力を供給する高耐圧のＭＯＳ-ＦＥＴまたはＩＧＢＴを駆動する為の回路からなる。
好ましくは前記第１の回路は、前記ハーフブリッジ回路の中点電圧を基準電位として動作するハイサイド回路であって、前記第２の回路は、接地電圧を基準電位として動作するローサイド回路である。そして前記ハイサイド回路から前記ローサイド回路に伝達される複数の信号は、前記ハイサイド回路によりスイッチング駆動される第１のパワー半導体の動作異常の種別を示す信号である。
或いは前記第１の回路は、接地電圧を基準電位として動作するローサイド回路であって、前記第２の回路は、前記ハーフブリッジ回路の中点電圧を基準電位として動作するハイサイド回路である。そして前記ローサイド回路から前記ハイサイド回路に伝達される複数の信号は、前記ハイサイド回路における前記第１のパワー半導体の駆動を制御する信号である。
本発明によれば、基準電位を異にする前記第１の回路と前記第２の回路との間で複数の信号をレベルシフトして伝送するに際し、信号送信側の第１の回路は、複数の信号に応じて択一的にオン・オフ駆動される第１および第２の半導体スイッチ素子を介して該第１の回路の基準電位または電源電圧を前記第２の回路に伝達するだけである。
そして前記第２の回路においては、第１および第２の半導体スイッチ素子を介して伝達された信号に含まれるノイズを除去した後、前記第１および第２の半導体スイッチ素子を介して伝達された電圧に応じた第１および第２のパルス信号を生成する。その上で前記第１および第２のパルス信号をクロックとして該第１および第２のパルス信号をそれぞれラッチし、ラッチした前記第１および第２のパルス信号を解析して前記複数の信号の種別を判定する。従って前記第１の回路から伝達された信号を容易に、且つ正確に復元することができる。
しかもラッチ回路としてｎ段のシフトレジスタを採用し、前記第１および第２の半導体スイッチ素子をｎ回に亘って択一的にオン・オフ駆動するだけで２ｎからなる複数の信号を伝達することができ、従来のように伝送すべき信号の数に応じたレベルシフト回路を準備する必要がない。従って伝送すべき信号の数の増加に伴って回路構成規模が増大することがない等の利点がある。
更には前記第１および第２の半導体スイッチ素子を択一的にオン・オフ駆動して信号伝達を行うので、前記第１の回路の電源電圧変動に起因するノイズを同相ノイズフィルタを用いるだけで簡易に除去することができる。従って簡易な構成にて信頼性の高い信号伝達を行い得る等の効果が奏せられる。
本発明に係る信号伝達回路を備えて構成される電力変換器の要部概略構成図。 本発明の第１の実施形態に係る信号伝達回路の要部概略構成図。 アービタ回路の処理機能を示す図。 アービタ回路の出力に応じてパルス生成回路により生成されるパルス信号の例を示す図。 図２に示す信号伝達回路の具体的な構成例を示す図。 図２に示す信号伝達回路の変形例を示す図。 図５に示す信号伝達回路における信号伝達の形態を示す図。 本発明の第２の実施形態に係る信号伝達回路の要部概略構成図。 ハイサイド回路からローサイド回路に伝達した信号に対する各部の信号状態を示す図。 ローサイド回路からハイサイド回路に伝達した信号に対する各部の信号状態を示す図。 本発明の第３の実施形態に係るパルス生成回路により生成されるパルス信号の例を示す図。 本発明の第３の実施形態における信号伝達の形態を示すタイミング図。 本発明の第３の実施形態における電圧変換回路の構成例を示す図。 本発明の第３の実施形態における電圧変換回路の変形例を示す図。 本発明の第３の実施形態におけるラッチ回路の構成例を示す図。 本発明の第３の実施形態における信号解析回路の構成例を示す図。 本発明の第３の実施形態におけるアラーム出力回路の構成例を示す図。 図１７に示すアラーム出力回路の動作を示すタイミング図。 本発明の第４の実施形態に係る信号伝達の概念を示す図。 本発明の第４の実施形態における信号伝達回路の要部概略構成図。 図２０に示す信号伝達回路による信号伝達の形態を示すタイミング図。 本発明の第５の実施形態に係る信号伝達の概念を示す図。 本発明の第５の実施形態に係る信号伝達回路の要部概略構成図。 本発明の第５の実施形態におけるタイマー回路の構成例を示す図。 本発明の第５の実施形態におけるデコーダの構成例を示す図。 図２５に示す信号伝達回路による信号伝達の形態を示すタイミング図。 レベルシフト回路を備えた従来の電力変換器の構成例を示す図。 レベルシフト回路を備えた従来の電力変換器の別の構成例を示す図。
以下、図面を参照して本発明の実施形態に係る信号伝達回路について説明する。
（第１の実施形態）
図１は本発明に係る信号伝達回路を備えて構成される電力変換器の要部概略構成図である。図１においてＵＤ１,ＬＤ１はトーテムポール接続されてハーフブリッジ回路を形成し、交互にオン・オフ動作して直流電圧ＨＶをスイッチングして負荷に電力を供給する、例えばＩＧＢＴからなるスイッチング素子である。
前記上アーム側のスイッチング素子ＵＤ１は、例えば高電圧集積回路ＨＶＩＣに集積一体化されているハイサイド回路１０に設けられたハイサイドドライバＨＤによりオン・オフ駆動される。また下アーム側のスイッチング素子ＬＤ１は、前記高電圧集積回路ＨＶＩＣに集積一体化されているローサイド回路２０に設けられたローサイドドライバＬＤによりオン・オフ駆動される。
尚、前記高電圧集積回路ＨＶＩＣは、例えばマイクロコンピュータ等の制御装置ＣＯＮＴから動作制御信号を入力し、前記ハイサイドドライバＨＤおよびローサイドドライバＬＤの動作を制御して前記スイッチング素子ＵＤ１,ＬＤ１を交互にスイッチング駆動するように構成される。また前記高電圧集積回路ＨＶＩＣは、前記スイッチング素子ＵＤ１,ＬＤ１の各動作状態を監視し、その動作情報等を前記制御装置ＣＯＮＴに通知するように構成される。
ちなみに前記ハイサイドドライバＨＤを含む前記ハイサイド回路１０は、第１の電位として前記ハーフブリッジ回路の中点電圧ＶＳを基準電位とし、所定の電源電圧ＶＢ（＞ＶＳ）を受けて動作するように構成される。また前記ローサイドドライバＬＤを含む前記ローサイド回路２０は、前記第１の電位よりも低い第２の電位として前記ハーフブリッジ回路の接地電圧ＧＮＤを基準電位とし、所定の電源電圧ＶＣＣ（＞ＧＮＤ）を受けて動作するように構成される。従って基準電位を異にする前記ハイサイド回路１０および前記ローサイド回路２０には、これらの間で各種信号をレベルシフトして伝達する為の信号送信部ＴＸと信号受信部ＲＸとからなる信号伝達回路が設けられる。
ここで前記ハイサイドドライバＨＤおよび前記ローサイドドライバＬＤは、前記制御装置ＣＯＮＴから入力された動作制御信号に従って前記スイッチング素子ＵＤ１,ＬＤ１をそれぞれオン・オフ駆動する役割を担う。また前記ハイサイド回路１０および前記ローサイド回路２０は、例えば前記スイッチング素子ＵＤ１,ＬＤ１にそれぞれ流れる電流、およびその動作温度等を監視する機能を備える。ちなみに前記電流の検出は、例えば前記各スイッチング素子ＵＤ１,ＬＤ１に設けられた電流検出用エミッタを介して行われる。また前記温度の検出は、例えば前記各スイッチング素子ＵＤ１,ＬＤ１に一体に組み込まれた温度検出用ダイオードを介して行われる。
そして前記ハイサイド回路１０および前記ローサイド回路２０は、過電流や過熱等の異常を検出したとき、前記各スイッチング素子ＵＤ１,ＬＤ１の駆動を停止することで該スイッチング素子ＵＤ１,ＬＤ１を保護すると共に、その異常検出信号を前記制御装置ＣＯＮＴに通知する機能を備える。特に前記ハイサイド回路１０は、前記異常検出信号をレベルダウンして前記ローサイド回路２０に伝達し、該ローサイド回路２０から前記制御装置ＣＯＮＴに対して前記異常検出信号を通知する。
図２は本発明の第１の実施形態に係る信号伝達回路１の要部概略構成図であり、１０は前述したＨＶＩＣに設けられるハイサイド回路であり、２０はローサイド回路である。この図２に示す信号伝達回路１は、前記ハイサイド回路１０において検出される複数種の異常検出信号ＯＨＥ,ＯＣＥ,ＵＶＥをレベルダウンして前記ローサイド回路２０に伝達する役割を担う。前記異常検出信号ＯＨＥは、過熱検出部１１により検出された過熱を示す信号、前記異常検出信号ＯＣＥは、過電流検出部１２により検出された過電流を示す信号、そして前記異常検出信号ＵＶＥは、電圧低下検出部１３により検出された電圧の異常低下を示す信号である。
前記信号伝達回路１は、前記各検出部１１,１２,１３から入力される複数種の異常検出入力ＯＨＩＮ,ＯＣＩＮ,ＵＶＩＮを、その優先度に応じて出力するアービタ回路１４を備える。このアービタ回路１４は、基本的には先着優先で前記異常検出入力ＯＨＩＮ,ＯＣＩＮ,ＵＶＩＮに応じて異常検出信号ＯＨＥ,ＯＣＥ,ＵＶＥを出力する。しかし前記複数種の異常検出入力ＯＨＩＮ,ＯＣＩＮ,ＵＶＩＮが同時に発生した場合、前記アービタ回路１４は、例えば図３に示すように［ＯＨＩＮ＞ＵＶＩＮ＞ＯＣＩＮ］なる優先順位で前記異常検出信号ＯＨＥ,ＵＶＥ,ＯＣＥを出力する。
また前記信号伝達回路１は、前記アービタ回路１４から出力される前記異常検出信号ＯＨＥ,ＯＣＥ,ＵＶＥに応じてパルス信号を生成するパルス生成回路１５を備える。更に前記信号伝達回路１は、前記異常検出信号ＯＨＥ,ＯＣＥ,ＵＶＥを前記ローサイド回路２０に伝達する為の２つの半導体スイッチ素子１６,１７を並列に備える。これらの半導体スイッチ素子１６,１７は、例えば高耐圧のｐ型ＭＯＳ-ＦＥＴ；ＰＭ１,ＰＭ２からなる。これらの半導体スイッチ素子１６,１７を構成する前記ｐ型ＭＯＳ-ＦＥＴ；ＰＭ１,ＰＭ２は、それぞれそのソースを前記電源電圧ＶＢに接続し、ドレインを前記ローサイド回路２０の後述する電圧変換回路に接続したものである。
前記パルス生成回路１５は、前記各半導体スイッチ素子１６,１７が同時にオンすることのないタイミングで、前記各異常検出信号ＯＨＥ,ＯＣＥ,ＵＶＥに応じた複数のパルス信号を生成し、該パルス信号を前記半導体スイッチ素子１６,１７の各ゲートに印加する。前記半導体スイッチ素子１６,１７は、前記パルス信号がゲートに印加されたときにオン動作して前記電源電圧ＶＢを前記ローサイド回路２０に伝達する。
具体的には前記パルス生成回路１５は、例えば図４(ａ)に示すように、後述するラッチ回路２２の出力ＥＲＤ１，ＥＲＤ２を得るために過熱を示す前記異常検出信号ＯＨＥの出力時には所定の周期で前記半導体スイッチ素子１６をオフすると共に前記半導体スイッチ素子１７をオンするパルス信号［０１］を２タイミングに亘って出力する。また前記パルス生成回路１５は、過電流を示す前記異常検出信号ＯＣＥの出力時には、前記半導体スイッチ素子１６をオフすると共に前記半導体スイッチ素子１７をオンするパルス信号［０１］を出力した後、前記半導体スイッチ素子１６をオンすると共に前記半導体スイッチ素子１７をオフするパルス信号［１０］を出力する。
そして電圧低下を示す前記異常検出信号ＵＶＥの出力時には前記パルス生成回路１５は、前記半導体スイッチ素子１６をオンすると共に前記半導体スイッチ素子１７をオフするパルス信号［１０］を出力した後、前記半導体スイッチ素子１６をオフすると共に前記半導体スイッチ素子１７をオンするパルス信号［０１］を出力する。更に別の異常検出信号を出力する場合には、前記パルス生成回路１５は前記半導体スイッチ素子１６をオンすると共に前記半導体スイッチ素子１７をオフするパルス信号［１０］を２タイミングに亘って出力する。
換言すれば前記アービタ回路１４は、過熱異常、過電流異常、および電圧低下異常の発生状況に応じて異常検出信号ＯＨＥ,ＯＣＥ,ＵＶＥを生成する。そして前記パルス生成回路１５は前記アービタ回路１４の管理の下で、例えば図５に示すように前記異常検出信号ＯＨＥ,ＯＣＥ,ＵＶＥに応じて前記半導体スイッチ素子１６,１７をそれぞれオン・オフ駆動するパルス信号を上述したように生成する。即ち、前記パルス生成回路１５は異常の種別に応じて前記半導体スイッチ素子１６,１７の択一的なオン・オフによって示される２ビットの情報［０１］,［１０］を２タイミングに亘って出力する。この結果、前記半導体スイッチ素子１６,１７を介して前記パルス生成回路１５は異常の種別に応じた２２種類、つまり４種類の情報が出力される。
尚、更に多くの種類の信号を識別可能に伝達する場合には、例えば図４(ｂ)に示すように前記半導体スイッチ素子１６,１７の択一的なオン・オフによって示される２ビットの情報を３タイミングに亘って出力するように設定すれば良い。このようにすれば前記半導体スイッチ素子１６,１７を介して前記パルス生成回路１５は異常の種別に応じた２３種類、つまり８種類の情報を識別可能に伝達することが可能となる。また上記２ビットの情報をｎタイミングに亘って出力すれば２ｎ種類の情報を伝達することが可能となる。
一方、前記ローサイド回路２０は、前記半導体スイッチ素子１６,１７を介して伝達される上述したパルス信号を電圧変換して取り込んで、該ローサイド回路２０の基準電位である接地電圧ＧＮＤを基準とするパルス信号を生成する電圧変換回路２１を備える。この電圧変換回路２１は、例えば図５に示すように電圧変換部２１ａと同相ノイズフィルタ２１ｂを備えて構成され、前記ハイサイド回路１０から伝達されたパルス信号を復元するパルス生成機能を備えたものとして実現される。
具体的には前記電圧変換回路２１における前記電圧変換部２１ａは、例えば図５に示すように前記半導体スイッチ素子１６,１７の各ドレインに直列接続された抵抗Ｒ１,Ｒ２と、これらの各抵抗Ｒ１,Ｒ２にそれぞれ並列接続されて該抵抗Ｒ１,Ｒ２に生起される電圧をクランプするツェナーダイオードＺＤ１,ＺＤ２からなる。そして前記電圧変換部２１ａは、前記抵抗Ｒ１,Ｒ２に生起される電圧として、前記パルス信号を前記接地電圧ＧＮＤを基準として復元するように構成される。
尚、前記抵抗Ｒ１,Ｒ２にはｎ型ＭＯＳ-ＦＥＴ；ＮＭ１１,ＮＭ２１がそれぞれ並列に接続されている。これらのｎ型ＭＯＳ-ＦＥＴ；ＮＭ１１,ＮＭ２１は、後述するように前記抵抗Ｒ１,Ｒ２に生起された電圧をアンド処理するアンド回路ＡＮＤの出力をゲートに受けてオン動作する。そして前記ｎ型ＭＯＳ-ＦＥＴ；ＮＭ１１,ＮＭ２１は、オン動作によって前記抵抗Ｒ１,Ｒ２に生起された電圧を強制的に接地電圧ＧＮＤに設定する役割を担う。
換言すれば前記アンド回路ＡＮＤは、前記半導体スイッチ素子１６,１７の出力として前記抵抗Ｒ１,Ｒ２に加えられる電圧が同時に高くなったとき、これを前記半導体スイッチ素子１６,１７のオン・オフ動作に関係のない同相ノイズであると判定する。そして前記アンド回路ＡＮＤの出力にて前記ｎ型ＭＯＳ-ＦＥＴ；ＮＭ１１,ＮＭ２１をそれぞれオン動作させることで前記抵抗Ｒ１,Ｒ２に加えられる電圧を接地電圧ＧＮＤに低下させ、これによって前記同相ノイズを除去する。
尚、前記電圧変換部２１ａを、例えば図６に示すように一対のｎ型ＭＯＳ-ＦＥＴからなる第１のカレントミラー回路ＣＭ１１,ＣＭ２１、および一対のｐ型ＭＯＳ-ＦＥＴからなる第２のカレントミラー回路ＣＭ１２,ＣＭ２２を用いて構成することも可能である。この場合には前記第１のカレントミラー回路ＣＭ１１,ＣＭ２１のドレイン・ソース間電圧を前記ツェナーダイオードＺＤ１,ＺＤ２によりそれぞれクランプする。
そして前記第１のカレントミラー回路ＣＭ１１,ＣＭ２１の出力にて前記第２のカレントミラー回路ＣＭ１２,ＣＭ２２を駆動し、該第２のカレントミラー回路ＣＭ１２,ＣＭ２２の出力電流にて前記抵抗Ｒ１,Ｒ２に電圧を生起する。従ってこのように構成された前記電圧変換部２１ａにおいても、前記抵抗Ｒ１,Ｒ２に生起される電圧として、前記半導体スイッチ素子１６,１７を介して伝達されたパルス信号が、前記接地電圧ＧＮＤを基準とするパルス信号として復元される。
一方、前記同相ノイズフィルタ２１ｂは、例えば図５および図６にそれぞれ示すようにｐ型ＭＯＳ-ＦＥＴとｎ型ＭＯＳ-ＦＥＴとにより構成された第１および第２のスイッチ回路ＳＷ１,ＳＷ２を並列に設けて実現される。前記第１のスイッチ回路ＳＷ１は、ｐ型ＭＯＳ-ＦＥＴ；ＰＭ１１,ＰＭ１２とｎ型ＭＯＳ-ＦＥＴ；ＮＭ３１をトーテムポール接続し、該ｎ型ＭＯＳ-ＦＥＴ；ＮＭ３１にｎ型ＭＯＳ-ＦＥＴ；ＮＭ３２を並列に接続して構成される。また前記第２のスイッチ回路ＳＷ２は、ｐ型ＭＯＳ-ＦＥＴ；ＰＭ２１,ＰＭ２２とｎ型ＭＯＳ-ＦＥＴ；ＮＭ４１をトーテムポール接続し、該ｎ型ＭＯＳ-ＦＥＴ；ＮＭ４１にｎ型ＭＯＳ-ＦＥＴ；ＮＭ４２を並列に接続して構成される。
そして前記第１のスイッチ回路ＳＷ１における前記ｐ型ＭＯＳ-ＦＥＴ；ＰＭ１１および前記ｎ型ＭＯＳ-ＦＥＴ；ＮＭ３１は、前記抵抗Ｒ１から得られるパルス信号をノット回路ＮＯＴ１を介してゲートに入力して相補的にオン・オフ動作する。また前記第１のスイッチ回路ＳＷ１における前記ｐ型ＭＯＳ-ＦＥＴ；ＰＭ１２は前記抵抗Ｒ２から得られる信号を入力してオン・オフ動作する。更に前記ｎ型ＭＯＳ-ＦＥＴ；ＮＭ３２は、前記アンド回路ＡＮＤを介して得られる信号をゲートに入力してオン・オフ動作する。
このように構成された第１のスイッチ回路ＳＷ１により、前記抵抗Ｒ１に生起された電圧が所定の信号電圧に変換されて出力される。具体的には前記第１のスイッチ回路ＳＷ１は、前記抵抗Ｒ１に所定の電圧が生起されたときに前記ローサイド回路２０の電源電圧ＶＣＣを出力し、また前記抵抗Ｒ１に電圧が生起されないときには前記接地電圧ＧＮＤを出力する。そして前記ｎ型ＭＯＳ-ＦＥＴ；ＮＭ３２のオン動作時には、第１のスイッチ回路ＳＷ１からの所定電圧の信号の出力が禁止される。
これに対して前記第２のスイッチ回路ＳＷ２における前記ｐ型ＭＯＳ-ＦＥＴ；ＰＭ２１および前記ｎ型ＭＯＳ-ＦＥＴ；ＮＭ４１は、前記抵抗Ｒ２から得られるパルス信号をノット回路ＮＯＴ２を介してゲートに入力して相補的にオン・オフ動作する。また前記ｐ型ＭＯＳ-ＦＥＴ；ＰＭ２２は前記抵抗Ｒ１から得られる信号を入力してオン・オフ動作する。更に前記ｎ型ＭＯＳ-ＦＥＴ；ＮＭ４２は、前記アンド回路ＡＮＤを介して得られる信号をゲートに入力してオン・オフ動作する。
このように構成された第２のスイッチ回路ＳＷ２もまた前記第１のスイッチ回路ＳＷ１と同様に前記抵抗Ｒ２に生起された電圧を所定の信号電圧に変換して出力する。具体的には前記第２のスイッチ回路ＳＷ２は、前記抵抗Ｒ２に所定の電圧が生起されたときに前記ローサイド回路２０の電源電圧ＶＣＣを出力し、また前記抵抗Ｒ２に電圧が生起されないときには前記接地電圧ＧＮＤを出力する。そして前記ｎ型ＭＯＳ-ＦＥＴ；ＮＭ４１のオン動作時には、第２のスイッチ回路ＳＷ２からの所定電圧の信号の出力が禁止される。
即ち、前記アンド回路ＡＮＤは、前記電圧変換部２１ａにて検出されて異常検出信号ＥＲ１,ＥＲ２の生成に用いられるパルス信号ＰＭ１ＤＲＮ,ＰＭ２ＤＲＮが同時に反転したとき、これに同期してノイズキャンセル信号を生成する。そしてこの場合には、前記電圧変換部２１ａに設けられたｎ型ＭＯＳ-ＦＥＴ；ＮＭ１１,ＮＭ２１をオン動作させると共に、前記第１および第２のスイッチ回路ＳＷ１,ＳＷ２にそれぞれ設けられたｎ型ＭＯＳ-ＦＥＴ；ＮＭ３２,ＮＭ４２をオン動作させる。そして前記第１および第２のスイッチ回路ＳＷ１,ＳＷ２の動作を禁止することで、前記異常検出信号ＥＲ１,ＥＲ２の出力を禁止する。
従って前記第１および第２のスイッチ回路ＳＷ１,ＳＷ２からなる同相ノイズフィルタ２１ｂは、前記半導体スイッチ素子１６,１７を介して同時にパルス信号が伝達されて前記抵抗Ｒ１,Ｒ２に共に所定の電圧が生起されたとき、これらのパルス信号の出力を禁止する。そして前記同相ノイズフィルタ２１ｂは、前記半導体スイッチ素子１６または前記半導体スイッチ素子１７の一方だけを介して前記パルス信号が入力されたときにだけ、当該パルス信号を出力する。このようにして同相フィルタリング処理されて前記ｐ型ＭＯＳ-ＦＥＴ；ＰＭ１２と前記ｎ型ＭＯＳ-ＦＥＴ；ＮＭ３１の接続点、および前記ｐ型ＭＯＳ-ＦＥＴ；ＰＭ２２と前記ｎ型ＭＯＳ-ＦＥＴ；ＮＭ４１の接続点にそれぞれ得られるパルス信号は、バッファアンプＢＵＦ１,ＢＵＦ２を介して２ビットの異常検出信号ＥＲ１,ＥＲ２として並列に出力される。
ここで前記ローサイド回路２０の構成の説明に戻って、前記ローサイド回路２０は図２に示すように前記電圧変換回路２１により電圧変換して復元されたパルス信号をラッチするラッチ回路２２を備える。また前記ローサイド回路２０は、前記ラッチ回路２２にラッチされた前記パルス信号を解析して前述した異常検出信号ＥＲ１,ＥＲ２の種別を判定する信号解析回路２３を備える。更に前記ローサイド回路２０は、前記信号解析回路２３の出力である信号解析結果に応じてアラーム信号ＡＬＭを出力するアラーム出力回路２４を備える。
具体的には前記ラッチ回路２２は、例えば図５および図６にそれぞれに示すように前述したパルス信号からなる前記異常検出信号ＥＲ１,ＥＲ２をそれぞれラッチする、複数段のフリップフロップＦＦ１１,ＦＦ１２〜ＦＦ１ｎからなるシフトレジスタと、複数段のフリップフロップＦＦ２１,ＦＦ２２〜ＦＦ２ｎからなるシフトレジスタとを並列に備える。ちなみにこれらのフリップフロップＦＦ１１〜ＦＦ１ｎ,ＦＦ２１〜ＦＦ２ｎは、例えばＤ型のフリップフロップからなる。そしてこれらのフリップフロップＦＦ１１〜ＦＦ１ｎ,ＦＦ２１〜ＦＦ２ｎは、オア回路ＯＲを介して求められた前記ノイズフィルタ回路の出力である前記異常検出信号ＥＲ１,ＥＲ２の論理和出力をクロック信号ＣＫとして前記異常検出信号ＥＲ１,ＥＲ２を順にラッチする。
具体的には前記シフトレジスタを構成する前記１段目のフリップフロップＦＦ１１,ＦＦ２１は、前記オア回路ＯＲにより生成されたクロック信号ＣＫを受けて前記異常検出信号ＥＲ１,ＥＲ２をそれぞれラッチする。また前記２段目以降のフリップフロップＦＦ１２〜ＦＦ１ｎ,ＦＦ２２〜ＦＦ２ｎは、前記クロック信号ＣＫを受けてその前段のフリップフロップＦＦ１(ｎ−１), ＦＦ２(ｎ−１)にそれぞれ保持されている異常検出信号をラッチする。
従って前述したｎ段構成のフリップフロップＦＦ１１〜ＦＦ１ｎ、ＦＦ２１〜ＦＦ２ｎには、前記異常検出信号ＥＲ１,ＥＲ２が変化する都度、該異常検出信号ＥＲ１,ＥＲ２の変化の状態を示す信号が順にラッチされる。そしてラッチ回路２２を構成するｎ段の前記フリップフロップＦＦ１１〜ＦＦ１ｎ、ＦＦ２１〜ＦＦ２ｎにそれぞれ並列にラッチされて保持された［２×ｎ］ビットの信号は、前述した過熱および過電流をそれぞれ示す前記異常検出信号ＯＨＲ,ＯＣＲ等としてそれぞれ出力される。尚、前記各フリップフロップＦＦ１１〜ＦＦ１ｎ、ＦＦ２１〜ＦＦ２ｎは、前記異常検出信号ＯＨＲ,ＯＣＲの出力後にアラーム出力回路２４が生成する後述するクリア信号ＣＬＲを受けて一斉にリセットされて初期化される。
一方、上述したように構成された前記ラッチ回路２２に保持された前記異常検出信号ＥＲ１,ＥＲ２を解析する前記信号解析回路２３は、前記異常検出信号ＥＲ１,ＥＲ２の経時的な遷移状態変化から、当該異常検出信号ＥＲ１,ＥＲ２が示す異常の種別を判定する。即ち、前記信号解析回路２３は、前記ラッチ回路２２がリセット状態であり、該ラッチ回路２２に保持されている信号が［００］,［００］であるとき、これを異常なしとして判定する。そして前記ラッチ回路２２に保持された信号が［０１］［０１］である場合、これを過熱異常であるとして判定する。
また前記信号解析回路２３は、前記ラッチ回路２２に保持された信号が［０１］,［１０］であるとき、これを過電流異常であるとして判定する。そして前記ラッチ回路２２に保持された信号が［１０］,［０１］であるとき、前記信号解析回路２３はこれを低電圧異常であるとして判定する。そして前記異常検出信号ＥＲ１,ＥＲ２が［１０］,［１０］である場合、例えばこの状態をその他の異常であるとして判定する。
このように構成された信号伝達回路１によれば、図７に前記ハイサイド回路１０から前記ローサイド回路２０への信号伝達の形態を示すように、前記異常検出信号ＯＨＩＮ,ＯＣＩＮ,ＵＶＩＮに応じて前記半導体スイッチ素子１６,１７を択一的にオン駆動するパルス信号がＰＭ１ゲート信号およびＰＭ２ゲート信号として生成される。そして前記半導体スイッチ素子１６,１７のオン動作に伴い、前記ハイサイド回路１０に印加されている電源電圧ＶＢが前記半導体スイッチ素子１６,１７の出力電圧ＰＭ１ＤＲＮ,ＰＭ２ＤＲＮとして前記ローサイド回路２０に伝達される。
この際、前記ハイサイド回路１０の電源電圧ＶＢの変動に伴うノイズ、いわゆるdＶ／dｔノイズが前記ローサイド回路２０に伝達される前記出力電圧ＰＭ１ＤＲＮ,ＰＭ２ＤＲＮに重畳することがある。するとこれらのdＶ／dｔノイズは前記ローサイド回路２０に伝達される同相ノイズなので、前記同相ノイズフィルタ２１ｂにおける前記ｎ型ＭＯＳ-ＦＥＴ；ＮＭ３２,ＮＭ４２のオン動作により、前記同相ノイズフィルタ２１ｂからの出力が禁止される。
従って前記同相ノイズフィルタ２１ｂの出力ＥＲ１,ＥＲ２は、図７に示すように前記dＶ／dｔノイズが除去され、前記異常検出信号ＯＨＩＮ,ＯＣＩＮ,ＵＶＩＮに応じたパルス信号の成分だけとなる。そして前記ラッチ回路２２は、前記同相ノイズフィルタ２１ｂの出力ＥＲ１,ＥＲ２をオア回路ＯＲを介して論理和処理することでクロック信号ＣＫを生成し、このクロック信号ＣＫを用いて前記ｎ段構成のフリップフロップＦＦ１１〜ＦＦ１ｎ、ＦＦ２１〜ＦＦ２ｎをラッチ駆動する。この結果、例えば１段目のフリップフロップＦＦ１１,ＦＦ２１には前記同相ノイズフィルタ２１ｂの出力ＥＲ１,ＥＲ２を示すデータがＥＲＤ１［１］,ＥＲＤ１［２］としてラッチされる。そして次のタイミングには前記データＥＲＤ１［１］,ＥＲＤ１［２］が２段目のフリップフロップＦＦ１２,ＦＦ２２にシフトされてデータＥＲＤ２［１］,ＥＲＤ２［２］としてラッチされる。
この結果、前記ラッチ回路２２にｎ段に亘って保持された並列２ビットの信号が、［２×ｎ］ビットの出力信号ＥＲＤ１[Ｎ：１],ＥＲＤ２[Ｎ：１]として前記信号解析回路２３に与えられる。そして前記信号解析回路２３は、上記［２×ｎ］ビットの出力信号ＥＲＤ１[Ｎ：１],ＥＲＤ２[Ｎ：１]を識別することで該信号が示す異常の種別を判定し、その判定結果に応じて前記アラーム出力回路２４を駆動する。ちなみに前記異常の種別は、例えば異常検出エラーＥＲＤＥＴ、過熱検出ＯＨＥＲ、過電流検出ＯＣＥＲ、電圧低下検出ＵＶＥＲ、信号伝達エラーＲＸＥＲ等からなる。そして前記アラーム出力回路２４は、上記異常検出の情報を外部出力した後、前述したリセット信号を生成して前記ラッチ回路２２をリセットする。
かくして上述した構成の信号伝達回路１によれば、前記ハイサイド回路１０における電源電圧変動（dＶ／dｔ）の影響を受けることなく前記ローサイド回路２０への信号伝達を確実に行い得る。また前記半導体スイッチ素子１６,１７を同時にオン駆動することがないので、該２つの半導体スイッチ素子１６,１７に混入する同相ノイズの影響を簡易に、且つ効果的に除去して、前記各パルス信号をそれぞれ確実に検出することができる。
故に前記ローサイド回路２０においては前記半導体スイッチ素子１６,１７をそれぞれ介して伝達されるパルス信号から前記ハイサイド回路１０において発生した異常の種別を正確に判別することが可能となる。特に前記２つの半導体スイッチ素子１６,１７を用いて、前記ハイサイド回路１０において発生する複数種の異常の種別を簡易に、且つ確実に前記ローサイド回路２０に伝達することが可能であり、その実用的利点が多大である。
ところで上述した実施形態に示す信号伝達回路は、前記ハイサイド回路１０から前記ローサイド回路２０に対して信号をレベルダウンして伝達するものである。しかし前記ローサイド回路２０から前記ハイサイド回路１０に対して信号をレベルアップして伝達する信号伝達回路にも本発明を同様に適用することができる。
（第２の実施形態）
図８は本発明の第２の実施形態に係る信号伝達回路の要部概略構成図で、図１に示したように前記ローサイド回路２０に信号送信部ＴＸを設け、前記ハイサイド回路１０に信号受信部ＲＸを設けて構成される。この場合、前記信号送信部ＴＸは、前記ハイサイド回路１０に伝達する信号の種別に応じて択一的にオン・オフされて該信号を前記ハイサイド回路１０に伝達する２つの半導体スイッチ素子２８,２９を並列に備えて構成される。これらの半導体スイッチ素子２８,２９は、例えば高耐圧のｎ型ＭＯＳ-ＦＥＴ；ＮＭ１,ＮＭ２からなる。これらの半導体スイッチ素子２８，２９を構成する前記ｎ型ＭＯＳ-ＦＥＴ；ＮＭ１,ＮＭ２は、それぞれそのドレインを前記接地電圧ＧＮＤのラインに接続し、ソースを前記ハイサイド回路１０に設けられた電圧変換回路に接続したものである。
前記ハイサイド回路１０に設けられた電圧変換回路は、前記ｎ型ＭＯＳ-ＦＥＴ；ＮＭ１,ＮＭ２のソースと該ハイサイド回路１０の電源電圧ＶＢのラインとの間に直列に介装された抵抗Ｒ１,Ｒ２を備える。また前記電圧変換回路は、前記ｎ型ＭＯＳ-ＦＥＴ；ＮＭ１,ＮＭ２のオン動作時に該抵抗Ｒ１,Ｒ２に生起される電圧を前記ハイサイド回路１０の基準電位である前記中点電圧ＶＳにクランプするダイオードＤ１,Ｄ２を備える。
更に前記電圧変換回路は、前記抵抗Ｒ１,Ｒ２にそれぞれ並列に接続されたｐ型ＭＯＳ-ＦＥＴ；ＰＭ１１,ＰＭ２１を備える。これらのｐ型ＭＯＳ-ＦＥＴ；ＰＭ１１,ＰＭ２１は、先の実施形態におけるｎ型ＭＯＳ-ＦＥＴ；ＮＭ１１,ＮＭ２１に相当したものであり、前記電圧変換回路の出力信号ＮＭ１ＤＲＮ,ＮＭ２ＤＲＮをアンド処理するオア回路ＯＲ１の出力をゲートに受けてオン・オフ動作する。尚、前記オア回路ＯＲ１は、負論理として与えられる前記出力信号ＮＭ１ＤＲＮ,ＮＭ２ＤＲＮをアンド処理するもので、先の実施形態におけるアンド回路ＡＮＤに相当する。
そして前記電圧変換回路の出力から同相ノイズを除去する同相ノイズフィルタおよび前記ハイサイド回路１０に伝達されたパルス信号ＥＲ１,ＥＲ２をラッチするラッチ回路は、基本的には先の実施形態と同様に構成される。従ってその詳しい説明については省略する。但し、この実施形態においては前記ハイサイド回路１０に伝達されたパルス信号ＥＲ１,ＥＲ２が負論理として与えられるので、前記第１および第２のスイッチ回路ＳＷ１,ＳＷ２に設けられて前記パルス信号ＥＲ１,ＥＲ２の出力を禁止する前記ｎ型ＭＯＳ-ＦＥＴ；ＮＭ３２,ＮＭ４２については、前記オア回路ＯＲ１の出力をノット回路ＮＯＴ３を介して反転した信号を用いてオン・オフする。
かくしてこのように構成された信号伝達回路によれば、前記ハイサイド回路１０に伝達する信号に応じて前記ｎ型ＭＯＳ-ＦＥＴ；ＮＭ１,ＮＭ２を択一的にオン動作させることで、前記抵抗Ｒ１,Ｒ２に所定の電圧降下を生起することができる。従って前記抵抗Ｒ１,Ｒ２に生起された所定の電圧降下を検出することで、前記ローサイド回路２０から伝達された信号を復元することができる。更に電圧変動に起因して前記抵抗Ｒ１,Ｒ２に同時に生じる電圧降下については、前記オア回路ＯＲ１によって同相ノイズとして検出することができる。従って先の実施形態と同様にして、前記ローサイド回路２０から前記ハイサイド回路１０に対して同相ノイズの影響を受けることなしに簡易に、且つ確実に信号伝達を行うことが可能となる。
ちなみに前記ハイサイド回路１０から前記ローサイド回路２０に向けて信号伝達を行う場合には、レベルダウンされて前記ローサイド回路２０に伝達された信号に対する各部の信号状態は図９に示すようになる。従って前記電圧変換部２１ａの出力ＰＭ１ＤＲＮ,ＰＭ２ＤＲＮが［１１］となったとき、つまり前記ツェナーダイオードＺＤ１,ＺＤ２によってクランプされた所定の電圧となったとき、これを同相ノイズの発生として検出すれば良い。
また逆に前記ローサイド回路２０から前記ハイサイド回路１０に向けて信号伝達を行う場合には、レベルアップされて前記ハイサイド回路１０に伝達された信号に対する各部の信号状態は図１０を示すようになる。従って前記電圧変換回路の出力ＮＭ１ＤＲＮ,ＮＭ２ＤＲＮが［００］となったとき、つまり前記ダイオードＤ１,Ｄ２によってクランプされた前記中間電圧ＶＳとなったとき、これを同相ノイズの発生として検出すれば良い。
以上説明したように本発明に係る信号伝達回路は、第１の回路に設けられた前記第１および第２の半導体スイッチ素子を択一的にオン・オフ駆動することで第２の回路に設けられて前記第１および第２の半導体スイッチ素子にそれぞれ接続された抵抗に所定の電圧を生起し、この電圧を検出することで前記第１の回路から前記第２の回路へと信号をレベルシフトして伝送する。また前記抵抗に同時に電圧が生起された場合には、これを電圧変動等に起因する同相ノイズであると判定し、電圧検出回路の出力を禁止することで同相ノイズを除去する。従って同相ノイズの影響を受けることなく信号をレベルシフトして確実に伝送することができる。
また信号の種別に応じて前記第１および第２の半導体スイッチ素子の択一的なオン・オフ駆動による信号伝送をｎ回に亘って実行することで、［０１］または［１０］からなる２ビットの情報をｎ回に亘って伝送する。この結果、第１の回路と第２の回路との間でレベルシフトして伝送すべき信号の数が増えた場合であっても、従来のようにレベルシフト回路の数を増やすことなく２ｎ種類の情報を確実に伝送することができる。換言すれば信号の種別に増大した場合であってもレベルシフト回路の数を増やす必要がなく、信号伝達回路の徒な複雑化や大型化を防ぐことができる等の効果が奏せられる。
（第３の実施形態）
ところで信号の種別に応じて前記パルス生成回路１５が生成するパルス信号を次のようにすることも可能である。具体的には前記パルス信号を、例えば図１１に示すように過熱を示す前記異常検出信号ＯＨＥの出力時には前記半導体スイッチ素子１７を第１の周期で連続的にオン・オフする連続パルス信号とする。また過電流を示す前記異常検出信号ＯＣＥの出力時には前記半導体スイッチ素子１６を第１の周期で連続的にオン・オフする連続パルス信号とする。そして電圧低下を示す前記異常検出信号ＵＶＥの出力時には前記２つの半導体スイッチ素子１６,１７を前記第１の周期よりも長い第２の周期で交互にオン・オフするパルス信号とする。
即ち、前記アービタ回路１４は、過熱異常、過電流異常、および電圧低下異常の発生状況に応じて異常検出信号ＯＨＥ,ＯＣＥ,ＵＶＥを生成する。そして前記パルス生成回路１５は、例えば図１２に示すように前記アービタ回路１４の管理の下で前記異常検出信号ＯＨＥ,ＯＣＥ,ＵＶＥに応じて前記半導体スイッチ素子１６,１７をそれぞれオン・オフ駆動するパルス信号を生成する。
具体的には過熱異常だけが発生したときには、図１２において区間Ａに示すように前記半導体スイッチ素子１７だけが第１の周期でオン・オフ駆動される。また電圧低下異常だけ発生した場合には、区間Ｂに示すように前記半導体スイッチ素子１６,１７が第２の周期で交互にオン・オフ駆動される。そして前記過熱異常と電圧低下異常とが同時に発生した場合には、区間Ｃに示すように前記電圧低下異常よりも前記過熱異常が優先して前記半導体スイッチ素子１７だけが第１の周期でオン・オフ駆動される。
また過電流異常だけが発生したときには、図１２において区間Ｄに示すように前記半導体スイッチ素子１６だけが第１の周期でオン・オフ駆動される。また過電流異常に加えて前記過熱異常が同時に発生した場合には、区間Ｅに示すように前記半導体スイッチ素子１６の駆動に優先して前記半導体スイッチ素子１７だけが第１の周期でオン・オフ駆動される。また前記過電流異常と前記電圧低下異常とが同時に発生した場合には、区間Ｆに示すように前記半導体スイッチ素子１６,１７が第２の周期で交互にオン・オフ駆動される。そして前記過熱異常、および過電流異常と共に電圧低下異常とが同時に発生した場合には、区間Ｇに示すように前記過熱異常が優先して前記半導体スイッチ素子１７だけが第１の周期でオン・オフ駆動される。
一方、前記ローサイド回路２０は、前記半導体スイッチ素子１６,１７を介して伝達される上述したパルス信号を電圧変換して取り込んで、該ローサイド回路２０の基準電位である接地電位ＧＮＤを基準とするパルス信号を生成する電圧変換回路２１を備える。この電圧変換回路２１は、例えば図１３に示すように電圧変換部２１ａと同相ノイズフィルタ２１ｂを備えて構成され、前記パルス信号を復元するパルス生成機能を備えたものとして実現される。
具体的には前記電圧変換回路２１における前記電圧変換部２１ａは、例えば図１３に示すように前記半導体スイッチ素子１６,１７の各ドレインに直列接続された抵抗Ｒ１,Ｒ２と、これらの各抵抗Ｒ１,Ｒ２にそれぞれ並列接続されて該抵抗Ｒ１,Ｒ２に生起される電圧をクランプするツェナーダイオードＺＤ１,ＺＤ２からなる。そして前記電圧変換部２１ａは、前記抵抗Ｒ１,Ｒ２に生起される電圧として、前記パルス信号を前記接地電位ＧＮＤを基準として復元するように構成される。
尚、前記電圧変換部２１ａを、例えば図１４に示すように一対のｎチャネル型ＭＯＳ-ＦＥＴからなる第１のカレントミラー回路ＣＭ１１,ＣＭ２１、および一対のｐチャネル型ＭＯＳ-ＦＥＴからなる第２のカレントミラー回路ＣＭ１２,ＣＭ２２を用いて構成することも可能である。この場合には前記第１のカレントミラー回路ＣＭ１１,ＣＭ２１のドレイン・ソース間電圧を前記ツェナーダイオードＺＤ１,ＺＤ２によりクランプする。
そして前記第１のカレントミラー回路ＣＭ１１,ＣＭ２１の出力にて前記第２のカレントミラー回路ＣＭ１２,ＣＭ２２を駆動し、該第２のカレントミラー回路ＣＭ１２,ＣＭ２２の出力電流にて前記抵抗Ｒ１,Ｒ２に電圧を生起する。従ってこのように構成された前記電圧変換部２１ａにおいても、前記抵抗Ｒ１,Ｒ２に生起される電圧として、前記半導体スイッチ素子１６,１７を介して伝達されたパルス信号が、前記接地電位ＧＮＤを基準とするパルス信号として復元される。
また前記同相ノイズフィルタ２１ｂは、例えば図１３および図１４にそれぞれ示すようにｐチャネル型ＭＯＳ-ＦＥＴおよびｎチャネル型ＭＯＳ-ＦＥＴをそれぞれ２段ずつ、計４段にトーテムポール接続したスイッチ回路ＳＷ１,ＳＷ２として構成される。第１のスイッチ回路ＳＷ１における１段目のｐチャネル型ＭＯＳ-ＦＥＴ；ＰＭ１１および３段目のｎチャネル型ＭＯＳ-ＦＥＴ；ＮＭ１１は、前記抵抗Ｒ２から得られるパルス信号を各ゲートに入力して相補的にオン・オフ動作する。また２段目のｐチャネル型ＭＯＳ-ＦＥＴ；ＰＭ１２および４段目のｎチャネル型ＭＯＳ-ＦＥＴ；ＮＭ１２は、前記抵抗Ｒ１から得られ、ノット回路ＮＯＴ１を介して反転されたパルス信号を各ゲートに入力して相補的にオン・オフ動作する。
従って前記第１のスイッチ回路ＳＷ１は、前記半導体スイッチ素子１６,１７を介して同時にパルス信号が入力されたとき、これらのパルス信号の出力を禁止する。そして前記半導体スイッチ素子１６だけを介して前記パルス信号が入力されたとき、当該パルス信号を出力する。このようにして同相フィルタリング処理されて前記ｐチャネル型ＭＯＳ-ＦＥＴ；ＰＭ１２と３段目のｎチャネル型ＭＯＳ-ＦＥＴ；ＮＭ１１の接続点に得られるパルス信号は、出力アンプＡＭＰ１を介して異常検出信号ＥＲ１として出力される。
また同様に前記第２のスイッチ回路ＳＷ２における１段目のｐチャネル型ＭＯＳ-ＦＥＴ；ＰＭ２１および３段目のｎチャネル型ＭＯＳ-ＦＥＴ；ＮＭ２１は、前記抵抗Ｒ１から得られるパルス信号を各ゲートに入力して相補的にオン・オフ動作する。また２段目のｐチャネル型ＭＯＳ-ＦＥＴ；ＰＭ２２および４段目のｎチャネル型ＭＯＳ-ＦＥＴ；ＮＭ２２は、前記抵抗Ｒ２から得られ、ノット回路ＮＯＴ２を介して反転されたパルス信号を各ゲートに入力して相補的にオン・オフ動作する。
従って前記第２のスイッチ回路ＳＷ２は、前記第１のスイッチ回路ＳＷ１と同様に前記半導体スイッチ素子１６,１７を介して同時にパルス信号が入力されたとき、これらのパルス信号の出力を禁止する。そして前記半導体スイッチ素子１７だけを介して前記パルス信号が入力されたとき、当該パルス信号を出力する。このようにして同相フィルタリング処理されて前記２段目のｐチャネル型ＭＯＳ-ＦＥＴ；ＰＭ２２と３段目のｎチャネル型ＭＯＳ-ＦＥＴ；ＮＭ２１の接続点に得られるパルス信号は、出力アンプＡＭＰ２を介して異常検出信号ＥＲ２として出力される。
ここで前記ローサイド回路２０の構成の説明に戻って、前記ローサイド回路２０は図２に示すように前記電圧変換回路２１により電圧変換して復元されたパルス信号をラッチするラッチ回路２２を備える。また前記ローサイド回路２０は、前記ラッチ回路２２にラッチされた前記パルス信号を解析して前述した異常検出信号の種別を判定する信号解析回路２３を備える。更に前記ローサイド回路２０は、前記信号解析回路２３の出力である信号解析結果に応じてアラーム信号ＡＬＭを出力するアラーム出力回路２４を備える。
前記ラッチ回路２２は、具体的には、例えば図１５に示すように前述したパルス信号からなる前記異常検出信号ＥＲ１,ＥＲ２をそれぞれラッチする２段構成のラッチＬＴ１１,ＬＴ１２とラッチＬＴ２１,ＬＴ２２とを並列に備える。これらのラッチＬＴ１１,ＬＴ１２,ＬＴ２１,ＬＴ２２は、前記異常検出信号ＥＲ１,ＥＲ２を入力するパルス生成回路ＰＧが生成するクロック信号ＣＬＫを受けてラッチ動作する。
ちなみに前記パルス生成回路ＰＧは、前記異常検出信号ＥＲ１,ＥＲ２をそれぞれ形成するパルス信号の一方が反転したとき、これに同期して前記クロック信号ＣＬＫを生成するように構成される。そして前記１段目のラッチＬＴ１１,ＬＴ２１は、前記クロック信号ＣＬＫを受けて前記異常検出信号ＥＲ１,ＥＲ２をそれぞれラッチする。また前記２段目のラッチＬＴ１２,ＬＴ２２は、前記１段目のラッチＬＴ１１,ＬＴ２１に保持されている異常検出信号をそれぞれラッチする。
従って前述した２段構成の前記ラッチＬＴ１１,ＬＴ１２および前記ラッチＬＴ２１,ＬＴ２２には、前記異常検出信号ＥＲ１,ＥＲ２の変化の状態を示す信号がラッチされる。そして前記ラッチＬＴ１１,ＬＴ１２および前記ラッチＬＴ２１,ＬＴ２２にそれぞれラッチされて保持された計２ビットの信号は、前述した過熱および過電流をそれぞれ示す前記異常検出信号ＯＨＲ,ＯＣＲとしてそれぞれ出力される。尚、前記各ラッチＬＴ１１,ＬＴ１２,ＬＴ２１,ＬＴ２２は、後述するクリア信号ＣＬＲを受けて一斉にリセットされて初期化される。
このように構成された前記ラッチ回路２２に保持された前記異常検出信号ＥＲ１,ＥＲ２を解析する前記信号解析回路２３は、例えば図１６に示す論理に従って前記異常検出信号ＥＲ１,ＥＲ２の経時的な遷移状態変化から、当該異常検出信号ＥＲ１,ＥＲ２が示す異常の種別を判定する。即ち、前記信号解析回路２３は、前記異常検出信号ＯＨＲ,ＯＣＲが［００］,［００］であるとき、これを異常なしとして判定する。そして前記異常検出信号ＯＨＲが［１１］であり、且つ前記異常検出信号ＯＣＲが［００］であるとき、これを過熱異常であるとして判定する。
また前記信号解析回路２３は、前記異常検出信号ＯＨＲが［００］であり、且つ前記異常検出信号ＯＣＲが［１１］であるとき、これを過電流異常であるとして判定する。そして前記異常検出信号ＯＨＲが［０１］または［１０］であり、且つ前記異常検出信号ＯＣＲが［１０］または［０１］であるとき、これを低電圧異常であるとして判定する。この低電圧異常の判定は、前述したように前記異常検出信号ＵＶＥの出力時には前記２つの半導体スイッチ素子１６,１７が前記過熱および過電流の検出時よりも長い周期で交互にオン・オフされることに基づいている。即ち、この場合には、前記ラッチ回路２２に保持される信号が１段目と２段目とで異なり、且つ前記異常検出信号ＥＲ１,ＥＲ２間において互いに異なることに基づいている。
そして前記異常検出信号ＯＨＲ,ＯＣＲが［１０（１１）］,［１１（１０）］として、共に同じ値を示すとき、前述したように前記半導体スイッチ素子１６,１７を同時にオンさせることがない条件で前記パルス信号を生成していることから、この状態を受信異常として判定する。この場合、前記クリア信号ＣＬＲを生成して前記ラッチ回路２２をリセットする。このようにして前記異常検出信号ＯＨＲおよび前記異常検出信号ＯＣＲを解析する前記信号解析回路２３は、前記異常検出信号ＯＨＲおよび前記異常検出信号ＯＣＲを入力して、その解析結果である異常の種別を示す信号ＥＲＤＥＴ,ＯＨＥＲ,ＯＣＥＲ,ＵＶＥＲ,ＲＸＥＲを選択的に出力するメモリとして実現される。
さてこのような解析結果、即ち、前記信号ＥＲＤＥＴ,ＯＨＥＲ,ＯＣＥＲ,ＵＶＥＲ,ＲＸＥＲを入力する前記アラーム出力回路２４は、例えば図１７に示すように前記異常検出信号ＥＲＤＥＴを入力してセットされるフリップフロップＦＦを備える。そしてこのフリップフロップＦＦのセット出力にてｎチャネル型ＭＯＳ-ＦＥＴ；ＮＭ３１をオン駆動することでアラーム信号ＡＬＭを出力するように構成される。
また前記アラーム出力回路２４は、前記フリップフロップＦＦのセット出力を受けて前記信号ＯＨＥＲ,ＯＣＥＲ,ＵＶＥＲ,ＲＸＥＲをそれぞれラッチする４つのラッチＬＴ１,ＬＴ２,ＬＴ３,ＬＴ４を並列に備える。更に前記アラーム出力回路２４は、ｐチャネル型ＭＯＳ-ＦＥＴ；ＰＭ３０との間でカレントミラー回路を形成する定電流源としての４つのｐチャネル型ＭＯＳ-ＦＥＴ：ＰＭ３１,ＰＭ３２,ＰＭ３３,ＰＭ３４を並列に備える。そしてこれらの各ｐチャネル型ＭＯＳ-ＦＥＴ；ＰＭ３１,ＰＭ３２,ＰＭ３３,ＰＭ３４には、スイッチとしての４つのｐチャネル型ＭＯＳ-ＦＥＴ；ＰＭ４１,ＰＭ４２,ＰＭ４３,ＰＭ４４がそれぞれ直列に接続されている。
これらのｐチャネル型ＭＯＳ-ＦＥＴ；ＰＭ４１,ＰＭ４２,ＰＭ４３,ＰＭ４４は、前記ラッチＬＴ１,ＬＴ２,ＬＴ３,ＬＴ４の各出力にて選択的にオンされて、前記ｐチャネル型ＭＯＳ-ＦＥＴ；ＰＭ３１,ＰＭ３２,ＰＭ３３,ＰＭ３４からなる定電流源にてコンデンサＣ１を充電する役割を担う。そして前記コンデンサＣ１の充電に伴って該コンデンサＣ１に生じる充電電圧は比較器ＣＯＭＰに与えられ、基準電圧Ｖrefと比較される。そして前記比較器ＣＯＭＰは、前記コンデンサＣ１の充電電圧が前記基準電圧Ｖrefを超えたとき、アラーム信号の出力停止を指令する終了信号ＴＥＮＤを発するものとなっている。
この終了信号ＴＥＮＤにより、遅延回路を介して前記コンデンサＣ１に並列接続されたｎチャネル型ＭＯＳ-ＦＥＴ；ＮＭ３２がオン駆動され、前記コンデンサＣ１に充電された電荷が放電されて該コンデンサＣ１がリセットされる。また前記終了信号ＴＥＮＤは、前記フリップフロップＦＦのリセット端子に印加されると共に、該フリップフロップＦＦのセット端子の前段に設けられたアンドゲート回路に入力される。このアンドゲート回路は、前記フリップフロップＦＦがリセット状態であり、且つ前記終了信号ＴＥＮＤが出力されていないときにだけ、該フリップフロップＦＦのセット端子に前記異常検出信号ＥＲＤＥＴを印加する役割を担う。
従って前記フリップフロップＦＦは、図１８に示すように前記異常検出信号ＥＲＤＥＴが入力されたタイミングでセットされ、これに伴って前記コンデンサＣ１の充電が開始された後、該コンデンサＣ１の充電電圧が前記基準電圧Ｖrefを超えて前記終了信号ＴＥＮＤが出力されたときにリセットされる。この結果、前記フリップフロップＦＦがセットされている期間ｔに亘って前記アラーム信号ＡＬＭが出力されることになる。
この際、前記ｐチャネル型ＭＯＳ-ＦＥＴ；ＰＭ３１,ＰＭ３２,ＰＭ３３,ＰＭ３４にそれぞれ設定する一定電流値に重み付けをしておけば、前記信号ＯＨＥＲ,ＯＣＥＲ,ＵＶＥＲ,ＲＸＥＲの種別に応じて前記コンデンサＣ１の充電電流が変化する。この結果、該コンデンサＣ１の充電電圧が前記基準電圧Ｖrefに達するまでの期間ｔ、つまり前記終了信号ＴＥＮＤが生成されるタイミングに時間差が生じる。従って前記信号ＯＨＥＲ,ＯＣＥＲ,ＵＶＥＲ,ＲＸＥＲの種別に応じて前記アラーム信号ＡＬＭの出力時間を変えることが可能となる。そしてこのアラーム信号ＡＬＭの出力時間を弁別することで前記異常検出の種別を判定することが可能となる。

かくしてこのように構成された信号伝達回路１によれば、ハイサイド回路１０において発生する複数種（この例では３種）の異常検出信号ＯＨＩＮ,ＯＣＩＮ,ＵＶＩＮに応じて、所定の優先順位で異常の種別を示す信号ＯＨＥＲ,ＯＣＥＲ,ＵＶＥＲが生成される。そしてこれらの信号ＯＨＥＲ,ＯＣＥＲ,ＵＶＥＲに応じて、前述した２つの半導体スイッチ素子１６,１７の一方を連続してオン・オフさせるパルス信号、または前記半導体スイッチ素子１６,１７を交互にオンさせるパルス信号が生成される。そしてこれらのパルス信号が前記半導体スイッチ素子１６,１７を介してローサイド回路２０に伝達される。
従って前記ハイサイド回路１０における電源電圧変動（dＶ／dｔ）の影響を受けることなく前記ローサイド回路２０への信号伝達を行い得る。また前記半導体スイッチ素子１６,１７が同時にオン駆動されることがないので、該２つの半導体スイッチ素子１６,１７に混入する同相ノイズの影響を簡易に、且つ効果的に除去して、前記各パルス信号をそれぞれ確実に検出することができる。
故に前記ローサイド回路２０においては前記半導体スイッチ素子１６,１７をそれぞれ介して伝達されるパルス信号から前記ハイサイド回路１０において発生した異常の種別を正確に判別することが可能となる。特に前記２つの半導体スイッチ素子１６,１７を用いて、前記ハイサイド回路１０において発生する３種類の異常の種別を、異常なしの状態を含めて簡易に、且つ確実に前記ローサイド回路２０に伝達することが可能であり、その実用的利点が多大である。
尚、３個のスイッチ素子ＰＭ１,ＰＭ２,ＰＭ３を並列に設け、これらのスイッチ素子ＰＭ１,ＰＭ２,ＰＭ３を択一的にオンさせるパルス信号を生成して前記ハイサイド回路１０から前記ローサイド回路２０への信号伝達を行うように構成することも可能である。この場合、前記ハイサイド回路１０に生じた異常の種別に応じて、例えば前記スイッチ素子ＰＭ１,ＰＭ２,ＰＭ３の１つだけを第１の周期でオン・オフするパルス信号と、前記スイッチ素子ＰＭ１,ＰＭ２,ＰＭ３の中の２つを交互にオン・オフする第２の周期のパルス信号を生成するようにすれば良い。このようにすれば異常なしの状態を含めて、６種類の異常の種別を伝達することが可能となる。
（第４の実施形態）
この実施形態は前述したアービタ回路１４により信号種別の優先度に応じて求められた異常検出信号ＯＨＥ,ＯＣＥ,ＵＶＥに応じて、例えば図１９に示すようにパルス幅の異なる３種類のパルス信号を生成する。そしてこのパルス信号は、例えば図２０に示すように１つの半導体スイッチ素子１６だけを介してローサイド回路２０に伝達するように構成される。ちなみに前記３種類のパルス信号のパルス幅Ｔ１,Ｔ２,Ｔ３は、例えば図１９に示すように［Ｔ２＝２・Ｔ１］,［Ｔ３＝２・Ｔ２＝４・Ｔ１］として設定される。
このような異常信号の種別に応じたパルス幅Ｔ１,Ｔ２,Ｔ３のパルス信号は、例えば所定周波数の基準クロック信号を計数する３ビットのカウンタ１８と、該カウンタ１８の出力を選択するマルチプレクサ１９とを用いて生成される。具体的には前記カウンタ１８および前記マルチプレクサ１９の各動作を、例えば２ビットのデータ［０１］,［１０］,［１１］からなる異常信号の種別を示す前記異常検出信号ＯＨＥ,ＯＣＥ,ＵＶＥに応じて制御することによって生成される。そして前記パルス幅Ｔ１,Ｔ２,Ｔ３のパルス信号を用いて前記半導体スイッチ素子１６を連続的にオン・オフ駆動する。
一方、前記ローサイド回路２０においては、前記電圧変換部２１ａを介して電圧変換して得られるパルス信号を用いて、該パルス信号のパルス幅時間に亘ってコンデンサＣ２を充電する。そしてパルス幅検出回路２５においては、前記コンデンサＣ２の充電電圧を、並列に設けられた３つの比較器ＣＭＰ１,ＣＭＰ２,ＣＭＰ３にて基準電圧Ｖref1,Ｖref2,Ｖref3とそれぞれ比較して前記各パルス幅に相当する出力ＡＬＭ１,ＡＬＭ２,ＡＬＭ３をそれぞれ求める。その上で前記パルス幅検出回路２５は、前記各比較器ＣＭＰ１,ＣＭＰ２,ＣＭＰ３の出力ＡＬＭ１,ＡＬＭ２,ＡＬＭ３を、アンドゲート回路ＡＮＤ１,ＡＮＤ２を介してマスキング処理し、前記出力ＡＬＭ１,ＡＬＭ２,ＡＬＭ３の１つを選択的に出力する。
ちなみにこの例では［ＡＬＭ１＜ＡＬＭ２＜ＡＬＭ３］なる優先順位でアラーム信号を出力するように構成されている。また図２０において前記コンデンサＣ２に並列接続されたｎチャネル型ＭＯＳ-ＦＥＴ；ＮＭ３１は、ノット回路を介して反転された前記パルス信号によりオン駆動されて、前記コンデンサＣ２の充電電荷を放電する役割を担う。
かくしてこのように構成された信号伝達回路１によれば、図２１にその動作タイミングを示すように、異常検出信号の種別に応じて前記スイッチ素子ＰＭ１をオン駆動するパルス信号のパルス幅Ｔ１,Ｔ２,Ｔ３が変更されるので、これに伴って前記コンデンサＣ２の充電電圧が変化する。そして前記コンデンサＣ２の充電電圧が前記基準電圧Ｖref1,Ｖref2,Ｖref3を超えた際、前記比較器ＣＭＰ１,ＣＭＰ２,ＣＭＰ３は順次その出力Ａ１,Ａ２,Ａ３を反転させる。
そして前記各比較器ＣＭＰ１,ＣＭＰ２,ＣＭＰ３の出力Ａ１,Ａ２,Ａ３は、前記基準電圧が高く設定されている上位の比較器ＣＭＰ２,ＣＭＰ３の出力Ａ２,Ａ３により順にマスキングされる。この結果、前記コンデンサＣ２がリセットされるタイミングで前記各比較器ＣＭＰ１,ＣＭＰ２,ＣＭＰ３の出力Ａ１,Ａ２,Ａ３を抽出すれば、これによって前記異常の種別に応じた異常検出出力ＡＬＭ１,ＡＬＭ２,ＡＬＭ３を択一的に求めることが可能となる。
従って上述した如く異常の種別に応じたパルス幅Ｔ１,Ｔ２,Ｔ３のパルス信号を前記半導体スイッチ素子１６を介して伝達するようにしても、先の実施形態と同様にハイサイド回路１０において発生した異常の種別を前記ローサイド回路２０に対して簡易に、しかも確実に伝達することができる。しかも１つの半導体スイッチ素子１６を用いるだけで、異常の種別を示す信号伝達を確実に行うことができる。但し、この実施形態の場合、前記パルス信号のパルス幅Ｔ１,Ｔ２,Ｔ３の設定条件によっては、その信号伝達から該パルス信号の解析までの時間が掛かることが否めない。従って異常の種別によって定まる緊急度に応じて前記パルス幅Ｔ１,Ｔ２,Ｔ３を最適に設定することが望ましいことは言うまでもない。
（第５の実施形態）
また本発明を次のようにして実施することも可能である。
この第５の実施形態は前述したアービタ回路１４により信号種別の優先度に応じて求められた異常検出信号ＯＨＥ,ＯＣＥ,ＵＶＥに応じて、例えば図２２に示すようにパルス数ｎの異なる３種類のパルス信号列を生成する。そしてこのパルス信号列を、例えば図２３に示すように１つの半導体スイッチ素子１６を介してローサイド回路２０に伝達する。ちなみにパルス数の異なる前記３種類のパルス信号列は、例えば図２２に示すように一定の休止期間Ｔｂを挟んで設定される一定の信号出力期間Ｔａに出力するパルス数ｎを異ならせたものである。
この図２２に示す例では前記信号出力期間Ｔａにおけるパルス数ｎを、前記異常検出信号ＯＨＥ,ＯＣＥ,ＵＶＥに応じて４パルス、６パルス、８パルスとして設定している。このようなパルス信号列は、例えば図２３に示すように基準クロック信号ＣＬＫを分周器３１にて分周した後、３ビットのカウンタ３２にて計数する。そしてこのカウンタ３２による計数値と、前記異常検出信号ＯＨＥ,ＯＣＥ,ＵＶＥを示す２ビットのアラーム情報とを比較器３３にて比較し、その比較結果によりアンドゲート回路３４を制御して前記基準クロック信号ＣＬＫをマスキングすることで生成される。
この結果、前記アンドゲート回路３４を介して前記半導体スイッチ素子１６に与えられる前記基準クロック信号ＣＬＫのパルス数が前記異常検出信号ＯＨＥ,ＯＣＥ,ＵＶＥの種別に応じて制限される。そして前記半導体スイッチ素子１６は、前記カウンタ３２の１動作周期（Ｔａ＋Ｔｂ）において、前記アンドゲート回路３４を通過した前記基準クロック信号ＣＬＫのパルス数だけオン・オフ駆動される。
またこのようにして前記ハイサイド回路１０から伝達されるパルス信号を受信する前記ローサイド回路２０においては、次のようにして前記パルス信号のパルス数から前記異常検出信号の種別を解析すれば良い。即ち、前記電圧変換部２１ａを介して電圧変換して得られるパルス信号を４ビットのカウンタ３６にて計数し、その計数値をラッチ回路３７にてラッチする。この際、前記カウンタ３６による計数動作と、前記ラッチ回路３７によるラッチタイミングをタイマー回路３８にて制御する。
ちなみに前記タイマー回路３８は、例えば図２４に示すように前記電圧変換部２１ａから得られるパルス信号を受けてセットされるフリップフロップ（ＦＦ）３８ａを備える。また前記タイマー回路３８は、前記フリップフロップ３８ａのセット出力を受けて充電されるコンデンサＣ１１の充電電圧を第１の比較器ＣＭＰ１１にて所定の基準電圧Ｖref１１と比較する第１のタイマー３８ｂを備える。そしてこの第１のタイマー３８ｂにより、前記パルス信号の出力期間Ｔａを求めるように構成される。
更に前記タイマー回路３８は、前記第１の比較器ＣＭＰ１１の出力にて充電されるコンデンサＣ１２の充電電圧を第２の比較器ＣＭＰ１２にて所定の基準電圧Ｖref１２と比較する第２のタイマー３８ｃを備える。そしてこの第２のタイマー３８ｃにて前記パルス信号の休止期間Ｔｂを求めるように構成される。その上で前記タイマー回路３８は、前記第２のタイマー３８ｃである前記第２の比較器ＣＭＰ１２の出力により前記フリップフロップ３８ａをリセットすることで、前記第１および第２のタイマー３８ｂ,３８ｃをそれぞれ初期化するように構成される。
このように構成された前記タイマー回路３８によれば、前記電圧変換部２１ａを介して前記ハイサイド回路１０から伝達されたパルス信号を受信した時点で前記フリップフロップ３８ａがセットされる。従って前記第１のタイマー３８ｂは、前記パルス信号の受信タイミングを起点としてタイマー動作を開始し、前記期間Ｔａが経過した時点で前記カウンタ３６によるカウンタ動作を停止させる。従って前記カウンタ３６は、前記期間Ｔａの間に受信したパルス信号だけを計数する。換言すれば前記異常検出信号ＯＨＥ,ＯＣＥ,ＵＶＥの種別に応じて前記ハイサイド回路１０から伝達されたパルス信号のパルス数が前記カウンタ３６において求められる。
その後、前記第２のタイマー３８ｃによって前記休止期間Ｔｂが経過した時点で前記ラッチ回路３７が起動され、前記カウンタ３６において求められた前記パルス信号のパルス数がラッチされる。そして前記ラッチ回路３７に保持された計数値であるパルス数がデコーダ３９に与えられ、当該パルス数に応じたアラーム出力が求められる。ちなみに前記デコーダ３９は、例えば図２５に示すように前記ラッチ回路３７に保持された計数値に応じて、その出力ＡＬＭ１,ＡＬＭ２,ＡＬＭ３を変化させるように構成される。
従って上述した如く構成された信号伝達回路１によれば、図２６にその動作タイミングを示すように、異常検出信号の種別に応じて前記半導体スイッチ素子１６をオン駆動するパルス信号の一定期間Ｔａにおける出力パルス数ｎが変更される。故に前記ローサイド回路２０においては、前記一定期間Ｔａにおいて検出されるパルス信号のパルス数を前記カウンタ３６にて計数し、その計数値を解析することで先の実施形態と同様にハイサイド回路１０において発生した異常の種別を判定することが可能となる。
特にこの実施形態に係る信号伝達回路１によれば、一定期間Ｔａにおいて前記半導体スイッチ素子１６を介して伝達するパルス信号のパルス数ｎを前記異常検出信号の種別に応じて変更するだけで良いので、該異常検出信号の種別を前記ローサイド回路２０に対して簡易に、しかも確実に伝達することができる。しかも先の実施形態と同様に１つの半導体スイッチ素子１６を用いるだけで、異常の種別を示す信号伝達を確実に行うことができる。故に先の各実施形態と同様な効果が奏せられる。
尚、本発明は上述した実施形態に限定されるものではない。例えば［０１］または［１０］からなる２ビットの情報の伝送回数は、伝送すべき信号の種類の数に応じて決定すれば十分である。また前記電圧検出回路については、前記第１および第２の半導体スイッチ素子の択一的なオン・オフに伴って第２の回路に生起される電圧を検出できるものであれば十分であり、特に前述した実施形態に例示する回路に限定されない。
また、例えば第３の実施形態における信号伝達の制御と、第４または第５の実施形態による信号伝達の制御とを併用して信号伝達を行うことも可能である。具体的には前記２つの半導体スイッチ素子１６,１７の一方を連続的にオン・オフする連続パルス信号の周期を前記異常検出信号の種別に応じて変え、または前記２つの半導体スイッチ素子１６,１７を交互にオン・オフするパルス信号の周期を前記異常検出信号の種別に応じて変えるようにしても良い。このようにすれば更に多くの種別の信号を前記ハイサイド回路１０から前記ローサイド回路２０へと伝達することが可能となる。
更には前述した各実施形態におけるパルス信号の周期等については、前記ハイサイド回路１０から前記ローサイド回路２０へと伝達する信号の発生頻度や、信号伝達の緊急性等の仕様に応じて設定すれば十分である。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。
ＵＤ１,ＬＤ１ 高耐圧スイッチング素子
ＨＶＩＣ 高電圧集積回路
ＨＤ ハイサイドドライバ
ＬＤ ローサイドドライバ
ＣＯＮＴ 制御装置
１ 信号伝達回路
１０ ハイサイド回路
１１ 過熱検出部
１２ 過電流検出部
１３ 電圧低下検出部
１４ アービタ回路
１５ パルス生成回路
１６ 半導体スイッチ素子（ＰＭ１）
１７ 半導体スイッチ素子（ＰＭ２）
２０ ローサイド回路
２１ 電圧変換回路
２１ａ 電圧変換部
２１ｂ 同相ノイズフィルタ
２２ ラッチ回路
２３ 信号解析回路
２４ アラーム出力回路
２８ 半導体スイッチ素子（ＮＭ１）
２９ 半導体スイッチ素子（ＮＭ２）

Claims (11)

  1. 互いに異なる電圧を基準電位としてそれぞれ動作する第１および第２の回路の間で、複数の信号をレベルシフトして伝達する信号伝達回路であって、
    信号送信側の第１の回路は、前記複数の信号に応じて択一的にオン・オフ駆動されて該第１の回路の基準電位または電源電圧を信号受信側の前記第２の回路に伝達する第１および第２の半導体スイッチ素子を備え、
    信号受信側の前記第２の回路は、前記第１の回路から前記第１および第２の半導体スイッチ素子を介して伝達された電圧に重畳した同相ノイズを除去する同相ノイズフィルタを含み、前記第１および第２の半導体スイッチ素子を介して伝達された電圧に応じた第１および第２のパルス信号を生成する電圧変換回路と、
    この電圧変換回路が生成した前記第１および第２のパルス信号をクロックとして該第１および第２のパルス信号をそれぞれラッチするラッチ回路と、
    このラッチ回路にラッチされた前記第１および第２のパルス信号を解析して前記複数の信号の種別を判定し、判定した信号の種別に応じた出力信号を生成する信号解析回路とを具備したことを特徴とする信号伝達回路。
  2. 前記第１および第２の半導体スイッチ素子の択一的なオン・オフ駆動は、信号の種別に応じて複数回に亘って実行される請求項１に記載の信号伝達回路。
  3. 前記ラッチ回路は、カスケード接続された複数段のＤ型フリップフロップからなるシフトレジスタである請求項１に記載の信号伝達回路。
  4. 前記同相ノイズフィルタは、前記第１および第２の半導体スイッチ素子を介して伝達された電圧が同時に変化したとき、前記電圧変換回路による前記第１および第２のパルス信号の生成を禁止する論理回路からなる請求項１に記載の信号伝達回路。
  5. 前記第１および第２の半導体スイッチ素子は、複数の信号の優先度に応じて生成されたパルス信号を受けて択一的にオン・オフ駆動される高耐圧の半導体素子である請求項１に記載の信号伝達回路。
  6. 前記第１および第２の回路は、直列に接続されてハーフブリッジ回路を形成し、交互にオン・オフ駆動されて該ハーフブリッジ回路の中点から負荷に電力を供給する第１および第２のパワー半導体素子を駆動するものである請求項１に記載の信号伝達回路。
  7. 前記第１および第２のパワー半導体素子は、負荷に電力を供給する高耐圧のＭＯＳ-ＦＥＴまたはＩＧＢＴである請求項６に記載の信号伝達回路。
  8. 前記第１の回路は、前記ハーフブリッジ回路の中点電圧を基準電位として動作するハイサイド回路であって、
    前記第２の回路は、接地電圧を基準電位として動作するローサイド回路である請求項６に記載の信号伝達回路。
  9. 前記ハイサイド回路から前記ローサイド回路に伝達される複数の信号は、前記ハイサイド回路によりスイッチング駆動される第１のパワー半導体素子の動作異常の種別を示す信号である請求項８に記載の信号伝達回路。
  10. 前記第１の回路は、接地電圧を基準電位として動作するローサイド回路であって、
    前記第２の回路は、前記ハーフブリッジ回路の中点電圧を基準電位として動作するハイサイド回路である請求項６に記載の信号伝達回路。
  11. 前記ローサイド回路から前記ハイサイド回路に伝達される複数の信号は、前記ハイサイド回路における前記第１のパワー半導体素子の駆動を制御する信号である請求項１０に記載の信号伝達回路。
JP2015524098A 2013-06-25 2014-06-25 信号伝達回路 Active JP6024825B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2013133228 2013-06-25
JP2013133228 2013-06-25
PCT/JP2014/066894 WO2014208624A1 (ja) 2013-06-25 2014-06-25 信号伝達回路

Publications (2)

Publication Number Publication Date
JP6024825B2 true JP6024825B2 (ja) 2016-11-16
JPWO2014208624A1 JPWO2014208624A1 (ja) 2017-02-23

Family

ID=52141601

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2015523929A Active JP6015858B2 (ja) 2013-06-25 2014-05-27 信号伝達回路
JP2015524098A Active JP6024825B2 (ja) 2013-06-25 2014-06-25 信号伝達回路

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2015523929A Active JP6015858B2 (ja) 2013-06-25 2014-05-27 信号伝達回路

Country Status (5)

Country Link
US (2) US10050525B2 (ja)
EP (2) EP2937997B1 (ja)
JP (2) JP6015858B2 (ja)
CN (2) CN104904108B (ja)
WO (2) WO2014208249A1 (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9900009B2 (en) * 2014-10-01 2018-02-20 Fuji Electric Co., Ltd. Level shift circuit
CN106464249B (zh) 2014-11-06 2020-03-03 富士电机株式会社 半导体元件的驱动装置
JP6566555B2 (ja) * 2015-07-14 2019-08-28 三菱重工サーマルシステムズ株式会社 電力変換装置及び空調機
JP6398949B2 (ja) * 2015-11-05 2018-10-03 三菱電機株式会社 半導体素子の駆動装置
WO2018012120A1 (ja) * 2016-07-13 2018-01-18 富士電機株式会社 パワーモジュール
US10348303B2 (en) * 2016-08-26 2019-07-09 Semiconductor Components Industries, Llc Differential level shift circuit
CN109831191B (zh) * 2016-09-13 2021-10-26 华为技术有限公司 一种多路时钟分发电路及电子设备
US10181813B2 (en) * 2016-10-27 2019-01-15 Power Integrations, Inc. Half-bridge inverter modules with advanced protection through high-side to low-side control block communication
US10386912B2 (en) 2017-01-12 2019-08-20 International Business Machines Corporation Operating pulsed latches on a variable power supply
CN109981084B (zh) * 2017-12-27 2023-06-30 一诺仪器（中国）有限公司 基于fpga的窄脉冲输出系统及方法
US11121617B2 (en) * 2018-07-24 2021-09-14 Gd Midea Air-Conditioning Equipment Co., Ltd. Driver IC circuit of intelligent power module, intelligent power module, and air conditioner
US10862483B2 (en) * 2019-01-25 2020-12-08 Infineon Technologies Austria Ag Low power cycle to cycle bit transfer in gate drivers
US11183835B2 (en) * 2019-07-16 2021-11-23 Infineon Technologies Austria Ag Short circuit detection and protection for a gate driver circuit and methods of detecting the same using logic analysis
JP7443692B2 (ja) * 2019-07-29 2024-03-06 株式会社デンソーウェーブ 産業用制御装置の入力モジュール
JP2021082887A (ja) * 2019-11-15 2021-05-27 富士電機株式会社 スイッチング制御回路
CN111781871B (zh) * 2020-06-30 2021-10-01 镇江宇诚智能装备科技有限责任公司 一种智能体结构及其多外设模块拼接与识别方法
CN111836409B (zh) * 2020-06-30 2023-06-09 镇江宇诚智能装备科技有限责任公司 一种多智能体系统结构及其控制方法
JP7438091B2 (ja) 2020-12-15 2024-02-26 三菱電機株式会社 半導体デバイス駆動回路
CN115473521B (zh) * 2022-11-02 2023-01-24 深圳大学 基于新颖仲裁器的超低功耗强物理不可克隆函数电路结构

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002027665A (ja) * 2000-05-01 2002-01-25 Fuji Electric Co Ltd インテリジェントパワーモジュール
JP2002314392A (ja) * 2001-04-18 2002-10-25 Mitsubishi Electric Corp 信号処理装置
JP2003324937A (ja) * 2002-05-09 2003-11-14 Mitsubishi Electric Corp 駆動装置
JP2005534271A (ja) * 2002-07-25 2005-11-10 インターナショナル レクティフィアー コーポレイション 単位時間当たりの電圧変化率“ｄｖ／ｄｔ”制御機能とＥＭＩ／スイッチング損失の低減機能を備えた汎用閉ループ制御システム
JP2007082360A (ja) * 2005-09-16 2007-03-29 Hitachi Ltd 電動機の駆動制御装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5120787B1 (ja) * 1970-10-27 1976-06-28
JP2531812B2 (ja) * 1989-12-13 1996-09-04 茨城日本電気株式会社 電源異常監視回路
JP3325697B2 (ja) * 1994-01-20 2002-09-17 三菱電機株式会社 パワーデバイスの制御装置およびモータの駆動制御装置
US5543994A (en) * 1995-02-27 1996-08-06 International Rectifier Corporation MOSFET driver with fault reporting outputs
JP3429937B2 (ja) * 1996-01-12 2003-07-28 三菱電機株式会社 半導体装置
JPH1117508A (ja) * 1997-06-20 1999-01-22 Toshiba Corp パワーモジュール及び電力変換装置
US6208280B1 (en) * 1999-01-11 2001-03-27 Seagate Technology Llc Converting a pulse-width modulation signal to an analog voltage
JP2001147243A (ja) * 1999-11-24 2001-05-29 Mitsubishi Electric Corp アナログ信号検出回路及び半導体電力変換装置の交流側電流検出器
US6934139B2 (en) * 2000-05-01 2005-08-23 Fuji Electric Device Technology Co., Ltd. Intelligent power module
JP4319362B2 (ja) 2001-07-12 2009-08-26 三菱電機株式会社 逆レベルシフト回路およびパワー用半導体装置
JP3711257B2 (ja) * 2001-10-30 2005-11-02 三菱電機株式会社 電力用半導体装置
JP3911268B2 (ja) 2003-12-22 2007-05-09 松下電器産業株式会社 レベルシフト回路
WO2008101548A1 (en) * 2007-02-22 2008-08-28 Mueta B.V. Level shift circuit
JP5082574B2 (ja) * 2007-05-07 2012-11-28 三菱電機株式会社 半導体装置
JP5326927B2 (ja) 2009-08-19 2013-10-30 富士電機株式会社 レベルシフト回路
JP5402852B2 (ja) 2009-12-04 2014-01-29 富士電機株式会社 レベルシフト回路
US8405422B2 (en) 2010-09-30 2013-03-26 Fuji Electric Co., Ltd. Level shift circuit
JP5677129B2 (ja) * 2011-02-22 2015-02-25 ローム株式会社 信号伝達回路及びこれを用いたスイッチ駆動装置
CN202171760U (zh) * 2011-06-08 2012-03-21 京微雅格（北京）科技有限公司 一种时钟动态切换电路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002027665A (ja) * 2000-05-01 2002-01-25 Fuji Electric Co Ltd インテリジェントパワーモジュール
JP2002314392A (ja) * 2001-04-18 2002-10-25 Mitsubishi Electric Corp 信号処理装置
JP2003324937A (ja) * 2002-05-09 2003-11-14 Mitsubishi Electric Corp 駆動装置
JP2005534271A (ja) * 2002-07-25 2005-11-10 インターナショナル レクティフィアー コーポレイション 単位時間当たりの電圧変化率“ｄｖ／ｄｔ”制御機能とＥＭＩ／スイッチング損失の低減機能を備えた汎用閉ループ制御システム
JP2007082360A (ja) * 2005-09-16 2007-03-29 Hitachi Ltd 電動機の駆動制御装置

Also Published As

Publication number Publication date
US10050525B2 (en) 2018-08-14
JPWO2014208249A1 (ja) 2017-02-23
EP2937997A1 (en) 2015-10-28
JP6015858B2 (ja) 2016-10-26
WO2014208249A1 (ja) 2014-12-31
EP2930846A1 (en) 2015-10-14
EP2937997B1 (en) 2018-11-28
JPWO2014208624A1 (ja) 2017-02-23
EP2930846A4 (en) 2016-08-03
CN104904108A (zh) 2015-09-09
WO2014208624A1 (ja) 2014-12-31
US9685859B2 (en) 2017-06-20
CN104904121B (zh) 2017-08-08
EP2937997A4 (en) 2016-09-14
CN104904108B (zh) 2017-06-30
US20150303811A1 (en) 2015-10-22
US20150303797A1 (en) 2015-10-22
CN104904121A (zh) 2015-09-09
EP2930846B1 (en) 2020-12-02

Similar Documents

Publication Publication Date Title
JP6024825B2 (ja) 信号伝達回路
JP6194959B2 (ja) 駆動回路および半導体装置
WO2016052011A1 (ja) 半導体装置
WO2016204122A1 (ja) 半導体装置
JP2006229454A (ja) ゲート駆動回路
JP2019198031A (ja) トーテムポール回路用駆動装置
JP2010011131A (ja) スイッチング駆動回路
JP5307660B2 (ja) スイッチング駆動回路の短絡保護回路
JP5149704B2 (ja) スイッチング駆動回路
JP5321000B2 (ja) レベルシフト回路
TW201806322A (zh) 位準移位電路
JP6413502B2 (ja) アラーム処理回路
JP2015070754A (ja) 負荷駆動回路の故障検出回路
WO2017038592A1 (ja) リンギング抑制回路
JP7463952B2 (ja) 過電流検出回路およびスイッチング電源回路
WO2021199622A1 (ja) 半導体装置
JP5862520B2 (ja) 逆レベルシフト回路
JP5272939B2 (ja) 半導体装置

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160913

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160926

R150 Certificate of patent or registration of utility model

Ref document number: 6024825

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250