CN104904121B - 信号传递电路 - Google Patents

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Abstract

信号发送侧的第一电路具备第一半导体开关元件和第二半导体开关元件，该第一半导体开关元件和该第二半导体开关元件根据多个信号被择一地进行导通截止驱动以将该第一电路的基准电位或电源电压传递到第二电路。另外，信号接收侧的第二电路具备：电压变换电路，其包括共模噪声滤波器，生成与所传递的上述电压相应的第一脉冲信号和第二脉冲信号，其中，该共模噪声滤波器去除通过上述第一半导体开关元件和上述第二半导体开关元件而传递的电压上叠加的共模噪声；锁存电路，其以上述第一脉冲信号和上述第二脉冲信号为时钟来分别锁存该第一脉冲信号和该第二脉冲信号；以及信号分析电路，其对该锁存电路中锁存的上述第一脉冲信号和上述第二脉冲信号进行分析，生成与上述多个信号的类型相应的输出信号。

Description

信号传递电路
技术领域
本发明涉及一种能够在动作基准电压不同的高侧电路(high side circuit)与低侧电路(low side circuit)之间将多个信号进行电平移位后可靠地传递的结构简易的信号传递电路。
背景技术
作为对交流负载进行驱动的电力变换器，已知一种具备两个功率半导体元件Q1、Q2的电力变换器，该两个功率半导体元件Q1、Q2进行图腾柱(totem pole)连接来形成半桥电路，交替地进行导通截止(ON/OFF)动作来切换直流电压。作为这种电力变换器的驱动电路，例如使用具备高侧驱动器(高侧电路)和低侧驱动器(低侧电路)的高电压集成电路(HVIC)，该高侧驱动器对上臂侧的功率半导体元件Q1进行开关驱动，该低侧驱动器对下臂侧的功率半导体元件Q2进行开关驱动。
附带地说，上述高侧电路构成为以上述半桥电路的中点电压(第一电压)VS为基准电位，接收规定的电源电压VB(>VS)来进行动作。另外，上述低侧电路构成为以低于上述中点电压(第一电压)VS的上述半桥电路的接地电压(第二电压)GND为基准电位，接收规定的电源电压VCC(>GND)来进行动作。
另外，在上述高侧电路和上述低侧电路中，设置有检测上述功率半导体元件Q1、Q2的过电流、过热等异常来保护该功率半导体元件Q1、Q2的保护电路、将异常检测信号通知给上述高侧电路和上述低侧电路的控制电路部的信号输出电路。然而，上述高侧电路如前所述那样构成为以上述半桥电路的中点电压VS为基准电位来进行动作。另外，上述低侧电路构成为以接地电压GND为基准电位来进行动作。因此，为了向上述低侧电路传递在上述高侧电路处检测出的异常检测信号等，需要将该异常检测信号进行电平下调。另外，在反之从上述低侧电路向上述高侧电路传递信号的情况下，需要将例如控制信号等进行电平上调。
例如在专利文献1、2中介绍了一种将输入到低侧电路的信号进行电平上调后向高侧电路传递信号的电平移位电路。这些各电平移位电路如图27和图28所分别示出的那样具备包括并联地设置于上述低侧电路的由n型MOS-FET构成的半导体开关元件MN1、MN2的两个系统的电路，该半导体开关元件MN1、MN2上分别串联有连接电阻R1、R2。而且，构成为：从低侧电路向高侧电路，通过一方的半导体开关元件MN1传递与要传递的信号相应的导通信号，并且通过另一方的半导体开关元件MN2传递截止信号，使用这些信号对设置于上述高侧电路的锁存电路进行置位/复位。
在此，在从高侧电路向低侧电路传递信号的情况下，对并联地设置于高侧电路的由p型MOS-FET构成的半导体开关元件分别进行导通截止驱动来传递导通信号和截止信号。而且，构成为通过上述导通信号和截止信号对设置于上述低侧电路的锁存电路进行置位/复位。此外，专利文献1中如图27所示那样将RS触发器用作锁存电路。另外，专利文献2中如图28所示那样使用将p型MOS-FET与n型MOS-FET串联连接而构成的电平触发型的锁存电路。
专利文献1：日本特开平9-200017号公报
专利文献2：日本特开2011-44770号公报
发明内容
发明要解决的问题
另外，在使用专利文献1、2所介绍的结构的电平移位电路的情况下，例如为了传递多种信号，需要与该信号数相应的数量的电平移位电路，存在电路规模增大的问题。而且，以上述中点电压VS为基准电位来进行动作的上述高侧电路通常进行浮动(floating)动作。因此，在上述高侧电路与上述低侧电路之间传递信号的情况下，由于上述高侧电路的电源电压变动(dV/dt)而容易产生与上述半导体开关元件的寄生电容的充放电相伴的电位变动。于是，存在以下担忧：上述电平移位电路进行误动作，噪声叠加在上述高侧电路与上述低侧电路之间传递的信号上。
本发明是考虑这种情况而完成的，其目的在于提供一种防止随着在高侧电路与低侧电路之间进行电平移位后进行传递的信号数的增加所引起的电路规模的增大、并且能够不受因电源电压的变动等引起的噪声的影响地在上述高侧电路与上述低侧电路之间将信号进行电平移位后可靠地传递的结构简易的信号传递电路。
用于解决问题的方案
为了达到上述目的，本发明是一种在分别以互不相同的电压为基准电位来进行动作的第一电路与第二电路、具体地说是高侧电路与低侧电路之间将多个信号进行电平移位后进行传递的信号传递电路，该信号传递电路的特征在于，
信号发送侧的第一电路具备第一半导体开关元件和第二半导体开关元件，该第一半导体开关元件和该第二半导体开关元件根据上述多个信号被择一地进行导通截止驱动以将该第一电路的基准电位或电源电压传递到信号接收侧的上述第二电路，
信号接收侧的上述第二电路具备：
电压变换电路，其包括共模噪声滤波器，生成与通过上述第一半导体开关元件和上述第二半导体开关元件而传递的电压相应的第一脉冲信号和第二脉冲信号，其中，该共模噪声滤波器去除从上述第一电路通过上述第一半导体开关元件和上述第二半导体开关元件而传递的电压上叠加的共模噪声；
锁存电路，其以该电压变换电路所生成的上述第一脉冲信号和上述第二脉冲信号为时钟来分别锁存该第一脉冲信号和该第二脉冲信号；以及
信号分析电路，其对该锁存电路中锁存的上述第一脉冲信号和上述第二脉冲信号进行分析来判定上述多个信号的类型，生成与判定出的信号的类型相应的输出信号。
附带地说，与信号的类型相应地执行多次上述第一半导体开关元件和上述第二半导体开关元件的择一性的导通截止驱动。优选的是，上述锁存电路例如是包括被级联连接的多级D型触发器的移位寄存器(shift register)。而且，该移位寄存器依次存储多次传递的第一脉冲信号和第二脉冲信号。
另外，上述共模噪声滤波器例如实现为以下的逻辑电路：在通过上述第一半导体开关元件和上述第二半导体开关元件而传递的电压同时发生变化时，该逻辑电路禁止上述电压变换电路生成上述第一脉冲信号和上述第二脉冲信号。附带地说，上述第一半导体开关元件和上述第二半导体开关元件例如是接收根据多个信号的优先级而生成的脉冲信号来被择一地进行导通截止驱动的高耐压的半导体元件。
在此，上述第一电路和上述第二电路例如包括用于对第一功率半导体和第二功率半导体进行驱动的电路，该第一功率半导体和该第二功率半导体具体地说是向负载供给电力的高耐压的MOS-FET或IGBT，进行串联连接来形成半桥电路，被交替地进行导通截止驱动来从该半桥电路的中点向负载供给电力。
优选的是，上述第一电路是以上述半桥电路的中点电压为基准电位来进行动作的高侧电路，上述第二电路是以接地电压为基准电位来进行动作的低侧电路。而且，从上述高侧电路传递到上述低侧电路的多个信号是表示由上述高侧电路进行开关驱动的第一功率半导体的动作异常的类型的信号。
或者，上述第一电路是以接地电压为基准电位来进行动作的低侧电路，上述第二电路是以上述半桥电路的中点电压为基准电位来进行动作的高侧电路。而且，从上述低侧电路传递到上述高侧电路的多个信号是对上述高侧电路中的上述第一功率半导体的驱动进行控制的信号。
发明的效果
根据本发明，在基准电位不同的上述第一电路与上述第二电路之间将多个信号进行电平移位后传输时，信号发送侧的第一电路只是通过根据多个信号被择一地进行导通截止驱动的第一半导体开关元件和第二半导体开关元件将该第一电路的基准电位或电源电压传递到上述第二电路。
然后，在上述第二电路中，在去除了通过第一半导体开关元件和第二半导体开关元件而传递的信号所包含的噪声之后，生成与通过上述第一半导体开关元件和上述第二半导体开关元件而传递的电压相应的第一脉冲信号和第二脉冲信号。在此基础上，以上述第一脉冲信号和上述第二脉冲信号为时钟来分别锁存该第一脉冲信号和该第二脉冲信号，对锁存的上述第一脉冲信号和上述第二脉冲信号进行分析来判定上述多个信号的类型。因而，能够容易且正确地复原从上述第一电路传递的信号。
而且，作为锁存电路，采用了n级的移位寄存器，只要对上述第一半导体开关元件和上述第二半导体开关元件进行n次择一性的导通截止驱动，就能够传递由2n构成的多个信号，而无需如以往那样准备与要传输的信号的数量相应的电平移位电路。因而，具有以下的优点等：电路结构规模不会随着要传输的信号的数量的增加而增大。
并且，由于对上述第一半导体开关元件和上述第二半导体开关元件择一地进行导通截止驱动来传递信号，因此只要使用共模噪声滤波器就能够简易地去除因上述第一电路的电源电压变动引起的噪声。因而，起到以下的效果等：能够通过简易的结构来进行可靠性高的信号传递。
附图说明
图1是构成为具备本发明所涉及的信号传递电路的电力变换器的主要部分概要结构图。
图2是本发明的第一实施方式所涉及的信号传递电路的主要部分概要结构图。
图3是表示仲裁电路的处理功能的图。
图4是表示由脉冲生成电路根据仲裁电路的输出而生成的脉冲信号的例子的图。
图5是表示图2所示的信号传递电路的具体结构例的图。
图6是表示图2所示的信号传递电路的变形例的图。
图7是表示图5所示的信号传递电路中的信号传递的方式的图。
图8是本发明的第二实施方式所涉及的信号传递电路的主要部分概要结构图。
图9是表示对于从高侧电路传递到低侧电路的信号的各部的信号状态的图。
图10是表示与从低侧电路传递到高侧电路的信号相对的各部的信号状态的图。
图11是表示本发明的第三实施方式所涉及的由脉冲生成电路生成的脉冲信号的例子的图。
图12是表示本发明的第三实施方式中的信号传递的方式的时序图。
图13是表示本发明的第三实施方式中的电压变换电路的结构例的图。
图14是表示本发明的第三实施方式中的电压变换电路的变形例的图。
图15是表示本发明的第三实施方式中的锁存电路的结构例的图。
图16是表示本发明的第三实施方式中的信号分析电路的结构例的图。
图17是表示本发明的第三实施方式中的警报输出电路的结构例的图。
图18是表示图17所示的警报输出电路的动作的时序图。
图19是表示本发明的第四实施方式所涉及的信号传递的概念的图。
图20是本发明的第四实施方式中的信号传递电路的主要部分概要结构图。
图21是表示图20所示的信号传递电路的信号传递的方式的时序图。
图22是表示本发明的第五实施方式所涉及的信号传递的概念的图。
图23是本发明的第五实施方式所涉及的信号传递电路的主要部分概要结构图。
图24是表示本发明的第五实施方式中的计时电路的结构例的图。
图25是表示本发明的第五实施方式中的解码器的结构例的图。
图26是表示图25所示的信号传递电路的信号传递的方式的时序图。
图27是表示具备电平移位电路的以往的电力变换器的结构例的图。
图28是表示具备电平移位电路的以往的电力变换器的另一结构例的图。
具体实施方式
下面，参照附图来说明本发明的实施方式所涉及的信号传递电路。
(第一实施方式)
图1是构成为具备本发明所涉及的信号传递电路的电力变换器的主要部分概要结构图。在图1中，UD1、LD1是例如由IGBT构成的开关元件，UD1、LD1进行图腾柱连接来形成半桥电路，交替地进行导通截止动作来切换直流电压HV以向负载供给电力。
由设置于例如在高电压集成电路HVIC中集成一体化的高侧电路10的高侧驱动器HD对上述上臂侧的开关元件UD1进行导通截止驱动。另外，由设置于在上述高电压集成电路HVIC中集成一体化的低侧电路20的低侧驱动器LD对下臂侧的开关元件LD1进行导通截止驱动。
此外，上述高电压集成电路HVIC构成为从例如微型计算机等控制装置CONT被输入动作控制信号，对上述高侧驱动器HD和低侧驱动器LD的动作进行控制来交替地对上述开关元件UD1、LD1进行开关驱动。另外，上述高电压集成电路HVIC构成为对上述开关元件UD1、LD1的各动作状态进行监视，将其动作信息等通知给上述控制装置CONT。
附带地说，包括上述高侧驱动器HD的上述高侧电路10构成为以作为第一电位的上述半桥电路的中点电压VS为基准电位，接收规定的电源电压VB(>VS)来进行动作。另外，包括上述低侧驱动器LD的上述低侧电路20构成为以低于上述第一电位的作为第二电位的上述半桥电路的接地电压GND为基准电位，接收规定的电源电压VCC(>GND)来进行动作。因而，在基准电位不同的上述高侧电路10和上述低侧电路20中，设置有用于在它们之间将各种信号进行电平移位后进行传递的包括信号发送部TX和信号接收部RX的信号传递电路。
在此，上述高侧驱动器HD和上述低侧驱动器LD负责按照从上述控制装置CONT输入的动作控制信号对上述开关元件UD1、LD1分别进行导通截止驱动。另外，上述高侧电路10和上述低侧电路20例如具备对分别流过上述开关元件UD1、LD1的电流及其动作温度等进行监视的功能。附带地说，上述电流的检测是例如通过设置于各上述开关元件UD1、LD1的电流检测用发射极来进行的。另外，上述温度的检测是例如通过与各上述开关元件UD1、LD1组装为一体的温度检测用二极管来进行的。
而且，上述高侧电路10和上述低侧电路20具备以下功能：在检测出过电流、过热等异常时，通过停止驱动各上述开关元件UD1、LD1来保护该开关元件UD1、LD1，并且将其异常检测信号通知给上述控制装置CONT。特别是，上述高侧电路10将上述异常检测信号进行电平下调后传递到上述低侧电路20，从该低侧电路20对上述控制装置CONT通知上述异常检测信号。
图2是本发明的第一实施方式所涉及的信号传递电路1的主要部分概要结构图，10是设置于前述的HVIC的高侧电路，20是低侧电路。该图2所示的信号传递电路1负责将在上述高侧电路10中检测的多种异常检测信号OHE、OCE、UVE进行电平下调后传递到上述低侧电路20。上述异常检测信号OHE是表示由过热检测部11检测出的过热的信号，上述异常检测信号OCE是表示由过电流检测部12检测出的过电流的信号，然后上述异常检测信号UVE是表示由电压降低检测部13检测出的电压的异常降低的信号。
上述信号传递电路1具备仲裁(arbiter)电路14，该仲裁电路14将从各上述检测部11、12、13输入的多种异常检测输入OHIN、OCIN、UVIN与其优先级相应地进行输出。该仲裁电路14基本上按照先到优先来与上述异常检测输入OHIN、OCIN、UVIN相应地输出异常检测信号OHE、OCE、UVE。但是，在上述多种异常检测输入OHIN、OCIN、UVIN同时产生的情况下，上述仲裁电路14例如像图3所示那样按[OHIN>UVIN>OCIN]的优先顺序来输出上述异常检测信号OHE、UVE、OCE。
另外，上述信号传递电路1具备脉冲生成电路15，该脉冲生成电路15与从上述仲裁电路14输出的上述异常检测信号OHE、OCE、UVE相应地生成脉冲信号。并且，上述信号传递电路1中并联地具备用于将上述异常检测信号OHE、OCE、UVE传递到上述低侧电路20的两个半导体开关元件16、17。这些半导体开关元件16、17例如包括高耐压的作为p型MOS-FET的PM1、PM2。构成这些半导体开关元件16、17的上述作为p型MOS-FET的PM1、PM2分别将其源极连接于上述电源电压VB，将漏极连接于上述低侧电路20的后述的电压变换电路。
上述脉冲生成电路15以各上述半导体开关元件16、17不会同时导通的定时生成与各上述异常检测信号OHE、OCE、UVE相应的多个脉冲信号，并将该脉冲信号施加到上述半导体开关元件16、17的各栅极。上述半导体开关元件16、17在栅极被施加上述脉冲信号时进行导通动作，以将上述电源电压VB传递到上述低侧电路20。
具体地说，例如图4的(a)所示那样，为了得到后述的锁存电路22的输出ERD1、ERD2，在输出表示过热的上述异常检测信号OHE时，上述脉冲生成电路15以规定的周期在2个定时输出使上述半导体开关元件16截止并且使上述半导体开关元件17导通的脉冲信号[01]。另外，在输出表示过电流的上述异常检测信号OCE时，上述脉冲生成电路15在输出使上述半导体开关元件16截止并且使上述半导体开关元件17导通的脉冲信号[01]之后，输出使上述半导体开关元件16导通并且使上述半导体开关元件17截止的脉冲信号[10]。
而且，在输出表示电压降低的上述异常检测信号UVE时，上述脉冲生成电路15在输出使上述半导体开关元件16导通并且使上述半导体开关元件17截止的脉冲信号[10]之后，输出使上述半导体开关元件16截止并且使上述半导体开关元件17导通的脉冲信号[01]。并且，在输出其它异常检测信号的情况下，上述脉冲生成电路15在2个定时输出使上述半导体开关元件16导通并且使上述半导体开关元件17截止的脉冲信号[10]。
换言之，上述仲裁电路14与过热异常、过电流异常以及电压降低异常的产生状况相应地生成异常检测信号OHE、OCE、UVE。然后，上述脉冲生成电路15在上述仲裁电路14的管理下，例如图5所示那样与上述异常检测信号OHE、OCE、UVE相应地如上所述那样生成分别对上述半导体开关元件16、17进行导通截止驱动的脉冲信号。即，上述脉冲生成电路15与异常的类型相应地输出2个定时的通过上述半导体开关元件16、17的择一性的导通截止动作来表示的2位的信息[01]、[10]。其结果，通过上述半导体开关元件16、17，上述脉冲生成电路15输出与异常的类型相应的22种、也就是说4种信息。
此外，在将更多种类的信号以能够识别的方式传递的情况下，只要设定成例如图4的(b)所示那样在3个定时输出通过上述半导体开关元件16、17的择一性的导通截止动作来表示的2位的信息即可。这样一来，通过上述半导体开关元件16、17，上述脉冲生成电路15能够将与异常的类型相应的23种、即8种信息以能够识别的方式传递。另外，如果在n个定时输出上述2位的信息，则能够传递2n种信息。
另一方面，上述低侧电路20具备电压变换电路21，该电压变换电路21将通过上述半导体开关元件16、17传递的上述脉冲信号进行电压变换后取入，生成以作为该低侧电路20的基准电位的接地电压GND为基准的脉冲信号。该电压变换电路21例如图5所示那样构成为具备电压变换部21a和共模噪声滤波器21b，实现为具备复原从上述高侧电路10传递的脉冲信号的脉冲生成功能的电路。
具体地说，上述电压变换电路21中的上述电压变换部21a例如图5所示那样包括电阻R1、R2和齐纳二极管ZD1、ZD2，该电阻R1、R2与上述半导体开关元件16、17的各漏极串联连接，该齐纳二极管ZD1、ZD2与这些各电阻R1、R2分别并联连接，对该电阻R1、R2处产生的电压进行钳位。而且，上述电压变换部21a构成为以上述接地电压GND为基准将上述电阻R1、R2处产生的电压作为上述脉冲信号来复原。
此外，与上述电阻R1、R2分别并联地连接有作为n型MOS-FET的NM11、NM21。这些作为n型MOS-FET的NM11、NM21如后所述那样，在栅极处接收对上述电阻R1、R2处产生的电压进行与处理的与电路AND的输出来进行导通动作。而且，上述作为n型MOS-FET的NM11、NM21负责通过导通动作来将上述电阻R1、R2处产生的电压强制性地设定为接地电压GND。
换言之，在作为上述半导体开关元件16、17的输出而施加到上述电阻R1、R2的电压同时变高时，上述与电路AND将其判定为与上述半导体开关元件16、17的导通截止动作无关的共模噪声。然后，通过上述与电路AND的输出来使上述作为n型MOS-FET的NM11、NM21分别进行导通动作，由此使施加到上述电阻R1、R2的电压降低至接地电压GND，从而去除上述共模噪声。
此外，也能够例如图6所示那样，使用一对由n型MOS-FET构成的第一电流镜电路CM11、CM21以及一对由p型MOS-FET构成的第二电流镜电路CM12、CM22来构成上述电压变换部21a。在该情况下，通过上述齐纳二极管ZD1、ZD2分别对上述第一电流镜电路CM11、CM21的漏极/源极间电压进行钳位。
而且，通过上述第一电流镜电路CM11、CM21的输出来驱动上述第二电流镜电路CM12、CM22，通过该第二电流镜电路CM12、CM22的输出电流来在上述电阻R1、R2处产生电压。因而，在这样构成的上述电压变换部21a中，也以上述接地电压GND为基准，通过上述半导体开关元件16、17传递的脉冲信号被复原为上述电阻R1、R2处产生的电压
另一方面，上述共模噪声滤波器21b是例如图5和图6所分别示出的那样将由p型MOS-FET和n型MOS-FET构成的第一开关电路SW1和第二开关电路SW2并联地设置而实现的。上述第一开关电路SW1是将作为p型MOS-FET的PM11、PM12与作为n型MOS-FET的NM31进行图腾柱连接并与该作为n型MOS-FET的NM31并联地连接作为n型MOS-FET的NM32而构成的。另外，上述第二开关电路SW2是将作为p型MOS-FET的PM21、PM22与作为n型MOS-FET的NM41进行图腾柱连接并与该作为n型MOS-FET的NM41并联地连接作为n型MOS-FET的NM42而构成的。
然后，上述第一开关电路SW1中的上述作为p型MOS-FET的PM11和上述作为n型MOS-FET的NM31在栅极处经由非电路NOT1被输入从上述电阻R1得到的脉冲信号来互补地进行导通截止动作。另外，上述第一开关电路SW1中的上述作为p型MOS-FET的PM12被输入从上述电阻R2得到的信号来进行导通截止动作。并且，上述作为n型MOS-FET的NM32在栅极处被输入通过上述与电路AND得到的信号来进行导通截止动作。
通过这样构成的第一开关电路SW1，上述电阻R1处产生的电压被变换为规定的信号电压后输出。具体地说，上述第一开关电路SW1在上述电阻R1处产生了规定的电压时输出上述低侧电路20的电源电压VCC，而在上述电阻R1处未产生电压时输出上述接地电压GND。而且，在上述作为n型MOS-FET的NM32的导通动作时，禁止从第一开关电路SW1输出规定电压的信号。
与此相对，上述第二开关电路SW2中的上述作为p型MOS-FET的PM21和上述作为n型MOS-FET的NM41在栅极处经由非电路NOT2被输入从上述电阻R2得到的脉冲信号来互补地进行导通截止动作。另外，上述作为p型MOS-FET的PM22被输入从上述电阻R1得到的信号来进行导通截止动作。并且，上述作为n型MOS-FET的NM42在栅极处被输入通过上述与电路AND得到的信号来进行导通截止动作。
这样构成的第二开关电路SW2也与上述第一开关电路SW1同样地，将上述电阻R2处产生的电压变换为规定的信号电压后输出。具体地说，上述第二开关电路SW2在上述电阻R2处产生了规定的电压时输出上述低侧电路20的电源电压VCC，而在上述电阻R2处未产生电压时输出上述接地电压GND。而且，在上述作为n型MOS-FET的NM41的导通动作时，禁止从第二开关电路SW2输出规定电压的信号。
即，在通过上述电压变换部21a检测、并在异常检测信号ER1、ER2的生成中使用的脉冲信号PM1DRN、PM2DRN同时发生反转时，上述与电路AND与该反转同步地生成噪声消除信号。然后，在该情况下，使设置于上述电压变换部21a的作为n型MOS-FET的NM11、NM21进行导通动作，并且使分别设置于上述第一开关电路SW1和第二开关电路SW2的作为n型MOS-FET的NM32、NM42进行导通动作。然后，通过禁止上述第一开关电路SW1和第二开关电路SW2的动作来禁止上述异常检测信号ER1、ER2的输出。
因而，在通过上述半导体开关元件16、17同时传递脉冲信号而上述电阻R1、R2处均产生了规定的电压时，包括上述第一开关电路SW1和第二开关电路SW2的共模噪声滤波器21b禁止这些脉冲信号的输出。而且，上述共模噪声滤波器21b仅在只通过上述半导体开关元件16和上述半导体开关元件17的一方被输入上述脉冲信号时输出该脉冲信号。像这样被共模滤波处理后在上述作为p型MOS-FET的PM12与上述作为n型MOS-FET的NM31的连接点以及上述作为p型MOS-FET的PM22与上述作为n型MOS-FET的NM41的连接点处分别得到的脉冲信号经由缓冲放大器BUF1、BUF2而作为2位的异常检测信号ER1、ER2并行地输出。
在此，回到上述低侧电路20的结构的说明，如图2所示，上述低侧电路20具备锁存电路22，该锁存电路22锁存由上述电压变换电路21进行电压变换而复原的脉冲信号。另外，上述低侧电路20具备信号分析电路23，该信号分析电路23对上述锁存电路22中锁存的上述脉冲信号进行分析来判定前述的异常检测信号ER1、ER2的类型。并且，上述低侧电路20具备警报输出电路24，该警报输出电路24根据作为上述信号分析电路23的输出的信号分析结果来输出警报信号ALM。
具体地说，上述锁存电路22例如图5和图6所分别示出的那样并联地具备分别锁存前述的由脉冲信号构成的上述异常检测信号ER1、ER2的包括多级触发器FF11、FF12～FF1n的移位寄存器以及包括多级触发器FF21、FF22～FF2n的移位寄存器。附带地说，这些触发器FF11～FF1n、FF21～FF2n例如包括D型触发器。而且，这些触发器FF11～FF1n、FF21～FF2n将通过或电路OR求出的作为上述噪声滤波器电路的输出的上述异常检测信号ER1、ER2的逻辑或输出作为时钟信号CK来依次锁存上述异常检测信号ER1、ER2。
具体地说，构成上述移位寄存器的第一级的上述触发器FF11、FF21接收由上述或电路OR生成的时钟信号CK来分别锁存上述异常检测信号ER1、ER2。另外，第二级以后的上述触发器FF12～FF1n、FF22～FF2n接收上述时钟信号CK来锁存其前级的触发器FF1(n-1)、FF2(n-1)中分别保持的异常检测信号。
因而，在前述的n级结构的触发器FF11～FF1n、FF21～FF2n中，每当上述异常检测信号ER1、ER2发生变化时，依次锁存表示该异常检测信号ER1、ER2的变化的状态的信号。而且，构成锁存电路22的n级的上述触发器FF11～FF1n、FF21～FF2n中分别并行地锁存而保持的[2×n]位信号作为前述的分别表示过热和过电流的上述异常检测信号OHR、OCR等而分别输出。此外，各上述触发器FF11～FF1n、FF21～FF2n接收后述的清除信号CLR而一齐被复位从而初始化，该清除信号CLR是在上述异常检测信号OHR、OCR输出之后由警报输出电路24生成的。
另一方面，对如上所述那样构成的上述锁存电路22中保持的上述异常检测信号ER1、ER2进行分析的上述信号分析电路23根据上述异常检测信号ER1、ER2的历时性的转移状态变化来判定该异常检测信号ER1、ER2所表示的异常的类型。即，在上述锁存电路22处于复位状态而该锁存电路22中保持的信号为[00]、[00]时，上述信号分析电路23将其判定为不存在异常。而且，在上述锁存电路22中保持的信号为[01][01]的情况下，上述信号分析电路23将其判定为处于过热异常。
另外，在上述锁存电路22中保持的信号为[01]、[10]时，上述信号分析电路23将其判定为处于过电流异常。而且，在上述锁存电路22中保持的信号为[10]、[01]时，上述信号分析电路23将其判定为处于低电压异常。而且，在上述异常检测信号ER1、ER2为[10]、[10]的情况下，上述信号分析电路23例如将该状态判定为处于其它异常。
根据这样构成的信号传递电路1，如图7所示的从上述高侧电路10向上述低侧电路20传递信号的方式那样，与上述异常检测信号OHIN、OCIN、UVIN相应地生成择一地对上述半导体开关元件16、17进行导通驱动的脉冲信号来作为PM1栅极信号和PM2栅极信号。然后，伴随上述半导体开关元件16、17的导通动作，施加到上述高侧电路10的电源电压VB作为上述半导体开关元件16、17的输出电压PM1DRN、PM2DRN而被传递到上述低侧电路20。
此时，伴随上述高侧电路10的电源电压VB的变动所产生的噪声、所谓的dV/dt噪声有时会叠加在传递到上述低侧电路20的上述输出电压PM1DRN、PM2DRN上。于是，由于这些dV/dt噪声是传递到上述低侧电路20的共模噪声，因此通过上述共模噪声滤波器21b中的上述作为n型MOS-FET的NM32、NM42的导通动作来禁止其从上述共模噪声滤波器21b输出。
因而，上述共模噪声滤波器21b的输出ER1、ER2如图7所示那样成为上述dV/dt噪声被去除而仅有与上述异常检测信号OHIN、OCIN、UVIN相应的脉冲信号的成分。然后，上述锁存电路22通过或电路OR对上述共模噪声滤波器21b的输出ER1、ER2进行逻辑或处理，由此生成时钟信号CK，使用该时钟信号CK对上述n级结构的触发器FF11～FF1n、FF21～FF2n进行锁存驱动。其结果，例如，表示上述共模噪声滤波器21b的输出ER1、ER2的数据作为ERD1[1]、ERD1[2]锁存在第一级的触发器FF11、FF21中。然后，在下一个定时，上述数据ERD1[1]、ERD1[2]被移位到第二级的触发器FF12、FF22而作为数据ERD2[1]、ERD2[2]被锁存。
其结果，上述锁存电路22中以n级保持的并行2位的信号作为[2×n]位输出信号ERD1[N:1]、ERD2[N:1]而被提供至上述信号分析电路23。然后，上述信号分析电路23通过对上述[2×n]位输出信号ERD1[N:1]、ERD2[N:1]进行识别来判定该信号所表示的异常的类型，根据其判定结果来驱动上述警报输出电路24。附带地说，上述异常的类型例如包括异常检测错误ERDET、过热检测OHER、过电流检测OCER、电压降低检测UVER、信号传递错误RXER等。然后，上述警报输出电路24在将上述异常检测的信息输出到外部之后，生成前述的复位信号来使上述锁存电路22复位。
就这样，根据上述结构的信号传递电路1，能够不受上述高侧电路10中的电源电压变动(dV/dt)的影响地向上述低侧电路20可靠地传递信号。另外，不会同时对上述半导体开关元件16、17进行导通驱动，因此能够简易且有效地去除这两个半导体开关元件16、17中混入的共模噪声的影响，来分别可靠地检测各上述脉冲信号。
因此，在上述低侧电路20中，能够根据分别通过上述半导体开关元件16、17传递的脉冲信号来正确地判别上述高侧电路10中产生的异常的类型。特别是，能够使用上述两个半导体开关元件16、17来简易且可靠地将上述高侧电路10中产生的多种异常的类型传递到上述低侧电路20，其实用上的优点极大。
另外，上述实施方式所示的信号传递电路将信号进行电平下调后从上述高侧电路10传递到上述低侧电路20。但是，在将信号进行电平上调后从上述低侧电路20传递到上述高侧电路10的信号传递电路中，也同样能够应用本发明。
(第二实施方式)
图8是本发明的第二实施方式所涉及的信号传递电路的主要部分概要结构图，构成为如图1所示那样在上述低侧电路20中设置信号发送部TX，在上述高侧电路10中设置信号接收部RX。在该情况下，上述信号发送部TX构成为并联地具备与向上述高侧电路10传递的信号的类型相应地择一地进行导通截止动作以将该信号传递到上述高侧电路10的两个半导体开关元件28、29。这些半导体开关元件28、29例如包括高耐压的作为n型MOS-FET的NM1、NM2。构成这些半导体开关元件28、29的上述作为n型MOS-FET的NM1、NM2分别将其漏极连接于上述接地电压GND的线，将源极连接于上述高侧电路10中设置的电压变换电路。
上述高侧电路10中设置的电压变换电路具备串联地插入安装于上述作为n型MOS-FET的NM1、NM2的源极与该高侧电路10的电源电压VB的线之间的电阻R1、R2。另外，上述电压变换电路具备二极管D1、D2，该二极管D1、D2将在上述作为n型MOS-FET的NM1、NM2的导通动作时在该电阻R1、R2处产生的电压钳位至作为上述高侧电路10的基准电位的上述中点电压VS。
并且，上述电压变换电路具备与上述电阻R1、R2分别并联连接的作为p型MOS-FET的PM11、PM21。这些作为p型MOS-FET的PM11、PM21与之前的实施方式中的作为n型MOS-FET的NM11、NM21相当，在栅极处接收对上述电压变换电路的输出信号NM1DRN、NM2DRN进行或处理的或电路OR1的输出来进行导通截止动作。此外，上述或电路OR1用于对以负逻辑来提供的上述输出信号NM1DRN、NM2DRN进行或处理，与之前的实施方式中的与电路AND相当。
而且，从上述电压变换电路的输出中去除共模噪声的共模噪声滤波器以及对传递到上述高侧电路10的脉冲信号ER1、ER2进行锁存的锁存电路基本上与之前的实施方式同样地构成。因而，省略其详细的说明。但是，在本实施方式中传递到上述高侧电路10的脉冲信号ER1、ER2是以负逻辑来提供的，因此，对于设置于上述第一开关电路SW1和第二开关电路SW2的禁止上述脉冲信号ER1、ER2的输出的上述作为n型MOS-FET的NM32、NM42，使用通过非电路NOT3对上述或电路OR1的输出进行反转而得到的信号来使它们进行导通截止动作。
就这样，根据这样构成的信号传递电路，通过与向上述高侧电路10传递的信号相应地择一地使上述作为n型MOS-FET的NM1、NM2进行导通动作，能够在上述电阻R1、R2处产生规定的压降。因而，通过检测上述电阻R1、R2处产生的规定的压降，能够复原从上述低侧电路20传递的信号。并且，对于由于电压变动而在上述电阻R1、R2处同时产生的压降，能够通过上述或电路OR1来检测为共模噪声。因而，与之前的实施方式同样地，能够不受共模噪声的影响而简易且可靠地从上述低侧电路20对上述高侧电路10传递信号。
附带地说，在从上述高侧电路10向上述低侧电路20传递信号的情况下，对于被电平下调后传递到上述低侧电路20的信号的各部的信号状态如图9所示。因而，在上述电压变换部21a的输出PM1DRN、PM2DRN为[11]时、也就是说成为被上述齐纳二极管ZD1、ZD2钳位的规定的电压时，只要将其检测为共模噪声的产生即可。
另外，反之在从上述低侧电路20向上述高侧电路10传递信号的情况下，对于被电平上调后传递到上述高侧电路10的信号的各部的信号状态如图10所示。因而，在上述电压变换电路的输出NM1DRN、NM2DRN为[00]时、也就是说成为被上述二极管D1、D2钳位的上述中间电压VS时，只要将其检测为共模噪声的产生即可。
如以上所说明的那样，本发明所涉及的信号传递电路择一地对设置于第一电路的上述第一半导体开关元件和上述第二半导体开关元件进行导通截止驱动，由此在设置于第二电路的与上述第一半导体开关元件和上述第二半导体开关元件分别连接的电阻处产生规定的电压，通过检测该电压来将信号进行电平移位后从上述第一电路传递到上述第二电路。另外，在上述电阻处同时产生电压的情况下，将其判定为因电压变动等引起的共模噪声，通过禁止电压检测电路的输出来去除共模噪声。因而，能够不受共模噪声的影响地将信号进行电平移位后可靠地传输。
另外，通过与信号的类型相应地执行n次通过上述第一半导体开关元件和上述第二半导体开关元件的择一性的导通截止驱动所进行的信号传输，将由[01]或[10]构成的2位信息传输n次。其结果，即使在要在第一电路与第二电路之间进行电平移位后传输的信号的数量增加的情况下，也不用如以往那样增加电平移位电路的数量而能够可靠地传输2n种信息。换言之，起到以下的效果等：即使在信号的类型增多的情况下，也无需增加电平移位电路的数量，能够防止信号传递电路的不必要的复杂化、大型化。
(第三实施方式)
另外，也能够使由上述脉冲生成电路15与信号的类型相应地生成的脉冲信号为如下。具体地说，例如图11所示那样，在输出表示过热的上述异常检测信号OHE时，将上述脉冲信号设为使上述半导体开关元件17以第一周期连续地进行导通截止动作的连续脉冲信号。另外，在输出表示过电流的上述异常检测信号OCE时，将上述脉冲信号设为使上述半导体开关元件16以第一周期连续地进行导通截止动作的连续脉冲信号。而且，在输出表示电压降低的上述异常检测信号UVE时，将上述脉冲信号设为使上述两个半导体开关元件16、17以比上述第一周期长的第二周期交替地进行导通截止动作的脉冲信号。
即，上述仲裁电路14与过热异常、过电流异常以及电压降低异常的产生状况相应地生成异常检测信号OHE、OCE、UVE。然后，上述脉冲生成电路15例如图12所示那样，在上述仲裁电路14的管理下与上述异常检测信号OHE、OCE、UVE相应地生成分别对上述半导体开关元件16、17进行导通截止驱动的脉冲信号。
具体地说，在仅产生了过热异常时，如图12中区间A所示那样只有上述半导体开关元件17以第一周期被进行导通截止驱动。另外，在仅产生了电压降低异常的情况下，如区间B所示那样上述半导体开关元件16、17以第二周期被交替地进行导通截止驱动。而且，在上述过热异常与电压降低异常同时产生了的情况下，如区间C所示那样，上述过热异常优先于上述电压降低异常，只有上述半导体开关元件17以第一周期被进行导通截止驱动。
另外，在仅产生了过电流异常时，如图12中区间D所示那样只有上述半导体开关元件16以第一周期被进行导通截止驱动。另外，在除了过电流异常以外还同时产生了上述过热异常的情况下，如区间E所示那样优先于上述半导体开关元件16的驱动而只有上述半导体开关元件17以第一周期被进行导通截止驱动。另外，在上述过电流异常与上述电压降低异常同时产生了的情况下，如区间F所示那样上述半导体开关元件16、17以第二周期被交替地进行导通截止驱动。而且，在电压降低异常与上述过热异常及过电流异常一起同时产生了的情况下，如区间G所示那样上述过热异常优先，只有上述半导体开关元件17以第一周期被进行导通截止驱动。
另一方面，上述低侧电路20具备电压变换电路21，该电压变换电路21将通过上述半导体开关元件16、17传递的上述脉冲信号进行电压变换后取入，生成以作为该低侧电路20的基准电位的接地电位GND为基准的脉冲信号。该电压变换电路21例如图13所示那样构成为具备电压变换部21a和共模噪声滤波器21b，实现为具备复原上述脉冲信号的脉冲生成功能的电路。
具体地说，上述电压变换电路21中的上述电压变换部21a例如图13所示那样包括电阻R1、R2和齐纳二极管ZD1、ZD2，该电阻R1、R2与上述半导体开关元件16、17的各漏极串联连接，该齐纳二极管ZD1、ZD2与这些各电阻R1、R2分别并联连接，对该电阻R1、R2处产生的电压进行钳位。而且，上述电压变换部21a构成为以上述接地电位GND为基准将上述电阻R1、R2处产生的电压作为上述脉冲信号来复原。
此外，也能够例如图14所示那样，使用一对由n沟道型MOS-FET构成的第一电流镜电路CM11、CM21以及一对由p沟道型MOS-FET构成的第二电流镜电路CM12、CM22来构成上述电压变换部21a。在该情况下，通过上述齐纳二极管ZD1、ZD2对上述第一电流镜电路CM11、CM21的漏极/源极间电压进行钳位。
而且，通过上述第一电流镜电路CM11、CM21的输出来驱动上述第二电流镜电路CM12、CM22，通过该第二电流镜电路CM12、CM22的输出电流来在上述电阻R1、R2处产生电压。因而，在这样构成的上述电压变换部21a中，也以上述接地电位GND为基准，通过上述半导体开关元件16、17传递的脉冲信号被复原为上述电阻R1、R2处产生的电压。
另外，上述共模噪声滤波器21b例如图13和图14所分别示出的那样构成为开关电路SW1、SW2，该开关电路SW1、SW2是将p沟道型MOS-FET和n沟道型MOS-FET各两级、共计四级进行图腾柱连接而成的。第一开关电路SW1中的第一级的作为p沟道型MOS-FET的PM11和第三级的作为n沟道型MOS-FET的NM11在各栅极处被输入从上述电阻R2得到的脉冲信号来互补地进行导通截止动作。另外，第二级的作为p沟道型MOS-FET的PM12和第四级的作为n沟道型MOS-FET的NM12在各栅极处被输入从上述电阻R1得到并通过非电路NOT1进行了反转的脉冲信号来互补地进行导通截止动作。
因而，在通过上述半导体开关元件16、17同时对上述第一开关电路SW1输入了脉冲信号时，该第一开关电路SW1禁止这些脉冲信号的输出。而且，在仅通过上述半导体开关元件16对该第一开关电路SW1输入了上述脉冲信号时，该第一开关电路SW1输出该脉冲信号。像这样被共模滤波处理后在上述作为p沟道型MOS-FET的PM12与第三级的作为n沟道型MOS-FET的NM11的连接点处得到的脉冲信号经由输出放大器AMP1而作为异常检测信号ER1输出。
另外，同样地，上述第二开关电路SW2中的第一级的作为p沟道型MOS-FET的PM21和第三级的作为n沟道型MOS-FET的NM21在各栅极处被输入从上述电阻R1得到的脉冲信号来互补地进行导通截止动作。另外，第二级的作为p沟道型MOS-FET的PM22和第四级的作为n沟道型MOS-FET的NM22在各栅极处被输入从上述电阻R2得到并通过非电路NOT2进行了反转的脉冲信号来互补地进行导通截止动作。
因而，与上述第一开关电路SW1同样地，在通过第一上述半导体开关元件16、17同时对上述第二开关电路SW2输入了脉冲信号时，该第二开关电路SW2禁止这些脉冲信号的输出。而且，在仅通过上述半导体开关元件17对该第二开关电路SW2输入了上述脉冲信号时，该第二开关电路SW2输出该脉冲信号。像这样被共模滤波处理后在上述第二级的作为p沟道型MOS-FET的PM22与第三级的作为n沟道型MOS-FET的NM21的连接点处得到的脉冲信号经由输出放大器AMP2而作为异常检测信号ER2输出。
在此，回到上述低侧电路20的结构的说明，如图2所示，上述低侧电路20具备锁存电路22，该锁存电路22锁存由上述电压变换电路21进行电压变换而复原的脉冲信号。另外，上述低侧电路20具备信号分析电路23，该信号分析电路23对上述锁存电路22中锁存的上述脉冲信号进行分析来判定前述的异常检测信号的类型。并且，上述低侧电路20具备警报输出电路24，该警报输出电路24根据作为上述信号分析电路23的输出的信号分析结果来输出警报信号ALM。
具体地说，上述锁存电路22例如图15所示那样并联地具备分别锁存前述的由脉冲信号构成的上述异常检测信号ER1、ER2的两级结构的锁存器LT11、LT12和锁存器LT21、LT22。这些锁存器LT11、LT12、LT21、LT22接收被输入上述异常检测信号ER1、ER2的脉冲生成电路PG所生成的时钟信号CLK来进行锁存动作。
附带地说，上述脉冲生成电路PG构成为：在分别形成上述异常检测信号ER1、ER2的脉冲信号中的一方发生反转时，与该反转同步地生成上述时钟信号CLK。然后，上述第一级的锁存器LT11、LT21接收上述时钟信号CLK来分别锁存上述异常检测信号ER1、ER2。另外，上述第二级的锁存器LT12、LT22分别锁存上述第一级的锁存器LT11、LT21中保持的异常检测信号。
因而，在前述的两级结构的上述锁存器LT11、LT12和上述锁存器LT21、LT22中，锁存表示上述异常检测信号ER1、ER2的变化的状态的信号。而且，上述锁存器LT11、LT12和上述锁存器LT21、LT22中分别锁存而保持的共计2位的信号作为前述的分别表示过热和过电流的上述异常检测信号OHR、OCR而分别输出。此外，各上述锁存器LT11、LT12、LT21、LT22接收后述的清除信号CLR而一齐被复位从而初始化。
对这样构成的上述锁存电路22中保持的上述异常检测信号ER1、ER2进行分析的上述信号分析电路23例如按照图16所示的逻辑并根据上述异常检测信号ER1、ER2的历时性的转移状态变化来判定该异常检测信号ER1、ER2所表示的异常的类型。即，在上述异常检测信号OHR、OCR为[00]、[00]时，上述信号分析电路23将其判定为不存在异常。而且，在上述异常检测信号OHR为[11]且上述异常检测信号OCR为[00]时，上述信号分析电路23将其判定为处于过热异常。
另外，在上述异常检测信号OHR为[00]且上述异常检测信号OCR为[11]时，上述信号分析电路23将其判定为处于过电流异常。而且，在上述异常检测信号OHR为[01]或[10]且上述异常检测信号OCR为[10]或[01]时，上述信号分析电路23将其判定为处于低电压异常。该低电压异常的判定是基于：如前所述，在输出上述异常检测信号UVE时，上述两个半导体开关元件16、17以比检测出上述过热和过电流时长的周期交替地进行导通截止动作。即，是基于：在该情况下，上述锁存电路22中保持的信号在第一级和第二级中不同、且在上述异常检测信号ER1、ER2之间互不相同。
而且，由于如前所述那样以不会使上述半导体开关元件16、17同时导通为条件来生成上述脉冲信号，因此在上述异常检测信号OHR、OCR作为[10(11)]、[11(10)]而共同表示相同的值时，将该状态判定为接收异常。在该情况下，生成上述清除信号CLR来使上述锁存电路22复位。像这样对上述异常检测信号OHR和上述异常检测信号OCR进行分析的上述信号分析电路23实现为存储器，该存储器被输入上述异常检测信号OHR和上述异常检测信号OCR，选择性地输出作为其分析结果的表示异常的类型的信号ERDET、OHER、OCER、UVER、RXER。
那么，被输入这种分析结果、即上述信号ERDET、OHER、OCER、UVER、RXER的上述警报输出电路24例如图17所示那样具备触发器FF，该触发器FF被输入上述异常检测信号ERDET而被置位。而且，构成为通过该触发器FF的置位输出对作为n沟道型MOS-FET的NM31进行导通驱动，由此输出警报信号ALM。
另外，上述警报输出电路24中并联地具备接收上述触发器FF的置位输出来分别锁存上述信号OHER、OCER、UVER、RXER的四个锁存器LT1、LT2、LT3、LT4。并且，上述警报输出电路24中并联地具备与作为p沟道型MOS-FET的PM30之间形成电流镜电路的、作为恒流源的四个作为p沟道型MOS-FET的PM31、PM32、PM33、PM34。而且，与这些各作为p沟道型MOS-FET的PM31、PM32、PM33、PM34分别串联地连接有作为开关的四个作为p沟道型MOS-FET的PM41、PM42、PM43、PM44。
这些作为p沟道型MOS-FET的PM41、PM42、PM43、PM44通过上述锁存器LT1、LT2、LT3、LT4的各输出而被选择性地导通，负责利用包括上述作为p沟道型MOS-FET的PM31、PM32、PM33、PM34的恒流源对电容器C1进行充电。然后，随着上述电容器C1的充电而在该电容器C1中产生的充电电压被提供至比较器COMP，与基准电压Vref进行比较。而且，在上述电容器C1的充电电压超过了上述基准电压Vref时，上述比较器COMP发出用于指示停止输出警报信号的结束信号TEND。
通过该结束信号TEND，借助延迟电路而与上述电容器C1并联连接的作为n沟道型MOS-FET的NM32被导通驱动，上述电容器C1中充入的电荷被放出而该电容器C1被复位。另外，上述结束信号TEND被施加到上述触发器FF的复位端子，并且被输入到设置于该触发器FF的置位端子的前级的与门电路。该与门电路负责仅在上述触发器FF处于复位状态、且上述结束信号TEND未输出时对该触发器FF的置位端子施加上述异常检测信号ERDET。
因而，上述触发器FF如图18所示那样在被输入上述异常检测信号ERDET的定时被置位，随之上述电容器C1的充电开始，之后在该电容器C1的充电电压超过上述基准电压Vref而输出了上述结束信号TEND时上述触发器FF被复位。其结果，在上述触发器FF被置位的整个期间t内输出上述警报信号ALM。
此时，只要对分别设定给上述作为p沟道型MOS-FET的PM31、PM32、PM33、PM34的固定电流值进行加权，上述电容器C1的充电电流就会与上述信号OHER、OCER、UVER、RXER的类型相应地变化。其结果，在该电容器C1的充电电压达到上述基准电压Vref为止的期间t、即生成上述结束信号TEND的定时上产生时间差。因而，能够与上述信号OHER、OCER、UVER、RXER的类型相应地改变上述警报信号ALM的输出时间。然后，通过辨别该警报信号ALM的输出时间，能够判定上述异常检测的类型。
就这样，根据这样构成的信号传递电路1，与在高侧电路10中产生的多种(在本例中为三种)异常检测信号OHIN、OCIN、UVIN相应地，按规定的优先顺序生成表示异常的类型的信号OHER、OCER、UVER。然后，与这些信号OHER、OCER、UVER相应地生成使前述的两个半导体开关元件16、17的一方连续地进行导通截止动作的脉冲信号或者使上述半导体开关元件16、17交替地导通的脉冲信号。然后，将这些脉冲信号通过上述半导体开关元件16、17传递到低侧电路20。
因而，能够不受上述高侧电路10中的电源电压变动(dV/dt)的影响地向上述低侧电路20传递信号。另外，上述半导体开关元件16、17不会被同时进行导通驱动，因此能够简易且有效地去除该两个半导体开关元件16、17中混入的共模噪声的影响，来分别可靠地检测各上述脉冲信号。
因此，在上述低侧电路20中，能够根据分别通过上述半导体开关元件16、17传递的脉冲信号来正确地判别上述高侧电路10中产生的异常的类型。特别是，能够使用上述两个半导体开关元件16、17来简易且可靠地将上述高侧电路10中产生的三种异常的类型以及不存在异常的状态传递到上述低侧电路20，其实用上的优点极大。
此外，也能够构成为：并联地设置三个开关元件PM1、PM2、PM3，生成使这些开关元件PM1、PM2、PM3择一地导通的脉冲信号来从上述高侧电路10向上述低侧电路20传递信号。在该情况下，只要与上述高侧电路10中产生的异常的类型相应地例如生成仅使上述开关元件PM1、PM2、PM3中的一个以第一周期进行导通截止动作的脉冲信号、以及使上述开关元件PM1、PM2、PM3中的两个交替地进行导通截止动作的第二周期的脉冲信号即可。这样一来，能够传递将不存在异常的状态包括在内的六种异常的类型。
(第四实施方式)
本实施方式与通过前述的仲裁电路14根据信号类型的优先级所得到的异常检测信号OHE、OCE、UVE相应地，生成例如图19所示那样脉宽不同的三种脉冲信号。而且，构成为该脉冲信号例如图20所示那样仅通过一个半导体开关元件16传递到低侧电路20。附带地说，上述三种脉冲信号的脉宽T1、T2、T3例如图19所示那样被设定为[T2＝2·T1]、[T3＝2·T2＝4·T1]。
例如使用对规定频率的基准时钟信号进行计数的3位的计数器18以及选择该计数器18的输出的多路复用器19来生成这种与异常信号的类型相应的脉宽T1、T2、T3的脉冲信号。具体地说，通过如下方式来生成：与例如由2位数据[01]、[10]、[11]构成的表示异常信号的类型的上述异常检测信号OHE、OCE、UVE相应地，控制上述计数器18和上述多路复用器19的各动作。然后，使用上述脉宽T1、T2、T3的脉冲信号来连续地对上述半导体开关元件16进行导通截止驱动。
另一方面，在上述低侧电路20中，使用通过上述电压变换部21a进行电压变换后得到的脉冲信号，在该脉冲信号的脉宽时间内对电容器C2进行充电。然后，在脉宽检测电路25中，通过并联设置的三个比较器CMP1、CMP2、CMP3将上述电容器C2的充电电压与基准电压Vref1、Vref2、Vref3分别进行比较，来分别求出与各上述脉宽相当的输出ALM1、ALM2、ALM3。之后，上述脉宽检测电路25通过与门电路AND1、AND2对各上述比较器CMP1、CMP2、CMP3的输出ALM1、ALM2、ALM3进行掩蔽(masking)处理，选择性地输出上述输出ALM1、ALM2、ALM3中的一个。
附带地说，在本例中构成为按[ALM1<ALM2<ALM3]的优先顺序来输出警报信号。另外，在图20中与上述电容器C2并联连接的作为n沟道型MOS-FET的NM31根据通过非电路反转后的上述脉冲信号被进行导通驱动，以负责放出上述电容器C2的充电电荷。
就这样，根据这样构成的信号传递电路1，如图21所示的其动作定时那样，与异常检测信号的类型相应地变更对上述开关元件PM1进行导通驱动的脉冲信号的脉宽T1、T2、T3，因此随之上述电容器C2的充电电压发生变化。而且，在上述电容器C2的充电电压超过了上述基准电压Vref1、Vref2、Vref3时，上述比较器CMP1、CMP2、CMP3依次使其输出A1、A2、A3反转。
而且，对于各上述比较器CMP1、CMP2、CMP3的输出A1、A2、A3，从上述基准电压被设定得高的上级的比较器CMP2、CMP3的输出A2、A3起依序掩蔽。其结果，只要在上述电容器C2被复位的定时提取各上述比较器CMP1、CMP2、CMP3的输出A1、A2、A3，就能够由此择一地求出与上述异常的类型相应的异常检测输出ALM1、ALM2、ALM3。
因而，通过如上所述那样通过上述半导体开关元件16传递与异常的类型相应的脉宽T1、T2、T3的脉冲信号，也能够与之前的实施方式同样地简易且可靠地向上述低侧电路20传递高侧电路10中产生的异常的类型。而且，仅使用一个半导体开关元件16就能够可靠地传递表示异常的类型的信号。但是，不能否认的是，在本实施方式的情况下，根据上述脉冲信号的脉宽T1、T2、T3的设定条件，从该信号传递到该脉冲信号的分析为止要耗费时间。因而，期望的是，与根据异常的类型而决定的紧急度相应地将上述脉宽T1、T2、T3设定为最佳，这是不言而喻的。
(第五实施方式)
另外，也能够如下那样实施本发明。
该第五实施方式与通过前述的仲裁电路14根据信号类型的优先级所得到的异常检测信号OHE、OCE、UVE相应地，生成例如图22所示那样脉冲数n不同的三种脉冲信号列。而且，将该脉冲信号列例如图23所示那样通过一个半导体开关元件16传递到低侧电路20。附带地说，脉冲数不同的上述三种脉冲信号列例如图22所示那样，在隔着固定的休止期间Tb而设定的固定的信号输出期间Ta内输出的脉冲数n不同。
在该图22所示的例子中，与上述异常检测信号OHE、OCE、UVE相应地将上述信号输出期间Ta内的脉冲数n设定为4脉冲、6脉冲、8脉冲。这种脉冲信号列是通过如下方式生成的：例如图23所示那样，在通过分频器31对基准时钟信号CLK进行分频之后，通过3位的计数器32进行计数。然后，通过比较器33将该计数器32的计数值与表示上述异常检测信号OHE、OCE、UVE的2位的警报信息进行比较，根据其比较结果来控制与门电路34以掩蔽上述基准时钟信号CLK。
其结果，与上述异常检测信号OHE、OCE、UVE的类型相应地对通过上述与门电路34提供给上述半导体开关元件16的上述基准时钟信号CLK的脉冲数进行限制。而且，上述半导体开关元件16在上述计数器32的一个动作周期(Ta+Tb)内仅以通过了上述与门电路34的上述基准时钟信号CLK的脉冲数被进行导通截止驱动。
另外，在接收像这样从上述高侧电路10传递的脉冲信号的上述低侧电路20中，只要如下那样根据上述脉冲信号的脉冲数来分析上述异常检测信号的类型即可。即，通过4位的计数器36对通过上述电压变换部21a进行电压变换而得到的脉冲信号进行计数，通过锁存电路37锁存其计数值。此时，通过计时电路38来控制上述计数器36的计数动作以及上述锁存电路37的锁存定时。
附带地说，上述计时电路38例如图24所示那样具备触发器(FF)38a，该触发器38a接收从上述电压变换部21a得到的脉冲信号而被置位。另外，上述计时电路38具备第一计时器38b，该第一计时器38b通过第一比较器CMP11将接收上述触发器38a的置位输出来充电的电容器C11的充电电压与规定的基准电压Vref11进行比较。而且，构成为由该第一计时器38b求出上述脉冲信号的输出期间Ta。
并且，上述计时电路38具备第二计时器38c，该第二计时器38c通过第二比较器CMP12将通过上述第一比较器CMP11的输出来充电的电容器C12的充电电压与规定的基准电压Vref12进行比较。而且，构成为通过该第二计时器38c来求出上述脉冲信号的休止期间Tb。在此基础上，上述计时电路38构成为通过作为上述第二计时器38c的上述第二比较器CMP12的输出来使上述触发器38a复位，由此将上述第一计时器38b和第二计时器38c分别初始化。
根据这样构成的上述计时电路38，在接收到通过上述电压变换部21a从上述高侧电路10传递的脉冲信号的时间点，上述触发器38a被置位。因而，上述第一计时器38b以上述脉冲信号的接收定时为起点来开始计时动作，在经过上述期间Ta的时间点使上述计数器36的计数器动作停止。因而，上述计数器36对在上述期间Ta内接收到的脉冲信号进行计数。换言之，在上述计数器36中求出与上述异常检测信号OHE、OCE、UVE的类型相应地从上述高侧电路10传递的脉冲信号的脉冲数。
之后，在经过上述休止期间Tb的时间点上述锁存电路37被上述第二计时器38c启动，对在上述计数器36中求出的上述脉冲信号的脉冲数进行锁存。然后，作为上述锁存电路37中保持的计数值的脉冲数被提供至解码器39，求出与该脉冲数相应的警报输出。附带地说，上述解码器39构成为根据例如图25所示那样上述锁存电路37中保持的计数值来改变其输出ALM1、ALM2、ALM3。
因而，根据如上所述那样构成的信号传递电路1，如图26所示的其动作定时那样，与异常检测信号的类型相应地变更对上述半导体开关元件16进行导通驱动的脉冲信号的固定期间Ta内的输出脉冲数n。因此，在上述低侧电路20中，通过上述计数器36对在上述固定期间Ta内检测出的脉冲信号的脉冲数进行计数，对其计数值进行分析，由此能够与之前的实施方式同样地判定出高侧电路10中产生的异常的类型。
特别是，根据本实施方式所涉及的信号传递电路1，只要与上述异常检测信号的类型相应地变更在固定期间Ta内通过上述半导体开关元件16传递的脉冲信号的脉冲数n即可，因此能够简易且可靠地向上述低侧电路20传递该异常检测信号的类型。而且，与之前的实施方式同样地，仅使用一个半导体开关元件16就能够可靠地传递表示异常的类型的信号。因此，起到与之前的各实施方式同样的效果。
此外，本发明并不限定于上述的实施方式。只要根据要传输的信号的种类的数量来决定例如由[01]或[10]构成的2位的信息的传输次数即可。另外，关于上述电压检测电路，只要能够检测随着上述第一半导体开关元件和上述第二半导体开关元件的择一性的导通截止动作而在第二电路中产生的电压即可，并不特别限定于前述的实施方式中例示的电路。
另外，也能够将第三实施方式中的信号传递的控制与第四或第五实施方式的信号传递的控制一并使用来进行信号传递。具体地说，也可以与上述异常检测信号的类型相应地改变使上述两个半导体开关元件16、17的一方连续地进行导通截止动作的连续脉冲信号的周期，或者与上述异常检测信号的类型相应地改变使上述两个半导体开关元件16、17交替地进行导通截止动作的脉冲信号的周期。这样一来，能够将更多类型的信号从上述高侧电路10传递到上述低侧电路20。
并且，关于前述的各实施方式中的脉冲信号的周期等，只要根据从上述高侧电路10向上述低侧电路20传递的信号的产生频度、信号传递的紧急性等标准来设定即可。除此以外，本发明能够在不脱离其宗旨的范围内进行各种变形来实施。
附图标记说明
UD1、LD1：高耐压开关元件；HVIC：高电压集成电路；HD：高侧驱动器；LD：低侧驱动器；CONT：控制装置；1：信号传递电路；10：高侧电路；11：过热检测部；12：过电流检测部；13：电压降低检测部；14：仲裁电路；15：脉冲生成电路；16：半导体开关元件(PM1)；17：半导体开关元件(PM2)；20：低侧电路；21：电压变换电路；21a：电压变换部；21b：共模噪声滤波器；22：锁存电路；23：信号分析电路；24：警报输出电路；28：半导体开关元件(NM1)；29：半导体开关元件(NM2)。

Claims (11)

1.一种信号传递电路，在分别以互不相同的电压为基准电位来进行动作的第一电路与第二电路之间，将多个信号进行电平移位后进行传递，该信号传递电路的特征在于，
信号发送侧的第一电路具备第一半导体开关元件和第二半导体开关元件，该第一半导体开关元件和该第二半导体开关元件根据上述多个信号被择一地进行导通截止驱动以将该第一电路的基准电位或电源电压传递到信号接收侧的上述第二电路，
信号接收侧的上述第二电路具备：
电压变换电路，其包括共模噪声滤波器，生成与通过上述第一半导体开关元件和上述第二半导体开关元件而传递的电压相应的第一脉冲信号和第二脉冲信号，其中，该共模噪声滤波器去除从上述第一电路通过上述第一半导体开关元件和上述第二半导体开关元件而传递的电压上叠加的共模噪声；
锁存电路，其以该电压变换电路所生成的上述第一脉冲信号和上述第二脉冲信号为时钟来分别锁存该第一脉冲信号和该第二脉冲信号；以及
信号分析电路，其对该锁存电路中锁存的上述第一脉冲信号和上述第二脉冲信号进行分析来判定上述多个信号的类型，生成与判定出的信号的类型相应的输出信号。
2.根据权利要求1所述的信号传递电路，其特征在于，
与信号的类型相应地执行多次上述第一半导体开关元件和上述第二半导体开关元件的择一性的导通截止驱动。
3.根据权利要求1所述的信号传递电路，其特征在于，
上述锁存电路是包括被级联连接的多级D型触发器的移位寄存器。
4.根据权利要求1所述的信号传递电路，其特征在于，
上述共模噪声滤波器包括以下的逻辑电路：在通过上述第一半导体开关元件和上述第二半导体开关元件而传递的电压同时发生变化时，该逻辑电路禁止上述电压变换电路生成上述第一脉冲信号和上述第二脉冲信号。
5.根据权利要求1所述的信号传递电路，其特征在于，
上述第一半导体开关元件和上述第二半导体开关元件是接收根据多个信号的优先级而生成的脉冲信号来被择一地进行导通截止驱动的高耐压的半导体元件。
6.根据权利要求1所述的信号传递电路，其特征在于，
上述第一电路和上述第二电路对第一功率半导体元件和第二功率半导体元件进行驱动，该第一功率半导体元件和该第二功率半导体元件进行串联连接来形成半桥电路，被交替地进行导通截止驱动来从该半桥电路的中点向负载供给电力。
7.根据权利要求6所述的信号传递电路，其特征在于，
上述第一功率半导体元件和上述第二功率半导体元件是向负载供给电力的高耐压的MOS-FET或IGBT。
8.根据权利要求6所述的信号传递电路，其特征在于，
上述第一电路是以上述半桥电路的中点电压为基准电位来进行动作的高侧电路，
上述第二电路是以接地电压为基准电位来进行动作的低侧电路。
9.根据权利要求8所述的信号传递电路，其特征在于，
从上述高侧电路传递到上述低侧电路的多个信号是表示由上述高侧电路进行开关驱动的第一功率半导体元件的动作异常的类型的信号。
10.根据权利要求6所述的信号传递电路，其特征在于，
上述第一电路是以接地电压为基准电位来进行动作的低侧电路，
上述第二电路是以上述半桥电路的中点电压为基准电位来进行动作的高侧电路。
11.根据权利要求10所述的信号传递电路，其特征在于，
从上述低侧电路传递到上述高侧电路的多个信号是对上述高侧电路中的上述第一功率半导体元件的驱动进行控制的信号。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106134080B (zh) * 2014-10-01 2019-01-08 富士电机株式会社 电平移位电路
CN106464249B (zh) * 2014-11-06 2020-03-03 富士电机株式会社 半导体元件的驱动装置
JP6566555B2 (ja) * 2015-07-14 2019-08-28 三菱重工サーマルシステムズ株式会社 電力変換装置及び空調機
JP6398949B2 (ja) * 2015-11-05 2018-10-03 三菱電機株式会社 半導体素子の駆動装置
EP3386089B1 (en) * 2016-07-13 2020-01-01 Fuji Electric Co., Ltd. Power module
US10348303B2 (en) * 2016-08-26 2019-07-09 Semiconductor Components Industries, Llc Differential level shift circuit
CN106452395B (zh) * 2016-09-13 2019-03-05 华为技术有限公司 一种多路时钟分发电路及电子设备
US10181813B2 (en) * 2016-10-27 2019-01-15 Power Integrations, Inc. Half-bridge inverter modules with advanced protection through high-side to low-side control block communication
US10386912B2 (en) 2017-01-12 2019-08-20 International Business Machines Corporation Operating pulsed latches on a variable power supply
CN109981084B (zh) * 2017-12-27 2023-06-30 一诺仪器（中国）有限公司 基于fpga的窄脉冲输出系统及方法
US11121617B2 (en) * 2018-07-24 2021-09-14 Gd Midea Air-Conditioning Equipment Co., Ltd. Driver IC circuit of intelligent power module, intelligent power module, and air conditioner
US10862483B2 (en) * 2019-01-25 2020-12-08 Infineon Technologies Austria Ag Low power cycle to cycle bit transfer in gate drivers
US11183835B2 (en) 2019-07-16 2021-11-23 Infineon Technologies Austria Ag Short circuit detection and protection for a gate driver circuit and methods of detecting the same using logic analysis
JP7443692B2 (ja) * 2019-07-29 2024-03-06 株式会社デンソーウェーブ 産業用制御装置の入力モジュール
JP2021082887A (ja) * 2019-11-15 2021-05-27 富士電機株式会社 スイッチング制御回路
CN111781871B (zh) * 2020-06-30 2021-10-01 镇江宇诚智能装备科技有限责任公司 一种智能体结构及其多外设模块拼接与识别方法
CN111836409B (zh) * 2020-06-30 2023-06-09 镇江宇诚智能装备科技有限责任公司 一种多智能体系统结构及其控制方法
JP7438091B2 (ja) 2020-12-15 2024-02-26 三菱電機株式会社 半導体デバイス駆動回路
CN115473521B (zh) * 2022-11-02 2023-01-24 深圳大学 基于新颖仲裁器的超低功耗强物理不可克隆函数电路结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5917359A (en) * 1996-01-12 1999-06-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor apparatus having protective circuitry
JP2007082360A (ja) * 2005-09-16 2007-03-29 Hitachi Ltd 電動機の駆動制御装置
CN202171760U (zh) * 2011-06-08 2012-03-21 京微雅格（北京）科技有限公司 一种时钟动态切换电路
CN202503491U (zh) * 2011-02-22 2012-10-24 罗姆股份有限公司 信号传输电路及使用其的开关驱动装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5120787B1 (zh) * 1970-10-27 1976-06-28
JP2531812B2 (ja) * 1989-12-13 1996-09-04 茨城日本電気株式会社 電源異常監視回路
JP3325697B2 (ja) * 1994-01-20 2002-09-17 三菱電機株式会社 パワーデバイスの制御装置およびモータの駆動制御装置
US5543994A (en) * 1995-02-27 1996-08-06 International Rectifier Corporation MOSFET driver with fault reporting outputs
JPH1117508A (ja) * 1997-06-20 1999-01-22 Toshiba Corp パワーモジュール及び電力変換装置
US6208280B1 (en) * 1999-01-11 2001-03-27 Seagate Technology Llc Converting a pulse-width modulation signal to an analog voltage
JP2001147243A (ja) * 1999-11-24 2001-05-29 Mitsubishi Electric Corp アナログ信号検出回路及び半導体電力変換装置の交流側電流検出器
JP4792655B2 (ja) * 2000-05-01 2011-10-12 富士電機株式会社 インテリジェントパワーモジュール
US6934139B2 (en) * 2000-05-01 2005-08-23 Fuji Electric Device Technology Co., Ltd. Intelligent power module
JP4311887B2 (ja) * 2001-04-18 2009-08-12 三菱電機株式会社 信号処理装置
JP4319362B2 (ja) 2001-07-12 2009-08-26 三菱電機株式会社 逆レベルシフト回路およびパワー用半導体装置
JP3711257B2 (ja) 2001-10-30 2005-11-02 三菱電機株式会社 電力用半導体装置
JP2003324937A (ja) * 2002-05-09 2003-11-14 Mitsubishi Electric Corp 駆動装置
US7061195B2 (en) * 2002-07-25 2006-06-13 International Rectifier Corporation Global closed loop control system with dv/dt control and EMI/switching loss reduction
JP3911268B2 (ja) 2003-12-22 2007-05-09 松下電器産業株式会社 レベルシフト回路
WO2008101548A1 (en) * 2007-02-22 2008-08-28 Mueta B.V. Level shift circuit
JP5082574B2 (ja) * 2007-05-07 2012-11-28 三菱電機株式会社 半導体装置
JP5326927B2 (ja) 2009-08-19 2013-10-30 富士電機株式会社 レベルシフト回路
JP5402852B2 (ja) 2009-12-04 2014-01-29 富士電機株式会社 レベルシフト回路
US8405422B2 (en) * 2010-09-30 2013-03-26 Fuji Electric Co., Ltd. Level shift circuit

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5917359A (en) * 1996-01-12 1999-06-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor apparatus having protective circuitry
JP2007082360A (ja) * 2005-09-16 2007-03-29 Hitachi Ltd 電動機の駆動制御装置
CN202503491U (zh) * 2011-02-22 2012-10-24 罗姆股份有限公司 信号传输电路及使用其的开关驱动装置
CN202171760U (zh) * 2011-06-08 2012-03-21 京微雅格（北京）科技有限公司 一种时钟动态切换电路

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