CN106953512B - 驱动电路、转换器及驱动方法 - Google Patents

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Abstract

本公开提供一种驱动电路、转换器及驱动方法。该驱动电路用以驱动一开关元件。驱动电路包含一主输出端、一第一电压产生电路以及一第二电压产生电路。主输出端电性耦接开关元件。第一电压产生电路电性耦接主输出端。第一电压产生电路包含一第一比较器及电性耦接第一比较器的一分压电路。第一电压产生电路用以于一切换周期的开启期间的预设时间区间内在主输出端产生一第一电压。第二电压产生电路电性耦接主输出端。第二电压产生电路用以于切换周期的开启期间的剩余时间区间内在主输出端产生一第二电压。第二电压高于开关元件的临界电压。预设时间区间早于剩余时间区间，第一电压高于第二电压。本公开可提升开关元件的驱动速度。

Description

驱动电路、转换器及驱动方法
技术领域
本公开涉及一种驱动电路、转换器及驱动方法，且特别涉及一种可提升开关元件的驱动速度的驱动电路、转换器及驱动方法。
背景技术
在现有技术中，多是利用方波驱动半导体开关元件。当此方波为固定，半导体开关元件的开启速度亦固定。如此，半导体开关元件的开启速度难以提升。
发明内容
本公开提供一种驱动电路，以改善现有技术的问题。
本公开内容的一实施方式涉及一种驱动电路用以驱动一开关元件。驱动电路包含一主输出端、一第一电压产生电路以及一第二电压产生电路。主输出端电性耦接开关元件。第一电压产生电路电性耦接主输出端。第一电压产生电路包含一第一比较器及电性耦接第一比较器的一分压电路。第一电压产生电路用以于一切换周期的开启期间的预设时间区间内在主输出端产生一第一电压。第二电压产生电路电性耦接主输出端。第二电压产生电路用以于切换周期的开启期间的剩余时间区间内在主输出端产生一第二电压。第二电压高于开关元件的临界电压。预设时间区间早于剩余时间区间，第一电压高于第二电压。
在一些实施例中，第一比较器具有一正输入端、一负输入端及一输出端。分压电路电性耦接第一比较器的正输入端。第一电压产生电路还包含一第一参考电压源。第一参考电压源与第一二极管串联耦接于第一比较器的负输入端。
在一些实施例中，分压电路还包含一第一电阻及一第二电阻。第一电阻与第二电阻串联耦接于第一比较器的正输入端。第一电压产生电路还包含一第二二极管。第二二极管电性耦接第一比较器的输出端。
在一些实施例中，第一电压产生电路还包含一第一放电路径。第一放电路径包含一第三二极管以及一第三电阻。第三电阻与第三二极管串联耦接于第一二极管与一接地端之间。
在一些实施例中，第二电压产生电路包含一第二比较器、一充电电路以及一第二参考电压源。第二比较器具有一正输入端、一负输入端以及一输出端。充电电路电性耦接第二比较器的正输入端。第二参考电压源电性耦接第二比较器的负输入端。
在一些实施例中，充电电路还包含一第四电阻及一第一电容。第四电阻的一端电性耦接第二比较器的正输入端。第一电容电性耦接于第四电阻的该端与一接地端之间。第二电压产生电路还包含一第四二极管。第四二极管电性耦接第二比较器的输出端。
在一些实施例中，第二电压产生电路还包含一第二放电路径。第二放电路径包含一第五二极管以及一第五电阻。第五电阻与第五二极管串联耦接于第二比较器的正输入端与一接地端之间。
在一些实施例中，驱动电路还包含一磁滞路径。磁滞路径用以依据第二电压产生一拉低电压，并输出拉低电压至第一电压产生电路的第一比较器的一负输入端。
在一些实施例中，驱动电路还包含一磁滞路径。磁滞路径电性耦接于第二电压产生电路的第二比较器的输出端与第一电压产生电路的第一比较器的一负输入端之间。
在一些实施例中，磁滞路径还包含一第六二极管、一第六电阻及一第二电容。第二电容的第一端电性耦接第一比较器的负输入端。第二电容的第二端电性耦接一接地端。第六电阻与第六二极管串联耦接于第二电容的第一端与第二比较器的输出端之间。
在一些实施例中，磁滞路径还包含一第六二极管及一第六电阻。第六电阻的第一端电性耦接第一比较器的负输入端。第六电阻的第二端电性耦接一接地端。第六二极管电性耦接于第六电阻的第一端与第二比较器的输出端之间。
在一些实施例中，第二电压产生电路包含一电流模式控制器。
在一些实施例中，电流模式控制器包含一第一输出端及一第二输出端。电流模式控制器的第一输出端电性耦接第一电压产生电路。电流模式控制器的第二输出端电性耦接主输出端。
在一些实施例中，电流模式控制器的第一输出端电性耦接一控制电阻及一控制电容。
在一些实施例中，电流模式控制器的第一输出端用以输出一控制信号至第一电压产生电路中的一分压电路。
在一些实施例中，电流模式控制器的第二输出端用以输出该第二电压。
本公开内容的一实施方式涉及一种转换器。转换器包含一氮基晶体管以及一驱动电路。驱动电路包含一主输入端、一第一电压产生电路以及一第二电压产生电路。主输入端电性耦接氮基晶体管的一栅极。第一电压产生电路电性耦接主输出端。第一电压产生电路用以于一切换周期的一开启期间的一预设时间区间内在主输出端产生一第一电压。第二电压产生电路电性耦接主输出端。第二电压产生电路用以于切换周期的开启期间的一剩余时间区间内在主输出端产生一第二电压以开启氮基晶体管。预设时间区间早于剩余时间区间。第二电压低于第一电压。
本公开内容的一实施方式涉及一种驱动方法。驱动方法用以驱动一氮基晶体管。驱动方法包含：提供一驱动电路，驱动电路包含一第一电压产生电路及一第二电压产生电路；以及通过依序提供一第一电压及一第二电压予氮基晶体管以开启氮基晶体管。第一电压是由第一电压产生电路于一预设时间区间内产生。第二电压是由第二电压产生电路于一剩余时间区间内产生。剩余时间区间后于预设时间区间。第二电压低于第一电压但高于氮基晶体管的一临界电压。
在一些实施例中，氮基晶体管包含一增强型三族氮化物晶体管。
综上所述，上述实施例中的驱动电路在输出第二电压之前输出电压较高的第一电压。第一电压被供予开关元件以使开关元件具有较快的开启(turn-on)速度，而第二电压被供予开关元件以使开关元件在其被开启后具有稳定的驱动电压。
附图说明
为让本公开的上述和其他目的、特征、优点与实施例能更明显易懂，说明书附图的说明如下：
图1是依照本公开一实施例所绘示的一驱动电路及一开关元件的示意图；
图2是图1的驱动电路中控制信号及主输出端的电压的波形图；
图3绘示图1的驱动电路于第一工作模态中的示意图；
图4绘示图1的驱动电路于第二工作模态中的示意图；
图5绘示图1的驱动电路于第三工作模态中的示意图；
图6绘示图1的驱动电路于第四工作模态中的示意图；
图7是依照本公开另一实施例所绘示的一驱动电路的示意图；
图8是依照本公开再一实施例所绘示的一驱动电路的示意图；以及
图9是依照本公开一实施例所绘示的一驱动方法的流程图。
附图标记说明：
100、200、300：驱动电路
102：第一电压产生电路
1022：第一比较器
1024：分压电路
1026：第一放电路径
104、804：第二电压产生电路
1042：第二比较器
1044：充电电路
1046：第二放电路径
106、706：磁滞路径
8041：电流模式控制器
900：驱动方法
C：转换器
C1：第一电容
C2：第二电容
CON：控制信号源
CS：控制信号
CT：控制电容
D1：第一二极管
D2：第二二极管
D3：第三二极管
D4：第四二极管
D5：第五二极管
D6：第六二极管
GND：接地端
M1：开启期间
M2：关闭期间
O1：第一输出端
O2：第二输出端
OUT：主输出端
P1、P2：切换周期
R1：第一电阻
R2：第二电阻
R3：第三电阻
R4：第四电阻
R5：第五电阻
R6：第六电阻
RT：控制电阻
S：开关元件
S901～S902：步骤
T1：预设时间区间
T2：剩余时间区间
t1：第一时间
t2：第二时间
t3：第三时间
t4：第四时间
V1：第一电压
V2：第二电压
VR1：第一参考电压源
VR2：第二参考电压源
具体实施方式
下文是举实施例配合说明书附图作详细说明，但所提供的实施例并非用以限制本公开所涵盖的范围，而结构运作的描述非用以限制其执行的顺序，任何由元件重新组合的结构，所产生具有均等技术效果的装置，皆为本公开所涵盖的范围。此外，附图仅以说明为目的，并未依照原尺寸作图。为使便于理解，下述说明中相同元件将以相同的符号标示来说明。
在全篇说明书与权利要求所使用的用词(terms)，除有特别注明外，通常具有每个用词使用在此领域中、在此公开的内容中与特殊内容中的平常意义。某些用以描述本公开的用词将于下或在此说明书的别处讨论，以提供本领域技术人员在有关本公开的描述上额外的引导。
关于本文中所使用的『第一』、『第二』、…等，并非特别指称次序或顺位的意思，亦非用以限定本公开，其仅仅是为了区别以相同技术用语描述的元件或操作而已。
其次，在本文中所使用的用词『包含』、『包括』、『具有』、『含有』等等，均为开放性的用语，即意指包含但不限于。
另外，关于本文中所使用的『耦接』或『连接』，均可指二或多个元件相互直接作实体或电性接触，或是相互间接作实体或电性接触，亦可指二或多个元件相互操作或动作。
图1是依照本公开一实施例所绘示的一驱动电路100及一开关元件S的示意图。图2是图1的驱动电路100中控制信号CS及主输出端OUT的电压的波形图。
在一些实施例中，于驱动电路100的主输出端OUT所输出的信号是用以驱动开关元件S。如图1所示，驱动电路100的主输出端OUT电性耦接开关元件S。在一些实施例中，开关元件S是一氮基(nitride-based)半导体装置，例如三族氮化物(III-N)晶体管。主输出端OUT电性耦接三族氮化物晶体管的栅极。在一实施例中，开关元件S是一增强型(enhancedmode；E-mode)氮化镓晶体管，且主输出端OUT电性耦接氮化镓晶体管的栅极。在一些实施例中，驱动电路100和开关元件S包含于一转换器C当中。
如图1及图2所示，驱动电路100包含一主输出端OUT、一第一电压产生电路102以及一第二电压产生电路104。第一电压产生电路102电性耦接主输出端OUT，且第二电压产生电路104亦电性耦接主输出端OUT。第一电压产生电路102用以于一切换周期P1的开启期间M1的预设时间区间T1内在主输出端OUT产生第一电压V1。第二电压产生电路104用以于切换周期P1的开启期间M1的剩余时间区间T2内在主输出端OUT产生第二电压V2。预设时间区间T1早于剩余时间区间T2，且第一电压V1高于第二电压V2。在一些实施例中，第一电压V1介于5-20伏特(V)之间，且第二电压V2介于2-10伏特之间，但不以此为限制。在另一实施例中，第二电压V2低于第一电压V1的一半，但仍高于开关元件S的临界电压(threshold voltage)，以维持开关元件S开启。需注意的是，这些电压可依据产品需求被设计。
如此一来，驱动电路100可在输出电压较低的第二电压V2之前，先输出电压较高的第一电压V1。第一电压V1被供予开关元件S(例如：氮化镓开关晶体管)以使开关元件S具有较快的开启(turned-on)速度，且第二电压V2可被供予开关元件S以使开关元件S在开启后具有稳定的驱动电压。
下文是针对驱动电路100的详细说明。如图1所示，在一些实施例中，第一电压产生电路102包含一第一比较器1022、一分压电路1024以及一第一参考电压源VR1。第一比较器1022具有一正输入端、一负输入端以及一输出端。第一比较器1022的输出端电性耦接主输出端OUT。分压电路1024电性耦接第一比较器1022的正输入端，且第一参考电压源VR1与一第一二极管D1串联耦接于第一比较器1022的负输入端。在一些实施例中，第一比较器1022还包含一第一电压输入端。当第一比较器1022的正输入端的电压高于于第一比较器1022的负输入端的电压时，第一电压V1可自第一电压输入端被传送至第一比较器1022的输出端。
在一些实施例中，分压电路1024包含一第一电阻R1及一第二电阻R2。第一电阻R1与第二电阻R2串联耦接于第一比较器1022的正输入端。详细来说，第一电阻R1的第一端电性耦接控制信号源CON，且第一电阻R1的第二端电性耦接第一比较器1022的正输入端。第一电阻R1的第二端电性耦接第二电阻R2的第一端，且第二电阻R2的第二端电性耦接接地端GND。
控制信号源CON可用以输出一控制信号CS，控制信号CS可例如是一脉冲宽度调变(pulse width modulation；PWM)信号，如图2中的信号CS。
在一些实施例中，第一电压产生电路102还包含一第二二极管D2，且第二二极管D2电性耦接在第一比较器1022的输出端与主输出端OUT之间。
在一些实施例中，第一电压产生电路102还包含一第一放电路径1026。第一放电路径1026包含一第三二极管D3以及一第三电阻R3。第三电阻R3与第三二极管D3串联耦接于第一二极管D1与接地端GND之间。
在一些实施例中，第二电压产生电路104还包含一第二比较器1042、一充电电路1044以及一第二参考电压源VR2。第二比较器1042具有一正输入端、一负输入端及一输出端。充电电路1044电性耦接第二比较器1042的正输入端，且第二参考电压源VR2电性耦接于第二比较器1042的负输入端。在一些实施例中，第二比较器1042还包含一第二电压输入端。当第二比较器1042的正输入端的电压高于于第二比较器1042的负输入端的电压时，第二电压V2可自第二电压输入端被传送至第二比较器1042的输出端。
在一些实施例中，充电电路1044还包含一第四电阻R4以及第一电容C1。第四电阻R4的第一端电性耦接第二比较器1042的正输入端，且第四电阻R4的第二端电性耦接控制信号源CON。第一电容C1的第一端电性耦接第四电阻R4的第一端，且第一电容C1的第二端电性耦接接地端GND。
在一些实施例中，第二电压产生电路104还包含一第四二极管D4。第四二极管D4电性耦接在第二比较器1042的输出端与主输出端OUT之间。
在一些实施例中，第二电压产生电路104还包含一第二放电路径1046。第二放电路径1046包含一第五二极管D5以及一第五电阻R5。第五电阻R5与第五二极管D5串联耦接于第二比较器1042的正输入端与接地端GND之间。
在一些实施例中，驱动电路100还包含一磁滞路径106。磁滞路径106电性耦接于第二比较器1042的输出端以及第一比较器1022的负输入端之间。磁滞路径106用以依据由第二比较器1042所输出的第二电压V2产生比第一比较器1022的正输入端的电压还高的一拉低(pulled-low)电压。此拉低电压被输出至第一比较器1022的负输入端，以使第一比较器1022的输出端被拉低。
在一些实施例中，如图1所示，磁滞路径106还包含一第六二极管D6、一第六电阻R6及一第二电容C2。第二电容C2的第一端电性耦接第一比较器1022的负输入端，且第二电容C2的第二端电性耦接接地端GND。第六电阻R6与第六二极管D6串联耦接于第二电容C2的第一端与第二比较器1042的输出端之间。
图3绘示图1的驱动电路100于第一工作模态中的示意图，其中第一工作模态发生在图2中的第一时间t1至第二时间t2之间。
如图2及图3所示，在第一时间t1至第二时间t2之间，控制信号源CON所产生的控制信号CS具有高位准，控制信号CS被第一电阻R1以及第二电阻R2分压后产生一分压电压。分压电压被传送至第一比较器1022的正输入端。第一参考电压源VR1的电压(例如：2.5伏特)可经由第一二极管D1被传送至第一比较器1022的负输入端。经由适当地设计第一电阻R1及第二电阻R2的电阻值，可使被传送至第一比较器1022的正输入端的分压电压高于在第一比较器1022的负输入端的电压。此时，第一电压V1会被传送至第一比较器1022的输出端，接着，第一电压V1会经由第二二极管D2被传送至主输出端OUT。
另外，控制信号CS也会被传送至充电电路1044。此时，控制信号CS会对充电电路1044的第一电容C1充电。然而，由于第四电阻R4及第一电容C1会产生延迟(RC-delay)，因此通过适当地设计第四电阻R4及第一电容C1，可使在第一电容C1的第一端的电压在时间t2之前仍低于第二参考电压源VR2的电压。如此，第二比较器1042仍为被拉低(或称为关闭)，且在主输出端OUT的电压为第一电压V1。
图4绘示图1的驱动电路100于第二工作模态中的示意图，其中第二工作模态发生在图2中的第二时间t2至第三时间t3之间。
如图2及图4所示，在第二时间t2至第三时间t3之间，控制信号CS仍具有高位准，因此第一比较器1022仍输出第一电压V1至主输出端OUT。
此外，控制信号CS仍被传送至充电电路1044，以继续对充电电路1044的第一电容C1充电。通过适当地设计第四电阻R4及第一电容C1，可使在第一电容C1的第一端的电压在第二时间t2时被充电到高于第二参考电压源VR2的电压。此时，由于在第二比较器1042的正输入端的电压高于在第二比较器1042的负输入端的电压，因此第二电压V2会被传送至第二比较器1042的输出端且经由第四二极管D4被传送至主输出端OUT。
如此一来，在第二时间t2至第三时间t3之间，第一电压V1及第二电压V2两者皆被传送至主输出端OUT。由于第一电压V1高于第二电压V2，因此主输出端OUT的电压为第一电压V1。
此外，于第二比较器1042的输出端的第二电压V2亦会经由第六二极管D6以及第六电阻R6对第二电容C2充电。由于第六电阻R6及第二电容C2会产生延迟(RC-delay)，因此通过适当地设计第六电阻R6及第二电容C2，可使在第二电容C2的第一端的电压(第一比较器1022的负输入端的电压)在时间t3之前仍小于在第一比较器1022的正输入端的电压。如此一来，第一比较器1022在时间t3之前还不会被拉低。
在第二时间t2至第三时间t3之间，第一电压V1及第二电压V2两者皆被传送至主输出端OUT，这可避免在第二电压V2在尚未被传送至主输出端OUT之前，第一比较器1022的输出端就被拉低。
此外，第二二极管D2及第四二极管D4是用以避免于主输出端OUT的电压信号被传送回第一比较器1022及第二比较器1042。若于主输出端OUT的电压信号被传送回第一比较器1022及第二比较器1042，第一比较器1022及第二比较器1042将无法正常运作。
图5绘示图1的驱动电路100于第三工作模态中的示意图，其中第三工作模态发生在图2中的第三时间t3至第四时间t4之间，也就是在开启期间M1的剩余时间区间T2。
如图2及图5所示，在第三时间t3至第四时间t4之间，控制信号CS仍具有高位准。通过适当地设计第六电阻R6及第二电容C2，第二电容C2的第一端的电压(第一比较器1022的负输入端的电压)在第三时间t3时可被充电到高于第一比较器1022的正输入端的电压。此时，由于在第一比较器1022的负输入端的电压(即前述的拉低电压)高于在第一比较器1022的正输入端的电压，因此第一比较器1022的输出端将会被拉低。如此一来，第一电压V1不会再被传送至第一比较器1022的输出端，而主输出端OUT的电压变成第二电压V2。
第一二极管D1可用以避免由第二比较器1042所输出的第二电压V2影响第一参考电压源VR1的电压。此外，第六二极管D6可用以避免第一参考电压源VR1的电压经由第一二极管D1、第六电阻R6及第四二极管D4被传送至主输出端OUT。
图6绘示图1的驱动电路100于第四工作模态中的示意图，其中第四工作模态发生在图2中的第四时间t4与下一个切换周期(第二切换周期P2)之间，也就是切换周期P1的关闭期间M2。
如图2及图6所示，控制信号CS在关闭期间M2改变成具有低位准(0伏特)。此时，第一比较器1022维持在拉低状态。第一参考电压源VR1的电压经由第一二极管D1及第一放电路径1026被放电至接地端GND，以避免第一比较器1022发生误动作。此外，在第二电容C2的第一端的电压(第一比较器1022的负输入端的电压)也可经由第一放电路径1026被放电至接地端GND，以使驱动电路100进入下一个周期。第三电阻R3是用以限制流经第三二极管D3的电流，以避免第三二极管D3的功率过大。
另一方面，第一电容C1的电压可经由第二放电路径1046被放电至接地端GND，以使第二比较器1042的输出端被拉低且不再输出第二电压V2。第五电阻R5是用以限制流经第五二极管D5的电流，以避免第五二极管D5的功率过大。
如此一来，由于第一比较器1022及第二比较器1042两者皆被拉低，因此第一电压V1及第二电压V2皆不会被传送至主输出端OUT，以使在主输出端OUT的电压为零。
图7是依照本公开另一实施例所绘示的一驱动电路200的示意图。图7的驱动电路200不同于图1的驱动电路100的地方是，驱动电路200不具有如图1所绘示的第一放电路径1026，且驱动电路200的磁滞路径706只包含第六二极管D6及第六电阻R6。
第六电阻R6的第一端电性耦接第一比较器1022的负输入端，且第六电阻R6的第二端电性耦接接地端GND。第六二极管D6电性耦接于第六电阻R6的第一端与第二比较器1042的输出端之间。由于磁滞路径706不包含任何电容，因此当第二比较器1042的输出端为第二电压V2时，第二电压V2会立即经由第六二极管D6被传送至第一比较器1022的负输入端，以使第一比较器1022立即被关闭且立即停止输出第一电压V1。如此一来，第一电压V1及第二电压V2不会同时被传送至主输出端OUT。
图8是依照本公开再一实施例所绘示的一驱动电路300的示意图。图8的驱动电路300不同于图7的驱动电路200的地方是，驱动电路300不具有如图7所绘示的控制信号源CON，且第二电压产生电路804包含一电流模式控制器(current-mode controller)8041。电流模式控制器8041具有一第一输出端O1以及一第二输出端O2。第一输出端O1电性耦接至分压电路1024，且第二输出端O2电性耦接至主输出端OUT。电流模式控制器8041可搭配一控制电阻RT以及一控制电容CT运作，且用以在第一输出端O1输出一控制信号。控制信号被传送至分压电路1024，以使第一比较器1022利用相同于图1中的运作原理将第一电压V1传送至主输出端OUT。经过一特定时间后，电流模式控制器8041可在第二输出端O2输出第二电压V2，并传送第二电压V2至主输出端OUT。如此一来，驱动电路300的主输出端OUT亦可在产生第二电压V2之前先产生具有较高电压的第一电压V1。
图9是依照本公开一实施例所绘示的一驱动方法900的流程图。如图9所示，驱动方法900包含步骤S901以及S902。在一些实施例中，驱动方法900是用以驱动氮基晶体管。换句话说，在这些实施例中，图1中的开关元件S为氮基晶体管。
在步骤S901中，提供图1中的驱动电路100。驱动电路100包含第一电压产生电路102及第二电压产生电路104。
在步骤S902中，通过依序提供第一电压V1及第二电压V2予开关元件S以开启开关元件S。
关于驱动方法900的详细内容已提供于上述该些段落，因此不再赘述。
综上所述，本公开的驱动电路在产生第二电压之前产生电压较高的第一电压。第一电压被供予开关元件以使开关元件具有较快的开启(turn-on)速度，而第二电压被供予开关元件以使开关元件在开启后具有稳定的驱动电压。
虽然本公开已以实施方式公开如上，然其并非用以限定本公开，任何本领域具通常知识者，在不脱离本公开的精神和范围内，当可作各种的变动与润饰，因此本公开的保护范围当视后附的权利要求所界定者为准。

Claims (19)

1.一种驱动电路，用以驱动一开关元件，其特征在于，该驱动电路包含：
一主输出端，电性耦接该开关元件；
一第一电压产生电路，电性耦接该主输出端，该第一电压产生电路包含一第一比较器及一分压电路，该分压电路电性耦接该第一比较器，该第一电压产生电路用以于一切换周期的开启期间的预设时间区间内在该主输出端产生一第一电压；以及
一第二电压产生电路，电性耦接该主输出端，该第二电压产生电路用以于该切换周期的开启期间的剩余时间区间内在该主输出端产生一第二电压，该第二电压高于该开关元件的一临界电压；
其中该预设时间区间早于该剩余时间区间，该第一电压高于该第二电压。
2.如权利要求1所述的驱动电路，其中该第一比较器具有一正输入端、一负输入端及一输出端，该分压电路电性耦接该第一比较器的正输入端，该第一电压产生电路还包含一第一参考电压源，且该第一参考电压源与一第一二极管串联耦接于该第一比较器的负输入端。
3.如权利要求2所述的驱动电路，其中该分压电路还包含一第一电阻及一第二电阻，且该第一电阻与该第二电阻串联的连接点耦接于该第一比较器的正输入端，而该第一电压产生电路还包含一第二二极管，且该第二二极管电性耦接该第一比较器的输出端。
4.如权利要求2所述的驱动电路，其中该第一电压产生电路还包含一第一放电路径，该第一放电路径包含：
一第三二极管；以及
一第三电阻，与该第三二极管串联耦接于该第一二极管与一接地端之间。
5.如权利要求1所述的驱动电路，其中该第二电压产生电路包含：
一第二比较器，具有一正输入端、一负输入端以及一输出端；
一充电电路，电性耦接该第二比较器的正输入端；以及
一第二参考电压源，电性耦接该第二比较器的负输入端。
6.如权利要求5所述的驱动电路，其中该充电电路还包含一第四电阻及一第一电容，该第四电阻的一端电性耦接该第二比较器的正输入端，且该第一电容电性耦接于该第四电阻的该端与一接地端之间，而该第二电压产生电路还包含一第四二极管，且该第四二极管电性耦接该第二比较器的输出端。
7.如权利要求5所述的驱动电路，其中该第二电压产生电路还包含一第二放电路径，该第二放电路径包含：
一第五二极管；以及
一第五电阻，与该第五二极管串联耦接于该第二比较器的正输入端与一接地端之间。
8.如权利要求1所述的驱动电路，还包含：
一磁滞路径，用以依据该第二电压产生一拉低电压，并输出该拉低电压至该第一电压产生电路的该第一比较器的一负输入端。
9.如权利要求5所述的驱动电路，还包含：
一磁滞路径，电性耦接于该第二电压产生电路的该第二比较器的输出端与该第一电压产生电路的该第一比较器的一负输入端之间。
10.如权利要求9所述的驱动电路，其中该磁滞路径还包含一第六二极管、一第六电阻及一第二电容，该第二电容的第一端电性耦接该第一比较器的负输入端，该第二电容的第二端电性耦接一接地端，且该第六电阻与该第六二极管串联耦接于该第二电容的第一端与该第二比较器的输出端之间。
11.如权利要求9所述的驱动电路，其中该磁滞路径还包含一第六二极管及一第六电阻，该第六电阻的第一端电性耦接该第一比较器的负输入端，该第六电阻的第二端电性耦接一接地端，且该第六二极管电性耦接于该第六电阻的第一端与该第二比较器的输出端之间。
12.如权利要求1所述的驱动电路，其中该第二电压产生电路包含一电流模式控制器。
13.如权利要求12所述的驱动电路，其中该电流模式控制器包含一第一输出端及一第二输出端，该第一输出端电性耦接该第一电压产生电路，且该第二输出端电性耦接该主输出端。
14.如权利要求13所述的驱动电路，其中该第一输出端电性耦接一控制电阻及一控制电容。
15.如权利要求13所述的驱动电路，其中该第一输出端用以输出一控制信号至该第一电压产生电路中的一分压电路。
16.如权利要求13所述的驱动电路，其中该第二输出端用以输出该第二电压。
17.一种转换器，其特征在于，包含：
一氮基晶体管；以及
一驱动电路，包含：
一主输出端，电性耦接该氮基晶体管的一栅极；
一第一电压产生电路，电性耦接该主输出端，该第一电压产生电路用以于一切换周期的一开启期间的一预设时间区间内在该主输出端产生一第一电压；以及
一第二电压产生电路，电性耦接该主输出端，该第二电压产生电路用以于该切换周期的该开启期间的一剩余时间区间内在该主输出端产生一第二电压以开启该氮基晶体管；
其中该预设时间区间早于该剩余时间区间，该第二电压低于该第一电压。
18.一种驱动方法，用以驱动一氮基晶体管，其特征在于，驱动方法包含：
提供一驱动电路，该驱动电路包含一第一电压产生电路及一第二电压产生电路；以及
通过依序提供一第一电压及一第二电压予该氮基晶体管以开启该氮基晶体管，其中该第一电压是由该第一电压产生电路于一预设时间区间内产生，该第二电压是由该第二电压产生电路于一剩余时间区间内产生，该剩余时间区间后于该预设时间区间，其中该第二电压低于该第一电压但高于该氮基晶体管的一临界电压，并且其中提供第一电压的预设时间区间与提供第二电压的剩余时间区间之和为切换周期的开启期间。
19.如权利要求18所述的驱动方法，其中该氮基晶体管包含一增强型三族氮化物晶体管。
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