KR102242104B1 - 표시장치 - Google Patents

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Abstract

본 발명에 따른 표시장치는 제1 및 제2 프레임들에 기반하여 영상을 표시하는 표시패널, 상기 제1 및 제2 프레임들마다 복수의 영상 신호들을 출력하며, 소정의 리셋 구간 동안 테스트 신호를 출력하는 타이밍 컨트롤러, 상기 영상 신호들에 대응하는 복수의 데이터 전압들 또는 상기 테스트 신호에 대응하는 테스트 전압을 출력하는 소스 구동칩, 상기 데이터 전압 또는 상기 테스트 전압을 수신하며, 상기 표시패널과 상기 소스 구동칩을 전기적으로 연결하는 복수의 구동 라인들을 포함하되, 상기 소정의 리셋 구간은 상기 제1 프레임 이후, 상기 제2 프레임이 시작되기 전의 구간이며, 상기 소스 구동칩은 상기 소정의 리셋 구간 동안, 상기 구동 라인들 중 초기 전압으로부터 상기 테스트 전압 레벨에 도달하는 데에 소요되는 도달 시간이 기준 시간 이하인 구동 라인들에, 상기 제2 프레임 시 상기 데이터 전압의 출력을 차단한다.

Description

표시장치{DISPLAY DEVICE}
본 발명은 표시장치에 관한 것으로, 더 상세하게는 데이터 구동부의 소비 전력을 줄일 수 있는 표시장치에 관한 것이다.
표시 장치는 영상을 표시하는 표시 패널, 표시 패널을 구동하는 게이트 구동부 및 데이터 구동부를 포함한다. 표시 패널은 복수의 게이트 라인들, 복수의 데이터 라인들, 및 게이트 라인들 및 데이터 라인들에 연결된 복수의 화소들을 포함한다. 게이트 라인들은 게이트 구동부로부터 게이트 신호들을 수신한다. 데이터 라인들은 데이터 구동부로부터 데이터 전압들을 수신한다. 화소들은 게이트 라인들을 통해 제공받은 게이트 신호들에 응답하여 데이터 라인들을 통해 데이터 전압들을 제공받는다. 화소들은 데이터 전압들에 대응하는 계조를 표시한다. 따라서, 영상이 표시된다.
데이터 구동부는 표시패널에 배치된 데이터 라인들과 전기적으로 연결되는 복수의 데이터 구동 라인들을 포함할 수 있다. 데이터 라인들 및 데이터 구동 라인들이 서로 전기적으로 연결됨에 따라, 데이터 전압들이 데이터 구동부로부터 화소들에 제공될 수 있다.
한편, 공정상의 이유로, 데이터 구동부에 배치된 데이터 구동 라인들이 표시패널에 배치된 데이터 라인들의 수보다 많을 경우가 발생할 수 있다. 즉, 데이터 구동 라인들 중 데이터 라인들과 서로 전기적으로 연결되지 않는 데이터 더미 라인들이 데이터 구동부에 배치될 수 있다. 그러나, 데이터 구동부가 데이터 더미 라인에 데이터 전압들을 출력함에 따라, 불필요한 소비 전력이 발생된다.
본 발명의 목적은 데이터 구동부로부터 소비되는 전력을 줄일 수 있는 표시장치를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 표시장치는 제1 및 제2 프레임들에 기반하여 영상을 표시하는 표시패널, 상기 제1 및 제2 프레임들마다 복수의 영상 신호들을 출력하며, 소정의 리셋 구간 동안 테스트 신호를 출력하는 타이밍 컨트롤러, 상기 영상 신호들에 대응하는 복수의 데이터 전압들 또는 상기 테스트 신호에 대응하는 테스트 전압을 출력하는 소스 구동칩, 상기 데이터 전압 또는 상기 테스트 전압을 수신하며, 상기 표시패널과 상기 소스 구동칩을 전기적으로 연결하는 복수의 구동 라인들을 포함하되, 상기 소정의 리셋 구간은 상기 제1 프레임 이후, 상기 제2 프레임이 시작되기 전의 구간이며, 상기 소스 구동칩은 상기 소정의 리셋 구간 동안, 상기 구동 라인들 중 초기 전압으로부터 상기 테스트 전압 레벨에 도달하는 데에 소요되는 도달 시간이 기준 시간 이하인 구동 라인들에, 상기 제2 프레임 시 상기 데이터 전압의 출력을 차단한다.
본 발명의 실시 예에 따르면, 상기 타이밍 컨트롤러는 외부 제어신호에 응답하여 데이터 제어신호를 생성하며, 상기 소스 구동칩은 상기 데이터 제어신호에 응답하여 상기 데이터 전압들 및 상기 테스트 전압을 출력한다.
본 발명의 실시 예에 따르면, 상기 소스 구동칩은 복수의 소스부들을 포함하며, 각 소스부는 상기 구동 라인들 중 대응하는 구동 라인과 전기적으로 연결된다.
본 발명의 실시 예에 따르면, 상기 각 소스부는, 제1 단자를 통해 수신되는 상기 테스트 전압 및 제2 단자를 통해 수신되는 피드백 전압을 비교하고, 상기 비교 결과에 따른 비교 전압을 상기 대응하는 구동 라인에 제공하는 비교기, 상기 테스트 전압 및 상기 비교 전압을 수신하고, 상기 비교 전압이 초기 전압으로부터 상기 테스트 전압에 도달하기까지의 상기 도달 시간을 감지하는 감지부, 상기 도달 시간이 상기 기준 시간보다 짧을 경우, 상기 비교기가 동작하지 못하도록 제어하는 활성화 상태의 디스에이블 신호를 출력하는 제어부를 포함하되, 상기 제2 단자에 수신되는 상기 피드백 전압은 상기 비교 전압이 피드백된다.
본 발명의 실시 예에 따르면, 상기 제어부는 상기 도달 시간이 상기 기준 시간보다 길 경우, 상기 비교기가 동작하도록 제어하는 비활성화 상태의 디스에이블 신호를 출력한다.
본 발명의 실시 예에 따르면, 상기 타이밍 컨트롤러는 상기 리셋 구간 동안 활성화 상태의 리셋 신호를 상기 소스 구동칩에 출력한다.
본 발명의 실시 예에 따르면, 상기 소스 구동칩은 상기 활성화 상태의 리셋 신호에 응답하여, 상기 테스트 신호에 대응하는 상기 테스트 전압을 생성하는 전압 발생부를 포함한다.
본 발명의 실시 예에 따르면, 상기 타이밍 컨트롤러는 상기 각 프레임 구간 동안, 비활성화 상태의 리셋 신호를 상기 소스 구동칩에 출력한다.
본 발명의 실시 예에 따르면, 상기 테스트 전압은 제1 테스트 전압 및 제2 테스트 전압을 포함한다.
본 발명의 실시 예에 따르면, 상기 제1 테스트 전압 레벨은 최대 계조를 갖는 계조 전압이며, 상기 제2 테스트 전압 레벨은 최저 계조를 갖는 계조 전압이다.
본 발명의 실시 예에 따르면, 상기 리셋 구간 동안, 상기 비교기의 제1 단자 및 상기 감지부에는 상기 제1 및 제2 테스트 전압들이 반복적으로 제공된다.
본 발명의 실시 예에 따르면, 상기 감지부는 상기 비교기로부터 출력되는 상기 비교 전압이 상기 제1 테스트 전압 레벨에 도달하기까지의 상기 도달 시간을 감지한다.
본 발명의 실시 예에 따르면, 상기 표시패널은 복수의 데이터 라인들 및 복수의 게이트 라인들과 연결되는 복수의 화소들을 포함한다.
본 발명의 실시 예에 따르면, 상기 구동 라인들은 복수의 데이터 구동 라인들 및 복수의 더미 라인들을 포함하며, 상기 각각의 데이터 라인은 상기 데이터 구동 라인들 중 대응하는 데이터 구동 라인에 전기적으로 연결된다.
삭제
본 발명의 실시 예에 따르면, 상기 소스 구동칩을 각각 포함하는 복수의 소스 회로기판들이 제공되며, 각 소스 회로기판에 상기 구동 라인들이 배치된다.
본 발명의 실시 예에 따르면, 표시장치의 전반적이 소비전력이 감소될 수 있다.
도 1은 본 발명의 실시 예에 따른 표시장치의 블록도이다.
도 2는 도 1에 도시된 데이터 구동부의 소스 구동칩 및 소스 회로기판을 보여주는 블록도이다.
도 3은 도 1에 도시된 게이트 구동부로부터 복수의 게이트 신호들이 출력되는 동작을 보여주는 타이밍도이다.
도 4는 도 2에 도시된 소스 구동칩을 보여주는 블록도이다.
도 5는 도 4에 도시된 소스부 데이터 구동 라인과 연결될 시의 출력 전압을 여주는 타이밍도이다.
도 6은 도 4에 도시된 소스부가 더미 라인과 연결될 시의 출력 전압을 보여주는 타이밍도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대 또는 축소하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들 의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 본 발명의 실시 예에 따른 표시장치의 블록도이다.
도 1을 참조하면, 표시장치(10)는 구동 회로 기판(100), 게이트 구동부(200), 데이터 구동부(300), 및 표시패널(400)을 포함한다.
구동 회로 기판(100)은 표시장치(10)의 전반적인 동작을 제어하는 타이밍 컨트롤러(110)를 포함한다. 타이밍 컨트롤러(110)는 표시장치(10)의 외부로부터 복수의 영상 신호들(RGB) 및 복수의 제어신호들(CS)을 수신한다. 타이밍 컨트롤러(110)는 데이터 구동부(300)와의 인터페이스 사양에 맞도록 영상 신호들(RGB)의 데이터 포맷을 변환한다. 데이터 포맷이 변환된 복수의 영상 신호들(R’G’B’)은 데이터 구동부(300)에 제공된다.
타이밍 컨트롤러(110)는 외부 제어신호들(CS)에 응답하여 복수의 구동 신호들을 출력할 수 있다. 예를 들어, 타이밍 컨트롤러(110)는 복수의 구동 신호들로, 데이터 제어신호(D-CS) 및 게이트 제어신호(G-CS)들을 생성할 수 있다. 데이터 제어신호(D-CS)는 출력개시신호, 수평개시신호, 및 리셋 신호 등을 포함할 수 있다. 게이트 제어신호(G-CS)는 수직개시신호 및 수직클럭바신호 등을 포함할 수 있다. 타이밍 컨트롤러(110)는 데이터 제어신호(D-CS)를 데이터 구동부(300)에 전달하며, 게이트 제어신호(G-CS)를 게이트 구동부(200)에 전달한다.
한편, 타이밍 컨트롤러(110)는 게이트 제어신호(G-CS)를 데이터 구동부(300)의 어느 하나의 소스 회로기판(320_k)을 경유하여 게이트 구동부(200)에 전달할 수 있다.
게이트 구동부(200)는 타이밍 컨트롤러(110)로부터 제공된 게이트 제어신호(G-CS)에 응답하여 복수의 게이트 신호들을 생성한다. 게이트 신호들은 게이트 라인들(GL1~GLn)을 통해 순차적으로, 그리고 행 단위로 화소들(PX11~PXnm)에 제공된다. 그 결과 화소들(PX11~PXnm)은 행 단위로 구동될 수 있다.
자세하게, 게이트 구동부(200)는 복수의 게이트 구동칩들(210_1~210_r)을 포함한다. 여기서, r는 0보다 크고 m보다 작은 정수이다. 게이트 구동칩들(210_1~210_r)은 복수의 게이트 회로기판들(220_1~220_r) 상에 실장된다. 게이트 회로기판들(220_1~220_r)은 표시 영역(DA)의 좌측에 인접한 비표시 영역(NDA)에 연결될 수 있다.
데이터 구동부(300)는 타이밍 컨트롤러(110)로부터 영상 신호들(R'G'B') 및 데이터 제어신호(D-CS)를 제공받는다. 데이터 구동부(300)는 데이터 제어신호(D-CS)에 응답하여 영상 신호들(R'G'B')에 대응하는 복수의 데이터 전압들을 생성한다. 데이터 구동부(300)는 데이터 전압들을 데이터 라인들(DL1~DLm)을 통해 복수의 화소들(PX11~PXnm)에 제공한다.
자세하게, 데이터 구동부(300)는 복수의 소스 구동칩들(310_1~310_k)을 포함한다. 여기서, k는 0보다 크고 m보다 작은 정수이다. 소스 구동칩들(310_1~310_k)은 소스 회로기판들(320_1~320_k) 상에 실장된다. 소스 회로기판들(320_1~320_k)은 구동 회로 기판(100) 및 표시 영역(DA)의 상부에 인접한 비표시 영역(NDA)에 연결될 수 있다.
한편, 게이트 및 소스 구동칩들(210_1~210_r, 310_1~310_k)이 게이트 및 소스 회로기판들(220_1~220_r, 320_1~320_k) 상에 실장되는 테이프 캐리어 패키지(TCP: Tape Carrier Package) 방식을 예로 들었다. 그러나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 즉, 게이트 및 소스 구동칩들(210_1~210_r, 310_1~310_k)은 게이트 및 소스 회로기판들(220_1~220_r, 320_1~320_k) 상에 칩 온 글래스(COG: Chip on Glass) 방식으로 실장 될 수 있다.
표시패널(400)은 영상을 표시하는 표시 영역(DA) 및 표시 영역(DA) 주변에 배치된 비표시 영역(NDA)을 포함한다.
표시패널(400)은 표시 영역(DA)에 배치되는 복수의 화소들(PX11~PXnm)을 포함할 수 있다. 또한, 표시패널(400)은 복수의 게이트 라인들(GL1~GLn), 게이트 라인들(GL1~GLn)과 절연되어 교차하는 복수의 데이터 라인들(DL1~DLm)을 포함한다.
게이트 라인들(GL1~GLn)은 게이트 구동부(200)에 연결되어, 순차적인 게이트 신호들을 수신할 수 있다. 데이터 라인들(DL1~DLm)은 데이터 구동부(300)에 연결되어, 데이터 전압들을 수신할 수 있다.
화소들(PX11~PXnm)은 게이트 라인들(GL1~GLn)과 데이터 라인들(DL1~DLm)이 교차하는 영역에 형성된다. 따라서, 화소들(PX11~PXnm)은 서로 교차하는 n 개의 행들 및 m 개의 열들로 배열될 수 있다. 여기서, n 및 m 은 0보다 큰 정수이다.
화소들(PX11~PXnm)은 각각 대응하는 게이트 라인들(GL1~GLn)과 대응하는 데이터 라인들(DL1~DLm)에 연결된다. 화소들(PX11~PXnm)은 게이트 라인들(GL1~GLn)을 통해 전달된 게이트 신호들에 응답하여, 데이터 라인들(DL1~DLm)을 통해 데이터 전압을 제공받는다. 그 결과, 화소들(PX11~PXnm)은 데이터 전압들에 대응하는 계조를 표시할 수 있다.
한편, 본 명에 따른 표시장치(10)는 단일 프레임 동안, 하나의 영상을 표시할 수 있다. 즉, 화소들(PX11~PXnm)은 매 프레임마다, 데이터 전압들에 해당하는 계조를 표시할 수 있다.
도 2는 도 1에 도시된 데이터 구동부의 소스 구동칩 및 소스 회로기판을 보여주는 블록도이다.
도 1에서 상술된 바와 같이, 데이터 구동부(300)는 복수의 소스 구동칩들(310_1~310_k) 및 복수의 소스 회로기판들(320_1~320_k)을 포함한다. 그 중, 도 2를 통해서는 제1 소스 구동칩(310_1) 및 제1 소스 회로기판(320_1)에 대해 설명된다.
자세하게, 제1 소스 회로기판(320_1)은 타이밍 컨트롤러(110)로부터 복수의 영상 신호들(R'G'B') 및 데이터 제어신호(D-CS)를 수신한다. 제1 소스 회로기판(320_1)에는 타이밍 컨트롤러(110)로부터 수신된 영상 신호들(R'G'B') 및 데이터 제어신호(D-CS)를 제1 소스 구동칩(310_1)에 전달하는 복수의 신호 라인들(미도시)이 배치될 수 있다. 이러한 신호 라인들은 제1 소스 회로기판(320_1)의 상부에 배치될 수 있다. 예시적으로, 타이밍 컨트롤러(110)는 제1 소스 회로기판(320_1) 상에 배치된 신호 라인들을 통해, 게이트 제어신호(G-CS)를 게이트 구동부(200)에 전달할 수 있다.
제1 소스 회로기판(320_1)의 하부에는 복수의 데이터 구동 라인들(SL1~SLk) 및 복수의 제1 내지 제4 더미 라인들(DmL1~DmL4)이 배치된다. 한편, 제1 소스 회로기판(320_1) 상에 제1 내지 제4 더미 라인들(DmL1~DmL4)이 배치되는 것으로 설명되나, 복수의 더미 라인들이 배치될 수 있다. 또한, 복수의 소스 회로기판들(320_1~320_k) 각각은 더미 라인들을 포함하거나 포함하지 않을 수 있다.
데이터 구동 라인들(SL1~SLk)의 일단은 제1 소스 구동칩(310_1)과 연결되며, 타단은 복수의 구동 패드들(SP1~SPk)에 연결된다. 제1 내지 제4 더미 라인들(DmL1~DmL4)의 일단은 제1 소스 구동칩(310_1)과 연결되며, 타단은 복수의 제1 내지 제4 더미 패드들(DmP1~DmP4)과 연결된다.
또한, 표시패널(400, 도1 참조)에 배치된 데이터 라인들(DL1~DLm) 각각의 일단은 데이터 패드와 연결될 수 있다. 각 데이터 패드는 소스 회로기판(320_k)에 배치된 각 구동 패드와 전기적으로 연결될 수 있다. 예시적으로, 데이터 구동 라인들(SL1~SLk)의 타단에 연결된 구동 패드들(SP1~SPk)은 데이터 라인들(DL1~DLk)의 일단에 연결된 데이터 패드들(DP1~DPk)과 서로 전기적으로 연결될 수 있다. 각 데이터 패드 및 각 구동 패드가 전기적으로 연결됨에 따라, 제1 소스 구동칩(310_1)으로부터 출력된 데이터 전압이 해당하는 화소에 전달될 수 있다.
제1 소스 구동칩(310_1)은 제1 소스 회로기판(320_1)의 상부에 배치된 구동 라인들(미도시)을 통해 영상 신호들(R'G'B') 및 데이터 제어신호(D-CS)를 수신한다. 제1 소스 구동칩(310_1)은 데이터 제어 신호(D-CS)에 응답하여, 영상 신호들(R'G'B')을 데이터 전압들로 변환한다. 변환된 데이터 전압들은 데이터 구동 라인들(SL1~SLk)을 통해 데이터 라인들(DL1~DLk)에 전달된다.
한편, 제1 내지 제4 더미 라인들(DmL1~DmL4)은 표시패널(400)에 배치된 데이터 라인들과 전기적으로 연결되지 않는다. 그러나, 제1 소스 구동칩(310_1)은 제1 내지 제4 더미 라인들(DmL1~DmL4)에도 구동 전압들을 공급한다. 예를 들어, 구동 전압은 데이터 전압의 레벨을 테스트하기 위한 테스트 전압일 수 있다. 또한, 예를 들어, 제1 소스 구동칩(310_1)은 데이터 전압을 제1 내지 제4 더미 라인들(DmL1~DmL4)에 제공할 수 있다.
이 경우, 제1 소스 구동칩(310_1)으로부터 불필요한 구동 전압들 또는 데이터 전압들이 더미 패드들(DmP1~DmP4)에 제공됨으로써, 표시장치(10)의 전반적인 소비 전력이 증가 될 수 있다.
본 발명의 실시 예에 따른 표시장치(10)는 각 소스 구동칩으로부터 더미 패드들에 전압이 인가되지 않도록 제어할 수 있다. 그 결과, 표시장치(10)의 전반적인 소비 전력이 감소 될 수 있다.
도 3은 도 1에 도시된 게이트 구동부로부터 복수의 게이트 신호들이 출력되는 동작을 보여주는 타이밍도이다.
도 1 및 도 3을 참조하면, 게이트 구동부(200, 도1 참조)는 타이밍 컨트롤러(110)로부터 출력된 게이트 제어신호(G-CS)를 수신한다. 여기서, 게이트 제어신호(G-CS)는 수직 개시 신호(STV)일 수 있다. 수직 개시 신호(STV)는 게이트 구동부(200)로부터 출력되는 게이트 신호들(G1~Gn)의 동작을 제어하는 신호일 수 있다. 즉, 게이트 구동부(120)는 수직 개시 신호(STV)에 응답하여, 각 프레임에 따른 게이트 신호들(G1~Gn)을 순차적으로 출력할 수 있다. 각 프레임 동안에는 하나의 영상이 표시될 수 있다.
이하에서, 복수의 프레임들 중 제1 프레임(F1) 및 제2 프레임(F2)에 대해 설명된다.
먼저, 제1 프레임(F1) 동안, 수직 개시 신호(STV)가 제1 게이트 신호(G1)와 동시에 활성화 레벨로 천이될 수 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 즉, 수직 개시 신호(STV)는 제1 게이트 신호(G1)가 활성화되기 이전 구간에서, 활성화 레벨로 천이 될 수 있다.
이 후, 제1 게이트 신호(G1)가 비활성화 레벨로 천이됨에 따라, 게이트 구동부(120)는 활성화 레벨의 제2 게이트 신호(G2)를 출력한다. 즉, 제1 게이트 신호(G1)가 비활성화 레벨로 천이됨에 따라, 다음 게이트 신호인 제2 게이트 신호(G2)가 활성화 레벨로 천이될 수 있다. 상술된 동작을 반복함에 따라, 제1 프레임(F1) 동안, 수직 개시 신호(STV)에 응답하여, 복수의 게이트 신호들(G1~Gn)이 순차적으로 출력될 수 있다. 각 소스 구동칩은 제1 프레임(F1)의 영상 신호들에 해당하는 데이터 전압들을 데이터 라인들(DL1~DLm)에 전달한다. 화소들(PX11~PXnm)은 순차적으로 출력된 게이트 신호들(G1~Gn)에 응답하여, 데이터 라인들(DL1~DLm)로부터 데이터 전압들을 수신한다. 화소들(PX11~PXnm)은 데이터 전압들에 응답하여 영상을 표시한다.
제1 프레임(F1) 이후, 소정 시간의 리셋 구간(Vk)이 설정될 수 있다. 리셋 구간(Vk) 동안, 타이밍 컨트롤러(110)는 제1 프레임(Frame1) 동안 제공된 영상 신호들의 정보를 리셋할 수 있다. 즉, 리셋 구간(Vk)은 이전 프레임에서 후속되는 프레임으로 넘어가기 전, 영상 신호들을 리셋하는 구간일 수 있다. 리셋 구간(Vk) 이 후, 제2 프레임(Frame2)은 제1 프레임(Frame1)이 반복되는 구간일 수 있다. 따라서, 이에 대한 설명은 생략한다.
한편, 실시 예에 따르면, 타이밍 컨트롤러(110)는 리셋 구간(Vk) 동안, 영상 신호들(R'G'B')이 아닌, 테스트 신호 및 리셋 신호를 소스 구동칩들(310_1~310_k)에 전달한다. 소스 구동칩들(310_1~310_k)은 테스트 신호를 기반으로 테스트 전압을 출력할 수 있다. 소스 구동칩들(310_1~310_k)은 리셋 신호에 응답하여, 테스트 신호에 대응하는 테스트 전압을 생성하는 전압 발생부(미도시)를 각각 포함할 수 있다. 일 예로, 리셋 신호는 데이터 제어신호에 포함될 수 있다. 또한, 전압 발생부(미도시)는 각 프레임 동안, 데이터 제어신호(D-CS)에 응답하여, 영상 신호들(R’G’B’)에 대응하는 데이터 전압들을 생성할 수 있다.
도 4는 도 2에 도시된 소스 구동칩을 보여주는 블록도이다.
도 1 및 도 4를 참조하면, 소스 구동칩들(310_1~310_k) 각각은 복수의 소스부들을 포함할 수 있다. 각 소스 구동칩에 포함된 소스부들 각각은 데이터 구동 라인들 중 대응하는 데이터 구동 라인 또는 더미 라인들 중 대응하는 더미 라인과 전기적으로 연결될 수 있다. 이하에서, 도 4에 도시된 소스부(315)는 소스 구동칩들(310_1~310_k)에 포함된 소스부들 중 어느 하나인 것으로 설명될 수 있다. 또한, 이하에서, 소스부(315)는 리셋 구간(Vk, 도3 참조)에 기반하여 동작하는 것으로 설명된다.
자세하게, 소스부(315)는 비교기(311), 감지부(312), 및 제어부(313)를 포함한다.
비교기(311)는 리셋 구간(Vk, 도3 참조) 동안, 제1 단자를 통해 테스트 전압(V1)을 수신한다. 테스트 전압(V1)은 제1 테스트 전압(V1a) 및 제2 테스트 전압(V1b)들을 포함할 수 있다. 실시 예에 따르면, 리셋 구간(Vk) 동안, 최대 계조(Gray 255)를 갖는 제1 테스트 전압(V1a) 및 최저 계조(Gray 0)를 갖는 제2 테스트 전압(V1b)이 소스부(315)에 반복적으로 출력될 수 있다. 또한, 비교기(311)는 제2 단자를 통해 피드백된 비교 전압(V2)을 수신한다. 비교 전압(V2)은 비교기(311)로부터 출력되는 전압이다. 즉, 비교기(311)는 테스트 전압(V1) 및 피드백된 비교 전압(V2)을 비교하고, 비교 결과에 따라 새로운 비교 전압(V2)을 출력한다. 비교기(311)의 출력 단자는 데이터 구동 라인(SL) 또는 더미 라인(DmL)과 연결된다. 또한, 비교기(311)는 제어부(313)로부터 수신되는 디스에이블 신호(DS)에 응답하여 동작되거나 동작되지 않을 수 있다.
앞서 상술된 바와 같이, 타이밍 컨트롤러(110)는 리셋 구간(Vk) 동안, 소스 구동칩 (310_k)에 영상 신호들(R'G'B')이 아닌, 테스트 전압(V1) 및 리셋 신호(Rs, 도5 참조)를 전달한다. 리셋 구간(Vk) 시, 타이밍 컨트롤러(110)는 활성화 상태의 리셋 신호(Rs)를 소스 구동칩(310_k)에 제공할 수 있다. 자세하게, 소스 구동칩(310_k)에 포함된 전압 발생부(미도시)는 활성화 상태의 리셋 신호(Rs)에 응답하여, 테스트 신호에 대응하는 제1 및 제2 테스트 전압들(V1a, V1b)을 생성할 수 있다.
또한, 타이밍 컨트롤러(110)는 리셋 구간(Vk)이 아닌, 각 프레임 동안에는 영상 신호들(R'G'B')을 데이터 구동부(300)에 전달한다. 그 결과, 각 프레임 동안, 비교기(311)는 영상 신호들(R'G'B')에 해당하는 데이터 전압들을 수신할 수 있다.
감지부(312)는 제1 단자를 통해 테스트 전압(V1)을 수신한다. 감지부(312)는 제2 단자를 통해 비교기(311)로부터 출력된 비교 전압(V2)을 수신한다. 실시 예에 따르면, 감지부(312)는 비교 전압(V2)의 레벨이, 초기 전압으로부터 제1 테스트 전압(V1a) 레벨에 도달하는 데에 소요되는 도달 시간을 감지한다. 감지부(312)는 도달 시간이 포함된 감지 신호를 제어부(313)에 제공한다.
제어부(313)는 감지부(312)로부터 감지 신호를 수신한다. 제어부(313)는 도달 시간에 따라 비교기(311)가 데이터 구동 라인(SL) 또는 더미 라인(DmL)에 연결됐는지의 여부를 판단한다. 제어부(313)는 판단 결과에 따라, 디스에이블 신호(DS)의 활성화 상태를 결정할 수 있다.
일 예로, 제어부(313)는 도달 시간이 기준 시간 미만으로 판단된 경우, 활성화 상태의 디스에이블 신호(DS)를 비교기(311)로 전달한다. 비교기(311)는 활성화 상태의 디스에이블 신호(DS)에 응답하여, 리셋 구간(Vk) 이후 후속되는 프레임 구간에서, 데이터 전압을 출력하지 않는다. 즉, 비교기(311)는 활성화 상태의 디스에이블 신호(DS)에 응답하여 동작하지 않을 수 있다. 그 결과, 더미 라인에 불필요한 전압이 출력되지 않아, 표시장치(10)의 전반적인 소비 전력이 감소될 수 있다.
일 예로, 제어부(313)는 도달 시간이 기준 시간 이상으로 판단된 경우, 비활성화 상태의 디스에이블 신호(DS)를 비교기(311)로 전달한다. 비교기(311)는 비활성화 상태의 디스에이블 신호(DS)에 응답하여, 리셋 구간(Vk) 이후 후속되는 프레임 구간에서, 데이터 전압을 출력할 수 있다.
그러나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 즉, 제어부(313)는 도달 시간이 기준 시간 이하로 판단된 경우, 활성화 상태의 디스에이블 신호(DS)를 비교기(311)에 전달할 수 있다. 이 경우, 제어부(313)는 도달 시간이 기준 시간을 초과할 경우, 비활성화 상태의 디스에이블 신호(DS)를 비교기(311)에 전달한다. 또한, 제어부(313)는 기준 시간을 기준으로 도달 시간이 미만이거나 초과할 경우에 따라, 디스에이블 신호(DS)의 활성화 상태를 결정할 수 있다. 이하에서, 제어부(313)가 기준 시간을 기준으로, 도달 시간이 미만이거나 초과할 경우에 따라 디스에이블 신호(DS)의 활성화 상태를 결정하는 것으로 설명된다.
도 5는 도 4에 도시된 소스부가 데이터 구동 라인과 연결될 시의 출력 전압을 보여주는 타이밍도이다. 도 6은 도 4에 도시된 소스부가 더미 라인과 연결될 시의 출력 전압을 보여주는 타이밍도이다.
먼저, 도 4 및 도 5를 참조하면, 도 3에 도시된 바와 같이, 제1 프레임(F1) 이후, 제2 프레임(F2)이 시작되기 전에 소정의 리셋 구간(Vk)이 설정될 수 있다. 리셋 구간(Vk) 시, 타이밍 컨트롤러(110, 도1 참조)는 활성화 상태의 리셋 신호(Rs) 및 테스트 신호를 소스 구동칩(310_k, 도1 참조)에 전달한다. 한편, 리셋 구간(Vk)은 제1 테스트 전압(V1a)이 출력되는 제1 리셋 구간(Vk1) 및 제2 테스트 전압(V1b)이 출력되는 제2 리셋 구간(Vk2)으로 설정될 수 있다.
한편, 이하에서, 제1 비교 전압(V2_1)은 소스부(315)가 데이터 구동 라인(SL)에 연결될 시에 따라 비교기(311)로부터 출력되는 전압일 수 있다. 또한, 제2 비교 전압(V2_2)은 소스부(315)가 더미 라인(DmL)에 연결될 시에 따라 비교기(311)로부터 출력되는 전압일 수 있다.
비교기(311)는 제1 리셋 구간(Vk1) 시, 제1 테스트 전압(V1a) 및 제1 비교 전압(V2_1)을 피드백하고, 비교 결과에 따라 새로운 제1 비교 전압(V2_1)을 출력한다. 이 경우, 제1 비교 전압(V2_1)은 초기 전압으로부터 제1 테스트 전압(V1a)에 도달할 때까지 지속적으로 상승되어 비교기(311)로부터 출력될 수 있다.
감지부(312)는 제1 비교 전압(V2_1)이 제1 테스트 전압(V1a)에 도달하는 데 소요되는 제1 도달 시간(Ts1)을 감지한다. 감지부(312)는 제1 도달 시간(Ts1)이 포함된 감지 신호를 제어부(313)에 달한다.
이 경우, 제1 도달 시간(Ts1)이 기준 시간(Td) 보다 길음에 따라, 제어부(313)는 비교기(311)의 출력 단자가 데이터 구동 라인(SL)에 연결된 것으로 판단한다. 자세하게, 데이터 구동 라인(SL)과 전기적으로 연결된 데이터 라인(DL, 도1 참조)을 통해 전압이 소모되기 때문에, 제1 비교 전압(V2_1)의 레벨 상승이 늦어질 수 있다. 즉, 데이터 라인(DL)이 부하(Load)로 작용함에 따라, 제1 비교 전압(V2_1)의 레벨 상승이 늦어질 수 있다.
따라서, 제어부(313)는 비활성화 상태의 디스에이블 신호(DS)를 비교기(311)에 출력한다. 그 결과, 리셋 구간(Vk) 이후, 후속되는 프레임에서 비교기(311)로부터 데이터 전압이 출력될 수 있다.
이 후, 제2 리셋 구간(Vk2) 동안, 비교기(311)는 제2 테스트 전압(V1b) 및 피드백된 제1 비교 전압(V2_1)을 비교하고, 비교 결과에 따라 새로운 제1 비교 전압(V2_1)을 출력한다. 제1 비교 전압(V2_1)은 제1 테스트 전압(V1a)으로부터 제2 테스트 전압(V1b)까지 지속적으로 하강된다.
한편, 리셋 구간(Vk) 이후에는, 비교기(311)는 테스트 전압(V1)이 아닌, 각 프레임에 따른 데이터 전압을 수신할 수 있다.
다음으로, 도 6을 참조하면, 소스부(315)가 더미 라인에 연결된 경우를 보여준다.
자세하게, 비교기(311)는 제1 리셋 구간(Vk1) 시, 제1 테스트 전압(V1a) 및 제2 비교 전압(V2_2)을 피드백하고, 비교 결과에 따라 새로운 제2 비교 전압(V2_2)을 출력한다. 이 경우, 제2 비교 전압(V2_2)은 초기 전압으로부터 제1 테스트 전압(V1a)에 도달할 때까지 지속적으로 상승되어 비교기(311)로부터 출력될 수 있다.
감지부(312)는 제2 비교 전압(V2_2)이 제1 테스트 전압(V1a)에 도달하는 데 소요되는 제2 도달 시간(Ts2)을 감지한다. 감지부(312)는 제2 도달 시간(Ts2)이 포함된 감지 신호를 제어부(313)에 달한다.
이 경우, 제2 도달 시간(Ts2)이 기준 시간(Td) 보다 짧음에 따라, 제어부(313)는 비교기(311)의 출력 단자가 더미 라인(DmL)에 연결된 것으로 판단한다. 자세하게, 더미 라인(DmL)은 부하(Load)로 작용하는 데이터 라인(DL)과 전기적으로 연결되지 않기 때문에, 더미 라인(DmL)과 연결되는 별도의 부하가 없다(No Load). 따라서 제2 비교 전압(V2_2)의 레벨 상승이 제1 비교 전압(V2_1)의 레벨 상승보다 빠를 수 있다.
따라서, 제어부(313)는 활성화 상태의 디스에이블 신호(DS)를 비교기(311)에 출력한다. 그 결과, 리셋 구간(Vk) 이후 후속되는 프레임부터, 비교기(311)는 활성화 상태의 디스에이블 신호(DS)에 응답하여, 데이터 전압을 출력하지 않는다.
이 후, 제2 리셋 구간(Vk2) 동안, 비교기(311)는 제2 테스트 전압(V1b) 및 피드백된 제2 비교 전압(V2_2)을 비교하고, 비교 결과에 따라 새로운 제2 비교 전압(V2_2)을 출력한다. 자세하게, 제2 비교 전압(V2_2)은 제1 테스트 전압(V1a)으로부터 제2 테스트 전압(V1b)으로 지속적으로 하강된다.
마찬가지로, 리셋 구간(Vk) 이후에는, 비교기(311)는 테스트 전압(V1)이 아닌, 각 프레임에 따른 데이터 전압을 수신할 수 있다.
상술된 바에 따라, 본 발명에 따른 표시장치는 더미 라인들을 통해, 소스 구동칩으로부터 불필요한 전압이 출력되지 않을 수 있다. 그 결과, 표시장치의 전반적인 소비 전력이 감소될 수 있다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 구동 회로 기판
200: 게이트 구동부
210: 게이트 구동칩
220: 게이트 회로기판
300: 데이터 구동부
310: 소스 구동칩
320: 소스 회로기판
400: 표시패널

Claims (16)

  1. 제1 및 제2 프레임들에 기반하여 영상을 표시하는 표시패널;
    상기 제1 및 제2 프레임들마다 복수의 영상 신호들을 출력하며, 소정의 리셋 구간 동안 테스트 신호를 출력하는 타이밍 컨트롤러;
    상기 영상 신호들에 대응하는 복수의 데이터 전압들 또는 상기 테스트 신호에 대응하는 테스트 전압을 출력하는 소스 구동칩; 및
    상기 데이터 전압 또는 상기 테스트 전압을 수신하며, 상기 표시패널과 상기 소스 구동칩을 전기적으로 연결하는 복수의 구동 라인들을 포함하되,
    상기 소정의 리셋 구간은 상기 제1 프레임 이후, 상기 제2 프레임이 시작되기 전의 구간이며,
    상기 소스 구동칩은 상기 소정의 리셋 구간 동안, 상기 구동 라인들 중 초기 전압으로부터 상기 테스트 전압 레벨에 도달하는 데에 소요되는 도달 시간이 기준 시간 이하인 구동 라인들에, 상기 제2 프레임 시 상기 데이터 전압의 출력을 차단하는 표시장치.
  2. 제 1 항에 있어서,
    상기 타이밍 컨트롤러는 외부 제어신호에 응답하여 데이터 제어신호를 생성하며,
    상기 소스 구동칩은 상기 데이터 제어신호에 응답하여 상기 데이터 전압들 및 상기 테스트 전압을 출력하는 표시장치.
  3. 제 1 항에 있어서,
    상기 소스 구동칩은 복수의 소스부들을 포함하며, 각 소스부는 상기 구동 라인들 중 대응하는 구동 라인과 전기적으로 연결되는 표시장치.
  4. 제 3 항에 있어서,
    상기 각 소스부는,
    제1 단자를 통해 수신되는 상기 테스트 전압 및 제2 단자를 통해 수신되는 피드백 전압을 비교하고, 상기 비교 결과에 따른 비교 전압을 상기 대응하는 구동 라인에 제공하는 비교기;
    상기 테스트 전압 및 상기 비교 전압을 수신하고, 상기 비교 전압이 초기 전압으로부터 상기 테스트 전압에 도달하기까지의 상기 도달 시간을 감지하는 감지부; 및
    상기 도달 시간이 상기 기준 시간보다 짧을 경우, 상기 비교기가 동작하지 못하도록 제어하는 활성화 상태의 디스에이블 신호를 출력하는 제어부를 포함하되,
    상기 제2 단자에 수신되는 상기 피드백 전압은 상기 비교 전압이 피드백되는 표시장치.
  5. 제 4 항에 있어서,
    상기 제어부는 상기 도달 시간이 상기 기준 시간보다 길 경우, 상기 비교기가 동작하도록 제어하는 비활성화 상태의 디스에이블 신호를 출력하는 표시장치.
  6. 제 4 항에 있어서,
    상기 타이밍 컨트롤러는 상기 리셋 구간 동안 활성화 상태의 리셋 신호를 상기 소스 구동칩에 출력하는 표시장치.
  7. 제 6 항에 있어서,
    상기 소스 구동칩은 상기 활성화 상태의 리셋 신호에 응답하여, 상기 테스트 신호에 대응하는 상기 테스트 전압을 생성하는 전압 발생부를 포함하는 표시장치.
  8. 제 4 항에 있어서,
    상기 타이밍 컨트롤러는 상기 제1 및 제2 프레임들 동안, 비활성화 상태의 리셋 신호를 상기 소스 구동칩에 출력하는 표시장치.
  9. 제 4 항에 있어서,
    상기 테스트 전압은 제1 테스트 전압 및 제2 테스트 전압을 포함하는 표시장치.
  10. 제 9 항에 있어서,
    상기 제1 테스트 전압 레벨은 최대 계조를 갖는 계조 전압이며, 상기 제2 테스트 전압 레벨은 최저 계조를 갖는 계조 전압인 표시장치.
  11. 제 10 항에 있어서,
    상기 리셋 구간 동안, 상기 비교기의 제1 단자 및 상기 감지부에는 상기 제1 및 제2 테스트 전압들이 반복적으로 제공되는 표시장치.
  12. 제 10 항에 있어서,
    상기 감지부는 상기 비교기로부터 출력되는 상기 비교 전압이 상기 제1 테스트 전압 레벨에 도달하기까지의 상기 도달 시간을 감지하는 표시장치.
  13. 제 1 항에 있어서,
    상기 표시패널은 복수의 데이터 라인들 및 복수의 게이트 라인들과 연결되는 복수의 화소들을 포함하는 표시장치.
  14. 제 13 항에 있어서,
    상기 구동 라인들은 복수의 데이터 구동 라인들 및 복수의 더미 라인들을 포함하며,
    상기 각각의 데이터 라인은 상기 데이터 구동 라인들 중 대응하는 데이터 구동 라인에 전기적으로 연결되는 표시장치.
  15. 삭제
  16. 제 1 항에 있어서,
    상기 소스 구동칩을 각각 포함하는 복수의 소스 회로기판들이 제공되며, 각 소스 회로기판에 상기 구동 라인들이 배치되는 표시장치.
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