JP2014017584A - 増幅回路及びそれを備えたａｄ変換回路 - Google Patents

Abstract

【課題】動作モードに応じて変化する周波数特性の変化を抑制することが可能な増幅回路を提供すること。
【解決手段】一実施の形態によれば、増幅回路１００は、差動入力信号を受ける第１差動対（Ｍ１，Ｍ４）及び第２差動対（Ｍ２，Ｍ３）と、第１及び第２差動対（Ｍ１〜Ｍ４）に定電流を供給するトランジスタ（Ｍ１１）と、第１及び前記第２差動対（Ｍ１〜Ｍ４）に共通に設けられたトランジスタ（Ｍ９，Ｍ１０）と、動作モードに応じて導通状態が制御されるスイッチ回路（Ｍ５〜Ｍ８）と、を備え、トランジスタ（Ｍ９）と第１差動対の一方（Ｍ１）との間のノード（Ｎ１）の電位と、トランジスタ（Ｍ１０）と第１差動対の他方（Ｍ４）との間のノード（Ｎ２）の電位と、のうち少なくとも何れかを増幅信号として出力する。
【選択図】図１

Description

本発明は増幅回路及びそれを備えたＡＤ変換回路に関し、例えば、周波数特性の変化を抑制するのに適した増幅回路及びそれを備えたＡＤ変換回路に関する。

デルタシグマＡＤ変換回路（以下、単にΔΣＡＤＣと称す）や逐次比較型ＡＤ変換回路（以下、単にＳＡＲＡＤＣと称す）は、外部から供給されるアナログ信号と、参照電圧と、を比較することにより、当該アナログ信号をデジタル信号に変換する。

これらＡＤ変換回路では、サンプリングモードや比較モード等の動作モードによって回路状態が切り替わる。そのため、これらＡＤ変換回路に設けられた増幅回路では、動作モードに応じて周波数特性が変化してしまうという問題があった。それにより、これらＡＤ変換回路は、精度良く動作することができないという問題があった。

関連する技術が特許文献１、特許文献２及び特許文献３に開示されている。

特許文献１及び特許文献２には、増幅回路（積分回路）を有するΔΣＡＤＣの構成が開示されている。特許文献３には、スイッチトキャパシタ増幅回路の構成が開示されている。

特開２０１０−１７１４８４号公報 特開２００７−７４７１４号公報 特開２００９−１７７２６６号公報

関連する技術の構成では、動作モードに応じて増幅回路の周波数特性が変化してしまう。それにより、例えば、この増幅回路を備えたＡＤ変換回路は、精度良く動作することができないという問題があった。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、増幅回路は、差動入力信号を増幅して第１増幅信号を出力する第１増幅部と、前記第１増幅信号を増幅して第２増幅信号を出力する第２増幅部と、を備え、前記第１増幅部は、前記差動入力信号を受ける第１及び第２差動対と、前記第１及び前記第２差動対のそれぞれに定電流を供給する電流源回路と、前記第１及び前記第２差動対のそれぞれに共通に設けられた負荷と、動作モードに応じて導通状態が制御されるスイッチ回路と、を備え、前記第１差動対は、第１及び第２ＭＯＳトランジスタを有し、前記第２差動対は、第３及び第４ＭＯＳトランジスタを有し、前記スイッチ回路は、第１及び第２スイッチＭＯＳトランジスタを有し、前記第１及び前記第３ＭＯＳトランジスタのそれぞれのゲートは、前記差動入力信号の一方を受け、前記第２及び前記第４ＭＯＳトランジスタのそれぞれのゲートは、前記差動入力信号の他方を受け、前記第１、前記第２、前記第３及び前記第４トランジスタのそれぞれのソースは、前記電流源回路に接続され、前記第１及び前記第２トランジスタのそれぞれのドレインは、第１電圧を受け、前記第３及び前記第４トランジスタのそれぞれのドレインは、それぞれ前記第１スイッチＭＯＳトランジスタ及び第２スイッチＭＯＳトランジスタを介して、前記第１電圧を受け、前記第１増幅部は、前記負荷と前記第１ＭＯＳトランジスタとの間の第１ノードの電位と、前記負荷と前記第２ＭＯＳトランジスタとの間の第２ノードの電位と、のうち少なくとも何れかを前記第１増幅信号として出力する。

また、一実施の形態によれば、増幅回路は、完全差動増幅回路から出力された差動出力信号の平均電圧と、所定電圧と、の差電圧を増幅し増幅結果を前記完全差動増幅回路にフィードバックする増幅回路であって、前記所定電圧を一方に受け、前記平均電圧を他方に受ける、第１差動対と、前記所定電圧を一方に受け、前記平均電圧を他方に受ける、第２差動対と、前記第１及び前記第２差動対のそれぞれに定電流を供給する電流源回路と、前記第２差動対に前記定電流を流すか否かを動作モードに応じて切り替えるスイッチ回路と、を有し、前記第１及び前記第２差動対のそれぞれの一方に流れる電流に応じた電圧を前記増幅結果として出力する。

また、一実施の形態によれば、増幅回路は、完全差動増幅回路から出力された差動出力信号の平均電圧と、所定電圧と、の差電圧を増幅し増幅結果を前記完全差動増幅回路にフィードバックする増幅回路であって、前記所定電圧を一方に受け、前記平均電圧を他方に受ける、差動対と、前記差動対に第１定電流を供給する第１電流源回路と、前記差動対に第２定電流を供給する第２電流源回路と、前記差動対に前記第２定電流を流すか否かを動作モードに応じて切り替えるスイッチ素子と、を有し、前記差動対の一方に流れる電流に応じた電圧を前記増幅結果として出力する。

前記一実施の形態によれば、動作モードに応じて変化する周波数特性の変化を抑制することが可能な増幅回路を提供することができる。

実施の形態１にかかる増幅回路の構成例を示す図である。 実施の形態１にかかる増幅回路を備えたスイッチトキャパシタ積分回路の構成例を示す図である。 実施の形態１にかかる増幅回路を備えたスイッチトキャパシタ積分回路のスイッチング動作を示すタイミングチャートである。 図２に示すスイッチトキャパシタ積分回路における増幅回路の周波数特性を示す図である。 図２に示すスイッチトキャパシタ積分回路における増幅回路のホールドモードでの周波数特性の改善具合を示す図である。 ΔΣＡＤＣの構成例を示すブロック図である。 マイコンの構成例を示すブロック図である。 実施の形態２にかかる増幅回路の第１の構成例を示す図である。 実施の形態２にかかる増幅回路の第２の構成例を示す図である。 実施の形態２にかかる増幅回路の第３の構成例を示す図である。 実施の形態２にかかる増幅回路の第４の構成例を示す図である。 実施の形態２にかかる増幅回路の第５の構成例を示す図である。 実施の形態２にかかる増幅回路の第６の構成例を示す図である。 実施の形態２にかかる増幅回路の第７の構成例を示す図である。 実施の形態２にかかる増幅回路の第８の構成例を示す図である。 実施の形態３にかかる完全差動増幅回路２１を示す概念図である。 完全差動増幅回路２１のサンプリングモードでの動作状態を示す図である。 完全差動増幅回路２１の比較モードでの動作状態を示す図である。 完全差動増幅回路２１の比較モードでの周波数特性を示す図である。 完全差動増幅回路２１の比較モードでの位相特性を示す図である。 完全差動増幅回路６００の比較モードでの位相特性を示す図である。 ＳＡＲＡＤＣの構成例を示すブロック図である。 ＳＡＲＡＤＣのスイッチング動作を示すタイミングチャートである。 実施の形態４にかかる増幅回路の第１の構成例を示す図である。 実施の形態４にかかる増幅回路の第２の構成例を示す図である。 実施の形態４にかかる増幅回路の第３の構成例を示す図である。 実施の形態４にかかるＣＭＦＢ回路の具体的構成例を示す図である。 構想に至る前の増幅回路の構成例を示す図である。 図２７に示す増幅回路の周波数特性を示す図である。 図２７に示す増幅回路を備えたスイッチトキャパシタ積分回路の構成例を示す図である。 図２７に示す増幅回路を備えたスイッチトキャパシタ積分回路のスイッチング動作を示すタイミングチャートである。 図２９に示すスイッチトキャパシタ積分回路における増幅回路の周波数特性を示す図である。 図２９に示すスイッチトキャパシタ積分回路における増幅回路のホールドモードでの位相特性を示す図である。 従来の完全差動増幅回路６００を示す概念図である。 従来の完全差動増幅回路６００の周波数特性を示す図である。

＜発明者らによる事前検討＞
実施の形態の説明をする前に、本発明者らが事前検討した内容について説明する。

図２７は、実施の形態に至る前の構想にかかる増幅回路５００を示す図である。図２７に示す増幅回路５００は、完全差動型増幅回路であって、入力段増幅部５０１と、出力段増幅部５０２と、容量素子Ｃｃ１，Ｃｃ２，ＣＬ１，Ｃｌ２と、を備える。

なお、容量素子ＣＬ１，ＣＬ２は、増幅回路５００の出力から見える負荷容量（出力負荷容量）である。容量素子Ｃｃ１，Ｃｃ２は、位相余裕を確保するための位相補償容量である。以下の説明では、容量素子Ｃｃ１，Ｃｃ２の容量値は何れもＣｃと表され、容量素子ＣＬ１，ＣＬ２の容量値は何れもＣＬと表される。

入力段増幅部５０１は、ＰチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）Ｍ５０３，Ｍ５０４と、ＮチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）Ｍ５０１，Ｍ５０２，Ｍ５０５と、を有する。なお、トランジスタＭ５０１，Ｍ５０２は、差動対を構成する。トランジスタＭ５０５は、差動対に定電流を供給する電流源回路として動作する。トランジスタＭ５０３，Ｍ５０４は、負荷として動作する。

出力段増幅部５０２は、ＰチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）Ｍ５０７，Ｍ５０９と、ＮチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）Ｍ５０６，Ｍ５０８と、を有する。なお、トランジスタＭ５０７，Ｍ５０９は、それぞれソース接地増幅回路の入力トランジスタとして動作する。トランジスタＭ５０６，Ｍ５０８は、それぞれソース接地増幅回路の負荷として動作する。

トランジスタＭ５０３では、ソースが電源電圧端子ＶＤＤに接続され、ドレインがノードＮ５０１に接続され、ゲートにバイアス電圧Ｖｂ１が供給される。トランジスタＭ５０４では、ソースが電源電圧端子ＶＤＤに接続され、ドレインがノードＮ５０２に接続され、ゲートにバイアス電圧Ｖｂ１が供給される。トランジスタＭ５０１では、ソースがトランジスタＭ５０５のドレインに接続され、ドレインがノードＮ５０１に接続され、ゲートが外部入力端子Ｖｉｎ＋に接続される。トランジスタＭ５０２では、ソースがトランジスタＭ５０５のドレインに接続され、ドレインがノードＮ５０２に接続され、ゲートが外部入力端子Ｖｉｎ−に接続される。トランジスタＭ５０５では、ソースが接地電圧端子ＧＮＤに接続され、ゲートにバイアス電圧Ｖｂｒ１が供給される。

トランジスタＭ５０９では、ソースが電源電圧端子ＶＤＤに接続され、ドレインが外部出力端子Ｖｏｕｔ＋に接続され、ゲートがノードＮ５０１に接続される。トランジスタＭ５０７では、ソースが電源電圧端子ＶＤＤに接続され、ドレインが外部出力端子Ｖｏｕｔ−に接続され、ゲートがノードＮ５０２に接続される。トランジスタＭ５０８では、ソースが接地電圧端子ＧＮＤに接続され、ドレインが外部出力端子Ｖｏｕｔ＋に接続され、ゲートにバイアス電圧Ｖｂｒ２が供給される。トランジスタＭ５０６では、ソースが接地電圧端子ＧＮＤに接続され、ドレインが外部出力端子Ｖｏｕｔ−に接続され、ゲートにバイアス電圧Ｖｂｒ２が供給される。

容量素子Ｃｃ１はノードＮ５０１と外部出力端子Ｖｏｕｔ＋との間に設けられる。容量素子Ｃｃ２はノードＮ５０２と外部出力端子Ｖｏｕｔ−との間に設けられる。容量素子ＣＬ１は、外部出力端子Ｖｏｕｔ＋と接地電圧端子ＧＮＤとの間に設けられる。容量素子ＣＬ２は、外部出力端子Ｖｏｕｔ−と接地電圧端子ＧＮＤとの間に設けられる。

入力段増幅部５０１では、外部入力端子Ｖｉｎ＋に差動入力信号の一方が供給され、外部入力端子Ｖｉｎ−に差動入力信号の他方が供給される。そして、トランジスタＭ５０１，Ｍ５０２からなる差動対と、トランジスタＭ５０３，Ｍ５０４からなる負荷と、によって差動入力信号（Ｖｉｎ）の差動増幅が行われる。

出力段増幅部５０２では、入力段増幅部５０１の出力となるノードＮ５０１，Ｎ５０２の電圧に応じてソース接地増幅回路であるトランジスタＭ５０９，Ｍ５０７のドレイン電流が変化する。それに伴って、外部出力端子Ｖｏｕｔ＋，Ｖｏｕｔ−から出力される差動出力信号（Ｖｏｕｔ）の電圧レベルが変化する。

図２８は、図２７に示す増幅回路５００の周波数特性を示す図である。なお、横軸が周波数を示し、縦軸がゲイン（利得）を示す。

図２８に示すように、ゼロクロス点はｇｍ１／Ｃｃとなり、第二極はｇｍ２／ＣＬとなる。なお、ｇｍ１は、入力段増幅部５０１のトランスコンダクタンスを示し、ｇｍ２は、出力段増幅部５０２のトランスコンダクタンスを示す。

図２９は、図２７に示す増幅回路５００を備えたスイッチトキャパシタ積分回路（以下、単に積分回路と称す）５０の構成例を示す図である。

図２９に示す積分回路５０は、増幅回路５００と、スイッチ素子ＳＷ１１〜ＳＷ１８と、容量素子Ｃｓ１，Ｃｓ２，Ｃｐ１，Ｃｐ２，Ｃｈ１，Ｃｈ２と、を有する。なお、容量素子Ｃｐ１，Ｃｐ２は、増幅回路５００の入力端子側に付加された寄生容量である。以下の説明では、容量素子Ｃｓ１，Ｃｓ２の容量値は何れもＣｓと表され、容量素子Ｃｐ１，Ｃｐ２は何れもＣｐと表され、容量素子Ｃｈ１，Ｃｈ２の容量値は何れもＣｈと表される。

スイッチ素子ＳＷ１１は、積分回路５０の外部入力端子ＩＮ＋と、容量素子Ｃｓ１の一端と、の間に設けられ、制御信号φ２に基づいてオンオフする。スイッチ素子ＳＷ１２は、積分回路５０の外部入力端子ＩＮ−と、容量素子Ｃｓ２の一端と、の間に設けられ、制御信号φ２に基づいてオンオフする。スイッチ素子ＳＷ１３は、容量素子Ｃｓ１の他端と、増幅回路５００の外部入力端子Ｖｉｎ＋と、の間に設けられ、制御信号φ１に基づいてオンオフする。スイッチ素子ＳＷ１４は、容量素子Ｃｓ２の他端と、増幅回路５００の外部入力端子Ｖｉｎ−と、の間に設けられ、制御信号φ１に基づいてオンオフする。スイッチ素子ＳＷ１５は、容量素子Ｃｓ１の一端と、接地電圧端子ＧＮＤと、の間に設けられ、制御信号φ１に基づいてオンオフする。スイッチ素子ＳＷ１６は、容量素子Ｃｓ２の一端と、接地電圧端子ＧＮＤと、の間に設けられ、制御信号φ１に基づいてオンオフする。スイッチ素子ＳＷ１７は、容量素子Ｃｓ１の他端と、接地電圧端子ＧＮＤと、の間に設けられ、制御信号φ１に基づいてオンオフする。スイッチ素子ＳＷ１８は、容量素子Ｃｓ２の他端と、接地電圧端子ＧＮＤと、の間に設けられ、制御信号φ１に基づいてオンオフする。容量素子Ｃｐ１は、増幅回路５００の外部入力端子Ｖｉｎ＋と、接地電圧端子ＧＮＤと、の間に設けられる。容量素子Ｃｐ２は、増幅回路５００の外部入力端子Ｖｉｎ−と、接地電圧端子ＧＮＤと、の間に設けられる。容量素子Ｃｈ１は、増幅回路５００の外部出力端子Ｖｏｕｔ−と外部入力端子Ｖｉｎ＋との間に設けられる。容量素子Ｃｈ２は、増幅回路５００の外部出力端子Ｖｏｕｔ＋と外部入力端子Ｖｉｎ＋との間に設けられる。そして、増幅回路５００の外部出力端子Ｖｏｕｔ−は、積分回路５０の外部出力端子ＯＵＴ＋に接続され、増幅回路５００の外部出力端子Ｖｏｕｔ＋は、積分回路５０の外部出力端子ＯＵＴ−に接続される。

図３０は、スイッチトキャパシタ積分回路５０のスイッチング動作を示すタイミングチャートである。

まず、制御信号φ１がＬレベル、制御信号φ２がＨレベルになると、スイッチ素子ＳＷ１３〜ＳＷ１６がそれぞれオフし、スイッチ素子ＳＷ１１，ＳＷ１２，ＳＷ１７，ＳＷ１８がそれぞれオンする。それにより、外部入力信号ＩＮ＋，ＩＮ−に供給された一対の差動入力信号がそれぞれ容量素子Ｃｓ１，Ｃｓ２によってサンプリングされる。一方で、容量素子Ｃｈ１，Ｃｈ２に蓄積された電荷は保持される。以降、この動作モードを「ホールドモード」と称す。

次に、制御信号φ１がＨレベル、制御信号φ２がＬレベルになると、スイッチ素子ＳＷ１３〜ＳＷ１６がそれぞれオンし、スイッチ素子ＳＷ１１，ＳＷ１２，ＳＷ１７，ＳＷ１８がそれぞれオフする。それにより、容量素子Ｃｓ１，Ｃｓ２に蓄積された電荷は、それぞれ容量素子Ｃｈ１，Ｃｈ２に転送され、積分される。以降、この動作モードを「積分モード」と称す。

積分回路５０は、ホールドモードと積分モードとを交互に繰り返すことにより、一対の差動入力信号を積分して一対の差動出力信号として出力する。

ここで、図２９に示す積分回路５０では、積分モードにてオンするスイッチ素子と、ホールドモードにてオンするスイッチ素子と、が異なる。したがって、積分モードにて増幅回路５００の出力から見えるフィードバックファクタと、ホールドモードにて増幅回路５００の出力から見えるフィードバックファクタと、が異なる。

より具体的には、積分モードにて増幅回路５００の出力から見えるフィードバックファクタβｉｎｔｅｇは、次の式（１）のように表される。

βｉｎｔｅｇ＝Ｃｈ／（Ｃｈ＋Ｃｓ＋Ｃｐ） ・・・（１）

一方、ホールドモードにて増幅回路５００の出力から見えるフィードバックファクタβｈｏｌｄは、次の式（２）のように表される。

βｈｏｌｄ＝Ｃｈ／（Ｃｈ＋Ｃｐ） ・・・（２）

つまり、式（１）及び式（２）より、βｉｎｔｅｇ＜βｈｏｌｄとなる。

それにより、積分モードでの増幅回路５００の周波数特性と、ホールドモードでの増幅回路５００の周波数特性と、が異なってしまう。換言すると、動作モードに応じて増幅回路５００の周波数特性が変化してしまう。

図３１は、図２９に示す積分回路５０における増幅回路５００の周波数特性を示す図である。より具体的には、図３１は、図２９に示す積分回路５０の開ループ伝達関数の周波数特性（図２９のノードＡ１，Ａ２で帰還を切断した場合の周波数特性）を示す図である。また、図３２は、図２９に示す積分回路５０における増幅回路５００のホールドモードでの位相特性を示す図である。

なお、ＣＬｔは、増幅回路５００の出力から見える負荷容量（出力負荷容量）のトータル値である。また、容量値Ｃｐ，Ｃｓは容量値Ｃｈと比較して小さいものとする。例えば、容量値Ｃｐは約１００ｆＦ、容量値Ｃｓは数百ｆＦ、容量値Ｃｈは数ｐＦ程度である。

図３１に示すように、積分モードでの増幅回路５００の第二極の周波数は、ｇｍ２／ＣＬｔであり、ゼロクロス点の周波数は、（ｇｍ１・βｉｎｔｅｇ）／Ｃｃである。一方、ホールドモードでの増幅回路５００の第二極の周波数は、ｇｍ２／ＣＬｔであり、ゼロクロス点の周波数は、（ｇｍ１・βｈｏｌｄ）／Ｃｃである。

つまり、図３１を見ても明らかなように、積分モードでの増幅回路５００の周波数特性と、ホールドモードでの増幅回路５００の周波数特性と、が異なっている。換言すると、動作モードに応じて増幅回路５００の周波数特性が変化している。

ここで、図３２に示すように、ホールドモードでは、第二極の周波数がゼロクロス点の周波数より低いため、このままでは位相余裕を十分に確保することができない。ホールドモードで十分な位相余裕を確保するためには、第１の手段として、トランスコンダクタンスｇｍ１を小さくし、かつ、容量値Ｃｃを大きくすることにより、ゼロクロス点の周波数を第二極の周波数よりも十分に低くすることが考えられる。しかしながら、その場合、積分モードでの帯域が低くなりすぎてしまう可能性がある（図３１参照）。

そこで、ホールドモードで十分な位相余裕を確保するための第２の手段として、トランスコンダクタンスｇｍ２を大きくすることにより、第二極の周波数をゼロクロス点の周波数よりも十分に高くすることが考えられる。しかしながら、その場合、出力段増幅部５０２に流す電流を大きくするか、出力段増幅部５０２の入力側トランジスタ（Ｍ５０７，Ｍ５０９）のサイズを大きくする必要がある。そのため、増幅回路５００の消費電力や回路規模が増大してしまう。それに応じて、積分回路５０の消費電力や回路規模も増大してしまう。

以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。

＜実施の形態１＞
図１は、実施の形態１にかかる増幅回路１００の構成例を示す図である。本実施の形態にかかる増幅回路１００は、動作モードに応じてトランスコンダクタンスを切り替える。それにより、本実施の形態にかかる増幅回路１００は、動作モードに応じて変化する周波数特性の変化を抑制することができる。以下、具体的に説明する。

図１に示す増幅回路１００は、完全差動型増幅回路であって、入力段増幅部（第１増幅部）１０１と、出力段増幅部（第２増幅部）１０２と、容量素子Ｃｃ１，Ｃｃ２，ＣＬ１，ＣＬ２と、を備える。

なお、容量素子ＣＬ１，ＣＬ２は、増幅回路１００の出力から見える負荷容量（出力負荷容量）である。容量素子Ｃｃ１，Ｃｃ２は、位相余裕を確保するための位相補償容量である。以下の説明では、容量素子Ｃｃ１，Ｃｃ２の容量値は何れもＣｃと表され、容量素子ＣＬ１，ＣＬ２の容量値は何れもＣＬと表される。

入力段増幅部１０１は、トランジスタＭ１〜Ｍ１１を有する。本実施の形態では、トランジスタＭ９，Ｍ１０がＰチャネルＭＯＳトランジスタであって、トランジスタＭ１〜Ｍ８がＮチャネルＭＯＳトランジスタである場合を例に説明する。なお、トランジスタ（第１ＭＯＳトランジスタ）Ｍ１及びトランジスタ（第２ＭＯＳトランジスタ）Ｍ４は、第１の差動対を構成する。トランジスタ（第３ＭＯＳトランジスタ）Ｍ２及びトランジスタ（第４トランジスタ）Ｍ３は、第２の差動対を構成する。トランジスタＭ１１は、第１及び第２の差動対に定電流を供給する電流源回路として動作する。トランジスタ（第５及び第６ＭＯＳトランジスタ）Ｍ９，Ｍ１０は、第１及び第２の差動対に対して共通に設けられた負荷として動作する。トランジスタＭ５〜Ｍ８は、トランジスタＭ２，Ｍ３の接続先を切り替えるスイッチ素子として動作する。トランジスタＭ５〜Ｍ８によりスイッチ回路が構成される。

出力段増幅部１０２は、トランジスタＭ１２〜Ｍ１５を有する。本実施の形態では、トランジスタＭ１２，Ｍ１３がＰチャネルＭＯＳトランジスタであって、トランジスタＭ１４，Ｍ１５がＮチャネルＭＯＳトランジスタである場合を例に説明する。なお、トランジスタＭ１２，Ｍ１３は、それぞれソース接地増幅回路の入力トランジスタとして動作する。トランジスタＭ１４，Ｍ１５は、それぞれソース接地増幅回路の負荷として動作する。

トランジスタＭ９では、ソースが電源電圧端子ＶＤＤに接続され、ドレインがノード（第１ノード）Ｎ１に接続され、ゲートにバイアス電圧Ｖｂ１が供給される。トランジスタＭ１０では、ソースが電源電圧端子ＶＤＤに接続され、ドレインがノード（第２ノード）Ｎ２に接続され、ゲートにバイアス電圧Ｖｂ１が供給される。トランジスタＭ１では、ソースがノードＮ５に接続され、ドレインがノードＮ１に接続され、ゲートが外部入力端子Ｖｉｎ＋に接続される。トランジスタＭ４では、ソースがノードＮ５に接続され、ドレインがノードＮ２に接続され、ゲートが外部入力端子Ｖｉｎ−に接続される。トランジスタＭ１１では、ソースが接地電圧端子ＧＮＤに接続され、ドレインがノードＮ５に接続され、ゲートにバイアス電圧Ｖｂ２が供給される。

トランジスタＭ２では、ソースがノードＮ５に接続され、ドレインがノードＮ３に接続され、ゲートが外部入力端子Ｖｉｎ＋に接続される。トランジスタＭ５では、ソースがノードＮ３に接続され、ドレインがノードＮ１に接続され、ゲートが外部入力端子Ｓ１に接続される。トランジスタＭ６では、ソースがノードＮ３に接続され、ドレインがノードＮ２に接続され、ゲートが外部入力端子Ｓ２に接続される。

トランジスタＭ３では、ソースがノードＮ５に接続され、ドレインがノードＮ４に接続され、ゲートが外部入力端子Ｖｉｎ−に接続される。トランジスタＭ８では、ソースがノードＮ４に接続され、ドレインがノードＮ２に接続され、ゲートが外部入力端子Ｓ１に接続される。トランジスタＭ７では、ソースがノードＮ４に接続され、ドレインがノードＮ１に接続され、ゲートが外部入力端子Ｓ２に接続される。

トランジスタＭ１２では、ソースが電源電圧端子ＶＤＤに接続され、ドレインが外部出力端子Ｖｏｕｔ＋に接続され、ゲートがノードＮ１に接続される。トランジスタＭ１３では、ソースが電源電圧端子ＶＤＤに接続され、ドレインが外部出力端子Ｖｏｕｔ−に接続され、ゲートがノードＮ２に接続される。トランジスタＭ１４では、ソースが接地電圧端子ＧＮＤに接続され、ドレインが外部出力端子Ｖｏｕｔ＋に接続され、ゲートにバイアス電圧Ｖｂ３が供給される。トランジスタＭ１５では、ソースが接地電圧端子ＧＮＤに接続され、ドレインが外部出力端子Ｖｏｕｔ−に接続され、ゲートにバイアス電圧Ｖｂ３が供給される。

容量素子Ｃｃ１は、ノードＮ１と外部出力端子Ｖｏｕｔ＋との間に設けられる。容量素子Ｃｃ２は、ノードＮ２と外部出力端子Ｖｏｕｔ−との間に設けられる。容量素子ＣＬ１は、外部出力端子Ｖｏｕｔ＋と接地電圧端子ＧＮＤとの間に設けられる。容量素子ＣＬ２は、外部出力端子Ｖｏｕｔ−と接地電圧端子ＧＮＤとの間に設けられる。

入力段増幅部１０１では、外部入力端子Ｖｉｎ＋に差動入力信号の一方が供給され、外部入力端子Ｖｉｎ−に差動入力信号の他方が供給される。そして、トランジスタＭ１，Ｍ４からなる第１の差動対と、トランジスタＭ２，Ｍ３からなる第２の差動対と、トランジスタＭ９，Ｍ１０からなる負荷と、によって、差動入力信号（Ｖｉｎ）の差動増幅が行われる。

さらに、入力段増幅部１０１では、外部入力端子Ｓ１に制御信号Ｓ１が供給され、外部入力端子Ｓ２に制御信号Ｓ２が供給される。なお、制御信号Ｓ１，Ｓ２は、相補的にＨレベルＬレベルが切り替わる。したがって、スイッチ素子であるトランジスタＭ５，Ｍ８と、スイッチ素子であるトランジスタＭ６，Ｍ７とは、相補的にオンオフする。

例えば、制御信号Ｓ１がＨレベル、制御信号Ｓ２がＬレベルの場合、トランジスタＭ５，Ｍ８がオンし、トランジスタＭ６，Ｍ７がオフする。それにより、ノードＮ１とノードＮ３とが導通し、ノードＮ２とノードＮ３とが非導通となる。また、ノードＮ２とノードＮ４とが導通し、ノードＮ１とノードＮ４とが非導通となる。

つまり、ノードＮ１と、ノードＮ５（トランジスタＭ１１のドレイン）と、の間には、第１の差動対の一方（トランジスタＭ１）と、第２の差動対の一方（トランジスタＭ２）と、が並列に設けられることとなる。また、ノードＮ２と、ノードＮ５（トランジスタＭ１１のドレイン）と、の間には、第１の差動対の他方（トランジスタＭ４）と、第２の差動対の他方（トランジスタＭ３）と、が並列に設けられることとなる。

このとき、トランジスタＭ１，Ｍ４のトランスコンダクタンスをｇｍ１ａとし、トランジスタＭ２，Ｍ３のトランスコンダクタンスをｇｍ１ｂとすると、入力段増幅部１０１のトランスコンダクタンスは、ｇｍ１ａ＋ｇｍ１ｂとなる。

一方、制御信号Ｓ１がＬレベル、制御信号Ｓ２がＨレベルの場合、トランジスタＭ５，Ｍ８がオフし、トランジスタＭ６，Ｍ７がオンする。それにより、ノードＮ１とノードＮ３とが非導通となり、ノードＮ２とノードＮ３とが導通する。また、ノードＮ２とノードＮ４とが非導通となり、ノードＮ１とノードＮ４とが導通する。

つまり、ノードＮ１と、ノードＮ５（トランジスタＭ１１のドレイン）と、の間には、第１の差動対の一方（トランジスタＭ１）と、第２の差動対の他方（トランジスタＭ３）と、が並列に設けられることとなる。また、ノードＮ２と、ノードＮ５（トランジスタＭ１１のドレイン）と、の間には、第１の差動対の他方（トランジスタＭ４）と、第２の差動対の一方（トランジスタＭ２）と、が並列に設けられることとなる。

このとき、トランジスタＭ１，Ｍ４のトランスコンダクタンスをｇｍ１ａとし、トランジスタＭ２，Ｍ３のトランスコンダクタンスをｇｍ１ｂとすると、入力段増幅部１０１のトランスコンダクタンスは、ｇｍ１ａ−ｇｍ１ｂとなる。

つまり、入力段増幅部１０１では、制御信号Ｓ１，Ｓ２に基づいてトランスコンダクタンスが切り替わる。

出力段増幅部１０２では、入力段増幅部１０１の出力（第１増幅信号）となるノードＮ１，Ｎ２の電圧に応じてソース接地増幅回路であるトランジスタＭ１２，Ｍ１３のドレイン電流が変化する。それに伴って、外部出力端子Ｖｏｕｔ＋，Ｖｏｕｔ−から出力される差動出力信号（Ｖｏｕｔ）（第２増幅信号）の電圧レベルが変化する。

図２は、図１に示す増幅回路１００を備えたスイッチトキャパシタ積分回路（以下、単に積分回路と称す）１０の構成例を示す図である。また、図３は、積分回路１０のスイッチング動作を示すタイミングチャートである。図２に示す積分回路１０は、図２９に示す積分回路５０と比較して、従来の増幅回路５００に代えて増幅回路１００を備える。図２に示す積分回路１０のその他の構成及び動作については、図２９に示す積分回路５０と同様であるため、同一の要素に同一の符号を付してその説明を省略する。また、図３の動作についても、図３０と同様であるため、その説明を省略する。

なお、図２の例では、増幅回路１００に入力される制御信号Ｓ１として制御信号φ１が用いられ、制御信号Ｓ２として制御信号φ２が用いられる。したがって、制御信号φ１（ｓ１）がＨレベルを示し、制御信号φ２（ｓ２）がＬレベルを示す積分モードでは、入力段増幅部１０１のトランスコンダクタンスはｇｍ１ａ＋ｇｍ１ｂとなる。一方、制御信号φ１（ｓ１）がＬレベルを示し、制御信号φ２（ｓ２）がＨレベルを示すホールドモードでは、入力段増幅部１０１のトランスコンダクタンスはｇｍ１ａ−ｇｍ１ｂとなる。

図４は、図２に示す積分回路１０における増幅回路１００の周波数特性を示す図である。より具体的には、図４は、図２に示す積分回路１０の開ループ伝達関数の周波数特性（図２のノードＡ１，Ａ２で帰還を切断した場合の周波数特性）を示す図である。

なお、上記したように、積分モードにて増幅回路１００の出力から見えるフィードバックファクタβｉｎｔｅｇは、Ｃｈ／（Ｃｈ＋Ｃｓ＋Ｃｐ）である。ホールドモードにて増幅回路１００の出力から見えるフィードバックファクタβｈｏｌｄは、Ｃｈ／（Ｃｈ＋Ｃｐ）である。つまり、βｉｎｔｅｇ＜βｈｏｌｄとなる。また、ＣＬｔは、増幅回路１００の出力から見える負荷容量（出力負荷容量）のトータル値である。また、容量値Ｃｐ，Ｃｓは容量値Ｃｈと比較して小さいものとする。

図４に示すように、積分モードでの増幅回路１００の第二極の周波数は、ｇｍ２／ＣＬｔであり、ゼロクロス点の周波数は、（ｇｍ１ａ＋ｇｍ１ｂ）・βｉｎｔｅｇ／Ｃｃである。一方、ホールドモードでの増幅回路１００の第二極の周波数は、ｇｍ２／ＣＬｔであり、ゼロクロス点の周波数は、（ｇｍ１ａ−ｇｍ１ｂ）・βｉｎｔｅｇ／Ｃｃである。

ここで、図４を見ても明らかなように、積分モードでの増幅回路１００の周波数特性と、ホールドモードでの増幅回路１００の周波数特性とが、図３１の場合よりも、近づいている。以下、その理由について説明する。

まず、積分モードでは、増幅回路１００の出力が変動するため、ある程度の帯域を確保しておく必要がある。また、積分モードでは、仮に増幅回路１００のトランスコンダクタンスが一定であるならば、ゼロクロス点が低周波側に移動するため、位相余裕を確保しやすい。このような理由により、積分モードでは、入力段増幅部１０１のトランスコンダクタンスは、比較的大きな値に変更可能である。

一方、ホールドモードでは、増幅回路１００の出力が変動しないため、帯域を確保する必要はない。また、ホールドモードでは、仮に増幅回路１００のトランスコンダクタンスが一定であるならば、ゼロクロス点が高周波側に移動するため、位相余裕を確保しにくい。このような理由により、ホールドモードでは、入力段増幅部１０１のトランスコンダクタンスは、比較的小さな値に変更可能である。

そこで、増幅回路１００は、制御信号Ｓ１，Ｓ２に基づいて第２の差動対の接続先を切り替えることにより、積分モードではトランスコンダクタンスをｇｍ１ａ＋ｇｍ１ｂにして比較的大きくし、ホールドモードではトランスコンダクタンスをｇｍ１ａ−ｇｍ１ｂにして比較的小さくしている。それにより、増幅回路１００は、それぞれの動作モードでの周波数特性を近づけている。換言すると、増幅回路１００は、動作モードによって変化する周波数特性の変化を抑制している。なお、ｇｍ１ａ，ｇｍ１ｂは、予め適切な値に調整されていることが好ましい。

図５は、図２に示す積分回路１０における増幅回路１００のホールドモードでの位相特性を示す図である。また、図５には、比較のため、図２９に示す積分回路５０における増幅回路５００のホールドモードでの位相特性も示している。なお、図５の例では、ｇｍ１＝ｇｍ１ａ＋ｇｍ１ｂであるものとする。

図５に示すように、本実施の形態にかかる増幅回路１００は、積分モードの周波数特性を維持しつつ、ホールドモードにて十分な位相余裕を確保できていることが分かる。

なお、増幅回路は、位相補償容量である容量素子Ｃｃ１，Ｃｃ２の容量値Ｃｃを切り替えることにより、動作モードに応じて変化する周波数特性の変化を抑制することも可能である。しかしながら、容量値Ｃｃを切り替えると、ノードＮ１，Ｎ２の電圧値が大きく変化してしまい、それに応じて、増幅回路の出力値も大きく変化してしまうという問題がある。

一方、本実施の形態にかかる増幅回路１００では、ノードＮ１，Ｎ２の電位差が増幅回路１０２のゲイン分の１であるため、第２の差動対の接続先（トランジスタＭ２，Ｍ３）を切り替えてもノードＮ１、Ｎ２の電圧値に大きな影響を与えない。このことは、増幅回路１００のゲインが大きいほど顕著になる。つまり、本実施の形態にかかる増幅回路１００は、容量値Ｃｃを切り替える構成よりも、精度の高い差動増幅信号を出力することができる。

このように、本実施の形態にかかる増幅回路１００は、第１の差動対に加え、動作モードに応じて接続先の切り替わる第２の差動対を備え、動作モードに応じてトランスコンダクタンスを切り替える。それにより、本実施の形態にかかる増幅回路１００は、動作モードに応じて変化する周波数特性の変化を抑制することができる。つまり、本実施の形態にかかる増幅回路１００は、動作モードに応じて適当な帯域及び位相余裕を確保することができるということである。

さらに、本実施の形態にかかる増幅回路１００は、従来と異なり、周波数特性の変化を抑制するために、出力段増幅部に流す電流を大きくしたり、出力段増幅部の入力側トランジスタのサイズを大きくしたりする必要が無い。そのため、本実施の形態にかかる増幅回路１００は、従来よりも、消費電力や回路規模の増大を抑制することができる。

（ＡＤ変換回路への適用事例）
図６は、積分回路１０が適用されたデルタシグマＡＤ変換回路（以下、単にΔΣＡＤＣと称す）１の構成例を示すブロック図である。ΔΣＡＤＣ１は、外部からのアナログ信号Ａｉｎと、フィードバック信号と、の差分を出力する減算回路１３と、前記差分を積分する積分回路１０と、積分回路１０の積分結果を量子化し、デジタル信号Ｄｏｕｔとして出力する量子化回路１１と、量子化回路１１から出力されたデジタル信号をアナログ信号に変換しフィードバック信号として出力するＤＡ変換回路１２と、を備える。このように、本実施の形態にかかる増幅回路１００及びそれを備えた積分回路１０は、ΔΣＡＤＣ１にも適用することができる。このΔΣＡＤＣ１は、例えば、図７に示すようにマイコンの一部に設けられる。

なお、近年のＡＤ変換回路には、スイッチトキャパシタ積分回路の容量を変化させることによりゲインを意図的に切り替える構成のものがある。この構成では、ゲインの切り替わりに応じて、スイッチトキャパシタ積分回路のフィードバックファクタや出力負荷容量が変化する。本実施の形態にかかる増幅回路１００は、このようなＡＤ変換回路に対しても効果的に適用することができる。

また、本実施の形態にかかる増幅回路１００は、上記したΔΣＡＤＣに関わらず、逐次比較型ＡＤ変換回路、パイプライン型ＡＤ変換回路、その他の方式を用いたＡＤ変換回路にも適用することができる。さらに、本実施の形態にかかる増幅回路１００は、ＡＤ変換回路に関わらず、動作モードに応じて負荷が変動する何れの回路にも適用することができる。

＜実施の形態２＞
本実施の形態では、図１に示す増幅回路１００の変形例について説明する。

（第１の変形例）
図８は、図１に示す増幅回路１００の第１の変形例を増幅回路１００ａとして示す図である。図８に示す増幅回路１００ａは、図１に示す増幅回路１００と比較して、スイッチ素子であるトランジスタＭ６，Ｍ７を有しない。図８に示す増幅回路１００ａのその他の回路構成については、図１に示す増幅回路１００と同様であるため、その説明を省略する。

増幅回路１００ａでは、制御信号Ｓ１がＨレベルの場合、トランジスタＭ５，Ｍ８がオンするため、入力段増幅部１０１ａ（入力段増幅部１０１に対応）のトランスコンダクタンスは、ｇｍ１ａ＋ｇｍ１ｂとなる。一方、制御信号Ｓ１がＬレベルの場合、トランジスタＭ５，Ｍ６がオフするため、入力段増幅部１０１ａのトランスコンダクタンスは、ｇｍ１ａとなる。

このように、増幅回路１００ａは、増幅回路１００と同様に、動作モードに応じて入力段増幅部１０１ａのトランスコンダクタンスを切り替えることが可能である。それにより、増幅回路１００ａは、増幅回路１００と同様の効果を奏することができる。

（第２の変形例）
図９は、図１に示す増幅回路１００の第２の変形例を増幅回路１００ｂとして示す図である。図９に示す増幅回路１００ｂは、図１に示す増幅回路１００と比較して、スイッチ素子であるトランジスタＭ５，Ｍ８を有しない。図９に示す増幅回路１００ｂのその他の回路構成については、図１に示す増幅回路１００と同様であるため、その説明を省略する。

増幅回路１００ｂでは、制御信号Ｓ２がＬレベルの場合、トランジスタＭ６，Ｍ７がオフするため、入力段増幅部１０１ｂ（入力段増幅部１０１に対応）のトランスコンダクタンスは、ｇｍ１ａとなる。一方、制御信号Ｓ２がＨレベルの場合、トランジスタＭ６，Ｍ７がオンするため、入力段増幅部１０１ｂのトランスコンダクタンスは、ｇｍ１ａ−ｇｍ１ｂとなる。

このように、増幅回路１００ｂは、増幅回路１００と同様に、動作モードに応じて入力段増幅部１０１ｂのトランスコンダクタンスを切り替えることが可能である。それにより、増幅回路１００ｂは、増幅回路１００と同様の効果を奏することができる。

（第３の変形例）
図１０は、図１に示す増幅回路１００の第３の変形例を増幅回路１００ｃとして示す図である。図１０に示す増幅回路１００ｃは、図１に示す増幅回路１００と比較して、入力段増幅部にフォールデッドカスコード型（折り返しカスコード型）の増幅回路を採用している。

より具体的には、増幅回路１００ｃは、入力段増幅部１０１ｃ（入力段増幅部１０１に対応）に、トランジスタＭ１６〜Ｍ２１をさらに備える。

本実施の形態では、トランジスタＭ１６，Ｍ１７がＰチャネルＭＯＳトランジスタであって、トランジスタＭ１８〜Ｍ２１がＮチャネルＭＯＳトランジスタである場合を例に説明する。なお、トランジスタＭ１６〜Ｍ２１は負荷として動作する。

トランジスタＭ１６では、ソースがノードＮ１に接続され、ドレインがノードＮ６に接続され、ゲートにバイアス電圧Ｖｂ４が供給される。トランジスタＭ１８では、ソースがトランジスタＭ２０のドレインに接続され、ドレインがノードＮ６に接続され、ゲートにバイアス電圧Ｖｂ５が供給される。トランジスタＭ２０では、ソースが接地電圧端子ＧＮＤに接続され、ゲートにバイアス電圧Ｖｂ６が供給される。

トランジスタＭ１７では、ソースがノードＮ２に接続され、ドレインがノードＮ７に接続され、ゲートにバイアス電圧Ｖｂ４が供給される。トランジスタＭ１９では、ソースがトランジスタＭ２１のドレインに接続され、ドレインがノードＮ７に接続され、ゲートにバイアス電圧Ｖｂ５が供給される。トランジスタＭ２１では、ソースが接地電圧端子ＧＮＤに接続され、ゲートにバイアス電圧Ｖｂ６が供給される。

入力段増幅部１０１ｃでは、ノードＮ１，Ｎ２を流れる電流の変化と逆極性の電流変化が、それぞれノードＮ６，Ｎ７を流れる電流に伝達される。

そして、出力段増幅部１０２では、入力段増幅部１０１ｃの出力となるノードＮ６，Ｎ７の電圧に応じてソース接地増幅回路であるトランジスタＭ１２，Ｍ１３のドレイン電流が変化する。それに伴って、外部出力端子Ｖｏｕｔ＋，Ｖｏｕｔ−から出力される差動出力信号（Ｖｏｕｔ）の電圧レベルが変化する。

図１０に示す増幅回路１００ｃのその他の回路構成については、図１に示す増幅回路１００と同様であるため、その説明を省略する。

このように、フォールデッドカスコード型の入力段増幅部１０１ｃが採用された増幅回路１００ｃでも、増幅回路１００と同様の効果を奏することができる。さらに、増幅回路１００ｃは、ノードＮ１，Ｎ２が低インピーダンス点に接続されるため、第２の差動対の接続先を切り替えた際の差動出力信号の変動をさらに抑制することが可能である。

（第４の変形例）
図１１は、図１に示す増幅回路１００の第４の変形例を増幅回路１００ｄとして示す図である。図１１に示す増幅回路１００ｄは、図１に示す増幅回路１００と比較して、入力段増幅部にテレスコピックカスコード型の増幅回路を採用している。

より具体的には、増幅回路１００ｄは、入力段増幅部１０１ｄ（入力段増幅部１０１に対応）に、負荷であるトランジスタＭ２２〜Ｍ２５をさらに備える。

本実施の形態では、トランジスタＭ２２，Ｍ２３がＰチャネルＭＯＳトランジスタであって、トランジスタＭ２４〜Ｍ２５がＮチャネルＭＯＳトランジスタである場合を例に説明する。

トランジスタＭ２２，Ｍ２４は、トランジスタＭ９のドレインと、ノードＮ１と、の間に直列に設けられる。トランジスタＭ２３，Ｍ２５は、トランジスタＭ１０のドレインと、ノードＮ２と、の間に直列に設けられる。トランジスタＭ２２，Ｍ２３のゲートには、バイアス電圧Ｖｂ７が供給され、トランジスタＭ２４，Ｍ２５のゲートには、バイアス電圧Ｖｂ８が供給される。

そして、出力段増幅部１０２では、入力段増幅部１０１ｄの出力となるノードＮ８，Ｎ９の電圧に応じてソース接地増幅回路の入力トランジスタＭ１２，Ｍ１３のドレイン電流が変化する。それに伴って、外部出力端子Ｖｏｕｔ＋，Ｖｏｕｔ−から出力される差動出力信号（Ｖｏｕｔ）の電圧レベルが変化する。

図１１に示す増幅回路１００ｄのその他の回路構成については、図１に示す増幅回路１００と同様であるため、その説明を省略する。

このように、テレスコピックカスコード型の入力段増幅部１０１ｄが採用された増幅回路１００ｄでも、増幅回路１００と同様の効果を奏することができる。さらに、増幅回路１００ｄは、ノードＮ１，Ｎ２が低インピーダンス点に接続されるため、第２の差動対の接続先を切り替えた場合における差動出力信号の変動をさらに抑制することが可能である。

（第５の変形例）
図１２は、図１に示す増幅回路１００の第５の変形例を増幅回路１００ｅとして示す図である。図１２に示す増幅回路１００ｅでは、図１に示す増幅回路１００と比較して、各トランジスタの導電型が逆になり、電源電圧端子ＶＤＤ及び接地電圧端子ＧＮＤの接続先が逆に切り替わっている。図１２に示す増幅回路１００ｅのその他の回路構成及び動作については、図１に示す増幅回路１００と同様であるため、その説明を省略する。

このように、増幅回路１００ｅでも、増幅回路１００と同様の効果を奏することができる。

（第６及び第７の変形例）
図１３は、図１に示す増幅回路１００の第６の変形例を増幅回路１００ｆとして示す図である。図１３に示す増幅回路１００ｆは、図１に示す増幅回路１００と比較して、完全差動増幅の構成に代えて、シングルエンドの構成を採用している。つまり、出力段増幅部の構成が異なる。

図１４は、図１に示す増幅回路１００の第７の変形例を増幅回路１００ｇとして示す図である。図１４に示す増幅回路１００ｇは、図１に示す増幅回路１００と比較して、二段の増幅部からなる構成に代えて、一段の増幅部からなる構成を採用している。つまり、出力段増幅部に相当する部分を有しない。

このように、本実施の形態にかかる増幅回路は、出力段増幅部の構成に関わらず、増幅回路１００と同様の効果を奏することができる。

したがって、本実施の形態にかかる増幅回路は、二段以上の増幅部からなる構成であっても良い。また、本実施の形態にかかる増幅回路は、Ａ級、Ｂ級、Ｃ級等の形式に関わらず、増幅回路１００と同様の効果を奏することができる。

図１５は、図１に示す増幅回路１００の第８の変形例を増幅回路１００ｈとして示す図である。図１５に示す増幅回路１００ｈは、図１に示す増幅回路１００と比較して、第２の差動対であるトランジスタＭ２，Ｍ３及びスイッチ素子であるトランジスタＭ５〜Ｍ８を有さず、第２の電流源回路であるトランジスタＭ２６と、スイッチ素子であるトランジスタＭ２７と、を有する。本実施の形態では、トランジスタＭ２６，Ｍ２７がＮチャネルＭＯＳトランジスタである場合を例に説明する。

トランジスタＭ２６では、ソースが接地電圧端子ＧＮＤに接続され、ドレインがトランジスタＭ２７のソースに接続され、ゲートにバイアス電圧Ｖｂ１０が印加される。トランジスタＭ２７では、ドレインがノードＮ５に接続され、ゲートが外部入力端子Ｓ１に接続される。なお、上記したように、外部入力端子Ｓ１には外部から制御信号Ｓ１が供給される。増幅回路１００ｈのその他の回路構成については、増幅回路１００と同様であるため、その説明を省略する。

増幅回路１００ｈは、動作モードに応じてトランジスタＭ２７のオンオフを制御することにより、入力段増幅部１０１ｃのトランスコンダクタンスを切り替えている。それにより、増幅回路１００ｈは、増幅回路１００と同様の効果を奏することができる。

＜実施の形態３＞
本実施の形態では、コモンモードフィードバック回路（以下、単にＣＭＦＢ回路と称す）に設けられた増幅回路が、動作モードに応じてトランスコンダクタンスを切り替える場合について説明する。

ＣＭＦＢ回路は、完全差動増幅回路の差動出力信号の平均電圧が所定電圧ＡＶＣＯＭになるようにフィードバックをかける回路である。通常、ＣＭＦＢ回路は、完全差動増幅回路の差動出力信号の平均電圧を出力する同相電圧検出回路と、差動出力信号の平均電圧と、所定電圧ＡＶＣＯＭと、の電位差を増幅する増幅回路と、を備えている。

図１６は、本実施の形態にかかるＣＭＦＢ回路を備えた完全差動増幅回路２１を示す概念図である。なお、図１６に示す完全差動増幅回路２１には、一例として、動作モードに応じて出力負荷容量が変化するオートゼロ型の完全差動増幅回路２１が用いられている。また、図１６には、完全差動増幅回路２１の後段回路としてコンパレータ２２が示されている。

図１６に示す完全差動増幅回路２１は、増幅回路２１１と、ＣＭＦＢ回路２１２と、を備える。増幅回路２１１は、一例として、抵抗素子Ｒ２１，Ｒ２２と、トランジスタＭ３１〜Ｍ３３と、を有する。本実施の形態では、トランジスタＭ３１〜Ｍ３３がＮチャネルＭＯＳトランジスタである場合を例に説明する。なお、トランジスタＭ３１，Ｍ３２は、差動対を構成する。トランジスタＭ３３は、差動対に定電流を供給する電流源回路として動作する。

また、増幅回路２１１には、スイッチ素子ＳＷ２１，ＳＷ２２と、容量素子Ｃｓ２１，Ｃｓ２２，ＣＬ２１，ＣＬ２２と、が付加されている。なお、容量素子ＣＬ２１，ＣＬ２２は、増幅回路２１１の出力側に付加された配線容量及び後段回路（コンパレータ２２）のゲート容量等である。以下の説明では、容量素子Ｃｓ２１，Ｃｓ２２の容量値は何れもＣｓと表され、容量素子ＣＬ２１，ＣＬ２２の容量値は何れもＣＬと表される。

ＣＭＦＢ回路２１２は、同相電圧検出回路２１３と、増幅回路２１４と、を有する。

増幅回路２１１において、抵抗素子Ｒ２１の一端はノードＮ２１に接続され、抵抗素子Ｒ２１の他端は電源電圧端子ＡＶＣＣに接続される。抵抗素子Ｒ２２の一端はノードＮ２２に接続され、抵抗素子Ｒ２２の他端は電源電圧端子ＡＶＣＣに接続される。

トランジスタＭ３１では、ソースがトランジスタＭ３３のドレインに接続され、ドレインがノードＮ２１に接続され、ゲートが外部入力端子Ｖｉｎｐに接続される。トランジスタＭ３２では、ソースがトランジスタＭ３３のドレインに接続され、ドレインがノードＮ２２に接続され、ゲートが外部入力端子Ｖｉｎｎに接続される。トランジスタＭ３３では、ソースが接地電圧端子ＧＮＤに接続され、ゲートにバイアス電圧Ｂｉａｓが供給される。

また、スイッチ素子ＳＷ２１は、ノードＮ２１と、外部入力端子Ｖｉｎｐと、の間に設けられ、制御信号φ１に基づいてオンオフする。スイッチ素子ＳＷ２２は、ノードＮ２２と、外部入力端子Ｖｉｎｎと、の間に設けられ、制御信号φ１に基づいてオンオフする。また、容量素子Ｃｓ２１は、外部入力端子Ｖｉｎｐと接地電圧端子ＧＮＤとの間に設けられる。容量素子Ｃｓ２２は、外部入力端子Ｖｉｎｎと接地電圧端子ＧＮＤとの間に設けられる。

増幅回路２１１では、外部入力端子Ｖｉｎｐに差動入力信号の一方が供給され、外部入力端子Ｖｉｎｎに差動入力信号の他方が供給される。そして、トランジスタＭ３１，Ｍ３２からなる差動対と、抵抗素子Ｒ２１，Ｒ２２からなる負荷と、によって、差動入力信号の差動増幅が行われる。そして、増幅回路２１１は、ノードＮ２２，Ｎ２１の電圧をそれぞれ外部出力端子Ｖｏｕｔｐ，Ｖｏｕｔｎから差動出力信号として出力する。この差動出力信号は、例えば、後段回路であるコンパレータ２２に供給される。

続いて、ＣＭＦＢ回路２１２において、同相電圧検出回路２１３は、増幅回路２１１の出力となるノードＮ２２，Ｎ２１の電圧の平均電圧Ｖａｖｅを出力する。増幅回路２１４は、平均電圧Ｖａｖｅと、所定電圧ＡＶＣＯＭと、の電位差を増幅して出力する。この増幅信号は、フィードバック信号としてトランジスタＭ３３のドレインに供給される。

ここで、増幅回路２１４は、動作モードに応じてトランスコンダクタンスを切り替える構成を有する。図１６に示す概念図では、増幅回路２１４は、トランスコンダクタンスｇｍｃｍ２を有する第１経路と、トランスコンダクタンスｇｍｃｍ１を有する第２経路と、第２経路上に設けられたスイッチ素子ＳＷｇｍと、を有する。

例えば、スイッチ素子ＳＷｇｍがオンの場合、増幅回路２１４のトランスコンダクタンスはｇｍｃｍ１＋ｇｍｃｍ２となる。一方、スイッチ素子ＳＷｇｍがオフの場合、増幅回路２１４のトランスコンダクタンスはｇｍｃｍ２となる。

続いて、図１７及び図１８を参照して、オートゼロ型の完全差動増幅回路２１の動作について説明する。図１７は、オートゼロ型の完全差動増幅回路２１のサンプリングモードでの動作状態を示す図である。図１８は、オートゼロ型の完全差動増幅回路２１の比較モードでの動作状態を示す図である。

例えば、サンプリングモードでは、図１７に示すように、スイッチ素子ＳＷ２１，ＳＷ２２がオンするため、入力電圧Ａｉｎｐ，Ａｉｎｎに応じた電荷がそれぞれ容量素子Ｃｓ２１，Ｃｓ２２に蓄積される。このとき、完全差動増幅回路２１の出力から見える負荷容量（トータル出力負荷容量）は、２（Ｃｓ＋ＣＬ）となる。

一方、比較モードでは、図１８に示すように、スイッチ素子ＳＷ２１，ＳＷ２２がオフするため、容量素子Ｃｓ２１に蓄積された電荷に応じた電圧と、容量素子Ｃｓ２２に蓄積された電荷に応じた電圧と、の電位差が完全差動増幅回路２１によって増幅される。このとき、完全差動増幅回路２１の出力から見える負荷容量（トータル出力負荷容量）は、２ＣＬのみとなる。

つまり、オートゼロ型の完全差動増幅回路２１の出力負荷容量は、動作モード（サンプリングモード及び比較モード）に応じて変化する。

（従来のＣＭＦＢ回路を用いた場合の課題）
ここで、ＣＭＦＢ回路内の増幅回路のトランスコンダクタンスが、仮に動作モードに関わらず一定である場合について、図３３及び図３４を参照して説明する。

図３３は、従来のＣＭＦＢ回路を備えたオートゼロ型の完全差動増幅回路６００を示す概念図である。図３３に示す完全差動増幅回路６００では、図１６に示す完全差動増幅回路２１と比較して、ＣＭＦＢ回路内の増幅回路の構成が異なる。図３３に示す完全差動増幅回路６００のその他の構成及び動作については、図１６に示す完全差動増幅回路２１と同様であるため、その説明を省略する。

なお、増幅回路６０１、ＣＭＦＢ回路６０２、同相電圧検出回路６０３、増幅回路６０４、抵抗素子Ｒ６０１，Ｒ６０２、トランジスタＭ６０１〜Ｍ６０３、スイッチ素子ＳＷ６０１，ＳＷ６０２、容量素子Ｃｓ６０１，Ｃｓ６０２、容量素子ＣＬ６０１，ＣＬ６０２は、それぞれ、増幅回路２１１、ＣＭＦＢ回路２１２、同相電圧検出回路２１３、増幅回路２１４、抵抗素子Ｒ２１，Ｒ２２、トランジスタＭ３１〜Ｍ３３、スイッチ素子ＳＷ２１，ＳＷ２２、容量素子Ｃｓ２１，Ｃｓ２２、容量素子ＣＬ２１，ＣＬ２２に対応する。

ＣＭＦＢ回路６０２内の増幅回路６０４は、増幅回路２１４と異なり、トランスコンダクタンスｇｍｃｍを有する第１経路のみしか有しない。そのため、動作モードに応じて増幅回路６０４の出力負荷容量が変化すると、それに応じて、完全差動増幅回路６００の周波数特性も変化してしまう。

図３４は、図３３に示す完全差動増幅回路６００の周波数特性を示す図である。より具体的には、図３４は、図３３に示す完全差動増幅回路６００の開ループ伝達関数の周波数特性（図３４のノードＮ２１，Ｎ２２で帰還を切断した場合の周波数特性）を示す図である。

図３４に示すように、サンプリングモードでの完全差動増幅回路６００のゼロクロス点の周波数は、ｇｍｃｍ／２（Ｃｓ＋ＣＬ）である。一方、比較モードでの完全差動増幅回路６００のゼロクロス点の周波数は、ｇｍｃｍ／２ＣＬである。

つまり、図３４を見ても明らかなように、サンプリングモードでの完全差動増幅回路６００の周波数特性と、比較モードでの完全差動増幅回路６００の周波数特性と、が異なっている。換言すると、動作モードに応じて完全差動増幅回路６００の周波数特性が変化している。

ここで、図３４に示すように、比較モードでは、ゼロクロス点の周波数と第二極の周波数とが互いに近接しているため、このままでは位相余裕を十分に確保することができない。その結果、ＣＭＦＢ回路６０２は、比較モードで安定して動作することができない可能性がある。そこで、比較モードで十分な位相余裕を確保するためには、トランスコンダクタンスｇｍｃｍを小さくすることが考えられる。しかしながら、その場合、サンプリングモードでの帯域が低くなりすぎてしまう可能性がある。その結果、ＣＭＦＢ回路６０２は、サンプリングモードで高速に動作することができない可能性がある。

要するに、図３３に示す従来のＣＭＦＢ回路６０２は、動作モードに応じて変化する周波数の変化を抑制することができない。

（本実施の形態にかかるＣＭＦＢ回路を用いた場合の効果）
一方、本実施の形態にかかるＣＭＦＢ回路２１２内の増幅回路２１４は、従来の増幅回路６０４と異なり、動作モードに応じてトランスコンダクタンスを切り替える。

具体的には、増幅回路２１４は、サンプリングモードでは、位相余裕を確保しやすいため、スイッチ素子ＳＷｇｍをオンすることにより、トランスコンダクタンスをｇｍｃｍ１＋ｇｍｃｍ２にして比較的大きくする。一方、増幅回路２１４は、比較モードでは、位相余裕を確保しにくいため、スイッチ素子ＳＷｇｍをオフすることにより、トランスコンダクタンスをｇｍｃｍ２にして比較的小さくする。それにより、増幅回路２１４は、それぞれの動作モードでの周波数特性を近づけている。換言すると、増幅回路２１４は、動作モードによって変化する周波数特性の変化を抑制している。なお、ｇｍｃｍ１，ｇｍｃｍ２は、予め適切な値に調整されていることが好ましい。

図１９は、図１６に示す完全差動増幅回路２１の比較モードでの周波数特性を示す図である。また、図１９には、比較のため、図３３に示す完全差動増幅回路６００の比較モードでの周波数特性も示している。なお、図１９の例では、ｇｍｃｍ＝ｇｍｃｍ１＋ｇｍｃｍ２であるものとする。

図１９に示すように、本実施の形態にかかる増幅回路２１４は、サンプリングモードの周波数特性を維持しつつ、比較モードにて十分な位相余裕を確保できていることが分かる。

図２０Ａは、図１６に示す完全差動増幅回路２１の比較モードでの位相特性を示す図である。また、図２０Ｂには、比較のため、図３３に示す完全差動増幅回路６００の比較モードでの位相特性を示している。

図２０Ａ及び図２０Ｂに示すように、従来の完全差動増幅回路６００では、位相余裕が２７．９度であるのに対し、本実施の形態にかかる完全差動増幅回路２１では、位相余裕が７５．４度に改善されている。

このように、本実施の形態にかかる増幅回路２１４は、動作モードに応じてトランスコンダクタンスを切り替える。それにより、本実施の形態にかかる増幅回路２１４は、動作モードに応じて変化する周波数特性の変化を抑制することができる。つまり、本実施の形態にかかる増幅回路２１４は、動作モードに応じて適当な帯域及び位相余裕を確保することができるということである。

（ＡＤ変換回路への適用事例）
図２１は、図１６に示すオートゼロ型の完全差動増幅回路２１が適用された逐次比較型ＡＤ変換回路（以下、単にＳＡＲＡＤＣと称す）２の構成例を示すブロック図である。また、図２２は、ＳＡＲＡＤＣ２のスイッチング動作を示すタイミングチャートである。

ＳＡＲＡＤＣ２は、完全差動増幅回路２１と、コンパレータ２２と、複数のレジスタからなる逐次比較レジスタ２３と、ＤＡ変換回路２４と、スイッチ素子ＳＷ２１〜ＳＷ２４と、容量素子Ｃｓ２１，Ｃｓ２２と、を備える。

例えば、サンプリングモードでは、スイッチ素子ＳＷ２１〜ＳＷ２３がオンし、スイッチ素子ＳＷ２４がオフする。それにより、外部から供給されるアナログ信号Ａｉｎに応じた電荷が容量素子Ｃｓ２１に蓄積される。

一方、比較モードでは、スイッチ素子ＳＷ２１〜ＳＷ２３がオフし、スイッチ素子ＳＷ２４がオンする。それにより、ＤＡ変換回路２４の出力（フィーバック信号）に応じた電荷が容量素子Ｃｓ２１に蓄積される。このとき、容量素子Ｃｓ２１の一端（増幅回路側）には、アナログ信号Ａｉｎとフィードバック信号との差電圧が発生している。完全差動増幅回路２１は、アナログ信号Ａｉｎとフィードバック信号との電位差を増幅して出力する。

コンパレータ２２は、完全差動増幅回路２１の差動出力信号を比較して比較結果を出力する。逐次比較レジスタ２３は、複数のレジスタに記憶させるデジタル値を、コンパレータ２２の比較結果に基づき逐次確定させる。ＤＡ変換回路２４は、逐次比較レジスタ２３に格納されたデジタル信号をアナログ信号に変換してフィードバック信号として出力する。

このように、本実施の形態にかかる増幅回路２１４を備えたＣＭＦＢ回路２１２及びそれを備えた完全差動増幅回路２１は、ＳＡＲＡＤＣ２にも適用することができる。上記したＳＡＲＡＤＣ２は、例えば、図７に示すようにマイコンの一部に設けられる。

また、本実施の形態にかかる増幅回路２１４を備えたＣＭＦＢ回路２１２及びそれを備えた完全差動増幅回路２１は、上記したＳＡＲＡＤＣ２に関わらず、その他のＡＤ変換回路にも適用することができ、さらに、動作モードに応じて負荷が変動する何れの回路にも適用することができる。

＜実施の形態４＞
本実施の形態では、図１６に示すＣＭＦＢ回路２１２内の増幅回路２１４の具体的構成例について説明する。

（第１の構成例）
図２３は、図１６に示す増幅回路２１４の第１の構成例を増幅回路２１４ａとして示す図である。図２３に示す増幅回路２１４ａは、定電流源（電流源回路）Ｉ１と、トランジスタＭ４１〜Ｍ４５と、スイッチ素子ＳＷ４１，ＳＷ４２と、を有する。本実施の形態では、トランジスタＭ４１〜Ｍ４４がＮチャネルＭＯＳトランジスタであって、トランジスタＭ４５がＰチャネルＭＯＳトランジスタである場合を例に説明する。なお、トランジスタＭ４１，Ｍ４２は、第１の差動対として動作する。トランジスタＭ４３，Ｍ４４は、第２の差動対として動作する。スイッチ素子ＳＷ４１，ＳＷ４２によりスイッチ回路が構成される。

定電流源Ｉ１では、入力端子が電源電圧端子ＡＶＣＣに接続され、出力端子がトランジスタＭ４１〜Ｍ４４のそれぞれのソースに接続される。トランジスタＭ４１，Ｍ４３のそれぞれのゲートには所定電圧ＡＶＣＯＭが供給され、トランジスタＭ４２，Ｍ４４のそれぞれのゲートには平均電圧Ｖａｖｅが供給される。トランジスタＭ４１のドレインは、トランジスタＭ４５のドレインに接続される。トランジスタＭ４３のドレインは、スイッチ素子ＳＷ４１を介して、トランジスタＭ４５のドレインに接続される。トランジスタＭ４５では、ドレインとゲートとが接続され、ソースが接地電圧端子ＧＮＤに接続される。トランジスタＭ４２のドレインは、接地電圧端子ＧＮＤに接続される。トランジスタＭ４４のドレインは、スイッチ素子ＳＷ４２を介して、接地電圧端子ＧＮＤに接続される。

増幅回路２１４ａでは、スイッチ素子ＳＷ４１，ＳＷ４２がオンの場合、トランスコンダクタンスが比較的大きくなり、スイッチ素子ＳＷ４１，ＳＷ４２がオフの場合、トランスコンダクタンスが比較的小さくなる。

このように、増幅回路２１４ａは、動作モードに応じてトランスコンダクタンスを切り替えることが可能である。それにより、増幅回路２１４ａは、増幅回路２１４と同様の効果を奏することができる。

（第２の構成例）
図２４は、図１６に示す増幅回路２１４の第２の変形例を増幅回路２１４ｂとして示す図である。図２４に示す増幅回路２１４ｂは、第１定電流を出力する定電流源（第１電流源回路）Ｉ２と、第２定電流を出力する定電流源（第２電流源回路）Ｉ３と、トランジスタＭ４６〜Ｍ４８と、スイッチ素子ＳＷ４３と、を有する。本実施の形態では、トランジスタＭ４６，Ｍ４７がＰチャネルＭＯＳトランジスタであって、トランジスタＭ４８がＮチャネルＭＯＳトランジスタである場合を例に説明する。なお、トランジスタＭ４６，Ｍ４７は、第１の差動対として動作する。

定電流源Ｉ２では、入力端子が電源電圧端子ＡＶＣＣに接続され、出力端子がスイッチ素子ＳＷ４３を介してトランジスタＭ４６，Ｍ４７のそれぞれのソースに接続される。定電流源Ｉ３では、入力端子が電源電圧端子ＡＶＣＣに接続され、出力端子がトランジスタＭ４６，Ｍ４７のそれぞれのソースに接続される。トランジスタＭ４６では、ドレインがトランジスタＭ４８のドレインに接続され、ゲートに所定電圧ＡＶＣＯＭが供給される。トランジスタＭ４８では、ドレインとゲートとが接続され、ソースが接地電圧端子ＧＮＤに接続される。トランジスタＭ４７では、ドレインが接地電圧端子ＧＮＤに接続され、ゲートに平均電圧Ｖａｖｅが供給される。

増幅回路２１４ｂでは、スイッチ素子ＳＷ４３がオンの場合、トランスコンダクタンスが比較的大きくなり、スイッチ素子ＳＷ４３がオフの場合、トランスコンダクタンスが比較的小さくなる。

このように、増幅回路２１４ｂは、動作モードに応じてトランスコンダクタンスを切り替えることが可能である。それにより、増幅回路２１４ｂは、増幅回路２１４と同様の効果を奏することができる。

（第３の構成例）
図２５は、図１６に示す増幅回路２１４の第３の変形例を増幅回路２１４ｃとして示す図である。図２５に示す増幅回路２１４ｃは、定電流源（電流源回路）Ｉ４と、トランジスタＭ４９〜Ｍ５３と、スイッチ素子ＳＷ４４，ＳＷ４５と、を有する。本実施の形態では、トランジスタＭ４９〜Ｍ５２がＰチャネルＭＯＳトランジスタであって、トランジスタＭ５３がＮチャネルＭＯＳトランジスタである場合を例に説明する。なお、トランジスタＭ４９，Ｍ５０は、第１の差動対として動作する。トランジスタＭ５１，Ｍ５２は、第２の差動対として動作する。スイッチ素子ＳＷ４４，ＳＷ４５によりスイッチ回路が構成される。

定電流源Ｉ４では、入力端子が電源電圧端子ＡＶＣＣに接続され、出力端子がトランジスタＭ４９〜Ｍ５２のそれぞれのソースに接続される。トランジスタＭ４９，Ｍ５１のそれぞれのゲートには所定電圧ＡＶＣＯＭが供給され、トランジスタＭ５０，Ｍ５２のそれぞれのゲートには平均電圧Ｖａｖｅが供給される。トランジスタＭ４９，Ｍ５１のそれぞれのドレインは、トランジスタＭ５３のドレインに接続される。トランジスタＭ５３では、ドレインとゲートとが接続され、ソースが接地電圧端子ＧＮＤに接続される。トランジスタＭ５０，Ｍ５２のそれぞれのドレインは、接地電圧端子ＧＮＤに接続される。スイッチ素子ＳＷ４４は、トランジスタＭ５１，Ｍ５２のそれぞれのドレイン間に設けられる。スイッチ素子ＳＷ４５は、トランジスタＭ５１，Ｍ５２のそれぞれのドレイン間に設けられる。

増幅回路２１４ｃでは、スイッチ素子ＳＷ４４，ＳＷ４５がオンの場合、トランスコンダクタンスが比較的小さくなり、スイッチ素子ＳＷ４４，ＳＷ４５がオフの場合、トランスコンダクタンスが比較的大きくなる。

このように、増幅回路２１４ｃは、動作モードに応じてトランスコンダクタンスを切り替えることが可能である。それにより、増幅回路２１４ｃは、増幅回路２１４と同様の効果を奏することができる。

（その他の構成例）
図２６は、ＣＭＦＢ回路２１２の具体的構成例をＣＭＦＢ回路２１２ｄとして示す図である。ＣＭＦＢ回路２１２ｄは、同相電圧検出回路２１３と、増幅回路２１４ｄと、スイッチ素子ＳＷ２５と、トランジスタＭ３４と、を有する。増幅回路２１４ｄは、定電流源（電流源回路）Ｉ５と、トランジスタＭ５４〜Ｍ５６と、を有する。本実施の形態では、トランジスタＭ５４，Ｍ５５がＰチャネルＭＯＳトランジスタであって、トランジスタＭ５６，Ｍ３４がＮチャネルＭＯＳトランジスタである場合を例に説明する。

定電流源Ｉ５では、入力端子が電源電圧端子ＡＶＣＣに接続され、出力端子がトランジスタＭ５４，Ｍ５５のそれぞれのソースに接続される。トランジスタＭ５４では、ドレインがトランジスタＭ５６のドレインに接続され、ゲートに所定電圧ＡＶＣＯＭが供給される。トランジスタＭ５６では、ドレインとゲートとが接続され、ソースが接地電圧端子ＧＮＤに接続される。トランジスタＭ５５では、ソースが接地電圧端子ＧＮＤに接続され、ゲートに平均電圧Ｖａｖｅが供給される。

トランジスタＭ３４では、ソースが接地電圧端子ＧＮＤに接続され、ドレインがスイッチ素子ＳＷ２５を介してトランジスタＭ３１，Ｍ３２のそれぞれのソースに接続され、ゲートに増幅回路２１４ｄの出力が供給される。

ここで、スイッチ素子ＳＷ２５がオンの場合、ＣＭＦＢ回路２１２ｄのトランスコンダクタンスは比較的大きくなり、スイッチ素子ＳＷ２５がオフの場合、ＣＭＦＢ回路２１２ｄのトランスコンダクタンスは比較的小さくなる。

このように、ＣＭＦＢ回路２１２ｄは、動作モードに応じてトランスコンダクタンスを切り替えることが可能である。それにより、ＣＭＦＢ回路２１２ｄは、ＣＭＦＢ回路２１２と同様の効果を奏することができる。

なお、ＣＭＦＢ回路２１２内の増幅回路２１４には、実施の形態１で説明した増幅回路の構成も適用可能であることは言うまでもない。

以上のように、上記実施の形態１〜４にかかる増幅回路は、動作モードに応じてトランスコンダクタンスを切り替える。それにより、上記実施の形態１〜４にかかる増幅回路は、動作モードに応じて変化する周波数特性の変化を抑制することができる。その結果、上記実施の形態１〜４にかかる増幅回路は、動作モードに応じて適当な帯域及び位相余裕を確保することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

１ デルタシグマＡＤ変換回路
２ 逐次比較型ＡＤ変換回路
１０，５０ スイッチトキャパシタ積分回路
１１ 量子化回路
１２ ＤＡ変換回路
１３ 減算回路
２１ 完全差動増幅回路
２４ ＤＡ変換回路
２２ コンパレータ
２３ 逐次比較レジスタ
１００，１００ａ〜１００ｈ，５００ 増幅回路
１０１，１０１ａ〜１０１ｄ，１００ｈ，５０１ 入力段増幅部
１０２，５０２ 出力段増幅部
２１１ 増幅回路
２１２，２１２ｄ ＣＭＦＢ回路
２１３ 同相電圧検出回路
２１４，２１４ａ〜２１４ｄ 増幅回路
Ｃｃ１，Ｃｃ２，ＣＬ１，ＣＬ２ 容量素子
Ｃｓ１，Ｃｓ２，Ｃｐ１，Ｃｐ２，Ｃｈ１，Ｃｈ２ 容量素子
Ｉ１〜Ｉ５ 定電流源
Ｍ１〜Ｍ２７ トランジスタ
Ｍ３１〜Ｍ３４ トランジスタ
Ｍ４１〜Ｍ５６ トランジスタ
Ｍ５０１〜Ｍ５０９ トランジスタ
Ｒ２１，Ｒ２２ 抵抗素子
ＳＷ１１〜ＳＷ１８ スイッチ素子
ＳＷ２１〜ＳＷ２５ スイッチ素子
ＳＷ４１〜ＳＷ４５ スイッチ素子

Claims (12)

1. 差動入力信号を増幅して第１増幅信号を出力する第１増幅部と、
   前記第１増幅信号を増幅して第２増幅信号を出力する第２増幅部と、を備え、
   前記第１増幅部は、
   前記差動入力信号を受ける第１及び第２差動対と、
   前記第１及び前記第２差動対のそれぞれに定電流を供給する電流源回路と、
   前記第１及び前記第２差動対のそれぞれに共通に設けられた負荷と、
   動作モードに応じて導通状態が制御されるスイッチ回路と、を備え、
   前記第１差動対は、第１及び第２ＭＯＳトランジスタを有し、
   前記第２差動対は、第３及び第４ＭＯＳトランジスタを有し、
   前記スイッチ回路は、第１及び第２スイッチＭＯＳトランジスタを有し、
   前記第１及び前記第３ＭＯＳトランジスタのそれぞれのゲートは、前記差動入力信号の一方を受け、
   前記第２及び前記第４ＭＯＳトランジスタのそれぞれのゲートは、前記差動入力信号の他方を受け、
   前記第１、前記第２、前記第３及び前記第４ＭＯＳトランジスタのそれぞれのソースは、前記電流源回路に接続され、
   前記第１及び前記第２ＭＯＳトランジスタのそれぞれのドレインは、第１電圧を受け、
   前記第３及び前記第４ＭＯＳトランジスタのそれぞれのドレインは、それぞれ前記第１及び前記第２スイッチＭＯＳトランジスタを介して、前記第１電圧を受け、
   前記第１増幅部は、前記負荷と前記第１ＭＯＳトランジスタとの間の第１ノードの電位と、前記負荷と前記第２ＭＯＳトランジスタとの間の第２ノードの電位と、のうち少なくとも何れかを前記第１増幅信号として出力する、増幅回路。
2. 前記第１増幅部は、前記第１ノードの電位と、前記第２ノードの電位と、を一対の前記第１増幅信号として出力する、請求項１に記載の増幅回路。
3. 前記第３ＭＯＳトランジスタは、前記第１ノードと前記電流源回路との間に前記第１ＭＯＳトランジスタに並列に設けられ、
   前記第４ＭＯＳトランジスタは、前記第２ノードと前記電流源回路との間に前記第２ＭＯＳトランジスタに並列に設けられ、
   前記第１スイッチＭＯＳトランジスタは前記第３ＭＯＳトランジスタに直列接続され、
   前記第２スイッチＭＯＳトランジスタは前記第４ＭＯＳトランジスタに直列接続される、請求項１に記載の増幅回路。
4. 前記第３ＭＯＳトランジスタは、前記第２ノードと前記電流源回路との間に前記第２ＭＯＳトランジスタに並列に設けられ、
   前記第４ＭＯＳトランジスタは、前記第１ノードと前記電流源回路との間に前記第１ＭＯＳトランジスタに並列に設けられ、
   前記第１スイッチＭＯＳトランジスタは前記第３ＭＯＳトランジスタに直列接続され、
   前記第２スイッチＭＯＳトランジスタは前記第４ＭＯＳトランジスタに直列接続される、請求項１に記載の増幅回路。
5. 前記スイッチ回路は、
   第３及び第４スイッチＭＯＳトランジスタをさらに有し、
   前記第１スイッチＭＯＳトランジスタは、前記第３ＭＯＳトランジスタと前記第１ノードとの間に設けられ、かつ、ゲートに第１制御信号が供給され、
   前記第２スイッチＭＯＳトランジスタは、前記第４ＭＯＳトランジスタと前記第２ノードとの間に設けられ、かつ、ゲートに前記第１制御信号が供給され、
   前記第３スイッチＭＯＳトランジスタは、前記第３ＭＯＳトランジスタと前記第２ノードとの間に設けられ、かつ、ゲートに前記第１制御信号とは異なる論理値を示す第２制御信号が供給され、
   前記第４スイッチＭＯＳトランジスタは、前記第４ＭＯＳトランジスタと前記第１ノードとの間に設けられ、かつ、ゲートに前記第２制御信号が供給される、請求項１に記載の増幅回路。
6. 前記負荷は、
   第５及び第６ＭＯＳトランジスタを少なくとも備え、
   前記第１増幅部は、前記第５トランジスタと前記第１ＭＯＳトランジスタとの間の前記第１ノードの電位と、前記第６トランジスタと前記第２ＭＯＳトランジスタとの間の前記第２ノードの電位と、のうち少なくとも何れかを前記第１増幅信号として出力する、請求項１に記載の増幅回路。
7. 前記負荷は、
   フォールデッドカスコード接続された複数のトランジスタを有する、請求項１に記載の増幅回路。
8. 前記負荷は、
   テレスコピックカスコード接続された複数のトランジスタを有する、請求項１に記載の増幅回路。
9. 完全差動増幅回路から出力された差動出力信号の平均電圧と、所定電圧と、の差電圧を増幅し増幅結果を前記完全差動増幅回路にフィードバックする、請求項１〜８のいずれか一項に記載の増幅回路。
10. 外部からのアナログ信号と、フィードバック信号と、の差電圧を出力する減算回路と、
    前記差電圧を積分する、請求項１〜８のいずれか一項に記載の増幅回路を有する積分回路と、
    前記積分回路の積分結果を量子化しデジタル信号として出力する量子化回路と、
    前記デジタル信号をアナログ信号に変換して前記フィードバック信号として出力するＤＡ変換回路と、を備えたＡＤ変換回路。
11. 完全差動増幅回路から出力された差動出力信号の平均電圧と、所定電圧と、の差電圧を増幅し増幅結果を前記完全差動増幅回路にフィードバックする増幅回路であって、
    前記所定電圧を一方に受け、前記平均電圧を他方に受ける、第１差動対と、
    前記所定電圧を一方に受け、前記平均電圧を他方に受ける、第２差動対と、
    前記第１及び前記第２差動対のそれぞれに定電流を供給する電流源回路と、
    前記第２差動対に前記定電流を流すか否かを動作モードに応じて切り替えるスイッチ回路と、を有し、
    前記第１及び前記第２差動対のそれぞれの一方に流れる電流に応じた電圧を前記増幅結果として出力する、増幅回路。
12. 完全差動増幅回路から出力された差動出力信号の平均電圧と、所定電圧と、の差電圧を増幅し増幅結果を前記完全差動増幅回路にフィードバックする増幅回路であって、
    前記所定電圧を一方に受け、前記平均電圧を他方に受ける、差動対と、
    前記差動対に第１定電流を供給する第１電流源回路と、
    前記差動対に第２定電流を供給する第２電流源回路と、
    前記差動対に前記第２定電流を流すか否かを動作モードに応じて切り替えるスイッチ素子と、を有し、
    前記差動対の一方に流れる電流に応じた電圧を前記増幅結果として出力する、増幅回路。

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