<発明者らによる事前検討>
実施の形態の説明をする前に、本発明者らが事前検討した内容について説明する。
図27は、実施の形態に至る前の構想にかかる増幅回路500を示す図である。図27に示す増幅回路500は、完全差動型増幅回路であって、入力段増幅部501と、出力段増幅部502と、容量素子Cc1,Cc2,CL1,Cl2と、を備える。
なお、容量素子CL1,CL2は、増幅回路500の出力から見える負荷容量(出力負荷容量)である。容量素子Cc1,Cc2は、位相余裕を確保するための位相補償容量である。以下の説明では、容量素子Cc1,Cc2の容量値は何れもCcと表され、容量素子CL1,CL2の容量値は何れもCLと表される。
入力段増幅部501は、PチャネルMOSトランジスタ(以下、単にトランジスタと称す)M503,M504と、NチャネルMOSトランジスタ(以下、単にトランジスタと称す)M501,M502,M505と、を有する。なお、トランジスタM501,M502は、差動対を構成する。トランジスタM505は、差動対に定電流を供給する電流源回路として動作する。トランジスタM503,M504は、負荷として動作する。
出力段増幅部502は、PチャネルMOSトランジスタ(以下、単にトランジスタと称す)M507,M509と、NチャネルMOSトランジスタ(以下、単にトランジスタと称す)M506,M508と、を有する。なお、トランジスタM507,M509は、それぞれソース接地増幅回路の入力トランジスタとして動作する。トランジスタM506,M508は、それぞれソース接地増幅回路の負荷として動作する。
トランジスタM503では、ソースが電源電圧端子VDDに接続され、ドレインがノードN501に接続され、ゲートにバイアス電圧Vb1が供給される。トランジスタM504では、ソースが電源電圧端子VDDに接続され、ドレインがノードN502に接続され、ゲートにバイアス電圧Vb1が供給される。トランジスタM501では、ソースがトランジスタM505のドレインに接続され、ドレインがノードN501に接続され、ゲートが外部入力端子Vin+に接続される。トランジスタM502では、ソースがトランジスタM505のドレインに接続され、ドレインがノードN502に接続され、ゲートが外部入力端子Vin−に接続される。トランジスタM505では、ソースが接地電圧端子GNDに接続され、ゲートにバイアス電圧Vbr1が供給される。
トランジスタM509では、ソースが電源電圧端子VDDに接続され、ドレインが外部出力端子Vout+に接続され、ゲートがノードN501に接続される。トランジスタM507では、ソースが電源電圧端子VDDに接続され、ドレインが外部出力端子Vout−に接続され、ゲートがノードN502に接続される。トランジスタM508では、ソースが接地電圧端子GNDに接続され、ドレインが外部出力端子Vout+に接続され、ゲートにバイアス電圧Vbr2が供給される。トランジスタM506では、ソースが接地電圧端子GNDに接続され、ドレインが外部出力端子Vout−に接続され、ゲートにバイアス電圧Vbr2が供給される。
容量素子Cc1はノードN501と外部出力端子Vout+との間に設けられる。容量素子Cc2はノードN502と外部出力端子Vout−との間に設けられる。容量素子CL1は、外部出力端子Vout+と接地電圧端子GNDとの間に設けられる。容量素子CL2は、外部出力端子Vout−と接地電圧端子GNDとの間に設けられる。
入力段増幅部501では、外部入力端子Vin+に差動入力信号の一方が供給され、外部入力端子Vin−に差動入力信号の他方が供給される。そして、トランジスタM501,M502からなる差動対と、トランジスタM503,M504からなる負荷と、によって差動入力信号(Vin)の差動増幅が行われる。
出力段増幅部502では、入力段増幅部501の出力となるノードN501,N502の電圧に応じてソース接地増幅回路であるトランジスタM509,M507のドレイン電流が変化する。それに伴って、外部出力端子Vout+,Vout−から出力される差動出力信号(Vout)の電圧レベルが変化する。
図28は、図27に示す増幅回路500の周波数特性を示す図である。なお、横軸が周波数を示し、縦軸がゲイン(利得)を示す。
図28に示すように、ゼロクロス点はgm1/Ccとなり、第二極はgm2/CLとなる。なお、gm1は、入力段増幅部501のトランスコンダクタンスを示し、gm2は、出力段増幅部502のトランスコンダクタンスを示す。
図29は、図27に示す増幅回路500を備えたスイッチトキャパシタ積分回路(以下、単に積分回路と称す)50の構成例を示す図である。
図29に示す積分回路50は、増幅回路500と、スイッチ素子SW11〜SW18と、容量素子Cs1,Cs2,Cp1,Cp2,Ch1,Ch2と、を有する。なお、容量素子Cp1,Cp2は、増幅回路500の入力端子側に付加された寄生容量である。以下の説明では、容量素子Cs1,Cs2の容量値は何れもCsと表され、容量素子Cp1,Cp2は何れもCpと表され、容量素子Ch1,Ch2の容量値は何れもChと表される。
スイッチ素子SW11は、積分回路50の外部入力端子IN+と、容量素子Cs1の一端と、の間に設けられ、制御信号φ2に基づいてオンオフする。スイッチ素子SW12は、積分回路50の外部入力端子IN−と、容量素子Cs2の一端と、の間に設けられ、制御信号φ2に基づいてオンオフする。スイッチ素子SW13は、容量素子Cs1の他端と、増幅回路500の外部入力端子Vin+と、の間に設けられ、制御信号φ1に基づいてオンオフする。スイッチ素子SW14は、容量素子Cs2の他端と、増幅回路500の外部入力端子Vin−と、の間に設けられ、制御信号φ1に基づいてオンオフする。スイッチ素子SW15は、容量素子Cs1の一端と、接地電圧端子GNDと、の間に設けられ、制御信号φ1に基づいてオンオフする。スイッチ素子SW16は、容量素子Cs2の一端と、接地電圧端子GNDと、の間に設けられ、制御信号φ1に基づいてオンオフする。スイッチ素子SW17は、容量素子Cs1の他端と、接地電圧端子GNDと、の間に設けられ、制御信号φ1に基づいてオンオフする。スイッチ素子SW18は、容量素子Cs2の他端と、接地電圧端子GNDと、の間に設けられ、制御信号φ1に基づいてオンオフする。容量素子Cp1は、増幅回路500の外部入力端子Vin+と、接地電圧端子GNDと、の間に設けられる。容量素子Cp2は、増幅回路500の外部入力端子Vin−と、接地電圧端子GNDと、の間に設けられる。容量素子Ch1は、増幅回路500の外部出力端子Vout−と外部入力端子Vin+との間に設けられる。容量素子Ch2は、増幅回路500の外部出力端子Vout+と外部入力端子Vin+との間に設けられる。そして、増幅回路500の外部出力端子Vout−は、積分回路50の外部出力端子OUT+に接続され、増幅回路500の外部出力端子Vout+は、積分回路50の外部出力端子OUT−に接続される。
図30は、スイッチトキャパシタ積分回路50のスイッチング動作を示すタイミングチャートである。
まず、制御信号φ1がLレベル、制御信号φ2がHレベルになると、スイッチ素子SW13〜SW16がそれぞれオフし、スイッチ素子SW11,SW12,SW17,SW18がそれぞれオンする。それにより、外部入力信号IN+,IN−に供給された一対の差動入力信号がそれぞれ容量素子Cs1,Cs2によってサンプリングされる。一方で、容量素子Ch1,Ch2に蓄積された電荷は保持される。以降、この動作モードを「ホールドモード」と称す。
次に、制御信号φ1がHレベル、制御信号φ2がLレベルになると、スイッチ素子SW13〜SW16がそれぞれオンし、スイッチ素子SW11,SW12,SW17,SW18がそれぞれオフする。それにより、容量素子Cs1,Cs2に蓄積された電荷は、それぞれ容量素子Ch1,Ch2に転送され、積分される。以降、この動作モードを「積分モード」と称す。
積分回路50は、ホールドモードと積分モードとを交互に繰り返すことにより、一対の差動入力信号を積分して一対の差動出力信号として出力する。
ここで、図29に示す積分回路50では、積分モードにてオンするスイッチ素子と、ホールドモードにてオンするスイッチ素子と、が異なる。したがって、積分モードにて増幅回路500の出力から見えるフィードバックファクタと、ホールドモードにて増幅回路500の出力から見えるフィードバックファクタと、が異なる。
より具体的には、積分モードにて増幅回路500の出力から見えるフィードバックファクタβintegは、次の式(1)のように表される。
βinteg=Ch/(Ch+Cs+Cp) ・・・(1)
一方、ホールドモードにて増幅回路500の出力から見えるフィードバックファクタβholdは、次の式(2)のように表される。
βhold=Ch/(Ch+Cp) ・・・(2)
つまり、式(1)及び式(2)より、βinteg<βholdとなる。
それにより、積分モードでの増幅回路500の周波数特性と、ホールドモードでの増幅回路500の周波数特性と、が異なってしまう。換言すると、動作モードに応じて増幅回路500の周波数特性が変化してしまう。
図31は、図29に示す積分回路50における増幅回路500の周波数特性を示す図である。より具体的には、図31は、図29に示す積分回路50の開ループ伝達関数の周波数特性(図29のノードA1,A2で帰還を切断した場合の周波数特性)を示す図である。また、図32は、図29に示す積分回路50における増幅回路500のホールドモードでの位相特性を示す図である。
なお、CLtは、増幅回路500の出力から見える負荷容量(出力負荷容量)のトータル値である。また、容量値Cp,Csは容量値Chと比較して小さいものとする。例えば、容量値Cpは約100fF、容量値Csは数百fF、容量値Chは数pF程度である。
図31に示すように、積分モードでの増幅回路500の第二極の周波数は、gm2/CLtであり、ゼロクロス点の周波数は、(gm1・βinteg)/Ccである。一方、ホールドモードでの増幅回路500の第二極の周波数は、gm2/CLtであり、ゼロクロス点の周波数は、(gm1・βhold)/Ccである。
つまり、図31を見ても明らかなように、積分モードでの増幅回路500の周波数特性と、ホールドモードでの増幅回路500の周波数特性と、が異なっている。換言すると、動作モードに応じて増幅回路500の周波数特性が変化している。
ここで、図32に示すように、ホールドモードでは、第二極の周波数がゼロクロス点の周波数より低いため、このままでは位相余裕を十分に確保することができない。ホールドモードで十分な位相余裕を確保するためには、第1の手段として、トランスコンダクタンスgm1を小さくし、かつ、容量値Ccを大きくすることにより、ゼロクロス点の周波数を第二極の周波数よりも十分に低くすることが考えられる。しかしながら、その場合、積分モードでの帯域が低くなりすぎてしまう可能性がある(図31参照)。
そこで、ホールドモードで十分な位相余裕を確保するための第2の手段として、トランスコンダクタンスgm2を大きくすることにより、第二極の周波数をゼロクロス点の周波数よりも十分に高くすることが考えられる。しかしながら、その場合、出力段増幅部502に流す電流を大きくするか、出力段増幅部502の入力側トランジスタ(M507,M509)のサイズを大きくする必要がある。そのため、増幅回路500の消費電力や回路規模が増大してしまう。それに応じて、積分回路50の消費電力や回路規模も増大してしまう。
以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素(動作ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等(個数、数値、量、範囲等を含む)についても同様である。
<実施の形態1>
図1は、実施の形態1にかかる増幅回路100の構成例を示す図である。本実施の形態にかかる増幅回路100は、動作モードに応じてトランスコンダクタンスを切り替える。それにより、本実施の形態にかかる増幅回路100は、動作モードに応じて変化する周波数特性の変化を抑制することができる。以下、具体的に説明する。
図1に示す増幅回路100は、完全差動型増幅回路であって、入力段増幅部(第1増幅部)101と、出力段増幅部(第2増幅部)102と、容量素子Cc1,Cc2,CL1,CL2と、を備える。
なお、容量素子CL1,CL2は、増幅回路100の出力から見える負荷容量(出力負荷容量)である。容量素子Cc1,Cc2は、位相余裕を確保するための位相補償容量である。以下の説明では、容量素子Cc1,Cc2の容量値は何れもCcと表され、容量素子CL1,CL2の容量値は何れもCLと表される。
入力段増幅部101は、トランジスタM1〜M11を有する。本実施の形態では、トランジスタM9,M10がPチャネルMOSトランジスタであって、トランジスタM1〜M8がNチャネルMOSトランジスタである場合を例に説明する。なお、トランジスタ(第1MOSトランジスタ)M1及びトランジスタ(第2MOSトランジスタ)M4は、第1の差動対を構成する。トランジスタ(第3MOSトランジスタ)M2及びトランジスタ(第4トランジスタ)M3は、第2の差動対を構成する。トランジスタM11は、第1及び第2の差動対に定電流を供給する電流源回路として動作する。トランジスタ(第5及び第6MOSトランジスタ)M9,M10は、第1及び第2の差動対に対して共通に設けられた負荷として動作する。トランジスタM5〜M8は、トランジスタM2,M3の接続先を切り替えるスイッチ素子として動作する。トランジスタM5〜M8によりスイッチ回路が構成される。
出力段増幅部102は、トランジスタM12〜M15を有する。本実施の形態では、トランジスタM12,M13がPチャネルMOSトランジスタであって、トランジスタM14,M15がNチャネルMOSトランジスタである場合を例に説明する。なお、トランジスタM12,M13は、それぞれソース接地増幅回路の入力トランジスタとして動作する。トランジスタM14,M15は、それぞれソース接地増幅回路の負荷として動作する。
トランジスタM9では、ソースが電源電圧端子VDDに接続され、ドレインがノード(第1ノード)N1に接続され、ゲートにバイアス電圧Vb1が供給される。トランジスタM10では、ソースが電源電圧端子VDDに接続され、ドレインがノード(第2ノード)N2に接続され、ゲートにバイアス電圧Vb1が供給される。トランジスタM1では、ソースがノードN5に接続され、ドレインがノードN1に接続され、ゲートが外部入力端子Vin+に接続される。トランジスタM4では、ソースがノードN5に接続され、ドレインがノードN2に接続され、ゲートが外部入力端子Vin−に接続される。トランジスタM11では、ソースが接地電圧端子GNDに接続され、ドレインがノードN5に接続され、ゲートにバイアス電圧Vb2が供給される。
トランジスタM2では、ソースがノードN5に接続され、ドレインがノードN3に接続され、ゲートが外部入力端子Vin+に接続される。トランジスタM5では、ソースがノードN3に接続され、ドレインがノードN1に接続され、ゲートが外部入力端子S1に接続される。トランジスタM6では、ソースがノードN3に接続され、ドレインがノードN2に接続され、ゲートが外部入力端子S2に接続される。
トランジスタM3では、ソースがノードN5に接続され、ドレインがノードN4に接続され、ゲートが外部入力端子Vin−に接続される。トランジスタM8では、ソースがノードN4に接続され、ドレインがノードN2に接続され、ゲートが外部入力端子S1に接続される。トランジスタM7では、ソースがノードN4に接続され、ドレインがノードN1に接続され、ゲートが外部入力端子S2に接続される。
トランジスタM12では、ソースが電源電圧端子VDDに接続され、ドレインが外部出力端子Vout+に接続され、ゲートがノードN1に接続される。トランジスタM13では、ソースが電源電圧端子VDDに接続され、ドレインが外部出力端子Vout−に接続され、ゲートがノードN2に接続される。トランジスタM14では、ソースが接地電圧端子GNDに接続され、ドレインが外部出力端子Vout+に接続され、ゲートにバイアス電圧Vb3が供給される。トランジスタM15では、ソースが接地電圧端子GNDに接続され、ドレインが外部出力端子Vout−に接続され、ゲートにバイアス電圧Vb3が供給される。
容量素子Cc1は、ノードN1と外部出力端子Vout+との間に設けられる。容量素子Cc2は、ノードN2と外部出力端子Vout−との間に設けられる。容量素子CL1は、外部出力端子Vout+と接地電圧端子GNDとの間に設けられる。容量素子CL2は、外部出力端子Vout−と接地電圧端子GNDとの間に設けられる。
入力段増幅部101では、外部入力端子Vin+に差動入力信号の一方が供給され、外部入力端子Vin−に差動入力信号の他方が供給される。そして、トランジスタM1,M4からなる第1の差動対と、トランジスタM2,M3からなる第2の差動対と、トランジスタM9,M10からなる負荷と、によって、差動入力信号(Vin)の差動増幅が行われる。
さらに、入力段増幅部101では、外部入力端子S1に制御信号S1が供給され、外部入力端子S2に制御信号S2が供給される。なお、制御信号S1,S2は、相補的にHレベルLレベルが切り替わる。したがって、スイッチ素子であるトランジスタM5,M8と、スイッチ素子であるトランジスタM6,M7とは、相補的にオンオフする。
例えば、制御信号S1がHレベル、制御信号S2がLレベルの場合、トランジスタM5,M8がオンし、トランジスタM6,M7がオフする。それにより、ノードN1とノードN3とが導通し、ノードN2とノードN3とが非導通となる。また、ノードN2とノードN4とが導通し、ノードN1とノードN4とが非導通となる。
つまり、ノードN1と、ノードN5(トランジスタM11のドレイン)と、の間には、第1の差動対の一方(トランジスタM1)と、第2の差動対の一方(トランジスタM2)と、が並列に設けられることとなる。また、ノードN2と、ノードN5(トランジスタM11のドレイン)と、の間には、第1の差動対の他方(トランジスタM4)と、第2の差動対の他方(トランジスタM3)と、が並列に設けられることとなる。
このとき、トランジスタM1,M4のトランスコンダクタンスをgm1aとし、トランジスタM2,M3のトランスコンダクタンスをgm1bとすると、入力段増幅部101のトランスコンダクタンスは、gm1a+gm1bとなる。
一方、制御信号S1がLレベル、制御信号S2がHレベルの場合、トランジスタM5,M8がオフし、トランジスタM6,M7がオンする。それにより、ノードN1とノードN3とが非導通となり、ノードN2とノードN3とが導通する。また、ノードN2とノードN4とが非導通となり、ノードN1とノードN4とが導通する。
つまり、ノードN1と、ノードN5(トランジスタM11のドレイン)と、の間には、第1の差動対の一方(トランジスタM1)と、第2の差動対の他方(トランジスタM3)と、が並列に設けられることとなる。また、ノードN2と、ノードN5(トランジスタM11のドレイン)と、の間には、第1の差動対の他方(トランジスタM4)と、第2の差動対の一方(トランジスタM2)と、が並列に設けられることとなる。
このとき、トランジスタM1,M4のトランスコンダクタンスをgm1aとし、トランジスタM2,M3のトランスコンダクタンスをgm1bとすると、入力段増幅部101のトランスコンダクタンスは、gm1a−gm1bとなる。
つまり、入力段増幅部101では、制御信号S1,S2に基づいてトランスコンダクタンスが切り替わる。
出力段増幅部102では、入力段増幅部101の出力(第1増幅信号)となるノードN1,N2の電圧に応じてソース接地増幅回路であるトランジスタM12,M13のドレイン電流が変化する。それに伴って、外部出力端子Vout+,Vout−から出力される差動出力信号(Vout)(第2増幅信号)の電圧レベルが変化する。
図2は、図1に示す増幅回路100を備えたスイッチトキャパシタ積分回路(以下、単に積分回路と称す)10の構成例を示す図である。また、図3は、積分回路10のスイッチング動作を示すタイミングチャートである。図2に示す積分回路10は、図29に示す積分回路50と比較して、従来の増幅回路500に代えて増幅回路100を備える。図2に示す積分回路10のその他の構成及び動作については、図29に示す積分回路50と同様であるため、同一の要素に同一の符号を付してその説明を省略する。また、図3の動作についても、図30と同様であるため、その説明を省略する。
なお、図2の例では、増幅回路100に入力される制御信号S1として制御信号φ1が用いられ、制御信号S2として制御信号φ2が用いられる。したがって、制御信号φ1(s1)がHレベルを示し、制御信号φ2(s2)がLレベルを示す積分モードでは、入力段増幅部101のトランスコンダクタンスはgm1a+gm1bとなる。一方、制御信号φ1(s1)がLレベルを示し、制御信号φ2(s2)がHレベルを示すホールドモードでは、入力段増幅部101のトランスコンダクタンスはgm1a−gm1bとなる。
図4は、図2に示す積分回路10における増幅回路100の周波数特性を示す図である。より具体的には、図4は、図2に示す積分回路10の開ループ伝達関数の周波数特性(図2のノードA1,A2で帰還を切断した場合の周波数特性)を示す図である。
なお、上記したように、積分モードにて増幅回路100の出力から見えるフィードバックファクタβintegは、Ch/(Ch+Cs+Cp)である。ホールドモードにて増幅回路100の出力から見えるフィードバックファクタβholdは、Ch/(Ch+Cp)である。つまり、βinteg<βholdとなる。また、CLtは、増幅回路100の出力から見える負荷容量(出力負荷容量)のトータル値である。また、容量値Cp,Csは容量値Chと比較して小さいものとする。
図4に示すように、積分モードでの増幅回路100の第二極の周波数は、gm2/CLtであり、ゼロクロス点の周波数は、(gm1a+gm1b)・βinteg/Ccである。一方、ホールドモードでの増幅回路100の第二極の周波数は、gm2/CLtであり、ゼロクロス点の周波数は、(gm1a−gm1b)・βinteg/Ccである。
ここで、図4を見ても明らかなように、積分モードでの増幅回路100の周波数特性と、ホールドモードでの増幅回路100の周波数特性とが、図31の場合よりも、近づいている。以下、その理由について説明する。
まず、積分モードでは、増幅回路100の出力が変動するため、ある程度の帯域を確保しておく必要がある。また、積分モードでは、仮に増幅回路100のトランスコンダクタンスが一定であるならば、ゼロクロス点が低周波側に移動するため、位相余裕を確保しやすい。このような理由により、積分モードでは、入力段増幅部101のトランスコンダクタンスは、比較的大きな値に変更可能である。
一方、ホールドモードでは、増幅回路100の出力が変動しないため、帯域を確保する必要はない。また、ホールドモードでは、仮に増幅回路100のトランスコンダクタンスが一定であるならば、ゼロクロス点が高周波側に移動するため、位相余裕を確保しにくい。このような理由により、ホールドモードでは、入力段増幅部101のトランスコンダクタンスは、比較的小さな値に変更可能である。
そこで、増幅回路100は、制御信号S1,S2に基づいて第2の差動対の接続先を切り替えることにより、積分モードではトランスコンダクタンスをgm1a+gm1bにして比較的大きくし、ホールドモードではトランスコンダクタンスをgm1a−gm1bにして比較的小さくしている。それにより、増幅回路100は、それぞれの動作モードでの周波数特性を近づけている。換言すると、増幅回路100は、動作モードによって変化する周波数特性の変化を抑制している。なお、gm1a,gm1bは、予め適切な値に調整されていることが好ましい。
図5は、図2に示す積分回路10における増幅回路100のホールドモードでの位相特性を示す図である。また、図5には、比較のため、図29に示す積分回路50における増幅回路500のホールドモードでの位相特性も示している。なお、図5の例では、gm1=gm1a+gm1bであるものとする。
図5に示すように、本実施の形態にかかる増幅回路100は、積分モードの周波数特性を維持しつつ、ホールドモードにて十分な位相余裕を確保できていることが分かる。
なお、増幅回路は、位相補償容量である容量素子Cc1,Cc2の容量値Ccを切り替えることにより、動作モードに応じて変化する周波数特性の変化を抑制することも可能である。しかしながら、容量値Ccを切り替えると、ノードN1,N2の電圧値が大きく変化してしまい、それに応じて、増幅回路の出力値も大きく変化してしまうという問題がある。
一方、本実施の形態にかかる増幅回路100では、ノードN1,N2の電位差が増幅回路102のゲイン分の1であるため、第2の差動対の接続先(トランジスタM2,M3)を切り替えてもノードN1、N2の電圧値に大きな影響を与えない。このことは、増幅回路100のゲインが大きいほど顕著になる。つまり、本実施の形態にかかる増幅回路100は、容量値Ccを切り替える構成よりも、精度の高い差動増幅信号を出力することができる。
このように、本実施の形態にかかる増幅回路100は、第1の差動対に加え、動作モードに応じて接続先の切り替わる第2の差動対を備え、動作モードに応じてトランスコンダクタンスを切り替える。それにより、本実施の形態にかかる増幅回路100は、動作モードに応じて変化する周波数特性の変化を抑制することができる。つまり、本実施の形態にかかる増幅回路100は、動作モードに応じて適当な帯域及び位相余裕を確保することができるということである。
さらに、本実施の形態にかかる増幅回路100は、従来と異なり、周波数特性の変化を抑制するために、出力段増幅部に流す電流を大きくしたり、出力段増幅部の入力側トランジスタのサイズを大きくしたりする必要が無い。そのため、本実施の形態にかかる増幅回路100は、従来よりも、消費電力や回路規模の増大を抑制することができる。
(AD変換回路への適用事例)
図6は、積分回路10が適用されたデルタシグマAD変換回路(以下、単にΔΣADCと称す)1の構成例を示すブロック図である。ΔΣADC1は、外部からのアナログ信号Ainと、フィードバック信号と、の差分を出力する減算回路13と、前記差分を積分する積分回路10と、積分回路10の積分結果を量子化し、デジタル信号Doutとして出力する量子化回路11と、量子化回路11から出力されたデジタル信号をアナログ信号に変換しフィードバック信号として出力するDA変換回路12と、を備える。このように、本実施の形態にかかる増幅回路100及びそれを備えた積分回路10は、ΔΣADC1にも適用することができる。このΔΣADC1は、例えば、図7に示すようにマイコンの一部に設けられる。
なお、近年のAD変換回路には、スイッチトキャパシタ積分回路の容量を変化させることによりゲインを意図的に切り替える構成のものがある。この構成では、ゲインの切り替わりに応じて、スイッチトキャパシタ積分回路のフィードバックファクタや出力負荷容量が変化する。本実施の形態にかかる増幅回路100は、このようなAD変換回路に対しても効果的に適用することができる。
また、本実施の形態にかかる増幅回路100は、上記したΔΣADCに関わらず、逐次比較型AD変換回路、パイプライン型AD変換回路、その他の方式を用いたAD変換回路にも適用することができる。さらに、本実施の形態にかかる増幅回路100は、AD変換回路に関わらず、動作モードに応じて負荷が変動する何れの回路にも適用することができる。
<実施の形態2>
本実施の形態では、図1に示す増幅回路100の変形例について説明する。
(第1の変形例)
図8は、図1に示す増幅回路100の第1の変形例を増幅回路100aとして示す図である。図8に示す増幅回路100aは、図1に示す増幅回路100と比較して、スイッチ素子であるトランジスタM6,M7を有しない。図8に示す増幅回路100aのその他の回路構成については、図1に示す増幅回路100と同様であるため、その説明を省略する。
増幅回路100aでは、制御信号S1がHレベルの場合、トランジスタM5,M8がオンするため、入力段増幅部101a(入力段増幅部101に対応)のトランスコンダクタンスは、gm1a+gm1bとなる。一方、制御信号S1がLレベルの場合、トランジスタM5,M6がオフするため、入力段増幅部101aのトランスコンダクタンスは、gm1aとなる。
このように、増幅回路100aは、増幅回路100と同様に、動作モードに応じて入力段増幅部101aのトランスコンダクタンスを切り替えることが可能である。それにより、増幅回路100aは、増幅回路100と同様の効果を奏することができる。
(第2の変形例)
図9は、図1に示す増幅回路100の第2の変形例を増幅回路100bとして示す図である。図9に示す増幅回路100bは、図1に示す増幅回路100と比較して、スイッチ素子であるトランジスタM5,M8を有しない。図9に示す増幅回路100bのその他の回路構成については、図1に示す増幅回路100と同様であるため、その説明を省略する。
増幅回路100bでは、制御信号S2がLレベルの場合、トランジスタM6,M7がオフするため、入力段増幅部101b(入力段増幅部101に対応)のトランスコンダクタンスは、gm1aとなる。一方、制御信号S2がHレベルの場合、トランジスタM6,M7がオンするため、入力段増幅部101bのトランスコンダクタンスは、gm1a−gm1bとなる。
このように、増幅回路100bは、増幅回路100と同様に、動作モードに応じて入力段増幅部101bのトランスコンダクタンスを切り替えることが可能である。それにより、増幅回路100bは、増幅回路100と同様の効果を奏することができる。
(第3の変形例)
図10は、図1に示す増幅回路100の第3の変形例を増幅回路100cとして示す図である。図10に示す増幅回路100cは、図1に示す増幅回路100と比較して、入力段増幅部にフォールデッドカスコード型(折り返しカスコード型)の増幅回路を採用している。
より具体的には、増幅回路100cは、入力段増幅部101c(入力段増幅部101に対応)に、トランジスタM16〜M21をさらに備える。
本実施の形態では、トランジスタM16,M17がPチャネルMOSトランジスタであって、トランジスタM18〜M21がNチャネルMOSトランジスタである場合を例に説明する。なお、トランジスタM16〜M21は負荷として動作する。
トランジスタM16では、ソースがノードN1に接続され、ドレインがノードN6に接続され、ゲートにバイアス電圧Vb4が供給される。トランジスタM18では、ソースがトランジスタM20のドレインに接続され、ドレインがノードN6に接続され、ゲートにバイアス電圧Vb5が供給される。トランジスタM20では、ソースが接地電圧端子GNDに接続され、ゲートにバイアス電圧Vb6が供給される。
トランジスタM17では、ソースがノードN2に接続され、ドレインがノードN7に接続され、ゲートにバイアス電圧Vb4が供給される。トランジスタM19では、ソースがトランジスタM21のドレインに接続され、ドレインがノードN7に接続され、ゲートにバイアス電圧Vb5が供給される。トランジスタM21では、ソースが接地電圧端子GNDに接続され、ゲートにバイアス電圧Vb6が供給される。
入力段増幅部101cでは、ノードN1,N2を流れる電流の変化と逆極性の電流変化が、それぞれノードN6,N7を流れる電流に伝達される。
そして、出力段増幅部102では、入力段増幅部101cの出力となるノードN6,N7の電圧に応じてソース接地増幅回路であるトランジスタM12,M13のドレイン電流が変化する。それに伴って、外部出力端子Vout+,Vout−から出力される差動出力信号(Vout)の電圧レベルが変化する。
図10に示す増幅回路100cのその他の回路構成については、図1に示す増幅回路100と同様であるため、その説明を省略する。
このように、フォールデッドカスコード型の入力段増幅部101cが採用された増幅回路100cでも、増幅回路100と同様の効果を奏することができる。さらに、増幅回路100cは、ノードN1,N2が低インピーダンス点に接続されるため、第2の差動対の接続先を切り替えた際の差動出力信号の変動をさらに抑制することが可能である。
(第4の変形例)
図11は、図1に示す増幅回路100の第4の変形例を増幅回路100dとして示す図である。図11に示す増幅回路100dは、図1に示す増幅回路100と比較して、入力段増幅部にテレスコピックカスコード型の増幅回路を採用している。
より具体的には、増幅回路100dは、入力段増幅部101d(入力段増幅部101に対応)に、負荷であるトランジスタM22〜M25をさらに備える。
本実施の形態では、トランジスタM22,M23がPチャネルMOSトランジスタであって、トランジスタM24〜M25がNチャネルMOSトランジスタである場合を例に説明する。
トランジスタM22,M24は、トランジスタM9のドレインと、ノードN1と、の間に直列に設けられる。トランジスタM23,M25は、トランジスタM10のドレインと、ノードN2と、の間に直列に設けられる。トランジスタM22,M23のゲートには、バイアス電圧Vb7が供給され、トランジスタM24,M25のゲートには、バイアス電圧Vb8が供給される。
そして、出力段増幅部102では、入力段増幅部101dの出力となるノードN8,N9の電圧に応じてソース接地増幅回路の入力トランジスタM12,M13のドレイン電流が変化する。それに伴って、外部出力端子Vout+,Vout−から出力される差動出力信号(Vout)の電圧レベルが変化する。
図11に示す増幅回路100dのその他の回路構成については、図1に示す増幅回路100と同様であるため、その説明を省略する。
このように、テレスコピックカスコード型の入力段増幅部101dが採用された増幅回路100dでも、増幅回路100と同様の効果を奏することができる。さらに、増幅回路100dは、ノードN1,N2が低インピーダンス点に接続されるため、第2の差動対の接続先を切り替えた場合における差動出力信号の変動をさらに抑制することが可能である。
(第5の変形例)
図12は、図1に示す増幅回路100の第5の変形例を増幅回路100eとして示す図である。図12に示す増幅回路100eでは、図1に示す増幅回路100と比較して、各トランジスタの導電型が逆になり、電源電圧端子VDD及び接地電圧端子GNDの接続先が逆に切り替わっている。図12に示す増幅回路100eのその他の回路構成及び動作については、図1に示す増幅回路100と同様であるため、その説明を省略する。
このように、増幅回路100eでも、増幅回路100と同様の効果を奏することができる。
(第6及び第7の変形例)
図13は、図1に示す増幅回路100の第6の変形例を増幅回路100fとして示す図である。図13に示す増幅回路100fは、図1に示す増幅回路100と比較して、完全差動増幅の構成に代えて、シングルエンドの構成を採用している。つまり、出力段増幅部の構成が異なる。
図14は、図1に示す増幅回路100の第7の変形例を増幅回路100gとして示す図である。図14に示す増幅回路100gは、図1に示す増幅回路100と比較して、二段の増幅部からなる構成に代えて、一段の増幅部からなる構成を採用している。つまり、出力段増幅部に相当する部分を有しない。
このように、本実施の形態にかかる増幅回路は、出力段増幅部の構成に関わらず、増幅回路100と同様の効果を奏することができる。
したがって、本実施の形態にかかる増幅回路は、二段以上の増幅部からなる構成であっても良い。また、本実施の形態にかかる増幅回路は、A級、B級、C級等の形式に関わらず、増幅回路100と同様の効果を奏することができる。
図15は、図1に示す増幅回路100の第8の変形例を増幅回路100hとして示す図である。図15に示す増幅回路100hは、図1に示す増幅回路100と比較して、第2の差動対であるトランジスタM2,M3及びスイッチ素子であるトランジスタM5〜M8を有さず、第2の電流源回路であるトランジスタM26と、スイッチ素子であるトランジスタM27と、を有する。本実施の形態では、トランジスタM26,M27がNチャネルMOSトランジスタである場合を例に説明する。
トランジスタM26では、ソースが接地電圧端子GNDに接続され、ドレインがトランジスタM27のソースに接続され、ゲートにバイアス電圧Vb10が印加される。トランジスタM27では、ドレインがノードN5に接続され、ゲートが外部入力端子S1に接続される。なお、上記したように、外部入力端子S1には外部から制御信号S1が供給される。増幅回路100hのその他の回路構成については、増幅回路100と同様であるため、その説明を省略する。
増幅回路100hは、動作モードに応じてトランジスタM27のオンオフを制御することにより、入力段増幅部101cのトランスコンダクタンスを切り替えている。それにより、増幅回路100hは、増幅回路100と同様の効果を奏することができる。
<実施の形態3>
本実施の形態では、コモンモードフィードバック回路(以下、単にCMFB回路と称す)に設けられた増幅回路が、動作モードに応じてトランスコンダクタンスを切り替える場合について説明する。
CMFB回路は、完全差動増幅回路の差動出力信号の平均電圧が所定電圧AVCOMになるようにフィードバックをかける回路である。通常、CMFB回路は、完全差動増幅回路の差動出力信号の平均電圧を出力する同相電圧検出回路と、差動出力信号の平均電圧と、所定電圧AVCOMと、の電位差を増幅する増幅回路と、を備えている。
図16は、本実施の形態にかかるCMFB回路を備えた完全差動増幅回路21を示す概念図である。なお、図16に示す完全差動増幅回路21には、一例として、動作モードに応じて出力負荷容量が変化するオートゼロ型の完全差動増幅回路21が用いられている。また、図16には、完全差動増幅回路21の後段回路としてコンパレータ22が示されている。
図16に示す完全差動増幅回路21は、増幅回路211と、CMFB回路212と、を備える。増幅回路211は、一例として、抵抗素子R21,R22と、トランジスタM31〜M33と、を有する。本実施の形態では、トランジスタM31〜M33がNチャネルMOSトランジスタである場合を例に説明する。なお、トランジスタM31,M32は、差動対を構成する。トランジスタM33は、差動対に定電流を供給する電流源回路として動作する。
また、増幅回路211には、スイッチ素子SW21,SW22と、容量素子Cs21,Cs22,CL21,CL22と、が付加されている。なお、容量素子CL21,CL22は、増幅回路211の出力側に付加された配線容量及び後段回路(コンパレータ22)のゲート容量等である。以下の説明では、容量素子Cs21,Cs22の容量値は何れもCsと表され、容量素子CL21,CL22の容量値は何れもCLと表される。
CMFB回路212は、同相電圧検出回路213と、増幅回路214と、を有する。
増幅回路211において、抵抗素子R21の一端はノードN21に接続され、抵抗素子R21の他端は電源電圧端子AVCCに接続される。抵抗素子R22の一端はノードN22に接続され、抵抗素子R22の他端は電源電圧端子AVCCに接続される。
トランジスタM31では、ソースがトランジスタM33のドレインに接続され、ドレインがノードN21に接続され、ゲートが外部入力端子Vinpに接続される。トランジスタM32では、ソースがトランジスタM33のドレインに接続され、ドレインがノードN22に接続され、ゲートが外部入力端子Vinnに接続される。トランジスタM33では、ソースが接地電圧端子GNDに接続され、ゲートにバイアス電圧Biasが供給される。
また、スイッチ素子SW21は、ノードN21と、外部入力端子Vinpと、の間に設けられ、制御信号φ1に基づいてオンオフする。スイッチ素子SW22は、ノードN22と、外部入力端子Vinnと、の間に設けられ、制御信号φ1に基づいてオンオフする。また、容量素子Cs21は、外部入力端子Vinpと接地電圧端子GNDとの間に設けられる。容量素子Cs22は、外部入力端子Vinnと接地電圧端子GNDとの間に設けられる。
増幅回路211では、外部入力端子Vinpに差動入力信号の一方が供給され、外部入力端子Vinnに差動入力信号の他方が供給される。そして、トランジスタM31,M32からなる差動対と、抵抗素子R21,R22からなる負荷と、によって、差動入力信号の差動増幅が行われる。そして、増幅回路211は、ノードN22,N21の電圧をそれぞれ外部出力端子Voutp,Voutnから差動出力信号として出力する。この差動出力信号は、例えば、後段回路であるコンパレータ22に供給される。
続いて、CMFB回路212において、同相電圧検出回路213は、増幅回路211の出力となるノードN22,N21の電圧の平均電圧Vaveを出力する。増幅回路214は、平均電圧Vaveと、所定電圧AVCOMと、の電位差を増幅して出力する。この増幅信号は、フィードバック信号としてトランジスタM33のドレインに供給される。
ここで、増幅回路214は、動作モードに応じてトランスコンダクタンスを切り替える構成を有する。図16に示す概念図では、増幅回路214は、トランスコンダクタンスgmcm2を有する第1経路と、トランスコンダクタンスgmcm1を有する第2経路と、第2経路上に設けられたスイッチ素子SWgmと、を有する。
例えば、スイッチ素子SWgmがオンの場合、増幅回路214のトランスコンダクタンスはgmcm1+gmcm2となる。一方、スイッチ素子SWgmがオフの場合、増幅回路214のトランスコンダクタンスはgmcm2となる。
続いて、図17及び図18を参照して、オートゼロ型の完全差動増幅回路21の動作について説明する。図17は、オートゼロ型の完全差動増幅回路21のサンプリングモードでの動作状態を示す図である。図18は、オートゼロ型の完全差動増幅回路21の比較モードでの動作状態を示す図である。
例えば、サンプリングモードでは、図17に示すように、スイッチ素子SW21,SW22がオンするため、入力電圧Ainp,Ainnに応じた電荷がそれぞれ容量素子Cs21,Cs22に蓄積される。このとき、完全差動増幅回路21の出力から見える負荷容量(トータル出力負荷容量)は、2(Cs+CL)となる。
一方、比較モードでは、図18に示すように、スイッチ素子SW21,SW22がオフするため、容量素子Cs21に蓄積された電荷に応じた電圧と、容量素子Cs22に蓄積された電荷に応じた電圧と、の電位差が完全差動増幅回路21によって増幅される。このとき、完全差動増幅回路21の出力から見える負荷容量(トータル出力負荷容量)は、2CLのみとなる。
つまり、オートゼロ型の完全差動増幅回路21の出力負荷容量は、動作モード(サンプリングモード及び比較モード)に応じて変化する。
(従来のCMFB回路を用いた場合の課題)
ここで、CMFB回路内の増幅回路のトランスコンダクタンスが、仮に動作モードに関わらず一定である場合について、図33及び図34を参照して説明する。
図33は、従来のCMFB回路を備えたオートゼロ型の完全差動増幅回路600を示す概念図である。図33に示す完全差動増幅回路600では、図16に示す完全差動増幅回路21と比較して、CMFB回路内の増幅回路の構成が異なる。図33に示す完全差動増幅回路600のその他の構成及び動作については、図16に示す完全差動増幅回路21と同様であるため、その説明を省略する。
なお、増幅回路601、CMFB回路602、同相電圧検出回路603、増幅回路604、抵抗素子R601,R602、トランジスタM601〜M603、スイッチ素子SW601,SW602、容量素子Cs601,Cs602、容量素子CL601,CL602は、それぞれ、増幅回路211、CMFB回路212、同相電圧検出回路213、増幅回路214、抵抗素子R21,R22、トランジスタM31〜M33、スイッチ素子SW21,SW22、容量素子Cs21,Cs22、容量素子CL21,CL22に対応する。
CMFB回路602内の増幅回路604は、増幅回路214と異なり、トランスコンダクタンスgmcmを有する第1経路のみしか有しない。そのため、動作モードに応じて増幅回路604の出力負荷容量が変化すると、それに応じて、完全差動増幅回路600の周波数特性も変化してしまう。
図34は、図33に示す完全差動増幅回路600の周波数特性を示す図である。より具体的には、図34は、図33に示す完全差動増幅回路600の開ループ伝達関数の周波数特性(図34のノードN21,N22で帰還を切断した場合の周波数特性)を示す図である。
図34に示すように、サンプリングモードでの完全差動増幅回路600のゼロクロス点の周波数は、gmcm/2(Cs+CL)である。一方、比較モードでの完全差動増幅回路600のゼロクロス点の周波数は、gmcm/2CLである。
つまり、図34を見ても明らかなように、サンプリングモードでの完全差動増幅回路600の周波数特性と、比較モードでの完全差動増幅回路600の周波数特性と、が異なっている。換言すると、動作モードに応じて完全差動増幅回路600の周波数特性が変化している。
ここで、図34に示すように、比較モードでは、ゼロクロス点の周波数と第二極の周波数とが互いに近接しているため、このままでは位相余裕を十分に確保することができない。その結果、CMFB回路602は、比較モードで安定して動作することができない可能性がある。そこで、比較モードで十分な位相余裕を確保するためには、トランスコンダクタンスgmcmを小さくすることが考えられる。しかしながら、その場合、サンプリングモードでの帯域が低くなりすぎてしまう可能性がある。その結果、CMFB回路602は、サンプリングモードで高速に動作することができない可能性がある。
要するに、図33に示す従来のCMFB回路602は、動作モードに応じて変化する周波数の変化を抑制することができない。
(本実施の形態にかかるCMFB回路を用いた場合の効果)
一方、本実施の形態にかかるCMFB回路212内の増幅回路214は、従来の増幅回路604と異なり、動作モードに応じてトランスコンダクタンスを切り替える。
具体的には、増幅回路214は、サンプリングモードでは、位相余裕を確保しやすいため、スイッチ素子SWgmをオンすることにより、トランスコンダクタンスをgmcm1+gmcm2にして比較的大きくする。一方、増幅回路214は、比較モードでは、位相余裕を確保しにくいため、スイッチ素子SWgmをオフすることにより、トランスコンダクタンスをgmcm2にして比較的小さくする。それにより、増幅回路214は、それぞれの動作モードでの周波数特性を近づけている。換言すると、増幅回路214は、動作モードによって変化する周波数特性の変化を抑制している。なお、gmcm1,gmcm2は、予め適切な値に調整されていることが好ましい。
図19は、図16に示す完全差動増幅回路21の比較モードでの周波数特性を示す図である。また、図19には、比較のため、図33に示す完全差動増幅回路600の比較モードでの周波数特性も示している。なお、図19の例では、gmcm=gmcm1+gmcm2であるものとする。
図19に示すように、本実施の形態にかかる増幅回路214は、サンプリングモードの周波数特性を維持しつつ、比較モードにて十分な位相余裕を確保できていることが分かる。
図20Aは、図16に示す完全差動増幅回路21の比較モードでの位相特性を示す図である。また、図20Bには、比較のため、図33に示す完全差動増幅回路600の比較モードでの位相特性を示している。
図20A及び図20Bに示すように、従来の完全差動増幅回路600では、位相余裕が27.9度であるのに対し、本実施の形態にかかる完全差動増幅回路21では、位相余裕が75.4度に改善されている。
このように、本実施の形態にかかる増幅回路214は、動作モードに応じてトランスコンダクタンスを切り替える。それにより、本実施の形態にかかる増幅回路214は、動作モードに応じて変化する周波数特性の変化を抑制することができる。つまり、本実施の形態にかかる増幅回路214は、動作モードに応じて適当な帯域及び位相余裕を確保することができるということである。
(AD変換回路への適用事例)
図21は、図16に示すオートゼロ型の完全差動増幅回路21が適用された逐次比較型AD変換回路(以下、単にSARADCと称す)2の構成例を示すブロック図である。また、図22は、SARADC2のスイッチング動作を示すタイミングチャートである。
SARADC2は、完全差動増幅回路21と、コンパレータ22と、複数のレジスタからなる逐次比較レジスタ23と、DA変換回路24と、スイッチ素子SW21〜SW24と、容量素子Cs21,Cs22と、を備える。
例えば、サンプリングモードでは、スイッチ素子SW21〜SW23がオンし、スイッチ素子SW24がオフする。それにより、外部から供給されるアナログ信号Ainに応じた電荷が容量素子Cs21に蓄積される。
一方、比較モードでは、スイッチ素子SW21〜SW23がオフし、スイッチ素子SW24がオンする。それにより、DA変換回路24の出力(フィーバック信号)に応じた電荷が容量素子Cs21に蓄積される。このとき、容量素子Cs21の一端(増幅回路側)には、アナログ信号Ainとフィードバック信号との差電圧が発生している。完全差動増幅回路21は、アナログ信号Ainとフィードバック信号との電位差を増幅して出力する。
コンパレータ22は、完全差動増幅回路21の差動出力信号を比較して比較結果を出力する。逐次比較レジスタ23は、複数のレジスタに記憶させるデジタル値を、コンパレータ22の比較結果に基づき逐次確定させる。DA変換回路24は、逐次比較レジスタ23に格納されたデジタル信号をアナログ信号に変換してフィードバック信号として出力する。
このように、本実施の形態にかかる増幅回路214を備えたCMFB回路212及びそれを備えた完全差動増幅回路21は、SARADC2にも適用することができる。上記したSARADC2は、例えば、図7に示すようにマイコンの一部に設けられる。
また、本実施の形態にかかる増幅回路214を備えたCMFB回路212及びそれを備えた完全差動増幅回路21は、上記したSARADC2に関わらず、その他のAD変換回路にも適用することができ、さらに、動作モードに応じて負荷が変動する何れの回路にも適用することができる。
<実施の形態4>
本実施の形態では、図16に示すCMFB回路212内の増幅回路214の具体的構成例について説明する。
(第1の構成例)
図23は、図16に示す増幅回路214の第1の構成例を増幅回路214aとして示す図である。図23に示す増幅回路214aは、定電流源(電流源回路)I1と、トランジスタM41〜M45と、スイッチ素子SW41,SW42と、を有する。本実施の形態では、トランジスタM41〜M44がNチャネルMOSトランジスタであって、トランジスタM45がPチャネルMOSトランジスタである場合を例に説明する。なお、トランジスタM41,M42は、第1の差動対として動作する。トランジスタM43,M44は、第2の差動対として動作する。スイッチ素子SW41,SW42によりスイッチ回路が構成される。
定電流源I1では、入力端子が電源電圧端子AVCCに接続され、出力端子がトランジスタM41〜M44のそれぞれのソースに接続される。トランジスタM41,M43のそれぞれのゲートには所定電圧AVCOMが供給され、トランジスタM42,M44のそれぞれのゲートには平均電圧Vaveが供給される。トランジスタM41のドレインは、トランジスタM45のドレインに接続される。トランジスタM43のドレインは、スイッチ素子SW41を介して、トランジスタM45のドレインに接続される。トランジスタM45では、ドレインとゲートとが接続され、ソースが接地電圧端子GNDに接続される。トランジスタM42のドレインは、接地電圧端子GNDに接続される。トランジスタM44のドレインは、スイッチ素子SW42を介して、接地電圧端子GNDに接続される。
増幅回路214aでは、スイッチ素子SW41,SW42がオンの場合、トランスコンダクタンスが比較的大きくなり、スイッチ素子SW41,SW42がオフの場合、トランスコンダクタンスが比較的小さくなる。
このように、増幅回路214aは、動作モードに応じてトランスコンダクタンスを切り替えることが可能である。それにより、増幅回路214aは、増幅回路214と同様の効果を奏することができる。
(第2の構成例)
図24は、図16に示す増幅回路214の第2の変形例を増幅回路214bとして示す図である。図24に示す増幅回路214bは、第1定電流を出力する定電流源(第1電流源回路)I2と、第2定電流を出力する定電流源(第2電流源回路)I3と、トランジスタM46〜M48と、スイッチ素子SW43と、を有する。本実施の形態では、トランジスタM46,M47がPチャネルMOSトランジスタであって、トランジスタM48がNチャネルMOSトランジスタである場合を例に説明する。なお、トランジスタM46,M47は、第1の差動対として動作する。
定電流源I2では、入力端子が電源電圧端子AVCCに接続され、出力端子がスイッチ素子SW43を介してトランジスタM46,M47のそれぞれのソースに接続される。定電流源I3では、入力端子が電源電圧端子AVCCに接続され、出力端子がトランジスタM46,M47のそれぞれのソースに接続される。トランジスタM46では、ドレインがトランジスタM48のドレインに接続され、ゲートに所定電圧AVCOMが供給される。トランジスタM48では、ドレインとゲートとが接続され、ソースが接地電圧端子GNDに接続される。トランジスタM47では、ドレインが接地電圧端子GNDに接続され、ゲートに平均電圧Vaveが供給される。
増幅回路214bでは、スイッチ素子SW43がオンの場合、トランスコンダクタンスが比較的大きくなり、スイッチ素子SW43がオフの場合、トランスコンダクタンスが比較的小さくなる。
このように、増幅回路214bは、動作モードに応じてトランスコンダクタンスを切り替えることが可能である。それにより、増幅回路214bは、増幅回路214と同様の効果を奏することができる。
(第3の構成例)
図25は、図16に示す増幅回路214の第3の変形例を増幅回路214cとして示す図である。図25に示す増幅回路214cは、定電流源(電流源回路)I4と、トランジスタM49〜M53と、スイッチ素子SW44,SW45と、を有する。本実施の形態では、トランジスタM49〜M52がPチャネルMOSトランジスタであって、トランジスタM53がNチャネルMOSトランジスタである場合を例に説明する。なお、トランジスタM49,M50は、第1の差動対として動作する。トランジスタM51,M52は、第2の差動対として動作する。スイッチ素子SW44,SW45によりスイッチ回路が構成される。
定電流源I4では、入力端子が電源電圧端子AVCCに接続され、出力端子がトランジスタM49〜M52のそれぞれのソースに接続される。トランジスタM49,M51のそれぞれのゲートには所定電圧AVCOMが供給され、トランジスタM50,M52のそれぞれのゲートには平均電圧Vaveが供給される。トランジスタM49,M51のそれぞれのドレインは、トランジスタM53のドレインに接続される。トランジスタM53では、ドレインとゲートとが接続され、ソースが接地電圧端子GNDに接続される。トランジスタM50,M52のそれぞれのドレインは、接地電圧端子GNDに接続される。スイッチ素子SW44は、トランジスタM51,M52のそれぞれのドレイン間に設けられる。スイッチ素子SW45は、トランジスタM51,M52のそれぞれのドレイン間に設けられる。
増幅回路214cでは、スイッチ素子SW44,SW45がオンの場合、トランスコンダクタンスが比較的小さくなり、スイッチ素子SW44,SW45がオフの場合、トランスコンダクタンスが比較的大きくなる。
このように、増幅回路214cは、動作モードに応じてトランスコンダクタンスを切り替えることが可能である。それにより、増幅回路214cは、増幅回路214と同様の効果を奏することができる。
(その他の構成例)
図26は、CMFB回路212の具体的構成例をCMFB回路212dとして示す図である。CMFB回路212dは、同相電圧検出回路213と、増幅回路214dと、スイッチ素子SW25と、トランジスタM34と、を有する。増幅回路214dは、定電流源(電流源回路)I5と、トランジスタM54〜M56と、を有する。本実施の形態では、トランジスタM54,M55がPチャネルMOSトランジスタであって、トランジスタM56,M34がNチャネルMOSトランジスタである場合を例に説明する。
定電流源I5では、入力端子が電源電圧端子AVCCに接続され、出力端子がトランジスタM54,M55のそれぞれのソースに接続される。トランジスタM54では、ドレインがトランジスタM56のドレインに接続され、ゲートに所定電圧AVCOMが供給される。トランジスタM56では、ドレインとゲートとが接続され、ソースが接地電圧端子GNDに接続される。トランジスタM55では、ソースが接地電圧端子GNDに接続され、ゲートに平均電圧Vaveが供給される。
トランジスタM34では、ソースが接地電圧端子GNDに接続され、ドレインがスイッチ素子SW25を介してトランジスタM31,M32のそれぞれのソースに接続され、ゲートに増幅回路214dの出力が供給される。
ここで、スイッチ素子SW25がオンの場合、CMFB回路212dのトランスコンダクタンスは比較的大きくなり、スイッチ素子SW25がオフの場合、CMFB回路212dのトランスコンダクタンスは比較的小さくなる。
このように、CMFB回路212dは、動作モードに応じてトランスコンダクタンスを切り替えることが可能である。それにより、CMFB回路212dは、CMFB回路212と同様の効果を奏することができる。
なお、CMFB回路212内の増幅回路214には、実施の形態1で説明した増幅回路の構成も適用可能であることは言うまでもない。
以上のように、上記実施の形態1〜4にかかる増幅回路は、動作モードに応じてトランスコンダクタンスを切り替える。それにより、上記実施の形態1〜4にかかる増幅回路は、動作モードに応じて変化する周波数特性の変化を抑制することができる。その結果、上記実施の形態1〜4にかかる増幅回路は、動作モードに応じて適当な帯域及び位相余裕を確保することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。