JP2944477B2 - コンパレータ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はコンパレータに関
し、特にアナログ／デジタル変換器（以下Ａ／Ｄ変換器
と称す）に使用される、チョッパ容量を小さくした高速
動作のコンパレータに関する。

【０００２】

【従来の技術】ピクチャー・イン・ピクチャーなどに用
いられる画像処理用アナログ／デジタル変換器（以下画
像用ＡＤＣと称す）等において、コンパレータは重要な
回路要素であり、画質の向上の為にも高速動作化，高精
度化が強く望まれている。

【０００３】この種のコンパレータを、例えば逐次比較
型のＡ／Ｄ変換器に適用する場合、コンパレータの出力
を逐次比較レジスタに入力し、レジスタでは逐次比較し
たデータをＤ／Ａ変換器に入力し、ここでデジタル値を
アナログ値に変換して、これをコンパレータの一方の入
力に被比較信号として印加する。

【０００４】差動増幅回路を用いた従来のチョッパ型コ
ンパレータを示す特公昭６３−６５１７２号公報に記載
された図５の回路図を参照すると、この回路は、第１，
第２の差動増幅からなる２段の回路を備え、入力信号Ｖ
Ａ１は、スイッチ３，容量６を経て増幅器１０の非反転
入力に印加され、比較信号ＶＡ２はスイッチ４を経て容
量６に入力される。増幅器１０の非反転入力，反転入力
に各々接続されたａ，ｂ点は、スイッチ８が接続され、
さらにｂ点には容量７が接続される。増幅器１０の非反
転出力，反転出力に各々接続されたｃ，ｄ点には、各々
容量１２，１３が接続され、さらに第２の差動増幅回路
１６の非反転入力，反転入力に接続されている。増幅回
路１６の非反転入力，反転入力に各々接続されたｅ，ｆ
点には、スイッチ１４が接続されている。

【０００５】スイッチ３，４，８，１４は、各々制御信
号ＣＫ２１，ＣＫ２２，ＣＫ２４，ＣＫ２３が印加され
る。いずれも、制御信号が印加されることにより導通
（ＯＮ）、印加されていない時は非導通（ＯＦＦ）状態
となり、スイッチ８，１４は導通した場合には接地状態
となる。増幅器１６の出力端子１８には、この入力信号
の差分が出力される。

【０００６】このコンパレータの動作を説明する図６を
参照すると、図示されていない制御回路からの制御信号
ＣＫ２１，２２，２３，２４が、高レベルをスイッチの
導通（ＯＮ）状態として示されており、さらにｃ，ｄ点
の電位が示されている。横軸は時間軸で、各時刻Ｔ２
０，２１乃至Ｔ２８が順に示されている。

【０００７】このコンパレータの回路動作を図５，図６
を用いて説明すると、まず時刻ｔ２０で、スイッチ３，
８，１４を閉じ、スイッチ４を開いて、サンプリング状
態に入る。ここで、増幅器１０の入力オフセット電圧を
ｅ１，電圧利得をＧ１，容量６，７，１２，１３の容量
値をいずれもＣ１とすると、時刻ｔ２１に達するまでに
容量１２には〔＋ｅ１・Ｇ１・Ｃ１／２〕、容量１３に
は〔−ｅ１・Ｇ１・Ｃ１／２〕の電荷が各々保持され、
第１のアナログ入力信号ＶＡ１の電圧を同じくＶＡ１と
すると、容量６には〔ＶＡ１・Ｃ１〕の電荷が保持され
る。

【０００８】次に、時刻ｔ２１に、スイッチ１４を開
き、次の時刻ｔ２２にスイッチ８を開き、最後にスイッ
チ３を開くと同時にスイッチ４を閉じて、コンパレート
の状態に入る。その結果、時刻ｔ２４に達するまでに接
点ａ点の電位は、〔ＶＡ２−ＶＡ１〕となり、差動型増
幅器１０の２つの出力端のｃ，ｄ点の電位差は、Ｇ１・
（ＶＡ２−ＶＡ１＋ｅ１）となる。

【０００９】一方、前述の通り、容量１２，１３にはあ
らかじめ、ｅ１・Ｇ１／２−（−ｅ１・Ｇ１／２）＝ｅ
１・Ｇ１の差電位に相当する電荷がすでに保持されてい
るので、接点ｅ，ｆ点の電位差は、Ｇ１（ＶＡ２−ＶＡ
１）となると記載されている。

【００１０】このように、差動型増幅器１６の入力端
ｅ，ｆ点においては、増幅器１０の入力オフセット電圧
ｅ１は一応補償されていることになる。

【００１１】いま、増幅器１６の入力オフセット電圧ｅ
２とすれば、その出力電圧Ｖ０は、Ｖ０＝Ｇ２｛Ｇ１
（ＶＡ２−ＶＡ１）＋ｅ２｝＝Ｇ１・Ｇ２｛（ＶＡ２−
ＶＡ１）＋ｅ２／Ｇ１｝となって、このコンパレータ回
路の入力オフセット電圧は〔ｅ２／Ｇ１〕となる。従っ
て、差動型増幅器の出力が飽和しない範囲内において、
電圧利得Ｇ１を大きくとることによって、その入力オフ
セット電圧を抑える事ができると記載されている。

【００１２】

【発明が解決しようとする課題】しかしながら、図５に
示すコンパレータを高速で動作させようとする場合、時
刻ｔ２０乃至ｔ２１の時間に、ａ，ｂ点間およびｅ，ｆ
点間の電位差は実質的に０Ｖになっているものの、第２
回目のサンプリングの時刻ｔ２４乃至ｔ２５の時間で
は、たまたまｃ，ｄ間の電位差が大きくなっているた
め、この時間内に電位差をゼロにすることができず、オ
フセット電圧Ｖｆｓが残存したまま、次のコンパレート
期間に入ってしまう。この結果、精度が著しく低下す
る。これは、サンプリング期間，コンパレート期間の短
い高速動作を行う場合に特に問題となる。

【００１３】このような精度低下の原因としては、スイ
ッチ３，４，８，１４自体の等価抵抗成分、及び容量
６，７，１２，１３等による時定数があることや、ａ，
ｂ間の電位差が実質的に０Ｖに収束する過程において増
幅器１０の出力はゲインＧ１倍された電位差で変化する
ため、ｃ，ｄ間の電位差はさらに収束し難くなり正確な
比較ができなくなること等が考えられる。

【００１４】これらの問題を改善して、回路動作を高速
化する対策として、回路電流を増やすこと、チョッパ容
量を小さくすることや、回路の寄生容量を小さくするこ
と等が挙げられる。しかし、回路電流を増やそうとする
と、トランジスタサイズが大きくなる。そして、トラン
ジスタサイズを大きくすると、寄生容量が大きくなる。
そこで寄生容量の影響を小さくするには、チョッパ容量
を大きくなければならない。チョッパ容量を大きくする
と、動作速度が遅くなる。動作速度を上げるには、回路
電流を増やさなければならない。

【００１５】以上のような悪循環が生じてしまい、最適
化には越えられない限界があった。

【００１６】以上の諸問題点に鑑み、本発明では、次の
課題を掲げる。

【００１７】（１）高速動作をさせても、精度が低下し
ないようにすること。（２）回路電流の増加を少なくす
ること。（３）チョッパ容量を小さくしなくて済むよう
にすること。（４）トランジスタサイズを大きくせずに
済むようにすること。（５）寄生容量を配慮しないで済
むようにすること。

【００１８】

【００１９】

【００２０】

【課題を解決するための手段】前記課題を解決するため
本発明のコンパレータは、 入力信号と比較信号のうちど
ちらか一方を選択して第１の容量の一端に印加する第１
のスイッチ手段と、前記比較信号を第２の容量の一端に
印加するための第２のスイッチ手段と、前記第１、第２
の容量の各他端を各々非反転入力、反転入力とする第１
の差動増幅器と、前記第１の差動増幅器の非反転出力、
反転出力を各々一端に印加する第３、第４の容量と、前
記第３、第４の容量の他端を各々非反転入力、反転入力
とする第２の差動増幅器と、前記第１，第２の差動増幅
器の非反転入力、反転入力を中間電位に設定するための
第３のスイッチ手段と、前記第１の差動増幅器の非反転
出力、反転出力を互いに短絡するための第４のスイッチ
と、前記第１、第２の差動増幅器の非反転入力、反転入
力を各々短絡するための第５のスイッチとを設けたこと
を特徴とする。

【００２１】また、前記入力信号が前記第１の容量の一
端に印加されるサンプリング期間に、前記第４のスイッ
チ手段を短絡状態から開放状態にした後、前記第３のス
イッチ手段を中間電位から開放状態にすると同時若しく
は直後に前記第４のスイッチ手段を短絡状態から開放状
態にする制御手段を設けたことを特徴とする。

【００２２】

【発明の実施の形態】図１は本発明のコンパレータの実
施の形態を説明する図、図３は図１の回路の要部を具体
的な回路で示した図である。図１のコンパレータは、ス
イッチ５、９、１１、１５及び容量７があることと、ス
イッチ８、１４の一方端が接地されずに、電源電圧ＶＤ
Ｄのほぼ半分の電圧ＶＭにバイアスされていることと、
容量７の接続関係とを除いて、図３の回路図と共通であ
る。

【００２３】ここで、電源電圧ＶＤＤは、増幅器１０，
１６の電源電圧と共通しており、スイッチ５の制御信号
としても使用されている。スイッチ５と容量７とが、比
較信号ＶＡ２とｂ点との間に直列に接続されている。容
量６，７の容量値は、実質的に同一である。スイッチ
９，１１，１５は、ａ，ｂ点，ｃ，ｄ点，ｅ，ｆ点を各
々短絡する機能を有する。スイッチ９，１５は制御信号
ＣＫ４で、スイッチ１１は制御信号ＣＫ５で制御され、
スイッチ３，４は各々制御信号ＣＫ１，ＣＫ２で、スイ
ッチ８，１４はいずれも制御信号ＣＫ３で制御される。
スイッチ８，１４の一方端は、中間電位（ＶＭ）の端子
１７に接続される。

【００２４】このコンパレータの回路動作を示す図２の
タイミング図を参照すると、各制御信号ＣＫ１乃至ＣＫ
５の波形が、時間軸を共通にして示されており、各信号
の高レベルをスイッチの導通（ＯＮ）、低レベルをスイ
ッチの非導通（ＯＦＦ）としている。

【００２５】図１，図２を参照して、このコンパレータ
の回路動作を説明すると、まず、時刻ｔ０にスイッチ
３，５，８，９，１１，１４，１５をいっせいに閉じ、
かつスイッチ４を開いた状態で、時刻ｔ１までの時間を
おけば、差動増幅器１０，１６の各非反転入力と反転入
力との間の電位差は０Ｖとなり、増幅器１０の非反転出
力と反転出力との間の電位差は、ほぼ０Ｖとなる。但
し、増幅器１０に、オフセット電圧が無ければ、実質的
に０Ｖとなる。今、増幅器１０の入力オフセット電圧を
ｅ１，電圧利得をＧ１とすると、その出力電圧ｅ０１
は、ｅ０１＝ｅ１・Ｇ１となり、容量素子１２，１３に
オフセット電圧が保持される。

【００２６】次に、サンプリング状態の時刻ｔ１でスイ
ッチ１１を開き、時刻ｔ２でスイッチ８，９，１４，１
５をほぼ同時に開くか、あるいは時刻ｔ２でスイッチ
８，１４を開いて、次の時刻ｔ３でスイッチ９，１５を
開くことにより、増幅器１０のオフセット電圧をキャン
セルした比較準備ができる。この時刻ｔ０乃至ｔ４の動
作および同等の後動作を、サンプリングと称する。

【００２７】次に、時刻ｔ４でスイッチ３を開くと同時
にスイッチ４を閉じることによりコンパレート状態に入
って、比較を開始し、ａ点の電位は入力信号の電位差
（ＶＡ２−ＶＡ１）の値だけ変化し、増幅器１０の非反
転出力と反転出力との間の電位差Ｖｏ１は、時式とな
る。

【００２８】 Ｖｏ１＝｛（ＶＡ２−ＶＡ１）＋ｅ１｝・Ｇ１ ここで、増幅器１０のオフセット電圧は、容量１２，１
３にすでに保持されているので、差動増幅器１６の入力
端子間の電位差Ｖｉ２は、次式となる。

【００２９】Ｖｉ２＝（ＶＡ２−ＶＡ１）・Ｇ１ また、同じように増幅器１６のオフセット電圧をｅ２，
電圧利得をＧ２とすると、その出力電圧Ｖｏ２は、次式
となる。

【００３０】 Ｖｏ２＝｛（ＶＡ２−ＶＡ１）＋ｅ２／Ｇ１｝・Ｇ１・Ｇ２ ここまでの時刻ｔ４〜ｔ５の動作および同等の後動作を
コンパレートと称する。

【００３１】今、１回目のコンパレートにおいて、入力
信号の電圧ＶＡ１と比較信号の電圧ＶＡ２との電位差が
十分に大きい場合、コンパレート終了時点（時刻ｔ５直
前）での増幅器１０の非反転出力と反転出力間即ちｃ，
ｄ間の電位差は大きく広がった状態で、２回目のサンプ
リングの動作に入る。

【００３２】ここで、スイッチ１１を時刻ｔ５〜ｔ６の
間閉じる事によって、増幅器１０の反転出力と非反転出
力との間の電位差は急速に小さくなる。

【００３３】従来回路では、差動回路に流す低電流値お
よびチョッパ容量の値により、おおよそのサンプリング
動作速度が決まっていたが、ここにスイッチ１１を追加
することによって、回路条件に制限されず、サンプリン
グ動作速度を早くすることができる。また、ｅ，ｆ点
も、容量１２，１３を介して接続されているため、ｅ，
ｆ点を同電位にするスイッチ１５のサンプリングの動作
も早くなる。

【００３４】スイッチ９，１５はなくとも動作はする
が、このスイッチ９，１５を追加することによって、差
動増幅器１０，１６の各出力端子の電位が仮に電圧ＶＭ
レベルまでチャージされていなくても、入力端子間の電
位差は直ちに０Ｖとなり、差動増幅器としてはより正確
に動作する。

【００３５】図１の回路図の具体的な回路例を示す図３
を参照すると、この回路例は、スイッチ３，４，８，
９，１１，１４，１５差動増幅器１０，１６や電源電圧
ＶＭの発生回路等の具体的回路であり、この他の共通部
分は図１と共通する算用数字、アルファベットで示され
ている。

【００３６】スイッチ３，４，８，９，１１，１４，１
５は、電界効果トランジスタからなり、いずれもソース
・ドレイン間を導通・非道通の電極となし、ゲートを制
御信号入力端子としている。

【００３７】差動増幅器１０は、一対のＮチャネル型電
界効果トランジスタ対２３，２４と、このトランジスタ
対２３，２４の共通エミッタの定電流源となるＮチャネ
ル型電界効果トランジスタ２５と、トランジスタ対の負
荷となる一対のＰチャネル型電界効果トランジスタ２
１，２２とを備える。

【００３８】トランジスタ２１，２２のゲートは、共通
に接地されている。トランジスタ２５とカレントミラー
回路を構成するため、このトランジスタ２５とゲートを
共通にしたＮチャネル型電界効果トランジスタ２０と、
負荷用のＰチャネル型電界効果トランジスタ１９とが追
加される。トランジスタ１９のゲートは接地され、トラ
ンジスタ２０のゲートは、この主電極と接続されてい
る。

【００３９】次段の差動増幅器１６は、一対のＮチャネ
ル型電界効果トランジスタ対２８，２９と、Ｐチャネル
型電界効果トランジスタ２６，２７からなるカレントミ
ラー回路と、バッファ３０とを備える。トランジスタ２
６，２７は互いにゲートを接続し、トランジスタ２６は
ゲートと主電極とが接続されている。バッファ３０の入
力は、トランジスタ２７，２９の共通接続点に接続さ
れ、その出力は出力端子１８に接続されている。

【００４０】電源電圧ＶＤＤの端子３は、増幅器１０，
１６の電源，スイッチ５の制御信号として、使用されて
いる。

【００４１】電界効果トランジスタ３１，３２の直列回
路は、電源電圧ＶＤＤと接地との間に接続され、その中
間電位となる共通接続点を電源電圧ＶＭの供給源とし
て、スイッチ８，１４の主電極に接続している。トラン
ジスタ３１，３２のゲートは、各々のその主電極に接続
されている。また、増幅器１０，１６の各低電位源は、
接地電位となす。

【００４２】図３のコンパレータのシミュレーション結
果を示す図４のシミュレーション波形図を参照すると、
この波形図は、図２と共通した制御信号ｃ，ｄ点の電位
の配置の他に、出力端子１８の出力電圧ＶＯＵＴが示さ
れ、さらにこの下方には、図３のスイッチ９，１１，１
５が無い場合のａ，ｂ点の電位と出力電圧ＶＯＵＴが示
されている。点線で示す横軸の点線間は、５．００
〔Ｖ〕である。横軸は〔ナノセカンド〕オーダで示され
ている。

【００４３】このシミュレーション結果によれば、ａ，
ｂ点の電位（ａ；実線，ｂ；点線）の差は、２回目のサ
ンプリングの終了までに、小さくなり、オフセット電圧
Ｖｆｓは、ほぼ０Ｖとなり、出力端子１８には正確なコ
ンパレートの出力電圧ＶＯＵＴが得られる。

【００４４】ところが、スイッチ９，１１，１５が無い
場合の図３のコンパレータのシミュレーション結果によ
れば、２回目のサンプリング期間中に、ａ，ｂ点間の電
位差を解消することができず、約２０ｍＶのオフセット
電圧Ｖｆｓ′が残存してしまい、これ以後のコンパレー
タ，サンプリングの精度が低下してしまう。この際に
は、出力されるべき出力電圧ＶＯＵＴが、なんら出力さ
れず変化がない。

【００４５】このシミュレーション結果から、図３のコ
ンパレータの精度向上が著しいものであることが分る。

【００４６】尚、図３のコンパレータにおいて、スイッ
チ９，１５のみの場合についても、シミュレーションを
行ったが、図３のコンパレータに準じた精度が得られ
た。

【００４７】図１のコンパレータのうち、差動増幅器１
０，１６は、図３の回路例で示したが、この他の差動増
幅回路が使用されてもよい。

【００４８】この実施の形態によれば、少なくともスイ
ッチ１１を設けて、前回のコンパレートの結果得られた
電位差を強制的に０Ｖに設定するため、回路電流を増加
させたり、チョッパ容量を低減させたりする必要がな
く、従って、トランジスタサイズを格別大きくせずに済
む。

【００４９】従って、動作速度が従来と共通であっても
よい場合には、消費電流を小さくし、トランジスタサイ
ズを縮小できるという効果が得られる。

【００５０】

【発明の効果】以上説明したように、本発明によれば、
入力電圧と比較電圧の差が大きい状態から差の小さい状
態へ急激に移行した状態すなわち差動回路の出力電圧の
差が大きい状態から小さい状態へ急激に移行した状態の
最悪条件でも、サンプリングの動作を回路電流を増やす
ことなく、高速で行うことができるため、動作速度３０
ＭＨｚ程度の高速で精度の高いコンパレータ回路が実現
でき、上述した各課題がことごとく達成された。

【図面の簡単な説明】

【図１】本発明の実施の形態を示す回路図である。

【図２】実施の形態の動作を示すタイミング図である。

【図３】実施の形態の具体例を示す回路図である。

【図４】図３の具体例のシミュレーション結果を示すシ
ミュレーション波形図である。

【図５】従来のコンパレータの回路図である。

【図６】従来のコンパレータの動作を示すタイミング図
である。

【符号の説明】

１，２ 入力端子 ３，４，５，８，９，１１，１４，１５ スイッチ ６，７，１２，１３ 容量 １０，１６ 差動増幅器 １７ 中間電位電源端子 １８ 出力端子 １９，２０乃至２９，３１，３２ 電界効果トランジ
スタ ３３ 電源端子 ＣＫ１，ＣＫ２，乃至ＣＫ５，ＣＫ２１，ＣＫ２２，乃
至ＣＫ２４ 制御信号 ａ，ｂ，ｃ，ｄ，ｅ，ｆ 接続点 ＶＡ１ 入力信号 ＶＡ２ 比較信号 ＶＯＵＴ 出力電圧 Ｖｆｓ，Ｖｆｓ′ オフセット電圧

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 入力信号と比較信号のうちどちらか一方
   を選択して第１の容量の一端に印加する第１のスイッチ
   手段と、前記比較信号を第２の容量の一端に印加するた
   めの第２のスイッチ手段と、前記第１、第２の容量の各
   他端を各々非反転入力、反転入力とする第１の差動増幅
   器と、前記第１の差動増幅器の非反転出力、反転出力を
   各々一端に印加する第３、第４の容量と、前記第３、第
   ４の容量の他端を各々非反転入力、反転入力とする第２
   の差動増幅器と、前記第１、第２の差動増幅器の非反転
   入力、反転入力を中間電位に設定するための第３のスイ
   ッチ手段と、前記第１の差動増幅器の非反転出力、反転
   出力を互いに短絡するための第４のスイッチと、前記第
   １、第２の差動増幅器の非反転入力、反転入力を各々短
   絡するための第５のスイッチとを設けたことを特徴とす
   るコンパレータ。
2. 【請求項２】 前記入力信号が前記第１の容量の一端に
   印加されるサンプリング期間に、前記第４のスイッチ手
   段を短絡状態から開放状態にした後、前記第３のスイッ
   チ手段を中間電位から開放状態にすると同時若しくは直
   後に前記第４のスイッチ手段を短絡状態から開放状態に
   する制御手段を有する請求項１記載のコンパレータ。