JP2002314354A - 多段増幅回路 - Google Patents
多段増幅回路Info
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
- H03F3/45928—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit
- H03F3/45968—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit by offset reduction
- H03F3/45973—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit by offset reduction by using a feedback circuit
- H03F3/45977—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit by offset reduction by using a feedback circuit using switching means, e.g. sample and hold
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Abstract
(57)【要約】
【課題】 単位増幅器をの接続段数を多くさせて、増幅
率を高くさせたときにも、動作帯域を広くさせて、高速
動作を行わせること。 【解決手段】 １段目の連結分離器１５(1)〜（ｎ−
１）段目の連結分離器１５( n-1)によって、１段目のチ
ョッパ型アンプ１１(1)〜ｎ段目チョッパ型アンプ１１
(n)を各々、分離→連結→分離…させつつ、リセットタ
イミング、増幅タイミングを少しずつ、ずらしながら、
１段目のチョッパ型アンプ１１(1)〜ｎ段目チョッパ型
アンプ１１(n)を順次、リセットさせてるとともに、１
段目のチョッパ型アンプ１１(1)〜ｎ段目チョッパ型ア
ンプ１１(n)を順次、増幅動作させて、信号電圧入力端
子２に入力された信号電圧と、基準電圧入力端子４に入
力された基準電圧との差電圧をパイプライン形式で、順
次、増幅させ、次段回路に供給させる。
率を高くさせたときにも、動作帯域を広くさせて、高速
動作を行わせること。 【解決手段】 １段目の連結分離器１５(1)〜（ｎ−
１）段目の連結分離器１５( n-1)によって、１段目のチ
ョッパ型アンプ１１(1)〜ｎ段目チョッパ型アンプ１１
(n)を各々、分離→連結→分離…させつつ、リセットタ
イミング、増幅タイミングを少しずつ、ずらしながら、
１段目のチョッパ型アンプ１１(1)〜ｎ段目チョッパ型
アンプ１１(n)を順次、リセットさせてるとともに、１
段目のチョッパ型アンプ１１(1)〜ｎ段目チョッパ型ア
ンプ１１(n)を順次、増幅動作させて、信号電圧入力端
子２に入力された信号電圧と、基準電圧入力端子４に入
力された基準電圧との差電圧をパイプライン形式で、順
次、増幅させ、次段回路に供給させる。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ／デジタ
ル変換器などの内部で使用される多段増幅回路に係わ
り、特に複数のチョッパ型アンプを多段接続させ、所定
周期で、これら各チョッパ型アンプをリセットさせなが
ら、入力電位差を増幅させる多段増幅回路に関する。
ル変換器などの内部で使用される多段増幅回路に係わ
り、特に複数のチョッパ型アンプを多段接続させ、所定
周期で、これら各チョッパ型アンプをリセットさせなが
ら、入力電位差を増幅させる多段増幅回路に関する。
【０００２】
【従来の技術】現在、ＣＭＯＳプロセスを使用して製造
されるオペアンプでは、ＣＭＯＳプロセスの微細化の進
展に伴い、ゲート酸化膜の膜厚が薄くされ、これに伴い
耐圧電圧が低下し、電源電圧が低くなっている。そし
て、このようなオペアンプでは、電源電圧を高くしたと
き、あるいは縦積みトランジスタ数を少なくしたとき、
線形入力範囲を大きくすることができることから、低電
源電圧で動作させるタイプのオペアンプでは、縦積みト
ランジスタ数を少なくして、必要な線形入力範囲を確保
している。
されるオペアンプでは、ＣＭＯＳプロセスの微細化の進
展に伴い、ゲート酸化膜の膜厚が薄くされ、これに伴い
耐圧電圧が低下し、電源電圧が低くなっている。そし
て、このようなオペアンプでは、電源電圧を高くしたと
き、あるいは縦積みトランジスタ数を少なくしたとき、
線形入力範囲を大きくすることができることから、低電
源電圧で動作させるタイプのオペアンプでは、縦積みト
ランジスタ数を少なくして、必要な線形入力範囲を確保
している。
【０００３】しかしながら、この場合、オペアンプで得
られる利得が低下してしまうことから、オペアンプを多
段接続させて、必要な利得を確保することが多い。
られる利得が低下してしまうことから、オペアンプを多
段接続させて、必要な利得を確保することが多い。
【０００４】図５は、このようなオペアンプを多段接続
させた多段増幅回路の一例を示す回路図である。この図
に示す多段増幅回路１０１は、増幅対象となる信号電圧
を取り込む信号電圧入力端子１０２と、オン状態にされ
ているとき、信号電圧入力端子１０２に印加されている
信号電圧を通過させて、次段回路に伝えるスイッチ１０
３と、基準電圧を取り込む基準電圧入力端子１０４と、
オン状態にされているとき、基準電圧入力端子１０４に
印加されている基準電圧を通過させて、次段回路に伝え
るスイッチ１０５と、多段接続され、各スイッチ１０
３、１０５を介して供給された基準電圧と信号電圧との
差電圧を増幅する複数のチョッパ型アンプ１０６ａ〜１
０６ｎとを備えている。
させた多段増幅回路の一例を示す回路図である。この図
に示す多段増幅回路１０１は、増幅対象となる信号電圧
を取り込む信号電圧入力端子１０２と、オン状態にされ
ているとき、信号電圧入力端子１０２に印加されている
信号電圧を通過させて、次段回路に伝えるスイッチ１０
３と、基準電圧を取り込む基準電圧入力端子１０４と、
オン状態にされているとき、基準電圧入力端子１０４に
印加されている基準電圧を通過させて、次段回路に伝え
るスイッチ１０５と、多段接続され、各スイッチ１０
３、１０５を介して供給された基準電圧と信号電圧との
差電圧を増幅する複数のチョッパ型アンプ１０６ａ〜１
０６ｎとを備えている。
【０００５】そして、これら信号電圧入力端子１０２、
基準電圧入力端子１０４に入力された基準電圧と信号電
圧との差電圧を増幅させるとき、最初、図６（ａ）、
（ｄ）に示す如く各チョッパ型アンプ１０６ａ〜１０６
ｎを構成する各スイッチ１０７、１０８をオン状態にさ
せ、これによって各チョッパ型アンプ１０６ａ〜１０６
ｎを構成する各オペアンプ１１１の入力端子と出力端子
とを短絡させて、最適なＤＣ動作点にセルフバイアスさ
せ、これら各チョッパ型アンプ１０６ａ〜１０６ｎをリ
セットさせる（リセット期間：Reset Period）。
基準電圧入力端子１０４に入力された基準電圧と信号電
圧との差電圧を増幅させるとき、最初、図６（ａ）、
（ｄ）に示す如く各チョッパ型アンプ１０６ａ〜１０６
ｎを構成する各スイッチ１０７、１０８をオン状態にさ
せ、これによって各チョッパ型アンプ１０６ａ〜１０６
ｎを構成する各オペアンプ１１１の入力端子と出力端子
とを短絡させて、最適なＤＣ動作点にセルフバイアスさ
せ、これら各チョッパ型アンプ１０６ａ〜１０６ｎをリ
セットさせる（リセット期間：Reset Period）。
【０００６】つぎに、図６（ａ）、（ｄ）に示す如く各
チョッパ型アンプ１０６ａ〜１０６ｎの各スイッチ１０
７、１０８をオフ状態にさせて、リセットを解除させ、
増幅期間（Amplifying Period）に移行させた時点で、
図６（ａ）、（ｂ）、（ｄ）に示す如くオン状態になっ
ているスイッチ１０３を介し、信号電圧入力端子１０２
に印加されている信号電圧を１段目のチョッパ型アンプ
１０６ａに伝えさせて、１段目のチョッパ型アンプ１０
６ａ〜ｎ段目のチョッパ型アンプ１０６ｎを構成する各
コンデンサ１０９、１１０に、前記信号電圧に対応する
電荷を保持させる（増幅期間を構成するサンプリング期
間）。
チョッパ型アンプ１０６ａ〜１０６ｎの各スイッチ１０
７、１０８をオフ状態にさせて、リセットを解除させ、
増幅期間（Amplifying Period）に移行させた時点で、
図６（ａ）、（ｂ）、（ｄ）に示す如くオン状態になっ
ているスイッチ１０３を介し、信号電圧入力端子１０２
に印加されている信号電圧を１段目のチョッパ型アンプ
１０６ａに伝えさせて、１段目のチョッパ型アンプ１０
６ａ〜ｎ段目のチョッパ型アンプ１０６ｎを構成する各
コンデンサ１０９、１１０に、前記信号電圧に対応する
電荷を保持させる（増幅期間を構成するサンプリング期
間）。
【０００７】この後、図６（ｂ）、（ｃ）、（ｄ）に示
す如くスイッチ１０３をオフ状態にさせるとともに、ス
イッチ１０５をオン状態にさせて、基準電圧入力端子１
０４に入力されている基準電圧を１段目のチョッパ型ア
ンプ１０６ａに伝えさせ、１段目のチョッパ型アンプ１
０６ａ〜ｎ段目のチョッパ型アンプ１０６ｎを構成する
各コンデンサ１０９、１１０の電荷を調整させる。
す如くスイッチ１０３をオフ状態にさせるとともに、ス
イッチ１０５をオン状態にさせて、基準電圧入力端子１
０４に入力されている基準電圧を１段目のチョッパ型ア
ンプ１０６ａに伝えさせ、１段目のチョッパ型アンプ１
０６ａ〜ｎ段目のチョッパ型アンプ１０６ｎを構成する
各コンデンサ１０９、１１０の電荷を調整させる。
【０００８】これにより、１段目のチョッパ型アンプ１
０６ａ〜ｎ段目のチョッパ型アンプ１０６ｎを構成する
各オペアンプ１１１によって、次式に示す如く各コンデ
ンサ１０９、１１０に保持されている基準電圧と、信号
電圧との差電圧が増幅されて、リセット期間中に設定さ
れた最適なＤＣ動作点を基準とした、信号電圧の電位に
依存しない出力電圧を出力される（増幅期間：Amplifyi
ng Period）。
０６ａ〜ｎ段目のチョッパ型アンプ１０６ｎを構成する
各オペアンプ１１１によって、次式に示す如く各コンデ
ンサ１０９、１１０に保持されている基準電圧と、信号
電圧との差電圧が増幅されて、リセット期間中に設定さ
れた最適なＤＣ動作点を基準とした、信号電圧の電位に
依存しない出力電圧を出力される（増幅期間：Amplifyi
ng Period）。
【０００９】 ΔＶout＝Ａ1・Ａ2....Ａn・（Ｖin−Ｖref） …（１） 但し、ΔＶout：出力電圧 Ａ1：チョッパ型アンプ１０６ａの増幅率 Ａ2：チョッパ型アンプ１０６ｂの増幅率 Ａn：チョッパ型アンプ１０６ｎの増幅率 Ｖin：信号電圧 Ｖref：基準電圧
【００１０】
【発明が解決しようとする課題】ところで、このような
従来の多段増幅回路１０１では、各チョッパ型アンプ１
０６ａ〜１０６ｎを全て、同時にリセットさせた後、全
て、同時に増幅動作させるという動作を繰り返させて、
信号電圧入力端子１０２に印加されている信号電圧と、
基準電圧入力端子１０４に印加されている基準電圧との
差電圧を増幅させるようにしているので、各チョッパ型
アンプ１０６ａ〜１０６ｎの段数“ｎ”を大きくする
と、動作帯域が小さくなってしまい、高速動作させるこ
とができなくなってしまうという問題点があった。
従来の多段増幅回路１０１では、各チョッパ型アンプ１
０６ａ〜１０６ｎを全て、同時にリセットさせた後、全
て、同時に増幅動作させるという動作を繰り返させて、
信号電圧入力端子１０２に印加されている信号電圧と、
基準電圧入力端子１０４に印加されている基準電圧との
差電圧を増幅させるようにしているので、各チョッパ型
アンプ１０６ａ〜１０６ｎの段数“ｎ”を大きくする
と、動作帯域が小さくなってしまい、高速動作させるこ
とができなくなってしまうという問題点があった。
【００１１】本発明は、上記に鑑みてなされたものであ
って、単位増幅器の接続段数を多くさせて、増幅率を高
くさせたときにも、動作帯域を広くさせて、高速動作を
行わせることができる多段増幅回路を得ることを目的と
する。
って、単位増幅器の接続段数を多くさせて、増幅率を高
くさせたときにも、動作帯域を広くさせて、高速動作を
行わせることができる多段増幅回路を得ることを目的と
する。
【００１２】また、部品点数を少なくさせるとともに、
制御手順を簡素化させながら、単位増幅器の接続段数を
多くさせて、増幅率を高くさせたときにも、動作帯域を
広くさせて、高速動作を行わせることができる多段増幅
回路を得ることを目的とする。
制御手順を簡素化させながら、単位増幅器の接続段数を
多くさせて、増幅率を高くさせたときにも、動作帯域を
広くさせて、高速動作を行わせることができる多段増幅
回路を得ることを目的とする。
【００１３】
【課題を解決するための手段】上記の目的を達成するた
めに本発明は、１段目チョッパ型アンプ〜ｎ段目チョッ
パ型アンプを多段接続して、入力信号を順次、増幅する
多段増幅回路において、前記１段目チョッパ型アンプ〜
前記ｎ段目チョッパ型アンプの間に、ｍ個（但し、ｍ＜
ｎ）の連結分離器を配置し、これら各連結分離器によっ
て、前記１段目チョッパ型アンプ〜前記ｎ段目チョッパ
型アンプを連結、分離させつつ、前記１段目チョッパ型
アンプ〜前記ｎ段目チョッパ型アンプのリセットタイミ
ング、増幅タイミングを順次、ずらしながら、パイプラ
イン形式で、前記１段目チョッパ型アンプ〜前記ｎ段目
チョッパ型アンプに前記入力信号を増幅させることを特
徴としている。
めに本発明は、１段目チョッパ型アンプ〜ｎ段目チョッ
パ型アンプを多段接続して、入力信号を順次、増幅する
多段増幅回路において、前記１段目チョッパ型アンプ〜
前記ｎ段目チョッパ型アンプの間に、ｍ個（但し、ｍ＜
ｎ）の連結分離器を配置し、これら各連結分離器によっ
て、前記１段目チョッパ型アンプ〜前記ｎ段目チョッパ
型アンプを連結、分離させつつ、前記１段目チョッパ型
アンプ〜前記ｎ段目チョッパ型アンプのリセットタイミ
ング、増幅タイミングを順次、ずらしながら、パイプラ
イン形式で、前記１段目チョッパ型アンプ〜前記ｎ段目
チョッパ型アンプに前記入力信号を増幅させることを特
徴としている。
【００１４】上記の構成において、１段目チョッパ型ア
ンプ〜ｎ段目チョッパ型アンプを多段接続して、入力信
号を順次、増幅する多段増幅回路において、前記１段目
チョッパ型アンプ〜前記ｎ段目チョッパ型アンプの間
に、ｍ個（但し、ｍ＜ｎ）の連結分離器を配置し、これ
ら各連結分離器によって、前記１段目チョッパ型アンプ
〜前記ｎ段目チョッパ型アンプを連結、分離させつつ、
前記１段目チョッパ型アンプ〜前記ｎ段目チョッパ型ア
ンプのリセットタイミング、増幅タイミングを順次、ず
らしながら、パイプライン形式で、前記１段目チョッパ
型アンプ〜前記ｎ段目チョッパ型アンプに前記入力信号
を増幅させることにより、単位増幅器となる前記１段目
チョッパ型アンプ〜前記ｎ段目チョッパ型アンプの接続
段数を多くさせて、増幅率を高くさせたときにも、動作
帯域を広くさせて、高速動作を行わせる。
ンプ〜ｎ段目チョッパ型アンプを多段接続して、入力信
号を順次、増幅する多段増幅回路において、前記１段目
チョッパ型アンプ〜前記ｎ段目チョッパ型アンプの間
に、ｍ個（但し、ｍ＜ｎ）の連結分離器を配置し、これ
ら各連結分離器によって、前記１段目チョッパ型アンプ
〜前記ｎ段目チョッパ型アンプを連結、分離させつつ、
前記１段目チョッパ型アンプ〜前記ｎ段目チョッパ型ア
ンプのリセットタイミング、増幅タイミングを順次、ず
らしながら、パイプライン形式で、前記１段目チョッパ
型アンプ〜前記ｎ段目チョッパ型アンプに前記入力信号
を増幅させることにより、単位増幅器となる前記１段目
チョッパ型アンプ〜前記ｎ段目チョッパ型アンプの接続
段数を多くさせて、増幅率を高くさせたときにも、動作
帯域を広くさせて、高速動作を行わせる。
【００１５】つぎの発明は、上記に記載の多段増幅回路
において、前記１段目チョッパ型アンプ〜前記ｎ段目チ
ョッパ型アンプの間に配置された（ｉ−１）段目チョッ
パ型アンプと、ｉ段目チョッパ型アンプとの間に、連結
分離器を配置し、この連結分離器によって、前記１段目
チョッパ型アンプ〜前記（ｉ−１）段目チョッパ型アン
プと、前記ｉ段目チョッパ型アンプ〜前記ｎ段目チョッ
パ型アンプとを連結、分離させつつ、前記１段目チョッ
パ型アンプ〜前記（ｉ−１）段目チョッパ型アンプのリ
セットタイミング、増幅タイミングと、前記ｉ段目チョ
ッパ型アンプ〜前記ｎ段目チョッパ型アンプのリセット
タイミング、増幅タイミングとずらし、パイプライン形
式で、前記１段目チョッパ型アンプ〜前記ｎ段目チョッ
パ型アンプに入力信号を増幅させることを特徴としてい
る。
において、前記１段目チョッパ型アンプ〜前記ｎ段目チ
ョッパ型アンプの間に配置された（ｉ−１）段目チョッ
パ型アンプと、ｉ段目チョッパ型アンプとの間に、連結
分離器を配置し、この連結分離器によって、前記１段目
チョッパ型アンプ〜前記（ｉ−１）段目チョッパ型アン
プと、前記ｉ段目チョッパ型アンプ〜前記ｎ段目チョッ
パ型アンプとを連結、分離させつつ、前記１段目チョッ
パ型アンプ〜前記（ｉ−１）段目チョッパ型アンプのリ
セットタイミング、増幅タイミングと、前記ｉ段目チョ
ッパ型アンプ〜前記ｎ段目チョッパ型アンプのリセット
タイミング、増幅タイミングとずらし、パイプライン形
式で、前記１段目チョッパ型アンプ〜前記ｎ段目チョッ
パ型アンプに入力信号を増幅させることを特徴としてい
る。
【００１６】すなわち、前記１段目チョッパ型アンプ〜
前記ｎ段目チョッパ型アンプの間に配置された（ｉ−
１）段目チョッパ型アンプと、ｉ段目チョッパ型アンプ
との間に、連結分離器を配置し、この連結分離器によっ
て、前記１段目チョッパ型アンプ〜前記（ｉ−１）段目
チョッパ型アンプと、前記ｉ段目チョッパ型アンプ〜前
記ｎ段目チョッパ型アンプとを連結、分離させつつ、前
記１段目チョッパ型アンプ〜前記（ｉ−１）段目チョッ
パ型アンプのリセットタイミング、増幅タイミングと、
前記ｉ段目チョッパ型アンプ〜前記ｎ段目チョッパ型ア
ンプのリセットタイミング、増幅タイミングとずらし、
パイプライン形式で、前記１段目チョッパ型アンプ〜前
記ｎ段目チョッパ型アンプに入力信号を増幅させること
により、部品点数を少なくさせるとともに、制御手順を
簡素化させながら、単位増幅器となる１段目チョッパ型
アンプ〜ｎ段目チョッパ型アンプの接続段数を多くさせ
て、増幅率を高くさせたときにも、動作帯域を広くさせ
て、高速動作を行わせる。
前記ｎ段目チョッパ型アンプの間に配置された（ｉ−
１）段目チョッパ型アンプと、ｉ段目チョッパ型アンプ
との間に、連結分離器を配置し、この連結分離器によっ
て、前記１段目チョッパ型アンプ〜前記（ｉ−１）段目
チョッパ型アンプと、前記ｉ段目チョッパ型アンプ〜前
記ｎ段目チョッパ型アンプとを連結、分離させつつ、前
記１段目チョッパ型アンプ〜前記（ｉ−１）段目チョッ
パ型アンプのリセットタイミング、増幅タイミングと、
前記ｉ段目チョッパ型アンプ〜前記ｎ段目チョッパ型ア
ンプのリセットタイミング、増幅タイミングとずらし、
パイプライン形式で、前記１段目チョッパ型アンプ〜前
記ｎ段目チョッパ型アンプに入力信号を増幅させること
により、部品点数を少なくさせるとともに、制御手順を
簡素化させながら、単位増幅器となる１段目チョッパ型
アンプ〜ｎ段目チョッパ型アンプの接続段数を多くさせ
て、増幅率を高くさせたときにも、動作帯域を広くさせ
て、高速動作を行わせる。
【００１７】
【発明の実施の形態】以下、この発明にかかる多段増幅
回路の実施の形態を、図面を参照して詳細に説明する。
回路の実施の形態を、図面を参照して詳細に説明する。
【００１８】実施の形態１．図１は本発明による多段増
幅回路の一実施の形態を示すブロック図である。この図
に示す多段増幅回路１は、増幅対象となる信号電圧を取
り込む信号電圧入力端子２と、オン状態にされていると
き、信号電圧入力端子２に印加されている信号電圧を通
過させて、次段回路に伝えるスイッチ３と、基準電圧を
取り込む基準電圧入力端子４と、オン状態にされている
とき、基準電圧入力端子４に印加されている基準電圧を
通過させて、次段回路に伝えるスイッチ５と、一つのオ
ペアンプ６、二つのコンデンサ７、８、二つのスイッチ
９、１０によって構成され、各スイッチ３、５を介して
供給された基準電圧、信号電圧の差電圧をパイプライン
形式で、順次、増幅するｎ個のチョッパ型アンプ１１
(1)〜１１(n)と、三つのスイッチ１２、１３、１４によ
って構成され、各チョッパ型アンプ１１(1)〜１１( n)を
各々、連結、または分離させる（ｎ−１）個の連結分離
器１５(1)〜１５(n- 1)とを備えている。
幅回路の一実施の形態を示すブロック図である。この図
に示す多段増幅回路１は、増幅対象となる信号電圧を取
り込む信号電圧入力端子２と、オン状態にされていると
き、信号電圧入力端子２に印加されている信号電圧を通
過させて、次段回路に伝えるスイッチ３と、基準電圧を
取り込む基準電圧入力端子４と、オン状態にされている
とき、基準電圧入力端子４に印加されている基準電圧を
通過させて、次段回路に伝えるスイッチ５と、一つのオ
ペアンプ６、二つのコンデンサ７、８、二つのスイッチ
９、１０によって構成され、各スイッチ３、５を介して
供給された基準電圧、信号電圧の差電圧をパイプライン
形式で、順次、増幅するｎ個のチョッパ型アンプ１１
(1)〜１１(n)と、三つのスイッチ１２、１３、１４によ
って構成され、各チョッパ型アンプ１１(1)〜１１( n)を
各々、連結、または分離させる（ｎ−１）個の連結分離
器１５(1)〜１５(n- 1)とを備えている。
【００１９】そして、１段目の連結分離器１５(1)〜
（ｎ−１）段目の連結分離器１５(n-1)によって、１段
目のチョッパ型アンプ１１(1)〜ｎ段目チョッパ型アン
プ１１(n)を各々、分離→連結→分離…させつつ、リセ
ットタイミング、増幅タイミングを少しずつ、ずらしな
がら、これら１段目のチョッパ型アンプ１１(1)〜ｎ段
目チョッパ型アンプ１１(n)を順次、リセットさせて、
最適なＤＣ動作点にセルフバイアスさせるとともに、１
段目のチョッパ型アンプ１１(1)〜ｎ段目チョッパ型ア
ンプ１１(n)を順次、増幅動作させて、信号電圧入力端
子２に入力された信号電圧と、基準電圧入力端子４に入
力された基準電圧との差電圧を順次、増幅させ、次段回
路（図示は省略する）に供給させる。
（ｎ−１）段目の連結分離器１５(n-1)によって、１段
目のチョッパ型アンプ１１(1)〜ｎ段目チョッパ型アン
プ１１(n)を各々、分離→連結→分離…させつつ、リセ
ットタイミング、増幅タイミングを少しずつ、ずらしな
がら、これら１段目のチョッパ型アンプ１１(1)〜ｎ段
目チョッパ型アンプ１１(n)を順次、リセットさせて、
最適なＤＣ動作点にセルフバイアスさせるとともに、１
段目のチョッパ型アンプ１１(1)〜ｎ段目チョッパ型ア
ンプ１１(n)を順次、増幅動作させて、信号電圧入力端
子２に入力された信号電圧と、基準電圧入力端子４に入
力された基準電圧との差電圧を順次、増幅させ、次段回
路（図示は省略する）に供給させる。
【００２０】つぎに、図１に示す回路図、図２（ａ）〜
（ｆ）に示すタイミング図を参照しながら、多段増幅回
路１の動作を説明する。なお、この多段増幅回路１で
は、各連結分離器１５(1)〜１５(n-1)を中心にして、前
後のチョッパ型アンプ１１(1)〜１１(n)が同様に動作す
ることから、１段目のチョッパ型アンプ１１(1)、１段
目の連結分離器１５(1)、２段目のチョッパ型アンプ１
１(2)の動作のみを説明する。
（ｆ）に示すタイミング図を参照しながら、多段増幅回
路１の動作を説明する。なお、この多段増幅回路１で
は、各連結分離器１５(1)〜１５(n-1)を中心にして、前
後のチョッパ型アンプ１１(1)〜１１(n)が同様に動作す
ることから、１段目のチョッパ型アンプ１１(1)、１段
目の連結分離器１５(1)、２段目のチョッパ型アンプ１
１(2)の動作のみを説明する。
【００２１】まず、信号電圧入力端子２に入力されてい
る信号電圧と、基準電圧入力端子４に入力されている基
準電圧との差電圧に対する増幅動作が開始されると、図
２（ｄ）、（ｅ）に示す如く１段目のチョッパ型アンプ
１１(1)を構成するスイッチ９、１０がオフ状態にされ
て、１段目のチョッパ型アンプ１１(1)が増幅モードに
されるとともに、図２（ｂ）、（ｃ）に示す如く１段目
の連結分離器１５(1)を構成するスイッチ１３がオフ状
態にされたまま、１段目の連結分離器１５(1)を構成す
る各スイッチ１２、１４がオン状態にされて（連結モー
ド）、１段目のチョッパ型アンプ１１(1)を構成するオ
ペアンプ６から出力される信号電圧と、基準電圧との差
電圧が２段目のチョッパ型アンプ１１(2)を構成する各
コンデンサ７、８に各々、導かれながら、図２（ａ）、
（ｆ）に示す如く２段目のチョッパ型アンプ１１(2)を
構成する各スイッチ９、１０がオン状態にされて、２段
目のチョッパ型アンプ１１(2)を構成するオペアンプ６
の入力端子と、出力端子とが短絡され、２段目のチョッ
パ型アンプ１１(2)が最適なＤＣ動作点にリセットされ
る。
る信号電圧と、基準電圧入力端子４に入力されている基
準電圧との差電圧に対する増幅動作が開始されると、図
２（ｄ）、（ｅ）に示す如く１段目のチョッパ型アンプ
１１(1)を構成するスイッチ９、１０がオフ状態にされ
て、１段目のチョッパ型アンプ１１(1)が増幅モードに
されるとともに、図２（ｂ）、（ｃ）に示す如く１段目
の連結分離器１５(1)を構成するスイッチ１３がオフ状
態にされたまま、１段目の連結分離器１５(1)を構成す
る各スイッチ１２、１４がオン状態にされて（連結モー
ド）、１段目のチョッパ型アンプ１１(1)を構成するオ
ペアンプ６から出力される信号電圧と、基準電圧との差
電圧が２段目のチョッパ型アンプ１１(2)を構成する各
コンデンサ７、８に各々、導かれながら、図２（ａ）、
（ｆ）に示す如く２段目のチョッパ型アンプ１１(2)を
構成する各スイッチ９、１０がオン状態にされて、２段
目のチョッパ型アンプ１１(2)を構成するオペアンプ６
の入力端子と、出力端子とが短絡され、２段目のチョッ
パ型アンプ１１(2)が最適なＤＣ動作点にリセットされ
る。
【００２２】つぎに、２段目のチョッパ型アンプ１１
(2)を構成する各スイッチ９、１０がオフ状態にされ
て、２段目のチョッパ型アンプ１１(2)を構成する各コ
ンデンサ７、８によって、１段目のチョッパ型アンプ１
１(1)を構成するオペアンプ６から出力されている信号
電圧と、基準電圧との差電圧が各々、サンプリングされ
た後、１段目の連結分離器１５(1)を構成している各ス
イッチ１２、１４がオフ状態にされるとともに、１段目
の連結分離器１５(1)を構成しているスイッチ１３がオ
ン状態にされて（分離モード）、１段目のチョッパ型ア
ンプ１１(1)と、２段目のチョッパ型アンプ１１(2)とが
電気的に分離される。
(2)を構成する各スイッチ９、１０がオフ状態にされ
て、２段目のチョッパ型アンプ１１(2)を構成する各コ
ンデンサ７、８によって、１段目のチョッパ型アンプ１
１(1)を構成するオペアンプ６から出力されている信号
電圧と、基準電圧との差電圧が各々、サンプリングされ
た後、１段目の連結分離器１５(1)を構成している各ス
イッチ１２、１４がオフ状態にされるとともに、１段目
の連結分離器１５(1)を構成しているスイッチ１３がオ
ン状態にされて（分離モード）、１段目のチョッパ型ア
ンプ１１(1)と、２段目のチョッパ型アンプ１１(2)とが
電気的に分離される。
【００２３】これにより、２段目チョッパ型アンプ１１
(2)が増幅モードにされて、２段目のチョッパ型アンプ
１１(2)を構成するオペアンプ６によって、２段目のチ
ョッパ型アンプ１１(2)を構成する各コンデンサ７、８
に保持されている信号電圧と、基準電圧との差電圧が増
幅され、２段目の連結分離器（図示は省略する）に導か
れる。
(2)が増幅モードにされて、２段目のチョッパ型アンプ
１１(2)を構成するオペアンプ６によって、２段目のチ
ョッパ型アンプ１１(2)を構成する各コンデンサ７、８
に保持されている信号電圧と、基準電圧との差電圧が増
幅され、２段目の連結分離器（図示は省略する）に導か
れる。
【００２４】つぎに、２段目のチョッパ型アンプ１１
(2)を構成する各スイッチ９、１０がオフ状態にされ
（増幅モード）、さらに１段目の連結分離器１５(1)を
構成するスイッチ１２、１４がオフ状態にされ、１段目
の連結分離器１５(1)を構成するスイッチ１３がオン状
態にされたまま（分離モード）、１段目のチョッパ型ア
ンプ１１(1)を構成する各スイッチ９、１０がオン状態
にされて、１段目のチョッパ型アンプ１１(2)を構成す
るオペアンプ６の入力端子と、出力端子とが短絡され、
１段目のチョッパ型アンプ１１(1)が最適なＤＣ動作点
にリセットされる（リセットモード）。
(2)を構成する各スイッチ９、１０がオフ状態にされ
（増幅モード）、さらに１段目の連結分離器１５(1)を
構成するスイッチ１２、１４がオフ状態にされ、１段目
の連結分離器１５(1)を構成するスイッチ１３がオン状
態にされたまま（分離モード）、１段目のチョッパ型ア
ンプ１１(1)を構成する各スイッチ９、１０がオン状態
にされて、１段目のチョッパ型アンプ１１(2)を構成す
るオペアンプ６の入力端子と、出力端子とが短絡され、
１段目のチョッパ型アンプ１１(1)が最適なＤＣ動作点
にリセットされる（リセットモード）。
【００２５】つぎに、１段目のチョッパ型アンプ１１
(1)を構成する各スイッチ９、１０がオン状態にされ
（リセットモード）、さらに１段目の連結分離器１５
(1)を構成するスイッチ１２、１４がオフ状態にされ、
１段目の連結分離器１５(1)を構成するスイッチ１３が
オン状態にされたまま（分離モード）、２段目のチョッ
パ型アンプ１１(2)を構成する各スイッチ９、１０がオ
ン状態にされて、２段目のチョッパ型アンプ１１(2)を
構成するオペアンプ６の入力端子と、出力端子とが短絡
され、２段目のチョッパ型アンプ１１(2)が最適なＤＣ
動作点にリセットされる（リセットモード）。
(1)を構成する各スイッチ９、１０がオン状態にされ
（リセットモード）、さらに１段目の連結分離器１５
(1)を構成するスイッチ１２、１４がオフ状態にされ、
１段目の連結分離器１５(1)を構成するスイッチ１３が
オン状態にされたまま（分離モード）、２段目のチョッ
パ型アンプ１１(2)を構成する各スイッチ９、１０がオ
ン状態にされて、２段目のチョッパ型アンプ１１(2)を
構成するオペアンプ６の入力端子と、出力端子とが短絡
され、２段目のチョッパ型アンプ１１(2)が最適なＤＣ
動作点にリセットされる（リセットモード）。
【００２６】つぎに、１段目のチョッパ型アンプ１１
(1)を構成する各スイッチ９、１０がオフ状態にされ
（リセットモード）、さらに２段目のチョッパ型アンプ
１１(2)を構成する各スイッチ９、１０がオフ状態にさ
れたまま（リセットモード）、１段目の連結分離器１５
(1)を構成する各スイッチ１２、１４がオン状態にされ
るとともに、１段目の連結分離器１５(1)を構成するス
イッチ１３がオフ状態にされて、１段目の連結分離器１
５(1)が連結モードにされる。
(1)を構成する各スイッチ９、１０がオフ状態にされ
（リセットモード）、さらに２段目のチョッパ型アンプ
１１(2)を構成する各スイッチ９、１０がオフ状態にさ
れたまま（リセットモード）、１段目の連結分離器１５
(1)を構成する各スイッチ１２、１４がオン状態にされ
るとともに、１段目の連結分離器１５(1)を構成するス
イッチ１３がオフ状態にされて、１段目の連結分離器１
５(1)が連結モードにされる。
【００２７】つぎに、２段目のチョッパ型アンプ１１
(2)を構成する各スイッチ９、１０がオン状態にされ
（リセットモード）、さらに１段目の連結分離器１５
(1)を構成するスイッチ１３がオフ状態にされ、１段目
の連結分離器１５(1)を構成する各スイッチ１２、１４
がオン状態にされたまま（連結モード）、１段目のチョ
ッパ型アンプ１１(1)を構成する各スイッチ９、１０が
オフ状態にされて、１段目のチョッパ型アンプ１１(1)
が増幅モードにされる。
(2)を構成する各スイッチ９、１０がオン状態にされ
（リセットモード）、さらに１段目の連結分離器１５
(1)を構成するスイッチ１３がオフ状態にされ、１段目
の連結分離器１５(1)を構成する各スイッチ１２、１４
がオン状態にされたまま（連結モード）、１段目のチョ
ッパ型アンプ１１(1)を構成する各スイッチ９、１０が
オフ状態にされて、１段目のチョッパ型アンプ１１(1)
が増幅モードにされる。
【００２８】これにより、１段目のチョッパ型アンプ１
１(1)を構成する各コンデンサ７、８によって、各スイ
ッチ３、５を介して供給される信号電圧と、基準電圧と
が各々、順次、サンプリングされるとともに、１段目の
チョッパ型アンプ１１(1)を構成するオペアンプ６によ
って、１段目のチョッパ型アンプ１１(1)を構成する各
コンデンサ７、８に保持されている信号電圧と、基準電
圧との差電圧が増幅されて、２段目のチョッパ型アンプ
１１(2)を構成する各コンデンサ７、８に各々、導かれ
る。
１(1)を構成する各コンデンサ７、８によって、各スイ
ッチ３、５を介して供給される信号電圧と、基準電圧と
が各々、順次、サンプリングされるとともに、１段目の
チョッパ型アンプ１１(1)を構成するオペアンプ６によ
って、１段目のチョッパ型アンプ１１(1)を構成する各
コンデンサ７、８に保持されている信号電圧と、基準電
圧との差電圧が増幅されて、２段目のチョッパ型アンプ
１１(2)を構成する各コンデンサ７、８に各々、導かれ
る。
【００２９】以下、１段目のチョッパ型アンプ１
１(1)、１段目の連結分離器１５(1)、…、（ｎ−１）段
目の連結分離器１５(n-1)、ｎ段目のチョッパ型アンプ
１１(n)によって、上述した第１動作〜第６動作が順
次、繰り返され、１段目のチョッパ型アンプ１１(1)、
…、ｎ段目のチョッパ型アンプ１１(n)によって、これ
ら１段目のチョッパ型アンプ１１(1)、…、ｎ段目のチ
ョッパ型アンプ１１(n)を構成する各コンデンサ７、８
に保持されている基準電圧と、信号電圧との差電圧が順
次、増幅されて、次式に示す如くリセット期間中に設定
された最適なＤＣ動作点を基準とした、信号電圧の電位
に依存しない出力電圧にされた後、次段回路に供給され
る。
１(1)、１段目の連結分離器１５(1)、…、（ｎ−１）段
目の連結分離器１５(n-1)、ｎ段目のチョッパ型アンプ
１１(n)によって、上述した第１動作〜第６動作が順
次、繰り返され、１段目のチョッパ型アンプ１１(1)、
…、ｎ段目のチョッパ型アンプ１１(n)によって、これ
ら１段目のチョッパ型アンプ１１(1)、…、ｎ段目のチ
ョッパ型アンプ１１(n)を構成する各コンデンサ７、８
に保持されている基準電圧と、信号電圧との差電圧が順
次、増幅されて、次式に示す如くリセット期間中に設定
された最適なＤＣ動作点を基準とした、信号電圧の電位
に依存しない出力電圧にされた後、次段回路に供給され
る。
【００３０】 ΔＶout＝Ａ1・Ａ2....Ａn・（Ｖin−Ｖref） …（２） 但し、ΔＶout：出力電圧 Ａ1：チョッパ型アンプ１１(1)の増幅率 Ａ2：チョッパ型アンプ１１(2)の増幅率 Ａn：チョッパ型アンプ１１(n)の増幅率 Ｖin：信号電圧 Ｖref：基準電圧
【００３１】このように、この実施の形態１では、１段
目の連結分離器１５(1)〜（ｎ−１）段目の連結分離器
１５(n-1)によって、１段目のチョッパ型アンプ１１(1)
〜ｎ段目チョッパ型アンプ１１(n)を各々、分離→連結
→分離…させつつ、リセットタイミング、増幅タイミン
グを少しずつ、ずらしながら、これら１段目のチョッパ
型アンプ１１(1)〜ｎ段目チョッパ型アンプ１１(n)を順
次、リセットさせて、最適なＤＣ動作点にセルフバイア
スさせるとともに、１段目のチョッパ型アンプ１１(1)
〜ｎ段目チョッパ型アンプ１１(n)を順次、増幅動作さ
せて、信号電圧入力端子２に入力された信号電圧と、基
準電圧入力端子４に入力された基準電圧との差電圧をパ
イプライン形式で、順次、増幅させ、次段回路に供給さ
せるようにしているので、単位増幅器となる１段目のチ
ョッパ型アンプ１１(1)〜ｎ段目チョッパ型アンプ１１
(n)を個々に、リセットモードから増幅モードに、増幅
モードからリセットモードに切り替えさせることがで
き、これによって１段目のチョッパ型アンプ１１(1)〜
ｎ段目チョッパ型アンプ１１(n)の接続段数を多くさせ
て、増幅率を高くさせたときにも、動作帯域を広くさせ
て、高速動作を行わせることができる。
目の連結分離器１５(1)〜（ｎ−１）段目の連結分離器
１５(n-1)によって、１段目のチョッパ型アンプ１１(1)
〜ｎ段目チョッパ型アンプ１１(n)を各々、分離→連結
→分離…させつつ、リセットタイミング、増幅タイミン
グを少しずつ、ずらしながら、これら１段目のチョッパ
型アンプ１１(1)〜ｎ段目チョッパ型アンプ１１(n)を順
次、リセットさせて、最適なＤＣ動作点にセルフバイア
スさせるとともに、１段目のチョッパ型アンプ１１(1)
〜ｎ段目チョッパ型アンプ１１(n)を順次、増幅動作さ
せて、信号電圧入力端子２に入力された信号電圧と、基
準電圧入力端子４に入力された基準電圧との差電圧をパ
イプライン形式で、順次、増幅させ、次段回路に供給さ
せるようにしているので、単位増幅器となる１段目のチ
ョッパ型アンプ１１(1)〜ｎ段目チョッパ型アンプ１１
(n)を個々に、リセットモードから増幅モードに、増幅
モードからリセットモードに切り替えさせることがで
き、これによって１段目のチョッパ型アンプ１１(1)〜
ｎ段目チョッパ型アンプ１１(n)の接続段数を多くさせ
て、増幅率を高くさせたときにも、動作帯域を広くさせ
て、高速動作を行わせることができる。
【００３２】実施の形態２．図３は、本発明による多段
増幅回路の他の実施の形態を示すブロック図である。な
お、この図においては、図１の各部と同じ部分に、同じ
符号が付してある。
増幅回路の他の実施の形態を示すブロック図である。な
お、この図においては、図１の各部と同じ部分に、同じ
符号が付してある。
【００３３】この図に示す多段増幅回路２１が図１に示
す多段増幅回路１と異なる点は、（ｉ−１）段目のチョ
ッパ型アンプ１１(i-1)と、ｉ段目のチョッパ型アンプ
１１( i)との間にのみ、連結分離器１５を設け、この連
結分離器１５によって、１段目のチョッパ型アンプ１１
(1)〜（ｉ−１）段目のチョッパ型アンプ１１(i-1)によ
って構成される前段側増幅部２２と、ｉ段目のチョッパ
型アンプ１１(i)〜ｎ段目のチョッパ型アンプ１１(n)に
よって構成される後段側増幅部２３とを分離→連結→分
離…させつつ、リセットタイミング、増幅タイミングを
少しずらしながら、これら前段側増幅部２２、後段側増
幅部２３を順次、リセットさせて、最適なＤＣ動作点に
セルフバイアスさせるとともに、前段側増幅部２２、後
段側増幅部２３を順次、増幅動作させて、信号電圧入力
端子２に入力された信号電圧と、基準電圧入力端子４に
入力された基準電圧との差電圧を順次、増幅させ、次段
回路（図示は省略する）に供給させるようにしたことで
ある。
す多段増幅回路１と異なる点は、（ｉ−１）段目のチョ
ッパ型アンプ１１(i-1)と、ｉ段目のチョッパ型アンプ
１１( i)との間にのみ、連結分離器１５を設け、この連
結分離器１５によって、１段目のチョッパ型アンプ１１
(1)〜（ｉ−１）段目のチョッパ型アンプ１１(i-1)によ
って構成される前段側増幅部２２と、ｉ段目のチョッパ
型アンプ１１(i)〜ｎ段目のチョッパ型アンプ１１(n)に
よって構成される後段側増幅部２３とを分離→連結→分
離…させつつ、リセットタイミング、増幅タイミングを
少しずらしながら、これら前段側増幅部２２、後段側増
幅部２３を順次、リセットさせて、最適なＤＣ動作点に
セルフバイアスさせるとともに、前段側増幅部２２、後
段側増幅部２３を順次、増幅動作させて、信号電圧入力
端子２に入力された信号電圧と、基準電圧入力端子４に
入力された基準電圧との差電圧を順次、増幅させ、次段
回路（図示は省略する）に供給させるようにしたことで
ある。
【００３４】つぎに、図３に示す回路図、図４（ａ）〜
（ｆ）に示すタイミング図を参照しながら、多段増幅回
路２１の動作を説明する。
（ｆ）に示すタイミング図を参照しながら、多段増幅回
路２１の動作を説明する。
【００３５】まず、信号電圧入力端子２に入力されてい
る信号電圧と、基準電圧入力端子４に入力されている基
準電圧との差電圧に対する増幅動作が開始されると、図
４（ｄ）、（ｅ）に示す如く前段側増幅部２２の各チョ
ッパ型アンプ１１(1)〜１１( i-1)を構成するスイッチ
９、１０がオフ状態にされて、前段側増幅部２２の各チ
ョッパ型アンプ１１(1)〜１１(i-1)が増幅モードにされ
るとともに、図４（ｂ）、（ｃ）に示す如く連結分離器
１５のスイッチ１３がオフ状態にされたまま、連結分離
器１５の各スイッチ１２、１４がオン状態にされて（連
結モード）、前段側増幅部２２のチョッパ型アンプ１１
(i-1)を構成するオペアンプ６から出力される信号電圧
と、基準電圧との差電圧が後段側増幅部２３の各チョッ
パ型アンプ１１(i)〜１１(n)を構成する各コンデンサ
７、８に各々、導かれながら、図４（ａ）、（ｆ）に示
す如く後段側増幅部２３の各チョッパ型アンプ１１(i)
〜１１( n)を構成する各スイッチ９、１０がオン状態に
されて、後段側増幅部２３の各チョッパ型アンプ１１
(i)〜１１(n)を構成するオペアンプ６の入力端子と、出
力端子とが短絡され、後段側増幅部２３の各チョッパ型
アンプ１１(i)〜１１(n)が最適なＤＣ動作点にリセット
される。
る信号電圧と、基準電圧入力端子４に入力されている基
準電圧との差電圧に対する増幅動作が開始されると、図
４（ｄ）、（ｅ）に示す如く前段側増幅部２２の各チョ
ッパ型アンプ１１(1)〜１１( i-1)を構成するスイッチ
９、１０がオフ状態にされて、前段側増幅部２２の各チ
ョッパ型アンプ１１(1)〜１１(i-1)が増幅モードにされ
るとともに、図４（ｂ）、（ｃ）に示す如く連結分離器
１５のスイッチ１３がオフ状態にされたまま、連結分離
器１５の各スイッチ１２、１４がオン状態にされて（連
結モード）、前段側増幅部２２のチョッパ型アンプ１１
(i-1)を構成するオペアンプ６から出力される信号電圧
と、基準電圧との差電圧が後段側増幅部２３の各チョッ
パ型アンプ１１(i)〜１１(n)を構成する各コンデンサ
７、８に各々、導かれながら、図４（ａ）、（ｆ）に示
す如く後段側増幅部２３の各チョッパ型アンプ１１(i)
〜１１( n)を構成する各スイッチ９、１０がオン状態に
されて、後段側増幅部２３の各チョッパ型アンプ１１
(i)〜１１(n)を構成するオペアンプ６の入力端子と、出
力端子とが短絡され、後段側増幅部２３の各チョッパ型
アンプ１１(i)〜１１(n)が最適なＤＣ動作点にリセット
される。
【００３６】つぎに、後段側増幅部２３の各チョッパ型
アンプ１１(i)〜１１(n)を構成する各スイッチ９、１０
がオフ状態にされて、後段側増幅部２３の各チョッパ型
アンプ１１(i)〜１１(n)を構成する各コンデンサ７、８
によって、前段側増幅部２２のチョッパ型アンプ１１
(i-1)を構成するオペアンプ６から出力されている信号
電圧と、基準電圧との差電圧が各々、サンプリングされ
た後、連結分離器１５の各スイッチ１２、１４がオフ状
態にされるとともに、連結分離器１５のスイッチ１３が
オン状態にされて（分離モード）、前段側増幅部２２の
各チョッパ型アンプ１１(1)〜１１(i-1)と、後段側増幅
部２３の各チョッパ型アンプ１１(i)〜１１(n)とが電気
的に分離される。
アンプ１１(i)〜１１(n)を構成する各スイッチ９、１０
がオフ状態にされて、後段側増幅部２３の各チョッパ型
アンプ１１(i)〜１１(n)を構成する各コンデンサ７、８
によって、前段側増幅部２２のチョッパ型アンプ１１
(i-1)を構成するオペアンプ６から出力されている信号
電圧と、基準電圧との差電圧が各々、サンプリングされ
た後、連結分離器１５の各スイッチ１２、１４がオフ状
態にされるとともに、連結分離器１５のスイッチ１３が
オン状態にされて（分離モード）、前段側増幅部２２の
各チョッパ型アンプ１１(1)〜１１(i-1)と、後段側増幅
部２３の各チョッパ型アンプ１１(i)〜１１(n)とが電気
的に分離される。
【００３７】これにより、後段側増幅部２３のチョッパ
型アンプ１１(i)〜１１(n)が増幅モードにされて、後段
側増幅部２３の各チョッパ型アンプ１１(i)〜１１(n)を
構成するオペアンプ６によって、後段側増幅部２３の各
チョッパ型アンプ１１(i)〜１１(n)を構成する各コンデ
ンサ７、８に保持されている信号電圧と、基準電圧との
差電圧が増幅されて、次段回路（図示は省略する）に供
給される。
型アンプ１１(i)〜１１(n)が増幅モードにされて、後段
側増幅部２３の各チョッパ型アンプ１１(i)〜１１(n)を
構成するオペアンプ６によって、後段側増幅部２３の各
チョッパ型アンプ１１(i)〜１１(n)を構成する各コンデ
ンサ７、８に保持されている信号電圧と、基準電圧との
差電圧が増幅されて、次段回路（図示は省略する）に供
給される。
【００３８】つぎに、後段側増幅部２３の各チョッパ型
アンプ１１(i)〜１１(n)を構成する各スイッチ９、１０
がオフ状態にされ（増幅モード）、さらに連結分離器１
５のスイッチ１２、１４がオフ状態にされ、連結分離器
１５のスイッチ１３がオン状態にされたまま（分離モー
ド）、前段側増幅部２２の各チョッパ型アンプ１１(1 )
〜１１(i-1)を構成する各スイッチ９、１０がオン状態
にされて、後段側増幅部２３の各チョッパ型アンプ１１
(1)〜１１(i-1)を構成するオペアンプ６の入力端子と、
出力端子とが短絡され、前段側増幅部２２の各チョッパ
型アンプ１１(1)〜１１(i-1)が最適なＤＣ動作点にリセ
ットされる（リセットモード）。
アンプ１１(i)〜１１(n)を構成する各スイッチ９、１０
がオフ状態にされ（増幅モード）、さらに連結分離器１
５のスイッチ１２、１４がオフ状態にされ、連結分離器
１５のスイッチ１３がオン状態にされたまま（分離モー
ド）、前段側増幅部２２の各チョッパ型アンプ１１(1 )
〜１１(i-1)を構成する各スイッチ９、１０がオン状態
にされて、後段側増幅部２３の各チョッパ型アンプ１１
(1)〜１１(i-1)を構成するオペアンプ６の入力端子と、
出力端子とが短絡され、前段側増幅部２２の各チョッパ
型アンプ１１(1)〜１１(i-1)が最適なＤＣ動作点にリセ
ットされる（リセットモード）。
【００３９】つぎに、前段側増幅部２２の各チョッパ型
アンプ１１(1)〜１１(i-1)を構成する各スイッチ９、１
０がオン状態にされ（リセットモード）、さらに連結分
離器１５のスイッチ１２、１４がオフ状態にされ、連結
分離器１５のスイッチ１３がオン状態にされたまま（分
離モード）、後段側増幅部２３の各チョッパ型アンプ１
１(i)〜１１(n)を構成する各スイッチ９、１０がオン状
態にされて、後段側増幅部２３の各チョッパ型アンプ１
１(i)〜１１(n)を構成するオペアンプ６の入力端子と、
出力端子とが短絡され、後段側増幅部２３の各チョッパ
型アンプ１１(i )〜１１(n)が最適なＤＣ動作点にリセッ
トされる（リセットモード）。
アンプ１１(1)〜１１(i-1)を構成する各スイッチ９、１
０がオン状態にされ（リセットモード）、さらに連結分
離器１５のスイッチ１２、１４がオフ状態にされ、連結
分離器１５のスイッチ１３がオン状態にされたまま（分
離モード）、後段側増幅部２３の各チョッパ型アンプ１
１(i)〜１１(n)を構成する各スイッチ９、１０がオン状
態にされて、後段側増幅部２３の各チョッパ型アンプ１
１(i)〜１１(n)を構成するオペアンプ６の入力端子と、
出力端子とが短絡され、後段側増幅部２３の各チョッパ
型アンプ１１(i )〜１１(n)が最適なＤＣ動作点にリセッ
トされる（リセットモード）。
【００４０】つぎに、前段側増幅部２２の各チョッパ型
アンプ１１(1)〜１１(i-1)を構成する各スイッチ９、１
０がオフ状態にされ（リセットモード）、さらに後段側
増幅部２３の各チョッパ型アンプ１１(i)〜１１(n)を構
成する各スイッチ９、１０がオフ状態にされたまま（リ
セットモード）、連結分離器１５の各スイッチ１２、１
４がオン状態にされるとともに、連結分離器１５のスイ
ッチ１３がオフ状態にされて、連結分離器１５が連結モ
ードにされる。
アンプ１１(1)〜１１(i-1)を構成する各スイッチ９、１
０がオフ状態にされ（リセットモード）、さらに後段側
増幅部２３の各チョッパ型アンプ１１(i)〜１１(n)を構
成する各スイッチ９、１０がオフ状態にされたまま（リ
セットモード）、連結分離器１５の各スイッチ１２、１
４がオン状態にされるとともに、連結分離器１５のスイ
ッチ１３がオフ状態にされて、連結分離器１５が連結モ
ードにされる。
【００４１】つぎに、後段側増幅部２３の各チョッパ型
アンプ１１(i)〜１１(n)を構成する各スイッチ９、１０
がオン状態にされ（リセットモード）、さらに連結分離
器１５のスイッチ１３がオフ状態にされ、連結分離器１
５を構成する各スイッチ１２、１４がオン状態にされた
まま（連結モード）、前段側増幅部２２の各チョッパ型
アンプ１１(1)〜１１(i-1)を構成する各スイッチ９、１
０がオフ状態にされて、前段側増幅部２２の各チョッパ
型アンプ１１(1)〜１１(i-1)が増幅モードにされる。
アンプ１１(i)〜１１(n)を構成する各スイッチ９、１０
がオン状態にされ（リセットモード）、さらに連結分離
器１５のスイッチ１３がオフ状態にされ、連結分離器１
５を構成する各スイッチ１２、１４がオン状態にされた
まま（連結モード）、前段側増幅部２２の各チョッパ型
アンプ１１(1)〜１１(i-1)を構成する各スイッチ９、１
０がオフ状態にされて、前段側増幅部２２の各チョッパ
型アンプ１１(1)〜１１(i-1)が増幅モードにされる。
【００４２】これにより、前段側増幅部２２の各チョッ
パ型アンプ１１(1)〜１１(i-1)を構成する各コンデンサ
７、８によって、各スイッチ３、５を介して供給される
信号電圧と、基準電圧とが各々、順次、サンプリングさ
れるとともに、前段側増幅部２２の各チョッパ型アンプ
１１(1)〜１１(i-1)を構成するオペアンプ６によって、
前段側増幅部２２の各チョッパ型アンプ１１(1)〜１１
(i-1)を構成する各コンデンサ７、８に保持されている
信号電圧と、基準電圧との差電圧が各々、増幅されて、
後段側増幅部２３の各チョッパ型アンプ１１(i)〜１１
(n)を構成する各コンデンサ７、８に各々、導かれる。
パ型アンプ１１(1)〜１１(i-1)を構成する各コンデンサ
７、８によって、各スイッチ３、５を介して供給される
信号電圧と、基準電圧とが各々、順次、サンプリングさ
れるとともに、前段側増幅部２２の各チョッパ型アンプ
１１(1)〜１１(i-1)を構成するオペアンプ６によって、
前段側増幅部２２の各チョッパ型アンプ１１(1)〜１１
(i-1)を構成する各コンデンサ７、８に保持されている
信号電圧と、基準電圧との差電圧が各々、増幅されて、
後段側増幅部２３の各チョッパ型アンプ１１(i)〜１１
(n)を構成する各コンデンサ７、８に各々、導かれる。
【００４３】以下、前段側増幅部２２を構成する各チョ
ッパ型アンプ１１(1)〜１１(i-1)、連結分離器１５、後
段側増幅部２３を構成する各チョッパ型アンプ１１(i)
〜１１(n)によって、上述した第１動作〜第６動作が順
次、繰り返されて、前段側増幅部２２の各チョッパ型ア
ンプ１１(1)〜１１(i-1)、後段側増幅部２３の各チョッ
パ型アンプ１１(i)〜１１(n)を構成するオペアンプ６に
よって、これら前段側増幅部２２を構成する各チョッパ
型アンプ１１(1)〜１１(i-1)を構成する各コンデンサ
７、８に保持されている基準電圧と、信号電圧との差電
圧が順次、増幅されて、次式に示す如くリセット期間中
に設定された最適なＤＣ動作点を基準とした、信号電圧
の電位に依存しない出力電圧にされた後、次段回路に供
給される。
ッパ型アンプ１１(1)〜１１(i-1)、連結分離器１５、後
段側増幅部２３を構成する各チョッパ型アンプ１１(i)
〜１１(n)によって、上述した第１動作〜第６動作が順
次、繰り返されて、前段側増幅部２２の各チョッパ型ア
ンプ１１(1)〜１１(i-1)、後段側増幅部２３の各チョッ
パ型アンプ１１(i)〜１１(n)を構成するオペアンプ６に
よって、これら前段側増幅部２２を構成する各チョッパ
型アンプ１１(1)〜１１(i-1)を構成する各コンデンサ
７、８に保持されている基準電圧と、信号電圧との差電
圧が順次、増幅されて、次式に示す如くリセット期間中
に設定された最適なＤＣ動作点を基準とした、信号電圧
の電位に依存しない出力電圧にされた後、次段回路に供
給される。
【００４４】 ΔＶout＝Ａ1・Ａ2....Ａn・（Ｖin−Ｖref） …（３） 但し、ΔＶout：出力電圧 Ａ1：チョッパ型アンプ１１(1)の増幅率 Ａ2：チョッパ型アンプ１１(2)の増幅率 Ａn：チョッパ型アンプ１１(n)の増幅率 Ｖin：信号電圧 Ｖref：基準電圧
【００４５】このように、この実施の形態２では、連結
分離器１５によって、前段側増幅部２２と、後段側増幅
部２３とを分離→連結→分離…させつつ、前段側増幅部
２２のリセットタイミング、増幅タイミングと、後段側
増幅部２３のリセットタイミング、増幅タイミングとを
少しずらしながら、前段側増幅部２２を構成する各チョ
ッパ型アンプ１１(1)〜１１(i-1)を同時にリセット、ま
たは同時に増幅動作させるとともに、後段側増幅部２３
を構成する各チョッパ型アンプ１１(i)〜１１( n)を同時
にリセット、または同時に増幅動作させるようにしてい
るので、連結分離器１５のみで、前段側増幅部２２と、
後段側増幅部２３とを分離→連結→分離…させることが
でき、これによって部品点数を少なくさせるとともに、
制御手順を簡素化させながら、単位増幅器の接続段数を
多くさせて、増幅率を高くさせたときにも、動作帯域を
広くさせて、高速動作を行わせることができる。
分離器１５によって、前段側増幅部２２と、後段側増幅
部２３とを分離→連結→分離…させつつ、前段側増幅部
２２のリセットタイミング、増幅タイミングと、後段側
増幅部２３のリセットタイミング、増幅タイミングとを
少しずらしながら、前段側増幅部２２を構成する各チョ
ッパ型アンプ１１(1)〜１１(i-1)を同時にリセット、ま
たは同時に増幅動作させるとともに、後段側増幅部２３
を構成する各チョッパ型アンプ１１(i)〜１１( n)を同時
にリセット、または同時に増幅動作させるようにしてい
るので、連結分離器１５のみで、前段側増幅部２２と、
後段側増幅部２３とを分離→連結→分離…させることが
でき、これによって部品点数を少なくさせるとともに、
制御手順を簡素化させながら、単位増幅器の接続段数を
多くさせて、増幅率を高くさせたときにも、動作帯域を
広くさせて、高速動作を行わせることができる。
【００４６】
【発明の効果】以上説明したように、本発明にかかる多
段増幅回路によれば、単位増幅器の接続段数を多くさせ
て、増幅率を高くさせたときにも、動作帯域を広くさせ
て、高速動作を行わせることができる。
段増幅回路によれば、単位増幅器の接続段数を多くさせ
て、増幅率を高くさせたときにも、動作帯域を広くさせ
て、高速動作を行わせることができる。
【００４７】つぎの発明にかかる多段増幅回路では、部
品点数を少なくさせるとともに、制御手順を簡素化させ
ながら、単位増幅器の接続段数を多くさせて、増幅率を
高くさせたときにも、動作帯域を広くさせて、高速動作
を行わせることができる。
品点数を少なくさせるとともに、制御手順を簡素化させ
ながら、単位増幅器の接続段数を多くさせて、増幅率を
高くさせたときにも、動作帯域を広くさせて、高速動作
を行わせることができる。
【図１】 本発明による多段増幅回路の一実施の形態を
示すブロック図である。
示すブロック図である。
【図２】 図１に示した多段増幅回路の動作例を示すタ
イミングチャートである。
イミングチャートである。
【図３】 本発明による多段増幅回路の他の実施の形態
を示すブロック図である。
を示すブロック図である。
【図４】 図３に示した多段増幅回路の動作例を示すタ
イミングチャートである。
イミングチャートである。
【図５】 従来から知られている多段増幅回路の一例を
示すブロック図である。
示すブロック図である。
【図６】 図５に示した多段増幅回路の動作例を示すタ
イミングチャートである。
イミングチャートである。
１ 多段増幅回路、２ 信号電圧入力端子、３ スイッ
チ、４ 基準電圧入力端子、５ スイッチ、６ オペア
ンプ、７ コンデンサ、８ コンデンサ、９スイッチ、
１０ スイッチ、１１(1)〜１１(n) チョッパ型アン
プ（１段目チョッパ型アンプ〜ｎ段目チョッパ型アン
プ）、１２ スイッチ、１３ スイッチ、１４ スイッ
チ、１５ 連結分離器、１５(1)〜１５(n-1) 連結分離
器、２１多段増幅回路、２２ 前段側増幅部、２３ 後
段側増幅部。
チ、４ 基準電圧入力端子、５ スイッチ、６ オペア
ンプ、７ コンデンサ、８ コンデンサ、９スイッチ、
１０ スイッチ、１１(1)〜１１(n) チョッパ型アン
プ（１段目チョッパ型アンプ〜ｎ段目チョッパ型アン
プ）、１２ スイッチ、１３ スイッチ、１４ スイッ
チ、１５ 連結分離器、１５(1)〜１５(n-1) 連結分離
器、２１多段増幅回路、２２ 前段側増幅部、２３ 後
段側増幅部。
フロントページの続き Ｆターム(参考） 5J069 AA01 AA26 CA62 CA65 FA18 HA29 HA38 KA00 KA01 KA56 MA08 SA00 TA01 TA06 5J092 AA01 AA26 CA62 CA65 FA18 HA32 HA38 KA00 KA01 KA56 MA08 SA00 TA01 TA06 VM05 VM06 VM14
Claims (2)
- 【請求項１】 １段目チョッパ型アンプ〜ｎ段目チョッ
パ型アンプを多段接続して、入力信号を順次、増幅する
多段増幅回路において、 前記１段目チョッパ型アンプ〜前記ｎ段目チョッパ型ア
ンプの間に、ｍ個（但し、ｍ＜ｎ）の連結分離器を配置
し、これら各連結分離器によって、前記１段目チョッパ
型アンプ〜前記ｎ段目チョッパ型アンプを連結、分離さ
せつつ、前記１段目チョッパ型アンプ〜前記ｎ段目チョ
ッパ型アンプのリセットタイミング、増幅タイミングを
順次、ずらしながら、パイプライン形式で、前記１段目
チョッパ型アンプ〜前記ｎ段目チョッパ型アンプに前記
入力信号を増幅させることを特徴とする多段増幅回路。 - 【請求項２】 前記１段目チョッパ型アンプ〜前記ｎ段
目チョッパ型アンプの間に配置された（ｉ−１）段目チ
ョッパ型アンプと、ｉ段目チョッパ型アンプとの間に、
連結分離器を配置し、この連結分離器によって、前記１
段目チョッパ型アンプ〜前記（ｉ−１）段目チョッパ型
アンプと、前記ｉ段目チョッパ型アンプ〜前記ｎ段目チ
ョッパ型アンプとを連結、分離させつつ、前記１段目チ
ョッパ型アンプ〜前記（ｉ−１）段目チョッパ型アンプ
のリセットタイミング、増幅タイミングと、前記ｉ段目
チョッパ型アンプ〜前記ｎ段目チョッパ型アンプのリセ
ットタイミング、増幅タイミングとずらし、パイプライ
ン形式で、前記１段目チョッパ型アンプ〜前記ｎ段目チ
ョッパ型アンプに入力信号を増幅させることを特徴とす
る請求項１に記載の多段増幅回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001111920A JP2002314354A (ja) | 2001-04-10 | 2001-04-10 | 多段増幅回路 |
| US09/931,060 US6566942B2 (en) | 2001-04-10 | 2001-08-17 | Multistage amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001111920A JP2002314354A (ja) | 2001-04-10 | 2001-04-10 | 多段増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002314354A true JP2002314354A (ja) | 2002-10-25 |
Family
ID=18963422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001111920A Pending JP2002314354A (ja) | 2001-04-10 | 2001-04-10 | 多段増幅回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6566942B2 (ja) |
| JP (1) | JP2002314354A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010539793A (ja) * | 2007-09-14 | 2010-12-16 | アナログ デバイシーズ インク | 改良されたローパワー、ローノイズアンプシステム |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6734723B2 (en) * | 2002-04-05 | 2004-05-11 | Maxim Integrated Products, Inc. | Chopper chopper-stabilized operational amplifiers and methods |
| KR101445721B1 (ko) * | 2008-02-01 | 2014-09-26 | 삼성전자 주식회사 | 멀티 페이즈 클럭신호를 이용한 고속 다단 증폭기 및증폭기의 세틀링 방법 |
| JP2009225188A (ja) * | 2008-03-17 | 2009-10-01 | Ricoh Co Ltd | 増幅回路 |
| US8008968B2 (en) * | 2009-12-03 | 2011-08-30 | Texas Instruments Incorporated | Multipath amplifier |
| US9332345B1 (en) | 2013-04-09 | 2016-05-03 | Cirrus Logic, Inc. | Use of microphone capacitance as a switched capacitor in an input network of a delta-sigma modulator |
| US9626981B2 (en) | 2014-06-25 | 2017-04-18 | Cirrus Logic, Inc. | Systems and methods for compressing a digital signal |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2944477B2 (ja) | 1995-08-30 | 1999-09-06 | 日本電気アイシーマイコンシステム株式会社 | コンパレータ |
| JPH09307413A (ja) | 1996-05-13 | 1997-11-28 | Fuji Xerox Co Ltd | 比較器 |
| JP3439322B2 (ja) | 1997-06-17 | 2003-08-25 | Ｎｅｃエレクトロニクス株式会社 | 差動入力チョッパ型電圧比較回路 |
| WO2000030249A1 (en) * | 1998-11-12 | 2000-05-25 | Koninklijke Philips Electronics N.V. | Circuit comprising means for reducing the dc-offset and the noise produced by an amplifier |
| GB2358097A (en) * | 1999-12-22 | 2001-07-11 | Ericsson Telefon Ab L M | A low voltage switched capacitor differential amplifier with improved dynamic range |
-
2001
- 2001-04-10 JP JP2001111920A patent/JP2002314354A/ja active Pending
- 2001-08-17 US US09/931,060 patent/US6566942B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010539793A (ja) * | 2007-09-14 | 2010-12-16 | アナログ デバイシーズ インク | 改良されたローパワー、ローノイズアンプシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| US6566942B2 (en) | 2003-05-20 |
| US20020145468A1 (en) | 2002-10-10 |
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