KR0157113B1 - 2상 연속 파이프 라인 아날로그 디지탈 변환회로 - Google Patents

2상 연속 파이프 라인 아날로그 디지탈 변환회로 Download PDF

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Abstract

본 발명은 2상 연속 파이프 라인 아날로그 디지털 변환회로에 관한 것으로서, 특히 제1 클럭신호에 응답하여 아날로그 입력신호를 샘플링하여 홀딩하는 제1 샘플 앤드 홀더; 제1 클럭신호와 위상이 반대인 제2 클럭신호에 응답하여 아날로그 입력신호를 샘플링하여 홀딩하는 제2 샘플 앤드 홀더; 제1 및 제2 클럭신호에 응답하여, 클럭신호의 한주기 내에서 교호로 전단의 제1 및 제2 홀딩신호를 입력하여 디지털 변환하고, 변환된 디지털 신호를 발생하는 N개의 플래쉬 아날로그 디지털 변환기들; 제1 및 제2 클럭신호에 응답하여, 클럭신호의 한주기 내에서 교호로 전단의 제1 및 제2 홀딩신호를 입력하고, 대응하는 단의 플래쉬 아날로그 디지털 변환기에서 제공되는 디지털 신호를 멀티 비트 아날로그 변환하여 재생 아날로그 신호를 발생하고, 입력된 홀딩신호와 발생된 재생 아날로그 신호를 감산하고, 감산결과를 증폭하여 후단으로 출력하도록 상기 제1 및 제2 샘플 앤드 홀더의 출력에 종속적으로 연결된 n-1단의 멀티 비트 디지털 아날로그 변환기들; 및 N 개의 플래쉬 아날로그 디지털 변환기들의 디지털 신호를 입력하여 디지털 정정 및 보상 처리하여 최종 디지털 신호를 출력하는 디지털 정정 및 보상기를 구비한 것을 특징으로 한다.
따라서, 본 발명에서는 클럭신호의 한주기 내에서 교호로 아날로그 신호를 입력하여 연속적으로 동작함으로써 전력소모를 줄일 수 있다.

Description

2상 연속 파이프 라인 아날로그 디지털 변환회로
제1도는 종래의 파이프 라인 아날로그 디지털 변환회로의 구성을 나타낸 블록도.
제2도는 제1도의 플래쉬 아날로그 디지털 변환기 내의 비교기의 구성을 나타낸 블록도.
제3도는 제1도의 동작 타이밍을 설명하기 위한 파형도.
제4도는 본 발명에 의한 2상 연속 파이프 라인 아날로그 디지털 변환기의 구성을 나타낸 블록도.
제5도는 제4도의 플래쉬 아날로그 디지털 변환기 내의 2상 연속 차동 비교기의 구성을 나타낸 회로도.
제6도는 제4도의 2상 연속 멀티 비트 디지털 아날로그 변환기의 구성을 나타낸 회로도.
제7도는 제4도의 동작 타이밍을 설명하기 위한 파형도.
본 발명은 파이프 라인 아날로그 디지털 변환회로에 관한 것으로서, 특히 한 클럭 주기의 전체에 걸쳐서 연속적으로 변환할 수 있는 2상 연속 파이프 라인 아날로그 디지털 변환회로에 관한 것이다.
캠코더와 같은 휴대용 비디오 기기, 개인용 통신 단말기, 휴대용 디지털 기록 재생장치 등에서는 고속 고해상도의 아날로그 디지털 변환회로를 채용하고 있는 바, 아날로그 디지털 변환회로의 전력소모가 배터리 소모의 주요인으로 문제시 되고 있다.
최근에는 고속, 고해상도의 아날로그 디지털 회로를 구현하기 위하여 다단 변환구조를 갖는 파이프 라인 아날로그 디지털 변환회로가 널리 사용되고 있는 데, 이러한 다단 변환 구성은 단수에 비례하여 전력소모가 증가하게 된다.
제1도를 참조하여 다단 파이프 라인 아날로그 디지털 변환회로의 구성을 보다 상세하게 설명하면 다음과 같다. 제1도의 종래의 다단 파이프 라인 아날로그 디지털 변환회로에서는 멀티비트 디지털 아날로그 변환기(14)와 플래쉬 아날로그 디지털 변환기(12)로 구성된 각 단을 캐스케이드 형태로 다단 연결하여 구성하고 최종단에는 플래쉬 아날로그 디지털 변환기로만 구성한다. 각 단의 플래쉬 아날로그 디지털 변환기(12)의 각 디지털 신호가 디지털 정정수단(16)에 제공되어 디지털 정정된 다음에 최종 디지털 신호가 얻어지게 되는 것이다.
즉, 제3도는 참조하면, 아날로그 입력신호(VA)를 샘플 앤드 홀더(10)에 의해 클럭신호(Q1)의 반주기에서 샘플링하여 나머지 반주기에서 홀딩한다. 홀딩된 신호는 멀티 비트 디지털 아날로그 디지털 변환기(14)와 플래쉬 아날로그 디지털 변환기(12)에 제공된다. 플래쉬 아날로그 디지털 변환기(12)에서는 입력된 신호를 양자화하여 디지털 신호를 출력한다.
다단 변환기는 샘플링/홀드, 아날로그 감산 및 증폭 등의 과정이 필요한 것으로 이러한 과정을 한꺼번에 수행하는 것으로서 MDAC(14)가 있다.
제2도를 참조하면, 멀티 비트 디지털 아날로그 변환기(14)는 플래쉬 아날로그 디지털 변환기(12)로부터 제공되는 디지털신호를 선택부 및 캐패시터 어레이를 통하여 아날로그 변환하고 이 변환된 아날로그 신호와 아날로그 입력신호를 프리 증폭기(SA1)를 통하여 감사하고 감산결과를 프리 증폭기(SA1)와 메인 증폭기(SA2)로 구성되는 2단 증폭기를 통하여 증폭하여 다음 단에 전달한다.
MDAC는 다단 아날로그/디지탈 변환에서 아날로그 입력(AIN)으로부터 그 전단의 아날로그/디지탈 변환기의 디지털 출력에 해당되는 아날로그 값(DAC)을 감산하고, 나머지의 값을 다음 단의 아날로그/디지탈 변환기가 변환할 수 있도록 증폭하여 출력신호(AOUT)로 출력하는 기능을 수행한다.
그러므로 MDAC의 출력 측에는 다음 단의 아날로그/디지탈 변환기가 부하로 작용하게 되는 데 이 부하량이 매우 크므로 MDAC의 전류 구동 능력을 크게 해야 고속 변환기를 구현할 수 있다.
MDAC로서는 IEEE Journal of Solid-State Circuits, Vol. 25, No. 6, December 1990에 발표된 A 10-b 15MHz CMOS Recycling Two-Step A/D Converter가 있다. 이 종래의 기술에 의하면, 2개의 연산 증폭기로 2단 증폭부를 구비하고 있다.
이는 신호를 샘플링할 경우에는 관계없으나, 감산 및 증폭하는 과정에서는 MDAC가 증폭비를 가지고 있어 2단 증폭부의 증폭 이득을 크게 해야 되기 때문이다.
이와 같이 2단 증폭부를 사용하게 되면, 두 번째 증폭부의 출력단에는 첫 번째 증폭부의 출력단보다 더 큰 부하가 연결되므로 첫 번째 증폭부보다 두 번째 증폭부가 더 많은 전력을 사용하게 된다.
그러나 상기한 종래의 기술은 두 번째 증폭부가 전체 시스템의 클럭신호 중에서 반주기 동안만 MDAC의 동작에 사용되고, 나머지 반주기 동안은 MDAC의 동작과 무관하게 필요 없이 전력을 소모하기 때문에 저전력 소모형 고속 변환기를 구현하는 데 많은 지장을 주었다.
이와 같이 구성된 종래의 멀티 비트 디지털 아날로그 변환기는 한 클럭신호의 반주기에는 아날로그 변환과 감산과정을 수행하고 나머지 반주기에는 감산결과를 2단 증폭하여 출력한다. 따라서, 2단 증폭과정에서는 메인 증폭기의 출력 부하가 크게 작용하게 되므로 큰 부하를 구동하기 위해 많은 전력이 소모되게 된다. 그러므로, 대부분의 전력소모는 2단 증폭 과정에서 발생되는 바, 메인 증폭기는 동작되지 않은 반주기 동안에도 대기 전력을 소모하게 된다.
이러한 멀티 비트 디지털 아날로그 변환기가 다단으로 구성된 파이프 라인 아날로그 디지털 변환회로에서는 단수에 비례하여 전력소모가 증가되게 된다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 한 클럭주기에 연속적으로 동작이 가능토록하여 대기시간을 제거함으로써 불필요한 전력 낭비를 줄일 수 있는 2상 연속 파이프 라인 아날로그 디지털 변환회로를 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명의 변환회로는 제1 클럭신호에 응답하여 아날로그 입력신호를 샘플링하여 홀딩하는 제1 샘플 앤드 홀더; 제1 클럭신호와 위상이 반대인 제2 클럭신호에 응답하여 아날로그 입력신호를 샘플링하여 홀딩하는 제2 샘플 앤드 홀더; 제1 및 제2 클럭신호에 응답하여, 클럭신호의 한주기 내에서 교호로 전단의 제1 및 제2 홀딩신호를 입력하여 디지털 변환하고, 변환된 디지털 신호를 발생하는 N개의 플래쉬 아날로그 디지털 변환기들; 제1 및 제2 클럭신호에 응답하여, 클럭신호의 한주기 내에서 교호로 전단의 제1 및 제2 홀딩신호를 입력하고, 대응하는 단의 플래쉬 아날로그 디지털 변환기에서 제공되는 디지털 신호를 멀티 비트 아날로그 변환하여 재생 아날로그 신호를 발생하고, 입력된 홀딩신호와 발생된 재생 아날로그 신호를 감산하고, 감산결과를 증폭하여 후단으로 출력하도록 상기 제1 및 제2 샘플 앤드 홀더의 출력에 종속적으로 연결된 n-1단의 멀티 비트 디지털 아날로그 변환기들; 및 N개의 플래쉬 아날로그 디지털 변환기들의 디지털 신호를 입력하여 디지털 정정 및 보상 처리하여 최종 디지털 신호를 출력하는 디지털 정정 및 보상기를 구비한 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.
제4도는 본 발명에 의한 2상 연속 파이프 라인 아날로그 디지털 변환회로의 일실시예인 2단구성을 나타낸다. 본 발명의 변환회로에서는 제1 클럭신호(Q1)에 응답하여 아날로그 입력신호(VA1)를 샘플링하여 홀딩하는 제1 샘플 앤드홀더(20)와, 제1 클럭신호(Q1)와 위상이 반대인 제2 클럭신호(Q2)에 응답하여 아날로그 입력신호(VA2)를 샘플링하여 홀딩하는 제2 샘플 앤드 홀더(22)와, 제1 및 제2 클럭신호(Q1, Q2)에 응답하여, 클럭신호의 한주기 내에서 교호로 전단의 제1 및 제2 홀딩신호를 입력하여 디지털 변환하고, 변환된 디지털 신호를 발생하는 3개의 플래쉬 아날로그 디지털 변환기(24)들과, 제1 및 제2 클럭신호(Q1, Q2)에 응답하여, 클럭신호의 한주기 내에서 교호로 전단의 제1 및 제2 홀딩신호를 입력하고, 대응하는 단의 플래쉬 아날로그 디지털 변환기(24)에서 제공되는 디지털 신호를 멀티 비트 아날로그 변환하여 재생 아날로그 신호를 발생하고, 입력된 홀딩신호와 발생된 재생 아날로그 신호를 감산하고, 감산결과를 증폭하여 후단으로 출력하도록 상기 제1 및 제2 샘플 앤드 홀더(20, 22)의 출력에 종속적으로 연결된 2단의 멀티 비트 디지털 아날로그 변환기(26)와, 3개의 플래쉬 아날로그 디지털 변환기(24)들의 디지털 신호를 입력하여 디지털 정정 및 보상 처리하여 최종 디지털 신호를 출력하는 디지털 정정 및 보상기(28)를 포함한다.
플래쉬 아날로그 디지털 변환기(24)는 제5도에 도시된 2상 연속 차동 비교회로(30)를 포함한다. 2상 연속 차동 비교회로(30)에서는 한 클럭주기에서 연속적으로 동작하기 위하여 차동 비교기(32)의 각 입력단자(IP, IN)에 한쌍의 입력수단(34, 36)(38, 40)을 각각 구비한다. 즉, 본 발명의 초퍼형 2상 연속 차동비교회로는 제1 및 제2 입력단자(IP, IN)에 인가되는 두 입력신호의 차를 비교하여 출력하는 차동 비교기(32), 제1 클럭신호(Q1)에 응답하여 제1 입력신호(INP1)를 차동 비교기(32)의 제1 입력단자(IP)에 인가하고, 제1 클럭신호(Q1)와는 위상이 반전되고 오버랩핑이 없는 제2 클럭신호(Q2) 및 제4 클럭신호(Q2P)에 응답하여 제1 기준전압신호(VRP1)를 프리차지하는 제1 입력수단(34), 제2 클럭신호(Q2)에 응답하여 제2 입력신호(INP2)를 차동 비교기(32)의 제1 입력단자(IP)에 인가하고, 제1 클럭신호(Q1) 및 제3 클럭신호(Q1P)에 응답하여 제2 기준전압신호(VRP2)를 프리차지하는 제2 입력수단(36), 제1 클럭신호(Q1)에 응답하여 제3 입력신호(INN1)를 차동 비교기(32)의 제2 입력단자(IN)에 인가하고, 제2 클럭신호(Q2) 및 제4 클럭신호(Q2P)에 응답하여 제3 기준전압신호( VRN1)를 프리차지하는 제3 입력수단(38), 및 제2 클럭신호(Q2)에 응답하여 제4 입력신호(INN2)를 입력하여 차동비교기(32)의 제2 입력단자(IN)에 인가하고, 제1 클럭신호(Q1) 및 제3 클럭신호(Q1P)에 응답하여 제4 기준전압신호(VRN2)를 프리차지하는 제4 입력수단(40)를 포함한다.
차동 비교기(32)는 능동부하 트랜지스터(MP1∼MP4), 게이트에 제1 바이어스 전압(VB1)이 인가되는 출력단 평형 트랜지스터(MN1, MN2), 입력 트랜지스터(MN3, MN4), 게이트에 제2 바이어스 전압(VB2)가 인가되는 전류소스 트랜지스터(MN5, MN6)를 포함한다.
제1 입력수단(34)은 게이트에 제2 클럭신호(Q2)가 인가되고 제2 기준전압신호(VRP1)를 제1 캐패시터(C1)의 일측에 인가하는 트랜지스터(MN7), 게이트에 제1클럭신호(Q1)가 인가되고 제1입력신호(INP1)를 제1 캐패시터(C10의 일측에 인가하는 트랜지스터(MN8), 게이트에 제4 클럭신호(Q2P)가 인가되고 공통신호(CML)를 제1 캐패시터(C1)의 타측에 인가하는 트랜지스터(MN9), 게이트에 제1 클럭신호(Q1)가 인가되고 제1 캐패시터(C1)의 타측을 차등 비교기의 제1 입력단자(IP)에 연결하는 트랜지스터(MN10)을 포함한다.
따라서, 제1 입력수단(34)에서는 제1 클럭신호(Q1)의 하이상태에서는 트랜지스터(MN8, MN10 )가 턴온되어 이전에 제1 캐패시터(C1)에 프리차지된 전압(VRP1-CML)과 현재 입력된 제1 입력신호(INP1)을 합성한 신호(VRP1-CML-INP1)를 차등비교기(32)의 제1 입력단자(IP)에 제공하게 된다. 또한, 제1 입력수단(34)에서는 제2 클럭신호(Q2)의 하이상태에서는 트랜지스터(MN7, MN9)가 턴온되어 제1 캐패시터(C1)에 VRP1-CML을 프리차지하게 된다. 이 때, 트랜지스터(MN9)는 제4 클럭신호(Q2P )에 의해 스위칭되므로 제2 클럭신호(Q2)가 로우 상태로 떨어지기 전에 턴오프되게 된다.
제2 입력수단(36)은 게이트에 제1 클럭신호(Q1)가 인가되고 제2 기준전압신호(VRP2)를 제2 캐패시터(C2)의 일측에 인가하는 트랜지스터(MN11), 게이트에 제2 클럭신호(Q2)가 인가되고 제2 입력신호(INP2)를 제2 캐패시터(C2)의 일측에 인가하는 트랜지스터(MN12), 게이트에 제3 클럭신호(Q1P)가 인가되고 공통신호( CML)를 제2 캐패시터(C2)의 타측에 인가하는 트랜지스터(MN13), 게이트에 제2 클럭신호(Q2)가 인가되고 제2 캐패시터(C2)의 타측을 차동 비교기의 제1 입력단자(IP)에 연결하는 트랜지스터(MN14)을 포함한다.
따라서, 제2 입력수단(36)에서는 제2 클럭신호(Q2)의 하이상태에서는 트랜지스터(MN12, MN14)가 턴온되어 이전에 제2 캐패시터(C2)에 프리차지된 전압(VRP2-CML)과 현재 입력된 제2 입력신호(INP2)을 합성한 신호(VRP2-CML-I NP2)를 차동비교기(32)의 제1 입력단자(IP)에 제공하게 된다. 또한, 제2 입력수단(36)에서는 제1 클럭신호(Q1)의 하이상태에서는 트랜지스터(MN11, MN13)가 턴온되어 제2 캐패시터(C2)에 VRP2-CML을 프리차지하게 된다. 이 때, 트랜지스터(MN13)는 제3 클럭신호(Q1P)에 의해 스위칭되므로 제1 클럭신호(Q1 )가 로우 상태로 떨어지기 전에 턴오프되게 된다.
제3 입력수단(38)은 게이트에 제2 클럭신호(Q2)가 인가되고 제3 기준전압신호(VRN1)를 제3 캐패시터(C3)의 일측에 인가하는 트랜지스터(MN15), 게이트에 제1 클럭신호(Q1)가 인가되고 제3 입력신호(INN1)를 제3 캐패시터(C3)의 일측에 인가하는 트랜지스터(MN16), 게이트에 제4 클럭신호(Q2P)가 인가되고 공통신호(CML)를 제3 캐패시터(C3)의 타측에 인가하는 트랜지스터(MN17), 게이트에 제1 클럭신호(Q1)가 인가되고 제3 캐패시터(C3)의 타측을 차동 비교기의 제2 입력단자(IN)에 연결하는 트랜지스터(MN18)을 포함한다.
따라서, 제3 입력수단(38)에서는 제1 클럭신호(Q1)의 하이상태에서는 트랜지스터(MN16, MN18)가 턴온되어 이전에 제3 캐패시터(C3)에 프리차지된 전압(VRN1-CML)과 현재 입력된 제3 입력신호(INN1)을 합성한 신호(VRN1-CML-INN1)를 차동비교기(32)의 제2 입력단자(IN)에 제공하게 된다. 또한, 제3 입력수단(38)에서는 제2 클럭신호(Q2)의 하이상태에서는 트랜지스터(MN15, MN17)가 턴온되어 제3 캐패시터(C3)에 VRB1-CML을 프리차지하게 된다. 이때, 트랜지스터(MN17)는 제4 클럭신호(Q2P)에 의해 스위칭되므로 제2 클럭신호(Q2)가 로우 상태로 떨어지기 전에 턴오프되게 된다.
제4 입력수단(40)은 게이트에 제1 클럭신호(Q1)가 인가되고 제4 기준전압신호(VRN2)를 제4 캐패시터(C4)의 일측에 인가하는 트랜지스터(MN19), 게이트에 제2 클럭신호(Q2)가 인가되고 제4 입력신호(INN2)를 제4 캐패시터(C4)의 일측에 인가하는 트랜지스터(MN20), 게이트에 제3 클럭신호(Q1P)가 인가되고 공통신호(CML)를 제4 캐패시터(C4)의 타측에 인가하는 트랜지스터(MN21), 게이트에 제2 클럭신호(Q2)가 인가되고 제4 캐패시터(C4 )의 타측을 차동 비교기의 제2 입력단자(IN)에 연결하는 트랜지스터(MN22)을 포함한다.
따라서, 제4 입력수단(40)에서는 제2 클럭신호(Q2)의 하이상태에서는 트랜지스터(MN20, MN22)가 턴온되어 이전에 제4 캐패시터(C4)에 프리차지된 전압(VRN2-CML)과 현재 입력된 제4 입력신호(INN2)을 합성한 신호(VRN2-CML-INN2)를 차동비교기(32)의 제2 입력단자(IN)에 제공하게 된다. 또한, 제4 입력수단(40)에서는 제1 클럭신호(Q1)의 하이상태에서는 트랜지스터(MN19, MN21)가 턴온되어 제4 캐패시터(C4)에 VRN2-CML을 프리차지하게 된다. 이 때, 트랜지스터(MN21)는 제3 클럭신호(Q1P)에 의해 스위칭되므로 제1 클럭신호 (Q1)가 로우 상태로 떨어지기 전에 턴오프되게 된다.
이상과 같이 본 발명의 2상 연속 차동비교회로(30)에서는 제1 클럭신호(Q1)에 응답하여 제1 입력수단(34)과 제3 입력수단(38)에서 제공되는 제1 기준신호(VRP1)과 제3 기준신호(VRN1)를 비교하고, 제1 입력신호(INP1)과 제3 입력신호(INN1)를 비교하고, 제2 클럭신호(Q2) 및 제4 클럭신호(Q2P)에 응답하여 제2 입력수단(36)과 제4 입력수단(40)에 기준신호를 각각 프리차지하게 되고, 제2 클럭신호(Q2)에 응답하여 제2 입력수단(36)과 제4 입력수단(40)에서 제공되는 제2 기준신호(VRP2)과 제4 기준신호(VRN2)를 비교하고, 제2 입력신호(INP2)과 제4 입력신호(INN2)를 비교하고, 제1 클럭신호(Q1) 및 제3 클럭신호(Q1P)에 응답하여 제1 입력수단(34)과 제3 입력수단(38)에 기준신호를 각각 프리차지하게 됨으로써, 한 클럭주기에 연속적으로 차동비교하는 것이 가능하다.
그러므로, 2상 연속 차동비교회로(30)에서는 한 클럭 주기에서 연속적으로 차동비교동작을 수행하여 대기시간을 제거함으로써 전력소모를 줄일 수 있다.
제4도의 2상 연속 멀티 비트 아날로그 디지털 변환기(26)는 제6도에 도시한 바와 같이, 입력신호(IN030:0)(IN130:0)를 선택 출력하는 선택부(44)(46)의 출력신호와 제어신호(REFP0, REFN0, CML0, PRE0, PREB0)(REFP1, REFN1, REFN1, CML1, PRE1, PRE1, PREB1)에 따라 아날로그 입력신호(ACP0, ACN0)(ACP1, ACN1)를 출력단자(FP0, P0, N0, FN0)(FP1, P1, N1, FN1)로 출력하는 제1 및 제2 캐래시터 어레이부(42)(46)와, 상기 제1 및 제2 어레이부(42)(46)의 출력신호를 샘플링 증폭 및 감산 증폭하는 제1 및 제2 샘플링 증폭기(SA1)(SA2)와, 제1 및 제2 클럭신호(Q1)(Q2)에 따라 도통 상태로 상기 제1 및 제2 샘플링 증폭기(SA1)(SA2)가 상기 제1 및 제2 어레이부(42)(46)의 출력단자(P0, N0)(P1, N1)의 신호를 감산 증폭하게 스위칭하는 스위칭 소자(FET1, FET2)(FET3, FET4)와, 상기 제1 및 제2 샘플링 증폭기(SA1)(SA2)가 샘플링 증폭한 상기 제1 및 제2 어레이부(42)(46)의 출력단자(P0, N0)(P1, N1)의 신호를 제1 및 제2 클럭신호(Q1)(Q2)에 따라 도통 상태로 되면서 통과시키는 스위칭 소자(FET5, FET6)(FET7, FET8)와, 제1 및 제2 클럭신호(Q1)(Q2)에 따라 도통 상태로 되면서 상기 제1 및 제2 어레이부(42)(46)의 출력단자 (FP0, FN0)(FP1, FN1)의 신호를 통과시키는 스위칭 소자(FET9, FET10)(FET11, FET12)와, 상기 스위칭 소자(FET5, FET6)(FET7, FET8)의 출력신호를 샘플링 증폭하여 상기 스위칭 소자(FET9, FET10)(FET11, FET12)를 통과한 신호와 함께 출력하는 것을 교호로 반복하는 출력 샘플링 증폭기(SA3)로 구성하였다.
상기에서 제1 및 제2 클럭신호(Q1, Q2)는, 제7도에 도시된 바와 같이 각기 동일한 주기를 가지고, 상호간에 180°의 위상차를 가진다.
이와같이 구성된 본 발명의 2상 연속 멀티비트 디지털 /아날로그 변환기는 선택부(44)(48)가 입력신호(IN030:0)(IN130:0)를 선택 출력하고, 선택부(44)(48)의 출력신호와 제어신호(REFP0, REFN0, CML0, PRE0, PREB0)(REFP1, REFN1, CML1, PRE1, PREB1)에 따라 제1 및 제2 어레이부(42)(46)가 입력되는 아날로그 입릭신호(ACP0, ACN0)(ACP1, ACN1)를 출력단자(FP0, P0, N0, FN0)(FP1, P1, N1, FN1)로 출력하게 된다.
이와 같은 상태에서 제7도에 도시된 바와 같이 제2 클럭신호(Q1)가 고전위이고, 제1 클럭신호(Q2)가 저전위인 동안에는 스위칭 소자(FET1, FET2, FET7, FET8, FET11, FET12)가 차단상태로 되고, 스위칭 소자(FET3∼FET6, FET9, FET10)는 도통상태로 된다.
그러면, 제1 어레이부(42)의 출력단자(P0, N0)로 출력되는 신호가 제1 샘플링 증폭기(SA1)에서 샘플링 증폭되고, 제1 샘플링 증폭기(SA1)의 출력 신호는 출력 샘플링 증폭기( SA3)에 입력되어 샘플링 증폭된 후, 제1 어레이부(42)의 출력단자(FP0, FN0)에서 출력되어 스위칭 소자(FET9, FET10)를 통과한 신호와 함께 출력된다.
이때, 제2 샘플링 증폭기(SA2)는 스위칭 소자(FET3, FET4)가 도통상태이므로 제2 어레이부(46)에 샘플링되어 출력 단자(P1, N1)로 출력하는 신호를 감산 증폭하게 된다.
이와 같은 상태에서 제1 클럭신호(Q1)가 저전위이고, 제2 클럭신호(Q2)가 고전위인 동안에는 상기와는 반대로 스위칭 소자(FET1, FET2, FET7, FET8, FET11, FET12)가 도통상태로 되고, 스위칭 소자(FET3∼FET6, FET9, FET10)는 차단상태로 된다.
그러면 제1 샘플링 증폭기(SA1)는, 스위칭 소자(FET1, FET2)가 도통상태이므로 제1 어레이부(42)에 샘플링되어 출력 단자9P0, N0)로 출력하는 신호를 감산 증폭하게 된다.
그리고 제2 샘플링 증폭기(SA2)는, 스위칭 소자(FET7, FET8, FET11, FET12)가 도통상태이므로 제2 어레이부(46)의 출력단자(P1, N1)로 출력되는 신호가 제2 샘플링 증폭기(SA2)에서 샘플링 증폭되고, 제2 샘플링 증폭기(SA2)의 출력 신호는 출력 샘플링 증폭기(SA3)에 입력되어 샘플링 증폭된 후, 제2 어레이부(46)의 출력단자(FF1, FN1)에서 출력되어 스위칭 소자(FET11, FET12)를 통과한 신호와 함께 출력된다.
이상에서와 같이 본 발명은 제1 및 제2 샘플앤드 홀더와 2상 연속 플래쉬 아날로그 디지털 변환기와, 2상 연속 멀티 비트 디지털 아날로그 변환기를 사용함으로써 각 단에서 클럭신호의 클럭신호의 전체 주기동안 계속 동작되어 필요없는 전력소모가 방지되고, 이로 인하여 저전력 소모형 고속 변환기를 구현할 수 있게 된다.

Claims (1)

  1. 제1 클럭신호에 응답하여 아날로그 입력신호를 샘플링하여 홀딩하는 제1 샘플 앤드 홀더; 상기 제1 클럭신호와 위상이 반대인 제2 클럭신호에 응답하여 아날로그 입력신호를 샘플링하여 홀딩하는 제2 샘플 앤드 홀더; 상기 제1 및 제2 클럭신호에 응답하여, 클럭신호의 한주기 내에서 교호로 전단의 제1 및 제2 홀딩신호를 입력하여 디지털 변환하고, 변환된 디지털 신호를 발생하는 N개의 플래쉬 아날로그 디지털 변환기들; 상기 제1 및 제2 클럭신호에 응답하여, 클럭신호의 한주기 내에서 교호로 전단의 제1 및 제2 홀딩신호를 입력하고, 대응하는 단의 플래쉬 아날로그 디지털 변환기에서 제공되는 디지털 신호를 멀티 비트아날로그 변환하여 재생 아날로그 신호를 발생하고, 입력된 홀딩신호와 발생된 재생 아날로그 신호를 감산하고, 감산결과를 증폭하여 후단으로 출력하도록 상기 제1 및 제2 샘플 앤드 홀더의 출력에 종속적으로 연결된 n-1단의 멀티 비트 디지털 아날로그 변환기들; 및 상기 N개의 플래쉬 아날로그 디지털 변환기들의 디지털 신호를 입력하여 정정 및 보상 처리하여 최종 디지털 신호를 출력하는 디지털 정정 및 보상기를 구비한 것을 특징으로 하는 2상 연속 파이프 라인 아날로그 디지털 변환회로.
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