KR19990025156A - 아날로그/디지털 변환 회로 - Google Patents

아날로그/디지털 변환 회로 Download PDF

Info

Publication number
KR19990025156A
KR19990025156A KR1019970046670A KR19970046670A KR19990025156A KR 19990025156 A KR19990025156 A KR 19990025156A KR 1019970046670 A KR1019970046670 A KR 1019970046670A KR 19970046670 A KR19970046670 A KR 19970046670A KR 19990025156 A KR19990025156 A KR 19990025156A
Authority
KR
South Korea
Prior art keywords
analog
digital
signal
switch
amplifier
Prior art date
Application number
KR1019970046670A
Other languages
English (en)
Other versions
KR100286322B1 (ko
Inventor
장동영
이승훈
박승우
이재엽
박용인
Original Assignee
구본준
엘지반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 구본준, 엘지반도체 주식회사 filed Critical 구본준
Priority to KR1019970046670A priority Critical patent/KR100286322B1/ko
Priority to DE19830796A priority patent/DE19830796C2/de
Priority to JP10255616A priority patent/JP3046005B2/ja
Priority to US09/150,906 priority patent/US6127958A/en
Publication of KR19990025156A publication Critical patent/KR19990025156A/ko
Application granted granted Critical
Publication of KR100286322B1 publication Critical patent/KR100286322B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
    • H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
    • H03M1/162—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in a single stage, i.e. recirculation type

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

본 발명은 아날로그/디지털 변환 회로에 관한 것으로 특히, 주어진 공정에서 기생 캐패시턴스의 값이 가장 작은 메탈-메탈(metal-metal)로 캐패시터를 구성하고 캐패시턴스의 변화율에 의한 성능 저하를 방지하기 위하여 캐패시터 튜닝 회로를 구비하며 전력 소모를 최소화하기 위하여 아날로그 영역에서의 전력 최소화 기법을 적용하되 전체 시스템이 안정된 동작을 수행하도록 함에 의해 시스템의 전체 동작을 안정화시키도록 창안한 것이다. 이러한 본 발명은 외부 아날로그 입력 신호를 샘플/홀드하는 제1 샘플/홀드 증폭기와, 이 제1 샘플/홀드 증폭기의 출력 신호를 선택한 후 절환되어 궤환신호를 선택하는 스위치와, 이 스위치를 통해 입력되는 아날로그 신호를 디지털 신호로 변환하는 아날로그/디지털 부변환기와, 이 아날로그/디지털 부변환기의 출력 신호를 아날로그 신호로 변환하여 상기 스위치를 통해 입력되는 아날로그 신호와의 차이값을 증폭하는 멀티 디지털/아날로그 변환 블럭과, 이 멀티 디지털/아날로그 변환 블럭의 출력 신호를 샘플/홀드하여 상기 스위치에 궤환시키는 제2 샘플/홀드 증폭기와, 상기 아날로그/디지털 부변환기의 출력 신호를 1비트씩 중첩하여 N비트의 디지털 신호를 출력하는 디지털 교정부와, 상기 각 부의 동작을 위한 제어 신호와 타이밍 클럭을 발생시키는 타이밍 제어부로 구성한다.

Description

아날로그/디지털 변환 회로
본 발명은 아날로그/디지털 변환 기술에 관한 것으로 특히, 기존의 표준 디지털 CMOS 공정으로 구성된 표준 셀 라이브러리의 특성 변화를 최소화도록 한 아날로그/디지털 변환 회로에 관한 것이다.
일반적으로 알고리즈믹 아날로그/디지털(A/D) 변환기는 Successive-Approximation- Register 형의 아날로그/디지털 변환기 및 Σ - Δ 아날로그/디지털 변환기와 함께 오디오 응용 분야에서 폭넓게 사용되고 있는 회로이다.
이들 변환기중에서 알고리즈믹 아날로그/디지털(A/D) 변환기는 전력 소모, 클럭 속도 및 소자들의 숫자 등을 가장 효율적으로 조정할 수 있다.
특히, cyclic 또는 recirculating 아날로그/디지털 변환기로도 불리는 알고리즈믹 A/D 변환기는 여러 형태로 구현이 가능하며 내부의 아날로그 및 디지털 회로 블록을 약간만 수정하면 비디오 신호 처리를 위한 파이프 라인 구조로 쉽게 확장이 가능한 장점이 있다.
일반적인 알고리즈믹 아날로그/디지털(A/D) 변환기는 도1 의 블록도에 도시된 바와 같이, 입력 신호(Vi) 또는 궤환 신호(Vf)를 선택하기 위한 스위치(101)와, 이 스위치(101)로부터 입력되는 신호를 샘플/홀드하는 샘플/홀드 증폭기(102)와, 이 샘플/홀드 증폭기(102)의 출력 신호를 디지털 신호로 변환하는 아날로그/디지털 부변환기(105)와, 이 아날로그/디지털 부변환기(105)의 출력 신호를 아날로그 신호로 변환하는 디지털/아날로그 부변환기(106)와, 상기 샘플/홀드 증폭기(102)의 출력 신호와 상기 디지털/아날로그 부변환기(106)의 출력 신호를 비교하여 그 차이값을 산출하는 뺄셈기(103)와, 이 뺄셈기(103)의 출력 신호를 소정 레벨로 증폭하는 잔류 전압 증폭기(104)와, 상기 아날로그/디지털 부변환기(105)의 출력 신호를 n비트중 1비트씩 중첩하여 오류를 교정하고 그 교정된 N비트의 디지털 신호를 출력하는 디지털 교정부(107)로 구성된다.
이와같은 종래 기술의 동작 과정을 설명하면 다음과 같다.
먼저, 스위치(101)가 1번 채널에 접속되어 외부 아날로그 신호(Vi)가 입력되면 샘플/홀드 증폭기(102)는 상기 아날로그 신호(Vi)를 샘플/홀드한다.
이때, n비트 아날로그/디지털 부변환기(105)는 샘플/홀드 증폭기(102)에서의 출력 신호를 디지털 신호로 변환하게 되고 n비트 디지털/아날로그 부변환기(106)는 상기에서의 디지털 신호를 아날로그 신호로 변환하게 된다.
이에 따라, 뺄셈기(103)는 샘플/홀드 증폭기(102)의 출력 신호와 n비트 디지털/아날로그 부변환기(106)의 출력 신호의 차이값인 잔류 전압을 산출하며 잔류 전압 증폭기(104)는 그 잔류 전압을 증폭하게 된다.
이때, 스위치(101)는 절환되어 잔류 전압 증폭기(104)의 출력 단자를 샘플/홀드 증폭기(102)의 입력 단자에 접속시키게 되며, 상기 샘플/홀드 증폭기(102)는 상기 잔류 전압 증폭기(104)로부터의 출력 신호를 샘플/홀드하게 된다.
따라서, n비트 아날로그/디지털 부변환기(105)가 샘플/홀드 증폭기(102)에서 홀딩된 오차값을 디지털 신호로 변환하면 디지털/아날로그 부변환기(106)가 아날로그 신호로 변환하여 뺄셈기(103)에 출력하게 되고 그 뺄셈기(103)는 상기 샘플/홀드 증폭기(102)의 출력 신호에서 상기 아날로그/디지털 부변환기(106)의 출력 신호를 감산하여 잔류 전압 증폭기(104)를 통해 상기 샘플/홀드 증폭기(102)로 궤환시키게 된다.
상기 동작에서 한 번의 데이터 변환 싸이클에 n-비트씩의 출력 신호가 결정되며, 디지털 교정부(107)에서 N비트의 디지털 신호가 출력될 때까지 동일한 과정을 반복하게 된다.
이러한 과정에서 디지털 교정부(107)는 n비트의 데이터를 1비트씩 중첩하여 샘플/홀드 증폭기(101), 아날로그/디지털 변환기(105) 및 디지털/아날로그 변환기(106)에서 존재하는 옵셋(offset)이나 피드스루(feedthrough) 오차를 제거함으로써 정상적인 디지털 데이터를 출력하게 된다.
그러나, 종래의 기술은 회로에 사용되는 캐패시턴스가 폴리-폴리(poly-poly) 혹은 폴리-디퓨젼(poly-diffusion)등의 표준 디지털 CMOS 공정에서 폴리(poly)가 제공되지 않는 경우 새로운 공정을 사용하여야 하는 문제점이 있다.
또한, 종래의 기술은 연산 증폭기(OP amp)등으로 이루어진 아날로그 회로에서 소모되는 대부분의 전력들을 최소화할 수 있는 방법이 특별히 제시되지 않았으며 아날로그 회로에 사용되는 정전 용량(capacitance)이 크게 변할 경우 회로 동작이 불안정해지는 문제점이 있다.
따라서, 본 발명은 종래의 문제점을 개선하기 위하여 주어진 공정에서 기생 캐패시턴스의 값이 가장 작은 메탈-메탈(metal-to-metal) 캐패시터를 사용하고 이 캐패시터의 캐패시턴스 변화율에 의한 성능 저하를 방지하기 위하여 캐패시터 튜닝 회로를 구비하며 아날로그 영역에서의 전력 최소화 기법을 적용함에 의해 전체 소모 전력을 최소화하면서도 전체 시스템의 동작이 안정화되도록 창안한 아날로그/디지털 변환 회로를 제공함에 목적이 있다.
즉, 본 발명은 표준 셀 라이브러리의 특성 변화를 최소화하기 위한 조건을 해결하기 위하여 1) 주어진 공정에서 기생 캐패시턴스의 값이 가장 작은 메탈-메탈(metal -to-metal) 캐패시터를 형성하고 2) 캐패시터 튜닝회로를 사용하여 다수개의 메탈-메탈 캐패시터중 최적의 캐패시턴스를 갖는 캐패시터를 선택하여 제조 공정중 메탈 사이의 두께 변화 즉, 캐패시턴스의 값의 변화로 인한 성능 저하를 방지하며 3) 사용되는 연산 증폭기의 전력 소모를 최소화하도록 아날로그 영역 전력 최소화 기법을 적용하는 것이다.
도 1은 종래의 아날로그/디지털 변환 회로의 블록도.
도 2는 본 발명에 따른 아날로그/디지털 변환 회로의 블록도.
도 3 및 도4 는 도 2에서 샘플/홀드 증폭기의 등가 회로도.
도 5는 도 2에서 MDAC의 등가 회로도.
도 6은 도 5에서 튜닝 회로의 등가 회로도.
도 7은 도 3, 도4 및 5에서 증폭기의 회로도.
도 8은 도 5에서의 바이어스 회로도.
* 도면의 주요부분에 대한 부호 설명 *
201,205 : 샘플/홀드 증폭기 202 : 스위치
203 : 뺄셈기 204 : 잔류 전압 증폭기
206 : 아날로그/디지털 부변환기 207 : 디지털/아날로그 부변환기
208 : 디지털 교정부 209 : 타이밍 제어부
본 발명은 상기의 목적을 달성하기 위하여 외부 아날로그 입력 신호를 샘플/홀드하는 제1 샘플/홀드 증폭기와, 이 제1 샘플/홀드 증폭기의 출력 신호를 선택한 후 절환되어 궤환신호를 선택하는 스위치와, 이 스위치를 통해 입력되는 아날로그 신호를 디지털 신호로 변환하는 아날로그/디지털 부변환기와, 이 아날로그/디지털 부변환기의 출력 신호를 아날로그 신호로 변환하여 상기 스위치를 통해 입력되는 아날로그 신호와의 차이값을 증폭하는 디지털/아날로그 부변환기와, 이 디지털/아날로그 부변환기의 출력 신호를 샘플/홀드하여 상기 스위치에 궤환시키는 제2 샘플/홀드 증폭기와, 상기 아날로그/디지털 부변환기의 출력 신호를 1비트씩 중첩하여 N비트의 디지털 신호를 출력하는 디지털 교정부와, 상기 각 부의 동작을 위한 제어 신호와 타이밍 클럭을 발생시키는 타이밍 제어부로 구성함을 특징으로 한다.
상기 스위치는 처음 싸이클에서만 제1 샘플/홀드 증폭기의 출력 신호를 선택하도록 구성한 것을 특징으로 한다.
이하, 본 발명을 도면에 의거 상세히 설명하면 다음과 같다.
도2 는 본 발명의 실시예를 보인 블록도로서 이에 도시한 바와 같이, 아날로그 입력 신호(Vi)를 샘플/홀드하는 제1 샘플/홀드 증폭기(201)와, 궤환 신호(Vf)와 상기 제1 샘플/홀드 증폭기(201)의 출력 신호를 선택하는 스위치(202)와, 이 스위치(202)를 통해 입력되는 아날로그 신호를 디지털 신호로 변환하는 아날로그/디지털 변환기(206)와, 이 아날로그/디지털 변환기(206)의 출력 신호를 아날로그 신호로 변환하는 디지털/아날로그 변환기(207)와, 상기 스위치(202)를 통해 입력되는 아날로그 신호와 상기 디지털/아날로그 변환기(207)의 출력 신호의 차를 산출하는 뺄셈기(203)와, 이 뺄셈기(203)의 출력 신호를 증폭하는 잔류 전압 증폭기(204)와, 이 잔류 전압 증폭기(204)의 출력 신호를 샘플/홀드하여 상기 스위치(202)에 궤환시키는 제2 샘플/홀드 증폭기(205)와, 상기 아날로그/디지털 변환기(206)의 출력 신호를 1비트씩 중첩하여 N비트의 디지털 신호를 출력하는 디지털 교정부(208)와, 상기 각 부의 동작을 위한 타이밍 클럭을 발생시키는 타이밍 제어부(209)로 구성한다.
상기 제1 샘플/홀드 증폭기(201)는 입력 신호(Vin1+)(Vin1-)가 각기 인가된 스위치(SW11)(SW12)를 캐패시터(C11)(C12)를 각기 통해 연산 증폭기(OP1)의 입력 단자(-)(+)에 각기 접속하여 상기 스위치(SW11)(SW12)간에 스위치(SW13)를 접속하고 상기 연산 증폭기(OP1)의 반전 입력 단자(-)에 바이어스 전류(Bias)이 인가된 스위치(SW14/13)를 접속함과 아울러 비반전 출력 단자(Vout1+)와의 사이에 캐패시터(C13)를 접속하며 상기 연산 증폭기(OP1)의 비반전 입력 단자(+)에 바이어스 전류(Bias)이 인가된 스위치(SW15)를 접속함과 아울러 반전 출력단자(Vout1-)와의 사이에 캐패시터(C14)를 접속하고 상기 연산 증폭기(OP1)의 출력단자(Vout1+)(Vout1-)간에 스위치(SW15)를 접속하여 구성한다.
상기 제2 샘플/홀드 증폭기(205)는 입력 신호(Vin2+)(Vin2-)가 각기 인가된 스위치(SW21)(SW22)를 캐패시터(C21)(C22)를 각기 통해 연산 증폭기(OP2)의 입력 단자(-)(+)에 각기 접속하여 상기 연산 증폭기(OP2)의 반전 입력 단자(-)에 바이어스 전류(Bias)이 인가된 스위치(SW23)를 접속함과 아울러 비반전 입력 단자(+)에 바이어스 전류(Bias)이 인가된 스위치(SW24)를 접속하고 상기 스위치(SW21)과 상기 연산 증폭기(OP2)의 비반전 출력 단자(Vout2+)사이에 스위치(SW25)를 접속하며 상기 스위치(SW22)와 상기 연산 증폭기(OP2)의 반전 출력단자(Vout2-)사이에 스위치(SW26)를 접속하고 상기 출력 단자(Vout2+)(Vout2-)사이에 스위치(SW27)를 접속하여 구성한다.
상기 캐패시터(C11∼C14)(C21,C22)는 금속 전극 캐패시터이다.
상기 연산 증폭기(OP1)(OP2)는 각기 도7 과 같은 회로 1개로만 구성하며, MDAC 내에 구비되는 잔류 전압 증폭기(204)는 도5 의 블럭도와 같이 도7 과 같은 회로를 2개 직렬 연결하여 구성하게 된다.
상기 연산 증폭기(OP1)(OP2)에는 바이어스 전압(BIAS1∼BIAS6)이 인가되며 튜닝 회로는 포함되어 있지 않다.
MDAC 내의 잔류 전압 증폭기(204)를 구성하는 증폭기(211)(212)는 회로의 안정화를 위해 본질적으로 주파수 보상 커패시터(C1∼Ck)를 구비하며 또한, 커패시턴스를 가변시킬 수 있는 튜닝 회로가 구비되어진다.
상기 캐패시터(C1∼Ck)는 금속 전극(metal-to-metal) 캐패시터이며, 임의의 캐패시터가 선택되면 나머지 캐패시터는 상부 전극과 하부 전극을 연결하도록 한다.
상기에서 증폭기(212)의 콘덕턴스(gm2)는 증폭기(211)의 콘던턴스(gm1)보다 항상 크게 되도록 구성한다.
상기 증폭기(211)(212) 및 연산 증폭기(OP1)(OP2)는 도7 의 회로도에 도시한 바와 같이, 소스에 전압(Vdd)이 인가된 피모스 트랜지스터(M4)(M5)의 게이트에 바이어스 전압(Bias1)을 인가하고 그 피모스 트랜지스터(M4)(M5)의 드레인을 게이트에 입력 신호(INC)(INT)가 각기 인가된 엔모스 트랜지스터(M1)(M2)의 드레인 및 게이트에 바이어스 전압(Bias2)이 인가된 피모스 트랜지스터(M7)(M6)의 소스에 각기 접속하여 상기 엔모스 트랜지스터(M1)(M2)의 소스를 게이트에 바이어스 전압(Bias4)이 인가된 엔모스 트랜지스터(M3)의 드레인에 접속하며 바이어스 전압(Bias5)이 인가된 출력 공통모드 궤환 회로(CMFB)의 출력이 게이트에 인가된 엔모스 트랜지스터(M10)(M11)의 드레인을 게이트에 바이어스 전압(Bias3)이 인가된 엔모스 트랜지스터(M8)(M9)의 소스에 각기 접속하고 상기 엔모스 트랜지스터(M3)(M10)(M11)의 소스를 접지하며 상기 피모스 트랜지스터(M6)(M7)의 드레인을 상기 엔모스 트랜지스터(M8)(M9)의 드레인에 각기 접속하여 그 접속점을 상기 출력 공통모드 궤환 회로(CMFB)의 입력단자에 접속함과 아울러 출력단자(OUTC)(OUTT)가 되도록 각기 구성한다.
상기 바이어스 회로(214)는 도8 의 회로도에 도시한 바와 같이, 피모스 트랜지스터(MP1∼MP7)의 소스에 전압(Vdd)를 인가함과 아울러 엔모스 트랜지스터(MN1∼MN6)의 소스를 접지(Vss)하고 상기 모스 트랜지스터(MP1)(MN1)의 드레인을 공통 접속하여 그 접속점을 상기 모스 트랜지스터(MN1)의 게이트에 접속함과 아울러 바이어스 전압(Bias5)을 발생시키며 상기 모스 트랜지스터(MP2)(MN2)의 드레인을 공통 접속하여 그 접속점을 상기 모스 트랜지스터(MN2)의 게이트에 접속함과 아울러 바이어스 전압(Bias4)를 발생시키고 상기 모스 트랜지스터(MP3)(MN3)의 드레인을 공통 접속하여 그 접속점을 상기 모스 트랜지스터(MP2)(MP3)의 게이트에 접속함과 아울러 바이어스 전압(Bias1)을 발생시키며 상기 모스 트랜지스터(MP4)(MN4)의 드레인을 공통 접속하여 그 접속점을 상기 모스 트랜지스터(MP4)의 게이트에 접속함과 아울러 바이어스 전압(Bias2)을 발생시키고 상기 모스 트랜지스터(MP5)의 드레인에 접속된 스위치(SW1)를 상기 모스 트랜지스터(MN5)의 드레인에 접속함과 아울러 상기 모스 트랜지스터(MN3∼MN5)의 게이트에 접속하여 바이어스 전압(Bias6)을 발생시키며 상기 모스 트랜지스터(MP6)(MN6)의 드레인을 공통 접속하여 그 접속점을 상기 모스 트랜지스터(MN6)의 게이트에 접속함과 아울러 바이어스 전압(Bias3)을 발생시키고 상기 모스 트랜지스터(MP7)의 드레인에 전류원(Is1)을 접속하여 그 접속점이 상기 모스 트랜지스터(MP1)(MP5∼MP7)의 게이트에 접속되도록 각기 구성한다.
이와같이 구성한 본 발명의 실시예에 대한 동작 및 작용 효과를 설명하면 다음과 같다.
먼저, 스위치(202)가 채널1에 접속되어 있는 상태에서 샘플/홀드 증폭기(201)가 아날로그 입력 신호(Vi)를 샘플/홀드하면 그 샘플/홀드 증폭기(201)에서의 출력 신호는 뺄셈기(203) 및 아날로그/디지털 부변환기(206)에 출력되어진다.
이때, 샘플/홀드 증폭기(201)에서의 출력 신호는 뺄셈기(203)를 통해 잔류 전압 증폭기(204)에 출력하며 그 잔류 전압 증폭기(204)에서 소정 레벨로 증폭된 신호는 샘플/홀드 증폭기(205)에 입력되어진다.
또한, 샘플/홀드 증폭기(201)에서의 출력 신호는 아날로그/디지털 부변환기(206)에서 디지털 신호로 변환되어 디지털 교정부(208)에 출력되며 그 디지털 신호는 디지털/아날로그 부변환기(207)에서 아날로그 신호로 변환되어 뺄셈기(203)에 입력되어진다.
이때, 스위치(202)는 채널2로 절환되어 샘플/홀드 증폭기(205)의 출력 단자를 뺄셈기(203) 및 아날로그/디지털 부변환기(206)에 접속시키게 된다.
이에 따라, 뺄셈기(203)는 샘플/홀드 증폭기(205)에서의 출력 신호와 디지털/아날로그 부변환기(207)에서의 출력 신호를 감산하여 그 차신호를 잔류 전압 증폭기(204)에 출력하게 되며 상기 잔류 전압 증폭기(204)에서 소정 레벨로 증폭된 신호는 샘플/홀드 증폭기(205)에 의해 스위치(202)를 통해 아날로그/디지털 부변환기(206) 및 뺄셈기(203)에 입력되어진다.
이때, 아날로그/디지털 부변환기(206)는 스위치(202)를 통해 궤환되는 신호를 디지털 신호로 변환하여 디지털 교정부(208)에 출력하게 되며 그 디지털 신호는 디지털/아날로그 부변환기(207)를 통해 아날로그 신호로 변환되어 뺄셈기(203)에 입력되어진다.
이에 따라, 뺄셈기(203)는 샘플/홀드 증폭기(205)에서의 출력 신호를 디지털/아날로그 부변환기(207)에서의 출력 신호로 감산하여 그 차신호를 잔류 전압 증폭기(204)에 출력하며 상기 잔류 전압 증폭기(204)는 상기 뺄셈기(203)에서의 출력 신호를 소정 레벨로 증폭하여 상기 샘플/홀드 증폭기(205)에 출력하게 된다.
상기에서 아날로그/디지털 부변환기(206)는 한 싸이클마다 1비트의 신호를 디지털 교정부(208)에 출력하며 최종적으로 n비트의 디지털 신호를 상기 디지털 교정부(208)에 출력하게 된다.
예를 들어, 아날로그/디지털 부변환기(206)에서 12비트의 디지털 신호를 출력하는 경우 11싸이클의 동작이 종료되어야 디지털 교정부(208)에 12비트의 디지털 신호가 입력되어진다.
상기 아날로그/디지털 부변환기(206)에서 1싸이클당 1비트의 디지털 신호를 출력하는 이유는 회로 구성에 사용하는 메탈-메탈(metal-to-metal) 캐패시터의 숫자를 최소화하기 위해서이다.
이에 따라, 디지털 교정부(208)는 아날로그/디지털 부변환기(206)에서의 n비트 입력 데이터를 1비트씩 중첩하여 샘플/홀드 증폭기(201)(205), 아날로그/디지털 부변환기(206) 및 디지털/아날로그 부변환기(207)에서 존재하는 옵셋(offset)이나 피드스루(feedthrough) 오차를 제거하게 된다.
상기의 과정은 디지털 교정부(208)에서 N비트의 디지털 신호를 출력할 때까지 반복적으로 수행되어지며 타이밍 회로(209)에서의 타이밍 클럭에 의해 제어되어진다.
본 발명에서 2개의 샘플/홀드 증폭기(201)(205)를 사용하는 이유는 전체적인 시스템의 성능 향상을 위해서이다.
상기 샘플/홀드 증폭기(201)는 신호 왜곡을 줄일 수 있도록 4개의 캐패시터를 사용하여 도3 과 같이 구성한다.
그리고, 샘플/홀드 증폭기(205)는 대부분의 싸이클동안 신호 처리를 수행하므로 전력 소모의 최소화를 위하여 2개의 캐패시터를 사용하여 도4 와 같이 구성한다.
상기 샘플/홀드 증폭기(201)는 2개의 중첩되지 않는 의사 클럭( Φ1 )( Φ2 )에 의해 동작하여 전체 시스템의 입력 성능을 결정하는데, 위상( Φ1 )이 액티브되어 있는 동안 입력 신호를 샘플링하고 위상( Φ2 )이 액티브되어 있는 동안 2개의 입력단자를 연결하여 차동 증폭된 신호를 출력하게 된다.
상기 의사 클럭( Φ1 )는 아날로그/디지털 부변환기(206)에 인가되는 클럭신호와 동상이며 의사 클럭( Φ2 )는 상기 의사 클럭( Φ1 )의 반전 신호이다.
이러한 기법은 샘플/홀드 증폭기(201)에 구비된 연산 증폭기(OP)의 입력 공통 모드 전압의 변화를 최소화시켜 신호의 왜곡을 줄이는데 사용되는 전형적인 기법이나, 도4 와 같은 2개의 캐패시터를 사용하는 샘플/홀드 증폭기(205)에 비해 궤환 이득이 2배만큼 증가하므로 그 샘플/홀드 증폭기(205)와 동일한 성능을 얻기 위해서는 2배의 전력을 필요로 한다.
그러나, 샘플/홀드 증폭기(201)는 처음 입력 신호를 샘플링한 후 나머지 동작 싸이클동안은 동작할 필요가 없으므로 전력을 크게 고려할 필요는 없다.
한편, 본 발명은 스위치(202), 뺄셈기(203), 잔류 전압 증폭기(204) 및 디지털/아날로그 부변환기(207)를 하나의 회로로 집적하여 멀티플라잉 디지털/아날로그 변환기(MDAC ; Multiplying D/A Converter)를 구성하며 각 회로에 사용되는 캐패시턴스를 하나의 폴리(poly)층만으로 사용하는 조건을 충족시키기 위하여 2개의 메탈로 이루어진 메탈-메탈(metal-to-metal) 캐패시터로 구성하게 된다.
즉, 본 발명에서는 더블-폴리(double poly) 캐패시터를 사용할 수 없어 폴리(poly) 및 2개의 메탈(metal)로 이루어지는 3개 층을 사용하는 구조중 하부 극판(bottom -plate)의 기생 캐패시터 성분이 가장 작은 2개의 메탈을 각기 하부 극판(bottom -plate) 및 상부 극판(top-plate)으로 사용하여 캐패시터를 구성한다.
이 경우 단위 면적당 캐패시턴스의 값이 너무 작아 하나의 칩속에 집적하기에는 너무나 큰 면적이 필요하다.
따라서, 본 발명에서는 전체 필요한 캐패시턴스의 값을 최소화하기 위하여 1싸이클당 1비트의 출력 신호를 얻도록 아날로그/디지털 부변환기(206)를 구성한다.
일반적으로 메탈-메탈(metal-to-metal) 캐패시터를 사용할 때 제조 공정중의 변화로 인해 연산 증폭기(OP amp) 등에 사용되는 캐패시턴스의 값이 ± 30% 이상 변할 수 있으며, 최악의 경우에는 이런 문제로 인한 위상 여유의 악화로 전체 시스템이 발진할 가능성도 있다.
이러한 불안정한 문제는 종래의 혼성 모드 회로 개발시 흔히 발생하는 문제중의 하나이다.
따라서, 본 발명에서는 캐패시턴스의 정확도가 상당히 저하되는 경우 연산 증폭기(OP amp)를 포함하는 멀티플라잉 디지털/아날로그 변환기(MDAC)의 성능 악화를 줄이기 위해 도6 과 같은 튜닝 회로(213)를 포함하여 구성하게 된다.
상기 튜닝 회로(213)는 디지털 신호(DS1∼DSk)로 스위치(S1∼Sk)를 제어하여 K 캐패시터(C1∼Ck)중 하나를 연산 증폭기(OP amp)의 보상 캐패시터로 선택함으로써 조절이 가능하다.
이 후, 원하는 캐패시터를 선택한 후 사용하지 않는 캐패시터는 상부 극판과 하부 극판을 연결하여 멀티플라잉 디지털/아날로그 변환기(MDAC)의 동작에 영향이 미치지 않도록 한다.
본 발명에서 멀티플라잉 디지털/아날로그 변환기(MDAC), 샘플/홀드 증폭기(201) (205)와 같이 연산 증폭기(OP amp)를 포함하는 아날로그 회로 블록은 전체 회로에서 소모되는 전력의 대부분을 차지한다.
종래의 기술에서는 클럭의 사용하지 않는 반주기동안에 전력 공급을 중단하고 나머지 클럭의 반주기동안에는 증폭 동작을 위해 전력을 재공급하는 방식을 사용하나, 주기적인 턴온,턴오프 동작 때문에 연산 증폭기(OP amp)가 주어진 시간내에 주어진 정확도내에 신호가 안정되기 힘들다.
본 발명에서는 도8 과 같은 바이어스 회로(214)에서 바이어스 전압(bias1∼bias6)를 일정한 순서에 따라 순차적으로 도7 과 같은 폴디드-캐스코드(folded-cascode) 증폭기(211)(212)로 공급함으로써 전력 소모는 50% 정도로 줄이면서도 신호의 안정 능력은 변화가 없도록 하였다.
즉, 도8 과 같은 바이어스 회로(214)에서 스위치(SW1)가 턴온되는 클럭의 반주기동안 도7 과 같은 폴디드-캐스코드 증폭기로 바이어스 전압을 'bias6 - bias1(2) - bias4'의 순으로 적절한 지연 시간을 제공하여 도5 와 같은 2단 증폭기(211)(212)에서 트랜스 컨덕턴스(gm2)가 트랜스 컨덕턴스(gm1)보다 항상 크게 되도록 한다.
이에 따라, 도5 와 같은 2단 증폭기(211)(212)에서 트랜스 컨덕턴스(gm2)가 트랜스 컨덕턴스(gm1)보다 항상 크게 되도록 함으로써 2개의 주파수 즉, 단위 이득 주파수(Wunity) 및 두 번째 폴(Wp2)사이의 폴-스프리팅(pole splitting) 현상을 이용하여 멀티플라잉 디지털/아날로그 변환기(MDAC)등의 연산 증폭기(OP amp)에서의 위상 여유가 항상 충분하도록 조정하여 신호의 안정 능력이 양호하게 되도록 한다.
상기 도7 의 회로와 같이 구성되는 2단 증폭기(211)(212)는 피모스 트랜지스터의 전자 이동도가 엔모스 트랜지스터의 전자 이동도보다 작으므로 피모스 트랜지스터는 엔모스 트랜지스터보다 보통 2배 이상의 크기로 설계하게 된다.
한편, 도8 과 같은 바이어스 회로(214)에서 바이어스 전압(bias3, bias5)은 공통모드 전압의 조정을 위한 전압으로 전력 소모가 거의 없으므로 언제나 온 상태가 되도록 설계한다.
따라서, 본 발명은 아날로그 영역에서의 전력 최소화 기법을 적용함에 의해 멀티플라잉 디지털/아날로그 변환기(MDAC), 2개의 샘플/홀드 증폭기(201)(205)등과 같이 연산 증폭기(OP amp)를 포함하는 모든 블록에서 소모 전력의 50% 정도를 줄일 수 있다.
상기에서 상세히 설명한 바와 같이 본 발명은 표준 디지털 씨모스(CMOS) 공정의 변화없이 2개의 메탈을 이용하여 메탈-메탈 캐패시터를 구현하고 단위 면적당 작은 캐패시턴스로 인해 실제 구현을 위해서는 넓은 면적이 필요하다는 단점을 해결하기 위해 1싸이클당 1비트의 디지털 신호를 생성하도록 함으로써 사용하는 캐패시터의 수를 줄여 집적 면적의 최소화를 실현하며 메탈-메탈 캐패시턴스의 심한 변화율에 의한 시스템의 불안정한 동작을 방지하기 위하여 캐패시터 튜닝 회로를 부가함으로써 캐패시터를 보정할 수 있도록 하였다.
또한, 아날로그 회로 블럭(영역)의 전력 소모를 최소화함은 물론 전체 시스템의 성능을 향상시킬 수 있는 아날로그 영역의 전력 최소화 기법을 적용하였다.
이러한 본 발명은 기존의 아날로그 회로를 사용하는 시스템 혹은 아날로그 및 디지털 회로가 병존하는 혼성 모드 회로에서 시스템의 수정이나 변경없이 사용할 수 있다.
따라서, 본 발명은 추가적인 공정이나 설계 비용등이 들지 않으면서 필요한 사양을 성취할 수 있으므로 제작 경비도 절감할 수 있다.

Claims (22)

  1. 아날로그 입력 신호를 샘플/홀드하는 제1 샘플/홀드 증폭기와, 이 제1 샘플/홀드 증폭기의 출력 신호를 선택한 후 절환되어 궤환신호를 선택하는 스위치와, 이 스위치를 통해 입력되는 아날로그 신호를 디지털 신호로 변환하는 아날로그/디지털 부변환기와, 이 아날로그/디지털 부변환기의 출력 신호를 아날로그 신호로 변환하는 디지털/아날로그 부변환기와, 스위치를 통해 입력되는 아날로그 신호와 상기 디지털/아날로그 부변환기의 출력신호의 차이값을 산출하는 뺄셈기와, 이 뺄셈기의 출력 신호를 증폭하는 잔류 전압 증폭기와, 이 잔류 전압 증폭기의 출력 신호를 샘플/홀드하여 상기 스위치에 궤환시키는 제2 샘플/홀드 증폭기와, 상기 아날로그/디지털 부변환기의 출력 신호를 1비트씩 중첩하여 N비트의 디지털 신호를 출력하는 디지털 교정부와, 상기 각 부의 동작을 위한 제어 신호와 타이밍 클럭을 발생시키는 타이밍 제어부로 구성한 것을 특징으로 하는 아날로그/디지털 변환 회로.
  2. 제1항에 있어서, 스위치는 처음 싸이클에서만 제1 샘플/홀드 증폭기의 출력 신호를 선택하도록 구성한 것을 특징으로 하는 아날로그/디지털 변환 회로.
  3. 제1항에 있어서, 제1 샘플/홀드 증폭기는 제2 샘플/홀드 증폭기에 비하여 궤환 이득이 크도록 구성한 것을 특징으로 하는 아날로그/디지털 변환 회로.
  4. 제1항에 있어서, 제1 샘플/홀드 증폭기는 입력 신호(Vin1+)(Vin1-)가 각기 인가된 스위치(SW11)(SW12)를 캐패시터(C11)(C12)를 각기 통해 연산 증폭기(OP1)의 입력 단자(-)(+)에 각기 접속하여 상기 스위치(SW11)(SW12)간에 스위치(SW13)를 접속하고 상기 연산 증폭기(OP1)의 반전 입력 단자(-)에 바이어스 전압(DC)이 인가된 스위치(SW14)를 접속함과 아울러 비반전 출력 단자(Vout1+)와의 사이에 캐패시터(C13)를 접속하며 상기 연산 증폭기(OP1)의 비반전 입력 단자(+)에 바이어스 전압(DC)이 인가된 스위치(SW15)를 접속함과 아울러 반전 출력단자(Vout1-)와의 사이에 캐패시터(C14)를 접속하고 상기 연산 증폭기(OP1)의 출력단자(Vout1+)(Vout1-)간에 스위치(SW15)를 접속하여 구성함을 특징으로 하는 아날로그/디지털 변환 회로.
  5. 제4항에 있어서, 캐패시터(C11∼C14)는 메탈-메탈(metal-to-metal) 캐패시터임을 특징으로 하는 아날로그/디지털 변환 회로.
  6. 제4항에 있어서, 스위치(SW11∼SW14)와 스위치(SW15)는 서로 중첩되지 않는 서로 다른 위상의 클럭에 의해 동작하는 것을 특징으로 하는 아날로그/디지털 변환 회로.
  7. 제4항에 있어서, 연산 증폭기(OP1)는 소스에 전압(Vdd)이 인가된 피모스 트랜지스터(M4)(M5)의 게이트에 바이어스 전압(Bias1)을 인가하고 그 피모스 트랜지스터(M4)(M5)의 드레인을 게이트에 입력 신호(INC)(INT)가 각기 인가된 엔모스 트랜지스터(M1)(M2)의 드레인 및 게이트에 바이어스 전압(Bias2)이 인가된 피모스 트랜지스터(M6)(M7)의 소스에 각기 접속하여 상기 엔모스 트랜지스터(M1)(M2)의 소스를 게이트에 바이어스 전압(Bias4)이 인가된 엔모스 트랜지스터(M3)의 드레인에 접속하며 바이어스 전압(Bias5)이 인가된 궤환 회로(CMFB)의 출력이 게이트에 인가된 엔모스 트랜지스터(M10)(M11)의 드레인을 게이트에 바이어스 전압(Bias3)이 인가된 엔모스 트랜지스터(M8)(M9)의 소스에 각기 접속하고 상기 엔모스 트랜지스터(M3) (M10)(M11)의 소스를 접지하며 상기 피모스 트랜지스터(M6)(M7)의 드레인을 상기 엔모스 트랜지스터(M8)(M9)의 드레인에 각기 접속하여 그 접속점을 상기 궤환 회로(CMFB)의 입력단자에 접속함과 아울러 출력단자(OUTC)(OUTT)가 되도록 구성한 것을 특징으로 하는 아날로그/디지털 변환 회로.
  8. 제4항에 있어서, 피모스 트랜지스터(MP1∼MP7)의 소스에 전압(Vdd)를 인가함과 아울러 엔모스 트랜지스터(MN1∼MN6)의 소스를 접지(Vss)하고 상기 모스 트랜지스터(MP1)(MN1)의 드레인을 공통 접속하여 그 접속점을 상기 모스 트랜지스터(MN1)의 게이트에 접속하며 상기 모스 트랜지스터(MP2)(MN2)의 드레인을 공통 접속하여 그 접속점을 상기 모스 트랜지스터(MN2)의 게이트에 접속하고 상기 모스 트랜지스터(MP3)(MN3)의 드레인을 공통 접속하여 그 접속점을 상기 모스 트랜지스터(MP2)(MP3)의 게이트에 접속하며 상기 모스 트랜지스터(MP4)(MN4)의 드레인을 공통 접속하여 그 접속점을 상기 모스 트랜지스터(MP4)의 게이트에 접속하고 상기 모스 트랜지스터(MP5)의 드레인에 접속된 스위치(SW1)를 상기 모스 트랜지스터(MN5)의 드레인에 접속함과 아울러 상기 모스 트랜지스터(MN3∼MN5)의 게이트에 접속하며 상기 모스 트랜지스터(MP6)(MN6)의 드레인을 공통 접속하여 그 접속점을 상기 모스 트랜지스터(MN6)의 게이트에 접속하고 상기 모스 트랜지스터(MP7)의 드레인에 전류원(Is1)을 접속하여 그 접속점이 상기 모스 트랜지스터(MP1)(MP5∼MP7)의 게이트에 접속된 바이어스 회로를 더 포함하여 연산 증폭기(OP1)에 바이어스 전압을 인가하도록 구성한 것을 특징으로 하는 아날로그/디지털 변환 회로.
  9. 제1항에 있어서, 제2 샘플/홀드 증폭기는 입력 신호(Vin2+)(Vin2-)가 각기 인가된 스위치(SW21)(SW22)를 캐패시터(C21)(C22)를 각기 통해 연산 증폭기(OP2)의 입력 단자(-)(+)에 각기 접속하여 상기 연산 증폭기(OP2)의 반전 입력 단자(-)에 바이어스 전압(Bias)이 인가된 스위치(SW23)를 접속함과 아울러 비반전 입력 단자(+)에 바이어스 전압(Bias)이 인가된 스위치(SW24)를 접속하고 상기 스위치(SW21)과 상기 연산 증폭기(OP2)의 비반전 출력 단자(Vout2+)사이에 스위치(SW25)를 접속하며 상기 스위치(SW22)와 상기 연산 증폭기(OP2)의 반전 출력단자(Vout2-)사이에 스위치(SW26)를 접속하고 상기 출력 단자(Vout2+)(Vout2-)사이에 스위치(SW27)를 접속하여 구성함을 특징으로 하는 아날로그/디지털 변환 회로.
  10. 제9항에 있어서, 캐패시터(C21,C22)는 메탈-메탈(metal-to-metal) 캐패시터임을 특징으로 하는 아날로그/디지털 변환 회로.
  11. 제9항에 있어서, 스위치(SW21∼SW24,SW27)와 스위치(SW25,SW26)는 서로 중첩되지 않는 다른 위상의 클럭에 의해 동작하는 것을 특징으로 하는 아날로그/디지털 변환 회로.
  12. 제9항에 있어서, 연산 증폭기(OP2)는 소스에 전압(Vdd)이 인가된 피모스 트랜지스터(M4)(M5)의 게이트에 바이어스 전압(Bias1)을 인가하고 그 피모스 트랜지스터(M4)(M5)의 드레인을 게이트에 입력 신호(INC)(INT)가 각기 인가된 엔모스 트랜지스터(M1)(M2)의 드레인 및 게이트에 바이어스 전압(Bias2)이 인가된 피모스 트랜지스터(M6)(M7)의 소스에 각기 접속하여 상기 엔모스 트랜지스터(M1)(M2)의 소스를 게이트에 바이어스 전압(Bias4)이 인가된 엔모스 트랜지스터(M3)의 드레인에 접속하며 바이어스 전압(Bias5)이 인가된 궤환 회로(CMFB)의 출력이 게이트에 인가된 엔모스 트랜지스터(M10)(M11)의 드레인을 게이트에 바이어스 전압(Bias3)이 인가된 엔모스 트랜지스터(M8)(M9)의 소스에 각기 접속하고 상기 엔모스 트랜지스터(M3)(M10)(M11)의 소스를 접지하며 상기 피모스 트랜지스터(M6)(M7)의 드레인을 상기 엔모스 트랜지스터(M8)(M9)의 드레인에 각기 접속하여 그 접속점을 상기 궤환 회로(CMFB)의 입력단자에 접속함과 아울러 출력단자(OUTC)(OUTT)가 되도록 구성한 것을 특징으로 하는 아날로그/디지털 변환 회로.
  13. 제9항에 있어서, 피모스 트랜지스터(MP1∼MP7)의 소스에 전압(Vdd)를 인가함과 아울러 엔모스 트랜지스터(MN1∼MN6)의 소스를 접지(Vss)하고 상기 모스 트랜지스터(MP1)(MN1)의 드레인을 공통 접속하여 그 접속점을 상기 모스 트랜지스터(MN1)의 게이트에 접속하며 상기 모스 트랜지스터(MP2)(MN2)의 드레인을 공통 접속하여 그 접속점을 상기 모스 트랜지스터(MN2)의 게이트에 접속하고 상기 모스 트랜지스터(MP3)(MN3)의 드레인을 공통 접속하여 그 접속점을 상기 모스 트랜지스터(MP2) (MP3)의 게이트에 접속하며 상기 모스 트랜지스터(MP4)(MN4)의 드레인을 공통 접속하여 그 접속점을 상기 모스 트랜지스터(MP4)의 게이트에 접속하고 상기 모스 트랜지스터(MP5)의 드레인에 접속된 스위치(SW1)를 상기 모스 트랜지스터(MN5)의 드레인에 접속함과 아울러 상기 모스 트랜지스터(MN3∼MN5)의 게이트에 접속하며 상기 모스 트랜지스터(MP6)(MN6)의 드레인을 공통 접속하여 그 접속점을 상기 모스 트랜지스터(MN6)의 게이트에 접속하고 상기 모스 트랜지스터(MP7)의 드레인에 전류원(Is1)을 접속하여 그 접속점이 상기 모스 트랜지스터(MP1)(MP5∼MP7)의 게이트에 접속된 바이어스 회로를 더 포함하여 연산 증폭기(OP2)에 바이어스 전압을 인가하도록 구성한 것을 특징으로 하는 아날로그/디지털 변환 회로.
  14. 제1항에 있어서, 아날로그/디지털 부변환기는 1싸이클당 1비트의 출력 신호를 발생시키도록 구성한 것을 특징으로 하는 아날로그/디지털 변환 회로.
  15. 제1항에 있어서, 스위치, 디지털/아날로그 부변환기, 뺄셈기 및 잔류 전압 증폭기를 하나의 회로로 집적하여 구성함을 특징으로 하는 아날로그/디지털 변환 회로.
  16. 아날로그 입력 신호를 샘플/홀드하는 제1 샘플/홀드 증폭기와, 이 제1 샘플/홀드 증폭기의 출력 신호를 선택한 후 절환되어 궤환신호를 선택하는 스위치와, 이 스위치를 통해 입력되는 아날로그 신호를 디지털 신호로 변환하는 아날로그/디지털 부변환기와, 이 아날로그/디지털 부변환기의 출력 신호를 아날로그 신호로 변환하여 상기 스위치를 통해 입력되는 아날로그 신호와의 차이값을 산출하고 그 차이값을 증폭하는 멀티 디지털/아날로그 변환 블럭과, 이 멀티 디지털/아날로그 변환 블럭의 출력 신호를 샘플/홀드하여 상기 스위치에 궤환시키는 제2 샘플/홀드 증폭기와, 상기 아날로그/디지털 부변환기의 출력 신호를 1비트씩 중첩하여 N비트의 디지털 신호를 출력하는 디지털 교정부와, 상기 각 부의 동작을 위한 제어 신호와 타이밍 클럭을 발생시키는 타이밍 제어부로 구성한 것을 특징으로 하는 아날로그/디지털 변환 회로.
  17. 제16항에 있어서, 멀티 디지털/아날로그 부변환 블럭은 입력 신호가 인가된 증폭기(211)의 출력 단자를 증폭기(212)를 통해 출력 노드(CL)에 접속하여 상기 증폭기(211)(212)에 바이어스 회로(214)를 접속하고 상기 증폭기(212)의 입력단자와 출력단자사이에 튜닝 회로(213)를 접속하여 구성한 것을 특징으로 하는 아날로그/디지털 변환 회로.
  18. 제17항에 있어서, 튜닝 회로(213)는 각기 직렬 접속된 스위치(S1,/S1)∼(Sk,/Sk)를 병렬 접속하여 상기 스위치(/S1∼/Sk)에 캐패시터(C1∼Ck)를 병렬 접속하고 상기 스위치(S1,/S1)∼(Sk,/Sk)를 디지털 입력 신호(DS1∼DSk)로 각기 제어하도록 구성한 것을 특징으로 하는 아날로그/디지털 변환 회로.
  19. 제18항에 있어서, 캐패시터(C1∼Ck)는 메탈-메탈(metal-to-metal) 캐패시터임을 특징으로 하는 아날로그/디지털 변환 회로.
  20. 제18항에 있어서, 캐패시터(C1∼Ck)중 임의의 캐패시터가 선택되면 나머지 캐패시터는 상부 극판과 하부 극판을 연결하는 것을 특징으로 하는 아날로그/디지털 변환 회로.
  21. 제17항에 있어서, 증폭기(212)의 콘덕턴스(gm2)는 증폭기(211)의 콘던턴스(gm1)보다 항상 크게 되도록 구성한 것을 특징으로 하는 아날로그/디지털 변환 회로.
  22. 제16항에 있어서, 스위치는 멀티 디지털/아날로그 부변환 블럭에 내장하여 구성하는 것을 특징으로 하는 아날로그/디지털 변환 회로.
KR1019970046670A 1997-09-11 1997-09-11 아날로그/디지털변환회로 KR100286322B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019970046670A KR100286322B1 (ko) 1997-09-11 1997-09-11 아날로그/디지털변환회로
DE19830796A DE19830796C2 (de) 1997-09-11 1998-07-09 Analog/Digital-Wandlerschaltung
JP10255616A JP3046005B2 (ja) 1997-09-11 1998-09-09 アナログ／ディジタル変換回路
US09/150,906 US6127958A (en) 1997-09-11 1998-09-10 Analog/digital converting circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970046670A KR100286322B1 (ko) 1997-09-11 1997-09-11 아날로그/디지털변환회로

Publications (2)

Publication Number Publication Date
KR19990025156A true KR19990025156A (ko) 1999-04-06
KR100286322B1 KR100286322B1 (ko) 2001-04-16

Family

ID=19521135

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970046670A KR100286322B1 (ko) 1997-09-11 1997-09-11 아날로그/디지털변환회로

Country Status (4)

Country Link
US (1) US6127958A (ko)
JP (1) JP3046005B2 (ko)
KR (1) KR100286322B1 (ko)
DE (1) DE19830796C2 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100838402B1 (ko) * 2002-02-21 2008-06-13 삼성전자주식회사 부트스트래핑 기법을 이용하는 샘플-앤-홀드 증폭기 및이를 구비하는 ｃｍｏｓ ａ／ｄ 변환기
US9628100B2 (en) 2015-09-04 2017-04-18 Cesign Co., Ltd. Analog-to-digital conversion device for multiple input signals and conversion method therefor

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3458812B2 (ja) * 1999-06-01 2003-10-20 株式会社デンソー 巡回型ａ／ｄ変換器
JP4489914B2 (ja) * 2000-07-27 2010-06-23 浜松ホトニクス株式会社 Ａ／ｄ変換装置および固体撮像装置
JP4560205B2 (ja) * 2000-12-18 2010-10-13 キヤノン株式会社 Ａ／ｄ変換器及びそれを用いた固体撮像装置
US6590512B2 (en) * 2001-04-23 2003-07-08 Intel Corporation Developing a desired output sampling rate for oversampled converters
US6611222B1 (en) 2002-06-03 2003-08-26 Charles Douglas Murphy Low-complexity high-speed analog-to-digital converters
JP4558032B2 (ja) * 2003-05-07 2010-10-06 三洋電機株式会社 アナログ−デジタル変換回路
JP4083139B2 (ja) 2003-05-07 2008-04-30 三洋電機株式会社 アナログ−デジタル変換回路
US6909393B2 (en) * 2003-07-30 2005-06-21 Freescale Semiconductor, Inc. Space efficient low power cyclic A/D converter
US7088277B2 (en) 2003-09-25 2006-08-08 Sanyo Electric Co., Ltd. Analog-to-digital converter having cyclic configuration
US7002507B2 (en) 2003-09-25 2006-02-21 Sanyo Electric Co., Ltd. Pipelined and cyclic analog-to-digital converters
JP4014553B2 (ja) 2003-09-29 2007-11-28 三洋電機株式会社 アナログデジタル変換器
JP3962788B2 (ja) * 2003-10-29 2007-08-22 国立大学法人静岡大学 Ａ／ｄ変換アレイ及びイメージセンサ
US7068202B2 (en) * 2003-12-31 2006-06-27 Conexant Systems, Inc. Architecture for an algorithmic analog-to-digital converter
US7199737B2 (en) * 2004-06-02 2007-04-03 Broadcom Corporation Disconnecting a time discrete circuit from a track-and-hold circuit in track mode
US7385536B2 (en) * 2004-12-14 2008-06-10 Texas Instruments Incorporated Methods and circuits for output of sample-and-hold in pipelined ADC
US7310058B2 (en) * 2005-07-13 2007-12-18 Texas Instruments (India) Private Limited Texas Instruments Incorporated Reducing the time to convert an analog input sample to a digital code in an analog to digital converter (ADC)
JP4654998B2 (ja) * 2005-11-08 2011-03-23 株式会社デンソー サンプルホールド回路およびマルチプライングｄ／ａコンバータ
EP1989781B1 (en) * 2006-02-27 2009-06-24 STMicroelectronics S.r.l. Multistage analog/digital converter and method for calibrating said converter
JP4853186B2 (ja) 2006-08-31 2012-01-11 ミツミ電機株式会社 アナログ−ディジタル変換装置
JP4811339B2 (ja) * 2006-09-21 2011-11-09 株式会社デンソー Ａ／ｄ変換器
JP4900065B2 (ja) * 2006-10-19 2012-03-21 株式会社デンソー マルチチャネルサンプルホールド回路およびマルチチャネルａ／ｄ変換器
JP4864740B2 (ja) * 2007-01-25 2012-02-01 株式会社東芝 アナログデジタル変換器
US7525381B2 (en) * 2007-03-09 2009-04-28 Analog Devices, Inc. Amplifier structures that enhance transient currents and signal swing
JP5117451B2 (ja) * 2009-06-30 2013-01-16 オンセミコンダクター・トレーディング・リミテッド スイッチトキャパシタ回路、およびアナログデジタル変換器
US8436760B1 (en) * 2009-09-25 2013-05-07 Marvell International Ltd. Low power current-voltage mixed ADC architecture
JP6206738B2 (ja) * 2013-03-12 2017-10-04 パナソニックＩｐマネジメント株式会社 Ａｄ変換器
KR101583292B1 (ko) * 2014-01-23 2016-01-07 고려대학교 산학협력단 아날로그-디지털 변환기의 동적 레지듀 증폭기 및 그 증폭 방법
JP6124016B2 (ja) * 2014-03-07 2017-05-10 パナソニックＩｐマネジメント株式会社 Ａｄ変換装置及びａｄ変換方法
CN104168023B (zh) * 2014-08-27 2017-12-01 电子科技大学 一种高精度模数转换器
US11038515B2 (en) * 2019-05-13 2021-06-15 Analog Devices, Inc. Noise shaping algorithmic analog-to-digital converter
CN111682877B (zh) * 2020-05-29 2023-04-28 成都华微电子科技股份有限公司 流水线模数转换器的模数转换方法、流水线模数转换器
CN112653434B (zh) * 2020-12-22 2024-05-24 北京百瑞互联技术股份有限公司 一种时序控制的低功耗共模反馈预放大电路与比较器
CN113572475A (zh) * 2021-09-23 2021-10-29 微龛(广州)半导体有限公司 循环转换sar adc电路、sar adc方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4894656A (en) * 1988-11-25 1990-01-16 General Electric Company Self-calibrating pipelined subranging analog-to-digital converter
US5017920A (en) * 1989-05-05 1991-05-21 Rockwell International Corporation High-speed modified successive approximation analog to digital converter
KR970005828B1 (ko) * 1993-12-31 1997-04-21 김정덕 파이프 라인 구조의 다단 아날로그/디지탈 변환기
US5710563A (en) * 1997-01-09 1998-01-20 National Semiconductor Corporation Pipeline analog to digital converter architecture with reduced mismatch error

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100838402B1 (ko) * 2002-02-21 2008-06-13 삼성전자주식회사 부트스트래핑 기법을 이용하는 샘플-앤-홀드 증폭기 및이를 구비하는 ｃｍｏｓ ａ／ｄ 변환기
US9628100B2 (en) 2015-09-04 2017-04-18 Cesign Co., Ltd. Analog-to-digital conversion device for multiple input signals and conversion method therefor

Also Published As

Publication number Publication date
JP3046005B2 (ja) 2000-05-29
US6127958A (en) 2000-10-03
DE19830796A1 (de) 1999-03-18
JPH11145830A (ja) 1999-05-28
DE19830796C2 (de) 2002-06-06
KR100286322B1 (ko) 2001-04-16

Similar Documents

Publication Publication Date Title
KR100286322B1 (ko) 아날로그/디지털변환회로
US5847600A (en) Multi-stage high-gain high-speed amplifier
Sumanen et al. A 10-bit 200-MS/s CMOS parallel pipeline A/D converter
Ingino et al. A continuously calibrated 12-b, 10-MS/s, 3.3-VA/D converter
Cho et al. A 10 b, 20 Msample/s, 35 mW pipeline A/D converter
US5499027A (en) Digitally self-calibrating pipeline analog-to-digital converter
US6295012B1 (en) CMOS DAC with high impedance differential current drivers
US6271784B1 (en) Capacitor-based digital-to-analog converter with continuous time output
Kim et al. A 12-b, 30-MS/s, 2.95-mW pipelined ADC using single-stage class-AB amplifiers and deterministic background calibration
US7855671B2 (en) Pipelined analog-to-digital converter having a power optimized programmable data rate
US20080218265A1 (en) Amplifier structures that enhance transient currents and signal swing
JP2006115003A (ja) サンプルホールド回路およびそれを用いたパイプラインａｄ変換器
WO2006041085A1 (ja) サンプルホールド回路およびそれを用いたパイプラインａｄ変換器
JP2010074636A (ja) 差動演算増幅回路とそれを用いたパイプライン型ａ／ｄ変換装置
JP3441320B2 (ja) 電流増幅装置およびこれを用いた電流モードのアナログ−ディジタル変換器
Liu et al. A 12-bit 100-MS/s pipelined-SAR ADC with PVT-insensitive and gain-folding dynamic amplifier
Al-Ahdab et al. A 1-V 225-nW 1KS/s current successive approximation ADC for pacemakers
US7095352B2 (en) Analog-to-digital converter including a plurality of amplifier circuits
Singh et al. 20mw, 125 msps, 10 bit pipelined adc in 65nm standard digital cmos process
EP4258554A1 (en) Discrete-time offset correction circuit embedded in a residue amplifier in a pipelined analog-to-digital converter (adc)
US11750160B1 (en) Gain-boosted class-AB differential residue amplifier in a pipelined Analog-to-Digital Converter (ADC) using switched-capacitor common-mode feedback to eliminate tail current sources
Huang et al. A time-interleaved pipelined ADC chip design for 4-G application
US20210313941A1 (en) Apparatus and method for an analog to digital converter
Zhou et al. A Low Power 16-bit 125MS/s Pipeline ADC with 100dB SFDR
JP2006121480A (ja) サンプルホールド回路及びそれを用いたパイプラインａｄ変換器

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121210

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20131217

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20141222

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20151217

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20161220

Year of fee payment: 17

EXPY Expiration of term