KR19990073014A - 정확한출력극성판정이가능한초퍼형전압비교회로및전압비교방법 - Google Patents

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가네꼬 히사시
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Abstract

입력 샘플링 타이밍이 일정한 상태에서 전압 비교 회로에 의한 고속 전압 비교 동작이 수행된다. 전압 비교 회로는 주로 제1 스위치, 제2 스위치, 제3 스위치, 제4 스위치, 제5 스위치, 제6 스위치, 제7 스위치, 제8 스위치, 제1 커패시터, 제2 커패시터, 제1 인버터, 제2 인버터, 제3 커패시터 및 제4 커패시터로 구성된다. 전압 비교 회로에서, 입력 샘플링 모드에서 입력 신호 전압은 제1 커패시터에 유지되고 기준 전압은 제2 커패시터에 유지된다. 그 다음, 증폭 모드에서 커패시터에 저장된 전하가 재분배되고 입력 전압과 기준 전압간의 차 전압이 2 세트의 인버터에 의해 증폭된다. 래치 모드에서, 제1 및 제2 인버터는 플립플롭 회로로 동작한다. 결과적으로, 입력 전압의 샘플링 타이밍이 정확하게 주기적으로 결정될 수 있어, 입력 신호 비교 처리 동작의 정확도가 향상될 수 있다.

Description

정확한 출력 극성 판정이 가능한 초퍼형 전압 비교 회로 및 전압 비교 방법{CHOPPER TYPE VOLTAGE COMPARING CIRCUIT CAPABLE OF CORRECTLY DETERMINING OUTPUT POLARITY, AND VOLTAGE COMPARING METHOD}
본 발명은 인버터 초퍼형 평형/불평형 모드 전압 비교 회로 및 전압 비교 방법에 관한 것이다. 보다 상세하게는, 본 발명은 입력 전압의 비교 결과에 기초하여 비교 출력의 극성을 주기적으로 정확하게 판정할 수 있는, 인버터를 이용한 초퍼형 전압 비교 회로 및 전압 비교 방법에 관한 것이다.
초퍼형 전압 비교 회로는 고속 아날로그/디지탈(A/D) 컨버터 등에 유용하다. 종래에, 하나의 대표적인 초퍼형 전압 비교 회로가 예컨대, 1986년에 출원된 일본 공개 출원 번호 소61-200715에 공지되어 있다. 즉, 이 종래의 초퍼형 전압 비교 회로에는 2 세트의 인버터가 커패시터를 통해 포워드 피드백 방식으로 접속되어, 작은 오프셋 값과 높은 감도를 유지하면서 전압 비교가 이루어질 수 있다.
도 9는 한 종래 전압 비교 회로의 전자 회로 구성을 나타내는 회로도이다. 도 10은 상기 종래 전압 비교 회로의 동작 타이밍을 나타내는 도면이다. 도 11은 인버터의 전송 특성을 도식적으로 나타내고 있다.
도 9에 도시된 바와 같이, 종래의 전압 비교 회로는 주로 스위치(101), 또 하나의 스위치(102), 또 하나의 스위치(103), 또 하나의 스위치(104), 또 하나의 스위치(105), 또 하나의 스위치(106), 또 하나의 스위치(107), 또 하나의 스위치(108), 커패시터(110), 또 하나의 커패시터(111), 인버터(112), 또 하나의 인버터(113), 또 하나의 커패시터(114), 또 하나의 커패시터(115), 전류원 회로(116), 또 하나의 전류원 회로(117), 또 하나의 전류원 회로(118), 및 또 하나의 전류원 회로(119)로 구성되어 있다.
상기 종래의 전압 비교 회로에서, 스위치(101)는 아날로그 입력 신호의 플러스(+) 측 전압(VI+)과 커패시터(111)의 한 단자 사이에서 턴온/턴오프된다. 스위치(102)는 아날로그 입력 신호의 마이너스(-) 측 전압(VI-)과 커패시터(111)의 한 단자 사이에서 턴온/턴오프된다. 스위치(103)는 기준 전압의 플러스(+) 측 전압(VR+)과 커패시터(110)의 한 단자 사이에서 턴온/턴오프된다. 스위치(104)는 기준 전압의 마이너스(-) 측 전압(VR-)과 커패시터(111)의 한 단자 사이에서 턴온/턴오프된다. 스위치(105)는 인버터(112)의 입력 단자와 출력 단자 사이에서 턴온/턴오프된다. 스위치(106)는 인버터(113)의 입력 단자와 출력 단자 사이에서 턴온/턴오프된다. 스위치(107)는 인버터(112)의 입력 단자와 인버터(113)의 출력 단자 사이에서 커패시터(115)를 통해 턴온/턴오프된다. 스위치(108)는 인버터(113)의 입력 단자와 인버터(112)의 출력 단자 사이에서 커패시터(114)를 통해 턴온/턴오프된다. 전류원 회로(116, 117)는 각 인버터(112, 113)로부터의 출력 전압(V1, V2)에 응답하여 전원(VDD)으로부터 인버터(111, 112)로 전류를 공급하여 고전압측 전원 전압(VH)을 인가한다. 또한, 전류원(118)은 각 인버터(112, 113)로부터의 출력 전압(V1, V2)에 응답하여 인버터(112, 113)로부터 접지로 전류를 공급하여 저전압측 전원 전압(VL)을 인가한다.
도 9 및 도 10을 참조하여 상기 종래의 전압 비교 회로의 전압 비교 동작을 설명한다. 도 10에 도시된 바와 같이, 도 9에 도시된 전압 비교 회로의 전압 비교 동작은 3개 모드, 즉 프리셋 모드, 증폭 모드 및 래치 모드로 세분된다. 차례로 상기 모드들을 설명한다.
1) 프리셋 모드
프리셋 모드에서 스위치(103, 104, 105, 106, 107, 108)가 턴온되는 반면, 스위치(101, 102)는 턴오프된다. 결과적으로, 기준 전압의 플러스측 전압(VR+)과 인버터(112)의 논리 임계 전압(VLT1)간의 차 전압이 인버터(110)에 저장되며, 기준 전압의 마이너스측 전압(VR-)과 인버터(113)의 또 하나의 논리 임계 전압(VLT2)간의 차 전압은 커패시터(111)에 저장된다.
2) 증폭 모드
증폭 모드에서 스위치(101, 102)는 턴온되는 반면, 스위치(103, 104, 105, 106, 107, 108)는 턴오프된다. 결과적으로, 인버터는 아날로그 입력 신호의 플러스측 전압(VI+)과 기준 전압의 플러스측 전압(VR+)간의 차 전압을 증폭하며, 인버터(113)는 아날로그 입력 신호의 마이너스측 전압(VI-)과 기준 전압의 마이너스측 전압(VR-)간의 차 전압을 증폭한다.
3) 래치 모드
래치 모드에서 스위치(101, 102, 107)는 턴온되는 반면, 스위치(103, 104, 105, 106)는 턴오프된다. 결과적으로, 인버터(112, 113)는 커패시터(114, 115)를 통해 포워드 피드백되므로 플립플롭으로 동작할 수 있다. 따라서, 아날로그 입력 신호의 플러스측 전압(VI+)과 마이너스측 전압(VI-)간의 차이에 의해 발생하는 인버터(112, 113)의 출력 진폭의 불평형이 커지게 되어, 상기 종래의 전압 비교 회로는 플러스측 전압(VI+)이 마이너스측 전압(VI-)보다 큰지를 판정할 수 있다. 정확히 말하면, 도 11에 도시된 인버터의 입력 전압(Vin)과 출력 전압(Vout)간의 전송 특성에서 전술한 플립플롭을 구성하는 하나의 인버터의 출력 전압은 전원 전압(VDD)에 가까운 값 "A"로 변하며, 전술한 플립플롭을 또한 구성하는 다른 인버터의 출력 전압은 접지 전위(VE)에 가까운 값 "C"로 변한다. 결과적으로, 전압 비교 회로는 플러스측 전압(I+)이 마이너스측 전압(VI-)보다 큰지를 판정할 수 있다.
논리 임계 전압은 도 11에 도시된 전송 특성에서 입력 전압(Vin)이 출력 전압(Vout)과 동일한 점(B)의 전압을 나타낸다. 각각의 인버터는 그에 특정한 논리 임계 전압을 갖고 있다. 구체적으로, 인버터의 논리 임계 전압은 인버터의 입력단이 그 출력단에 단락될 때에 출력된다.
도 9의 종래의 전압 비교 회로에서, 전류원 회로(116, 117, 118, 119)는 전류원 회로의 상호 컨덕턴스(Gm1, Gm2)에 기초한 인버터(112, 113)의 출력 전압(V1, V2)에 응답하여 전류를 공급함으로써 DC 병렬 저항기(Rtot1, Rtot2)로 동작할 수 있다. DC 병렬 저항기(Rtot1, Rtot2)의 저항값은 인버터(112, 113)의 출력 전압(V1, V2)의 평균값인 (V1+ V2)/2 에 따라 변한다. 이 경우, 이들 저항값은 상보적 방식으로 변한다. 즉, 평균값 (V1+ V2)/2 는 증가하기 때문에, DC 병렬 저항기(Rtot1)는 증가하는 반면에 DC 병렬 저항기(Rtot2)는 감소한다. 결과적으로, 인버터(112, 113)로부터의 출력의 평균값 (V1+ V2)/2 는 증가하기 때문에, 즉 인버터(111, 112)의 각각의 입력 전압(Vin1, Vin2)의 평균값 (Vin1+ Vin2)/2 은 증가하므로, 인버터(112, 113)의 고전압측 전원 전압(VH)과 저전압측 전원 전압(VL)은 감소 방향으로 이동한다. 결과적으로, 동상 모드 입력이 있는 경우에도 프리셋 모드에서 설정된 동작점으로부터의 편이가 억제될 수 있는 방식으로 네가티브 피드백이 수행되어 동상 모드 억제 효과가 얻어진다. 마찬가지로, 이러한 동상 모드 억제 효과는 평균값 (Vin1+ Vin2)/2 가 증가하는 경우에 얻어진다.
결과적으로, 도 9의 종래의 전압 비교 회로에 따르면, 고감도의 비교 동작이 이루어질 수 있다. 이러한 종래의 전압 비교 회로의 상세한 비교 동작은 전술한 특허 출원에 설명되어 있다.
그러나, 전술한 종래의 전압 비교 회로는 다음과 같은 문제점을 갖고 있다. 즉, 기준 전압과 인버터의 논리 임계 전압간의 차 전압이 프리셋 모드에서 각각의 커패시터(110, 111) 안에 저장된 후, 스위치(101, 102)가 증폭 모드에서 턴온되어, 입력 전압과 기준 전압간의 차 전압이 커패시터(110, 111) 안에 저장되며, 또한 이 차 전압을 증폭하기 위하여 스위치(105, 106)가 턴오프된다. 그 다음, 래치 모드에서 인버터(112, 113)의 동작이 플립플롭 동작으로 바뀐다. 이 경우, 입력 전압이 회로가 플립플립으로서 시동되는 전이 기간중의 잡음 등에 응답하여 변할 때, 이 플립플롭의 상태는 입력 전압의 변화에 따라 변하게 된다. 결과적으로, 이 경우에는 전압 비교 회로의 출력 상태가 결정되는 타이밍이 변하게 된다.
한편, 초퍼형 전압 비교 회로에서는, 비교 결과의 출력 상태가 선정된 시간에 입력 전압을 정확히 샘플링하여 결정할 수 있는 것이 중요하다. 출력 상태를 결정하는 타이밍이 변하는 경우, 이 변화는 샘플링 기간에 지터 현상이 발생하는 상태와 유사하다. 또 하나의 문제점이 있다. 즉, 신호 처리 정확도가 저하되는 위험이 있다.
전술한 종래의 전압 비교 회로에 사용되는 전류원 회로(116, 117, 118, 119)에서, 저전압측 전원 전압(VL)은 실질적으로 접지 전위와 동일하게 설정되며, 고전압측 전압(VH)은 실질적으로 전원 전압(VDD)와 동일하게 설정되고, 또한 각각의 전류원 회로를 구성하는 트랜지스터는 비포화 영역(즉 트라이오드(triode) 영역)에서 동작한다. 결과적으로, 인버터(112, 113)의 출력 전압(V1, V2)이 변할 때에도, DC 병렬 저항기(Rtot1, Rtot2)의 저항값의 작은 변화가 발생한다. 따라서, 정전류 자체에 의한 동상 모드(공통 모드) 억제 효과에 큰 기대를 할 수 없다. 한편, 이러한 전류원이 제공되기 때문에 다른 문제가 발생한다. 즉, 전원 전압 이용률이 낮아져, 이러한 종래의 전압 비교 회로는 저전원 전압하에서는 동작할 수 없다. 더우기, 이러한 종래의 전압 비교 회로의 전체 회로 크기가 증가하여, 그 회로 기판 면적이 증가하게 된다. 또한, 피드백 소자(즉, 전류원 회로(116 내지 119))가 출력단에 대해 부하로서 작용할 수 있기 때문에 또 다른 문제점이 있다. 즉, 이러한 종래의 전압 비교 회로의 비교 동작 속도는 피드백 소자가 사용되지 않은 전압 비교 회로에 비해 약 1/2로 저하된다.
본 발명은 전술한 종래의 전압 비교 회로의 문제점을 해결하기 위해 이루어진 것이며, 따라서 입력 전압의 비교 결과에 기초하여 비교 출력의 극성을 정확하게 주기적으로 판정할 수 있는 전압 비교 회로를 제공하는 것을 그 목적으로 한다.
본 발명의 다른 목적은 작은 회로 크기를 가지며 신호 비교 처리 동작의 정확도를 향상시킬 수 있는 전압 비교 회로를 제공하는 데 있다.
전술한 목적을 달성하기 위하여, 본 발명의 제1 양태에 따른 전압 비교 회로는
아날로그 입력 신호의 플러스(+)측 전압과 제1 커패시터의 한 단자 사이에서 턴온/턴오프되는 제1 스위치;
상기 아날로그 입력 신호의 마이너스(-)측 전압과 제2 커패시터의 한 단자 사이에서 턴온/턴오프되는 제2 스위치;
기준 전압의 플러스측 전압과 상기 제1 커패시터의 상기 한 단자 사이에서 턴온/턴오프되는 제3 스위치;
상기 기준 전압의 마이너스측 전압과 상기 제2 커패시터의 상기 한 단자 사이에서 턴온/턴오프되는 제4 스위치;
그 자신의 입력단과 상기 제1 커패시터의 다른 단자 사이에 접속된 제1 인버터;
그 자신의 입력단과 상기 제2 커패시터의 다른 단자 사이에 접속된 제2 인버터;
상기 제1 인버터의 입력단과 출력단 사이에서 턴온/턴오프되는 제5 스위치;
상기 제2 인버터의 입력단과 출력단 사이에서 턴온/턴오프되는 제6 스위치;
상기 제1 인버터의 입력단과 상기 제2 인버터의 출력단 사이에서 제3 커패시터를 통해 턴온/턴오프되는 제7 스위치; 및
상기 제2 인버터의 입력단과 출력단 사이에서 제4 커패시터를 통해 턴온/턴오프되는 제8 스위치를 포함하며,
제1 동작 모드에서 상기 제1, 제2, 제5, 제6, 제7 및 제8 스위치는 턴온되고 상기 제3 및 제4 스위치는 턴오프되며,
상기 제1 동작 모드에 이은 제2 동작 모드에서 상기 제3 및 제4 스위치는 턴온되고 상기 제1, 제2, 제5, 제6, 제7 및 제8 스위치는 턴오프되며,
상기 제2 동작 모드에 이은 제3 동작 모드에서 상기 제3, 제4, 제7 및 제8 스위치는 턴온되고 상기 제1, 제2, 제5 및 제6 스위치는 턴오프됨으로써,
일련의 스위칭 동작이 반복되어 상기 아날로그 입력 신호의 전압과 상기 기준 전압을 비교하는 전압 비교 회로이다.
또한, 전술한 목적을 달성하기 위하여, 본 발명의 제2 양태에 따른 전압 비교 회로는
아날로그 입력 신호와 제1 커패시터의 한 단자 사이에서 턴온/턴오프되는 제1 스위치;
기준 전압과 제2 커패시터의 한 단자 사이에서 턴온/턴오프되는 제2 스위치;
상기 제1 커패시터의 상기 한 단자와 상기 제2 커패시터의 상기 한 단자 사이에서 턴온/턴오프되는 제3 스위치;
그 자신의 입력단과 상기 제1 커패시터의 다른 단자 사이에 접속된 제1 인버터;
그 자신의 입력단과 상기 제2 커패시터의 다른 단자 사이에 접속된 제2 인버터;
상기 제1 인버터의 입력단과 출력단 사이에서 턴온/턴오프되는 제4 스위치;
상기 제2 인버터의 입력단과 출력단 사이에서 턴온/턴오프되는 제5 스위치;
상기 제1 인버터의 입력단과 상기 제2 인버터의 출력단 사이에서 제3 커패시터를 통해 턴온/턴오프되는 제6 스위치; 및
상기 제2 인버터의 입력단과 출력단 사이에서 제4 커패시터를 통해 턴온/턴오프되는 제7 스위치를 포함하며,
제1 동작 모드에서 상기 제1, 제2, 제4, 제5, 제6 및 제7 스위치는 턴온되고 상기 제3 스위치는 턴오프되며,
상기 제1 동작 모드에 이은 제2 동작 모드에서 상기 제3 스위치는 턴온되고 상기 제1, 제2, 제4, 제5, 제6 및 제7 스위치는 턴오프되며,
상기 제2 동작 모드에 이은 제3 동작 모드에서 상기 제3, 제6 및 제7 스위치는 턴온되고 상기 제1, 제2, 제4 및 제5 스위치는 턴오프됨으로써,
일련의 스위칭 동작을 반복하여 상기 아날로그 입력 신호 전압과 상기 기준 전압을 비교하는 전압 비교 회로이다.
또한, 본 발명의 제1 또는 제2 양태에 상술된 전압 비교 회로에서, 또 하나의 전압 비교 회로는 상기 제1 및 제2 인버터의 전원 입력단들과 전원 사이에 개재된 정전류 회로를 더 포함한다.
또한, 본 발명의 상기 제1 또는 제2 양태에 상술된 전압 비교 회로에서, 또 하나의 전압 비교 회로는 상기 제1 동작 모드의 종료 단계에서 상기 제7 및 제8 스위치가 턴오프된 직후에 상기 제5 및 제6 스위치가 턴오프된 다음 상기 제1 및 제2 스위치가 턴오프되는 특징이 있다.
또한, 본 발명의 제1 또는 제2 양태에 상술된 전압 비교 회로에서 또 하나의 전압 비교 회로는 상기 제3 동작 모드가 완료되기 전에 상기 제3 및 제4 스위치가 턴오프되는 특징이 있다.
더우기, 본 발명의 제1 또는 제2 양태에 상술된 전압 비교 회로에서 또 하나의 전압 비교 회로는 상기 제1 인버터가 제1 P 채널 트랜지스터를 제1 N 채널 트랜지스터에 직렬 접속시킴으로써 구성되고, 상기 제2 인버터가 제2 P 채널 트랜지스터를 제2 N 채널 트랜지스터에 직렬 접속시킴으로써 구성되는 특징이 있다.
더우기, 본 발명의 제1 또는 제2 양태에 상술된 전압 비교 회로에서 또 하나의 전압 비교 회로는 상기 정전류 회로가 제3 P 채널 트랜지스터로 구성되는 특징이 있다.
더우기, 본 발명의 제1 또는 제2 양태에 상술된 전압 비교 회로에서 또 하나의 전압 비교 회로는 상기 제1 및 제2 P 채널 트랜지스터의 각각의 채널 길이와 상기 제1 및 제2 N 채널 트랜지스터의 각각의 채널 길이는 8 비트의 전압 비교 정확도를 얻기 위하여 약 0.35 μm가 되도록 선택되는 특징이 있다.
더우기, 본 발명의 제1 또는 제2 양태에 상술된 전압 비교 회로에서 또 하나의 전압 비교 회로는 상기 제1 내지 제8 스위치, 상기 제1 및 제2 인버터, 및 상기 제1 내지 제4 커패시터를 사용하여 평형형(balance type) 전압 비교 회로가 구성되며, 상기 제1 및 제2 인버터가 플립플롭 회로로 동작할 수 있는 특징이 있다.
본 발명의 제1 양태에 따른 전술한 전압 비교 회로에 있어서, 상기 제1 동작 모드에서 상기 아날로그 입력 신호의 플러스측 전압과 상기 제1 인버터의 논리 임계 전압간의 차 전압은 상기 제1 커패시터에 저장되고, 상기 아날로그 입력 신호의 마이너스측 전압과 상기 제2 인버터의 논리 임계 전압간의 차 전압은 상기 제2 커패시터에 저장되며, 상기 제1 인버터의 논리 임계 전압과 상기 제2 인버터의 논리 임계 전압간의 차 전압은 상기 제3 및 제4 커패시터에 저장된다. 상기 제2 동작 모드에서, 상기 아날로그 입력 신호의 플러스측 전압과 상기 기준 전압의 플러스측 전압간의 차 전압은 상기 제1 인버터에 의해 증폭되고, 상기 아날로그 입력 신호의 마이너스측 전압과 상기 기준 전압의 마이너스측 전압간의 차 전압은 상기 제2 인버터에 의해 증폭된다. 그 다음, 상기 제3 동작 모드에서, 상기 제1 및 제2 인버터는 플립플롭으로 동작한다. 결과적으로, 상기 전압 비교 회로는 상기 아날로그 입력 신호의 플러스측 전압과 상기 기준 전압의 플러스측 전압간의 차 전압이 상기 아날로그 입력 신호의 마이너스측 전압과 상기 기준 전압의 마이너스측 전압간의 차 전압보다 큰지의 여부에 관한 판정 결과를 생성할 수 있다. 결과적으로, 상기 기준 전압의 플러스측 전압이 상기 기준 전압의 마이너스측 전압과 동일하게 될 때, 상기 전압 비교 회로는 상기 아날로그 입력 신호의 플러스측 전압이 상기 아날로그 입력 신호의 마이너스측 전압보다 큰지의 여부에 관하여 정확히 판정할 수 있다.
전술한 회로 구성에 따르면, 전체 회로 소자 수가 작기 때문에, 평형형 전압 비교 회로가 소형화될 수 있으며 또한 저전력을 소모하게 된다. 또한, 2 세트의 인버터의 오프셋 전압이 판정 결과와 관계가 없기 때문에, 이러한 인버터를 구성하는 트랜지스터의 채널 길이는 짧아질 수 있다.
이 경우, 정전류 회로가 양 인버터의 전원 입력단에 삽입되기 때문에, 소모 전류가 감소될 수 있다.
또한, 상기 제1 동작 모드의 종료 단계에서 상기 제7 및 제8 스위치가 턴오프된 직후 5 및 제6 스위치가 턴오프된 다음 제1 및 제2 스위치가 턴오프된다. 결과적으로, 상기 전압 비교 회로는 적당한 샘플링 타이밍을 정확히 결정할 수 있고 안정된 상태에서 샘플링 동작을 행할 수 있게 된다.
또한, 상기 제3 동작 모드가 완료되기 전에 상기 제3 및 제4 스위치가 턴오프된다. 따라서, 상기 전압 비교 회로는 상기 제1 및 제2 인버터에 의해 동작적으로 구성되는 플립플롭의 상태를 빠르게 결정할 수 있다.
본 발명의 제2 양태에 따른 전술한 전압 비교 회로의 회로 구성에 있어서, 상기 제1 동작 모드에서 상기 아날로그 입력 신호 전압과 상기 인버터의 논리 임계 전압간의 차 전압은 상기 제1 커패시터에 저장되고, 상기 기준 전압과 상기 제2 인버터의 논리 임계 전압간의 차 전압은 상기 제2 커패시터에 저장되며, 상기 제1 인버터의 논리 임계 전압과 상기 제2 인버터의 논리 임계 전압간의 차 전압은 상기 제3 및 제4 커패시터에 저장된다. 상기 제2 동작 모드에서, 상기 아날로그 입력 신호 전압과 상기 제1 인버터의 논리 임계 전압간의 차 전압 및 상기 기준 전압과 상기 제2 인버터의 논리 임계 전압간의 차 전압은 상기 제1 커패시터 및 제2 커패시터에 재분배된다. 그 다음, 상기 제1 및 제2 커패시터의 출력측에 나타나는 전위 변화값이 상기 제1 및 제2 인버터에 의해 증폭된다. 이후, 상기 제3 동작 모드에서 상기 제1 및 제2 인버터는 플립플롭으로 동작한다. 결과적으로, 상기 전압 비교 회로는 상기 아날로그 입력 신호 전압이 상기 기준 전압보다 큰지의 여부에 대한 판정 결과를 생성할 수 있다.
전술한 회로 구성에 따르면, 전체 회로 소자 수가 적기 때문에, 전압 비교 회로가 소형화될 수 있으며 저전력 소모하에 동작할 수 있다. 또한, 2 세트의 인버터의 오프셋 전압이 판정 결과와 관계가 없기 때문에, 인버터를 구성하는 트랜지스터의 채널 길이가 짧아질 수 있다. 결과적으로, 고속의 전압 비교 동작이 수행될 수 있다.
이 경우, 정전류 회로가 인버터의 전원 입력단에 삽입되기 때문에, 소모 전류가 감소될 수 있다.
또한, 상기 제1 동작 모드의 종료 단계에서 상기 제6 및 제7 스위치가 턴오프된 직후 상기 제4 및 제5 스위치가 턴오프된 다음 상기 제1 및 제2 스위치가 턴오프된다. 상기 전압 비교 회로는 적당한 샘플링 타이밍을 정확하게 결정할 수 있고 이 샘플링 동작을 안정된 상태에서 수행할 수 있다.
또한, 상기 제3 동작 모드가 완료되기 전에 제3 스위치가 턴오프된다. 결과적으로, 상기 전압 비교 회로는 상기 제1 및 제2 인버터에 의해 동작적으로 구성되는 플립플롭의 상태를 빠르게 결정할 수 있다.
마찬가지로, 전술한 본 발명의 목적을 달성하기 위하여, 본 발명의 제3 양태에 따른 전압 비교 방법은
아날로그 입력 신호의 플러스측 전압과 제1 인버터의 논리 임계 전압간의 제1의 차 전압이 제1 커패시터에 저장되고, 상기 아날로그 입력 신호의 마이너스측 전압과 제2 인버터의 논리 임계 전압간의 제2의 차 전압이 제2 커패시터에 저장되며, 상기 제1 인버터의 논리 임계 전압과 상기 제2 인버터의 논리 임계 전압간의 제3의 차 전압이 제3 및 제4 커패시터에 저장되도록 제1 동작 모드를 실행하는 제1 단계;
상기 아날로그 입력 신호의 플러스측 전압과 기준 전압의 플러스측 전압간의 제4의 차 전압이 제1 인버터에 의해 증폭되고, 상기 아날로그 입력 신호의 마이너스측 전압과 상기 기준 전압의 마이너스측 전압간의 제5의 차 전압이 제2 인버터에 의해 증폭되도록 제2 동작 모드를 실행하는 제2 단계; 및
상기 제1 및 제2 인버터가 플립플롭 회로로 동작하도록 제3 동작 모드를 실행하는 제3 단계를 포함하고,
상기 제1 내지 제3 단계를 반복하여 상기 아날로그 입력 신호의 전압과 상기 기준 전압을 비교하는 방법이다.
더우기, 본 발명의 전술한 목적을 달성하기 위하여, 본 발명의 제4 양태에 따른 전압 비교 방법은
아날로그 입력 신호의 전압과 제1 인버터의 논리 임계 전압간의 제1의 차 전압이 제1 커패시터에 저장되고, 기준 전압과 제2 인버터의 논리 임계 전압간의 제2의 차 전압이 제2 커패시터에 저장되며, 상기 제1 인버터의 논리 임계 전압과 상기 제2 인버터의 논리 임계 전압간의 제3의 차 전압이 제3 및 제4 커패시터에 저장되도록 제1 동작 모드를 실행하는 제1 단계;
상기 아날로그 입력 신호 전압과 상기 제1 인버터의 논리 임계 전압간의 상기 제1의 차 전압 및 상기 기준 전압과 상기 제2 인버터의 논리 임계 전압간의 상기 제2의 차 전압이 상기 제1 및 제2 커패시터에 재분배되고, 상기 제1 및 제2 커패시터의 출력측에 나타나는 전위 변화값이 상기 제1 및 제2 인버터에 의해 각각 증폭되도록 제2 동작 모드를 실행하는 제2 단계; 및
상기 제1 및 제2 인버터가 플립플롭 회로로 동작하도록 제3 동작 모드를 실행하는 제3 단계를 포함하고,
상기 제1 내지 제3 단계를 반복하여 상기 아날로그 입력 신호의 전압과 상기 기준 전압을 비교하는 방법이다.
본 발명의 상기 및 다른 목적, 이점 및 특징들은 첨부된 도면을 참조한 아래의 설명으로부터 더욱 명백해질 것이다.
도 1은 본 발명의 제1 실시예에 따른 전압 비교 회로의 내부 회로 구성을 나타내는 회로도.
도 2a 내지 2c는 도 1에 도시된 전압 비교 회로의 각종 모드에서의 회로 접속 상태를 나타내는 도면.
도 3은 도 1에 도시된 전압 비교 회로의 동작 타이밍도.
도 4는 본 발명의 제2 실시예에 따른 전압 비교 회로의 내부 회로 구성을 나타내는 회로도.
도 5는 본 발명의 제3 실시예에 따른 전압 비교 회로의 내부 회로 구성을 나타내는 회로도.
도 6a 내지 6c는 도 5의 전압 비교 회로의 각종 모드에서의 회로 접속 상태를 나타내는 도면.
도 7은 도 5에 도시된 전압 비교 회로의 동작 타이밍도.
도 8은 본 발명의 제4 실시예에 따른 전압 비교 회로의 내부 회로 구성을 나타내는 회로도.
도 9는 종래의 전압 비교회로의 내부 회로 구성을 나타내는 회로도.
도 10은 도 9에 도시된 종래의 전압 비교 회로의 동작 타이밍도.
도 11은 인버터의 전송 특성을 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1-8, 21-28 : 스위치
10, 11, 14, 15, 30, 31, 34, 35 : 커패시터
12, 13, 32, 33 : 인버터
16, 36 : 정전류 회로
도면을 참조하여 본 발명의 다양한 바람직한 실시예에 따른 전압 비교 회로를 상세히 설명한다.
제1 전압 비교 회로의 회로 구성
본 발명의 제1 실시예는 완전 평형형 전압 비교 회로에 관한 것이다.
도 1은 본 발명의 제1 실시예에 따른 전압 비교 회로의 내부 회로 구성을 나타내는 개략적인 회로도이다. 도 2a 내지 도 2c는 도 1에 도시된 전압 비교 회로의 회로 접속 상태를 다양한 모드에서 설명적으로 도시하고 있다. 도3은 도 1에 도시된 전압 비교 회로의 동작 타이밍도를 나타내고 있다.
도 1에 도시된 바와 같이, 제1 전압 비교 회로는 주로 제1 스위치(1), 제2 스위치(2), 제3 스위치(3), 제4 스위치(4), 제5 스위치(5), 제6 스위치(6), 제7 스위치(7), 제8 스위치(8), 제1 커패시터(10), 제2 커패시터(11), 제1 인버터(12), 제2 인버터(13), 제3 커패시터(14), 및 제4 커패시터(15)로 구성된다.
제1 전압 비교 회로에 있어서, 스위치(1)는 아날로그 입력 신호의 플러스측 전압 VI+와 커패시터(10)의 한 단자 사이에서 온/오프되며, 스위치(2)는 아날로그 입력 신호의 마이너스측 전압 VI-와 커패시터(11)의 한 단자 사이에서 온/오프되고, 스위치(3)은 기준 전압의 플러스측 전압 VR+과 커패시터(10)의 한 단자 사이에서 온/오프되며, 스위치(4)는 기준 전압의 마이너스측 전압 VR-와 커패시터(11)의 한 단자 사이에서 온/오프되고, 스위치(5)는 인버터(12)의 입력 단자와 인버터의 출력 단자 사이에서 온/오프된다.
스위치(6)는 인버터(13)의 입력 단자와 인버터(13)의 출력 단자 사이에서 온/오프되고, 스위치(7)는 인버터(12)의 입력 단자와 인버터(13)의 출력 단자 사이에서 커패시터(15)를 통하여 온/오프되며, 스위치(8)는 인버터(13)의 입력 단자와 인버터(12)의 출력 단자 사이에서 커패시터(14)를 통해서 온/오프된다.
제1 전압 비교 회로의 전압 비교 동작
도 1 내지 도 3을 참조하여, 제1 전압 비교 회로의 전압 비교 동작에 대하여 설명한다. 도 1에 도시된 제1 전압 비교 회로의 전압 비교 동작은 3개의 모드로 세분된다. 즉, 입력 샘플링 모드, 증폭 모드, 및 래치 모드이다. 차례로 이들 모드에 대해 설명한다.
1. 입력 샘플링 모드
이 입력 샘플링 모드에서는 스위치(1,2,5,,6,7) 및 스위치(8)이 온되는 반면에, 스위치(3,4)는 오프된다. 결국, 아날로그 입력 신호의 플러스측 전압 VI+과 인버터(12)의 논리 임계 전압 VLT1간의 차전압이 커패시터(10)에 저장되고, 아날로그 입력 전압의 마이너스측 전압 VI-과 인버터(13)의 다른 논리 임계 전압 VLT2간의 다른 차전압은 커패시터(11)에 저장된다. 또한, 이들 논리 임계 전압 (VLT1) 과 (VLT2)간의 다른 차는 커패시터(14, 15)에 저장된다.
2. 증폭 모드
이 증폭 모드에서는 스위치(3,4)가 온되는 반면에, 스위치(1,2,5,6,7) 및 스위치(8)는 오프된다. 결국, 인버터(12)는 아날로그 입력 신호의 플러스측 전압 VI+과 기준 전압의 플러스측 전압 VR+간의 차 전압을 증폭하고, 인버터(13)는 아날로그 입력 신호의 마이너스측 전압 VI-과 기준 전압의 마이너스측 전압 VR-간의 다른 차 전압을 증폭하여, 각각의 인버터(12,13)는 출력 VO1및 VO2를 생성한다.
3. 래치 모드
이 래치 모드에 있어서, 스위치(3,7,8)은 온되고, 스위치(1,2,5,6)은 오프된다. 결국, 인버터(12, 13)가 커패시터(14,15)를 통해서 순방향 궤환되므로, 이들 인버터(12,13)는 플립-플롭으로서 동작될 수 있다. 따라서, 인버터(12,13)의 출력된 크기에 있어서의 불평형이 확대되는데, 이것은 기준 전압의 플러스측 전압 VR+이 이것의 마이너스측 전압 VR-과 동일할 때에 아날로그 신호의 플러스측 전압 VI+와 이것의 마이너스측 전압 VI-간의 차전압에 의한 것이므로, 제1 전압 비교 회로는 플러스측 전압 VI+이 마이너스측 전압VI-보다 높은지를 판단할 수 있다. 정확하게 말하면, 도 11에 도시된 인버터의 입력 전압 Vin과 인버터의 출력 전압 Vout 간의 전달 특성에 있어서, 상술한 플립플롭을 구성하는 하나의 인버터의 출력 전압은 전원 전압 VDD에 근사한 값 "A"로 충전되며, 상술한 플립플롭을 구성하는 다른 인버터의 출력 전압은 접지 전압VE에 근사한 값 "C" 로 충전된다. 결국, 제1 전압 비교 회로는 플러스측 전압 VI+이 마이너스측의 전압 VI-보다 높은지를 판단할 수 있다.
상술한 것처럼, 이러한 제1 전압 비교 회로에 따르면, 상술한 완전 평형형 전압 비교 회로(full balance type voltage comparing circuit)는 간략하게 인버터 2세트(12, 13), 스위치 8세트(1 내지 8), 커패시터 4세트(10, 11, 14, 15)로 구성된다. 결과적으로, 이러한 제1 전압 비교 회로는 간결하게 제조될 수 있으며, 또한 낮은 전력 소비하에서 동작될 수 있다. 일반적으로, 인버터를 구성하는 트랜지스터의 채널 길이는 고속 동작을 구현할 수 있도록 단축되려는 경우, 오프셋 전압 변동의 악영향으로 인해 증가되므로, 이러한 채널 길이는 용이하게 단축될 수 있다. 그러나, 이러한 제1 실시예에 따르면, 2 인버터의 논리 임계 전압 사이의 전압차, 다시 말하면 오프셋 전압은 비교 판단 결과와 관련이 없으며, 이러한 인버터를 구성하는 트랜지스터의 채널 길이는 더 짧아질 수 있다. 결과적으로, 이러한 제1 전압 비교 회로에 의한 고속 비교 동작이 실현될 수 있다.
이러한 트랜지스터의 채널 길이에 대한 전형적인 예가 아래에 주어진다: 종래 전압 비교 회로에서, 거의 1.5㎛의 채널 길이가 8-비트 정밀도를 구현하기 위해 요구된다. 대조적으로, 제1 전압 비교 회로에 따르면, 채널 길이는 양호하게는 0.35㎛가 된다. 그러므로, 제1 전압 비교 회로에 의한 고속 비교 동작이 구현될 수 있다.
또한, 이러한 제1 전압 비교 회로에서, 입력 신호 전압(VI+및 VI-)이 입력 샘플링 모드내의 커패시터(10 및 11)에 보유된 후에, 기준 전압(VR+및 VR-)은 증폭 모드에서 획득되고, 인버터는 래치 모드에서의 플립플럽 동작으로서 동작가능하다. 결과적으로, 입력 전압의 샘플링 시간은 정확하고 주기적으로 결정될 수 있으며, 그래서 입력 신호 비교 공정 동작의 정확도는 개선될 수 있다.
또한, 동상 모드 억제 동작을 수행할 수 있는 전류원 회로가 필요치 않으므로, 이러한 제1 전압 비교 회로는 저전력 공급 전압 하에 동작될 수 있다. 더욱이, 이러한 제1 전압 비교 회로의 전체 회로 규모 및 회로 보드 영역은 감소될 수 있다.
제2 전압 비교 회로의 회로 구성
다음으로, 본 발명의 제2 실시예에 따른 전압 비교 회로는 상술한 제1 전압 비교 회로를 특징으로 하여, 전원의 총 전류 소비는 감소된다.
도 4는 본 발명의 제2 실시예에 따른 전압 비교 회로의 내부 회로 구성을 도시하는 개략적인 회로도이다.
도 4에 도시된 것처럼, 제2 전압 비교 회로는 주로 스위치(1), 다른 스위치(2), 다른 스위치(3), 다른 스위치(4), 다른 스위치(5), 다른 스위치(6), 다른 스위치(7), 다른 스위치(8), 커패시터(10), 다른 커패시터(11), 인버터(12), 다른 인버터(13), 다른 커패시터(14), 다른 커패시터(15), 및 전류원 회로(16)로 구성된다.
이러한 제2 전압 비교 회로에서, 스위치(1)는 커패시터(10)의 아날로그 입력 신호의 플러스측 전압(VI+)과 커패시터(10)의 한 단자 사이에서 턴 온/오프된다. 스위치(2)는 아날로그 입력 신호의 마이너스측 전압(VI-)과 커패시터(11)의 한 단자 사이에서 턴 온/오프된다. 스위치(13)는 기준 전압의 플러스측 전압(VR+)과 커패시터(10)의 한 단자 사이에서 턴 온/오프된다. 스위치(4)는 기준 전압의 마이너스측 전압(VR-)과 커패시터(11)의 한 단자 사이에서 턴 온/오프된다. 스위치(5)는 인버터(12)의 입력 단자와 그 출력 단자 사이에서 턴 온/오프된다. 스위치(6)는 인버터(13)의 입력 단자와 그 출력 단자 사이에서 턴 온/오프된다.
스위치(7)는 인버터(12)의 입력 단자와 인버터(13)의 출력 단자 사이의 커패시터(15)를 통해 턴 온/오프된다. 스위치(8)는 인버터(13)의 입력 단자와 인버터(12)의 출력 단자 사이의 커패시터(14)를 통해 턴 온/오프된다. 인버터(12)에 대해, 도 4는 P-채널 트랜지스터(T1)가 N-채널 트랜지스터(T2)에 직렬로 접속되는 구조를 도시한다. 유사하게, 인버터(13)에 대해, 도 4는 P-채널 트랜지스터(T3)가 N-채널 트랜지스터(T4)에 직렬로 접속되는 구조를 도시한다. 정전류 회로(16)는 P-채널 트랜지스터(T5)로 구성된다. 정전압(EB)이 이러한 정전류 회로(16)에 대한 바이어스 전압으로서 인가되므로, 이러한 정전류 회로(16)에 의해 선정 값보다 낮거나 동일한 전원 전류가 인버터(12 및 13)에 공급될 수 있다.
제2 전압 비교 회로에 의한 비교 동작
도 4를 참조하여, 이러한 제2 전압 비교 회로의 비교 동작을 설명할 것이다. 도 4에 도시된 제2 전압 비교 회로 내의 스위치들(1 내지 8), 커패시터들(10/11), 인버터들(12/13), 및 커패시터들(14/15)에 의해 배치된 회로부의 동작들이 도 1에 표시된 제1 전압 비교 회로의 동작과 유사하다는 것을 이해해야 한다.
또한, 도 4의 제2 전압 비교 회로에서, 정전류 회로(16)가 전압 비교 회로를 구성하는 2세트의 인버터(12, 13)과 전원(VDD) 사이에 삽입되기 때문에, 2개의 인버터들(12 및 13)을 통해 흐르는 최대 전류는 전원 전압에 관계없이 실제로 일정해진다.
도 1 및 도 4에 표시된 제1 및 제2 전압 비교 회로에서, 스위치들(5 및 6)이 인버터들(12 및 13)의 입력/출력 경로를 단락하기 위하여 입력 샘플링 모드에서 턴온될 때, 최대의 전력 소모가 일어난다. 이러한 경우에, 전원 전압이 도 1의 제1 전압 비교 회로에서 변할 때, 전력 소모는 크게 변한다. 반대로, 정전류 회로(16)가 도 4에 도시된 제2 전압 비교 회로로 부가적으로 제공되기 때문에, 전원 전압이 변할 때라도, 컨버터(12 및 13)에서 소모된 전류는 매우 적게 변한다.
이미 상세히 기술된 바와 같이, 제2 전압 비교 회로에 따라, 회로 소자들의 전체 수가 배치되는 제2 전압 비교 회로에 의해 적기 때문에, 그 결과로서의 전압 비교 회로는 소형화될 수 있고 또한, 낮은 전력을 소모하면서도 작동될 수 있다. 또한, 2세트의 인버터의 오프셋 전압이 판정 결과와 관계가 없기 때문에, 트랜지스터들의 채널 길이는 짧아질 수 있다. 따라서, 고속 전압 비교 동작이 이루어질 수 있다. 또한, 이러한 제2 전압 비교 회로에서, 입력 전압들의 샘플링 시간이 정확하고 주기적으로 결정되기 때문에, 입력 신호 비교 처리 동작의 정확성이 향상될 수 있다.
또한, 위상 모드 억제 동작을 수행할 수 있는 전류원 회로가 더이상 필요하기 않기 때문에, 이러한 제2 전압 비교 회로는 낮은 전원 전압에서도 동작할 수 있다. 또한, 이러한 제2 전압 비교 회로의 전체 회로 크기 및 회로 기판 면적은 축소될 수 있다.
또한, 제2 전압 비교 회로에 따라, 정전류 회로가 이러한 전압 비교 회로를 구성하는 2개의 컨버터들의 전원으로 부가적으로 공급되기 때문에, 전압 전압이 변할 때라도, 소모된 전류에서 매우 작은 변화가 있다. 상기 기술된 전류 제한이 이루어지지 않는 경우에, 처리 변경 및 전원 전압의 반대 영향에 의해 야기된 열악한 상태하에서 요구된 동작 속도를 만족시킬 수 있는 전원 전류에 기초한 그런 전압 비교 회로를 디자인하도록 요구된다. 따라서, 이러한 디자인된 전압 비교 회로는 열악한 상태 이외의 임의의 상태하에서 최대로 나은 성능을 가질 것이고, 예를 들어, 4회 이상의 정상 동작 상태에 대한 것 보다 더 높은 소모 전류를 요구할 것이다. 반대로, 이러한 제2 전압 비교 회로에 따라, 이러한 제2 전압 비교 회로가 최소 전원 전류하에서 계속해서 동작할 수 있기 때문에, 제2 전압 비교 회로의 전원 회로는 필요한 최소 성능으로 만들어질 수 있다. 따라서, 최소 소모 전류와 최대 소모 전류 사이의 차는 대략 1.5배로 감소될 수 있다.
제3 전압 비교 회로의 회로 배치
본 발명의 제3 실시예는 불평형형(단일 단자형) 전압 비교 회로로서 실현된다. 도 5는 본 발명의 제3 실시예에 따른 전압 비교 회로의 내부 회로 배치를 나타내기 위한 개략적 회로도이다. 도 6a 내지 도 6c는 다양한 모드에서 도 5에 도시된 전압 비교 회로의 회로 접속 상태를 설명적으로 도시한다. 도 7은 도 5에 도시된 전압 비교 회로의 동작 타이밍도를 나타낸다.
도 5에 표시된 바와 같이, 제3 전압 비교 회로는 스위치(21), 다른 스위치(22), 다른 스위치(25), 다른 스위치(26), 다른 스위치(27), 다른 스위치(28), 다른 스위치(29), 커패시터(30), 다른 커패시터(31), 인버터(32), 다른 인버터(33), 다른 커패시터(34), 및 다른 커패시터(35)로 주로 배치된다.
이러한 제3 전압 비교 회로에서, 스위치(21)는 아날로그 입력 신호의 전압(V1)과 커패시터(30)의 한 단자 사이에서 턴온/오프된다. 스위치(22)는 기준 전압(VR)과 커패시터(31)의 한 단자 사이에서 턴온/오프된다. 스위치(25)는 인버터(32)의 입력 단자와 인버터의 출력 단자 사이에서 턴온/오프된다. 스위치(26)는 인버터(33)의 입력 단자와 인버터의 출력 단자 사이에서 턴온/오프된다. 스위치(27)는 인버터(32)의 입력 단자와 인버터(33)의 출력 단자 사이의 커패시터(35)를 통해 턴온/오프된다. 스위치(28)는 인버터(33)의 입력 단자와 인버터(32)의 출력 단자 사이의 커패시터(34)를 통해 턴온/오프된다. 스위치(29)는 커패시터(30)의 한 단자와 커패시터(31)의 한 단자 사이에서 턴온/오프된다.
제3 전압 비교 회로의 비교 동작
도 5 내지 도 7을 참조하여, 종래의 전압 비교 회로의 전압 비교 동작이 설명된다. 도 6a 내지 도 6c에서 표현된 바와 같이, 도 5에 도시된 전압 비교 회로의 전압 비교 동작은 3 개의 모드, 즉 입력 샘플링 모드, 증폭 모드, 및 래치 모드로 세분화된다. 이하의 설명은 이들 모드를 차례로 설명한다.
1). 입력 샘플링 모드
입력 샘플링 모드에서, 스위치(29)가 턴 오프되는 반면, 스위치(21, 22, 25, 26, 27 및 28)들은 턴 온된다. 그 결과, 인버터(32)의 입력 신호 전압 VI과 논리 임계 전압 VLT1간의 차 전압은 커패시터(30)에 저장된다. 반면, 인버터(33)의 기준 전압 VR과 다른 논리 임계 전압 VLT2간의 다른 차 전압은 커패시터(31)에 저장된다. 또한, 논리 임계 전압 VLT1과 논리 임계 전압 VLT2간의 차 전압은 커패시터(34, 35)에 저장된다.
2). 증폭 모드
증폭 모드에서, 스위치(21, 22, 25, 26, 27, 및 28)들이 턴 오프되는 반면, 스위치(29)는 턴 온된다. 그 결과, 커패시터(30, 31)에 저장된 전자 전하는 재분배되고, 그 다음 인버터(32)는 커패시터(30)의 출력부 상에 존재하는 전위 변이를 증폭하며, 게다가 인버터(33)는 커패시터(31) 상에 존재하는 전위 변이를 증폭시키므로, 인버터(32)는 출력 V1을 발생시키고, 인버터(33)는 출력 V2를 발생시킨다.
3). 래치 모드
래치 모드에서, 스위치(21, 22, 25, 및 26)들이 턴 오프되는 반면, 스위치(27, 28, 및 29)들이 턴 온된다. 그 결과, 인버터(32, 33)가 커패시터(34, 35)를 경유하여 순방향-피드백 되므로, 이들 인버터(32, 33)는 플립플롭으로서 동작할 수 있다. 따라서, 아날로그 입력 신호의 전압 VI과 기준 전압 VR간의 차 전압에 의한 인버터(32, 33)의 출력 증폭의 불평형이 확장되므로, 제3 전압 비교 회로는 입력 신호 VI가 기준 전압 VR보다 높은지 여부를 판정할 수 있다. 정확하게 말하면, 도 11에 도시된 인버터의 입력 전압 Vin과 출력 전압 Vout간의 전달 특성에서, 하나의 인버터의 출력 전압은 전원 전압 VDD에 근접한 값 "A"으로 변화된다. 반면, 다른 인버터의 출력 전압은 접지 전위 VE에 근접한 값"C"로 변화된다. 따라서, 제3 전압 비교 회로는 입력 신호 전압 VI이 기준 전압 VR보다 높은지 여부를 판정할 수 있다.
상술한 바와 같이, 제3 비교 회로에 따라, 불평형형 전압 비교 회로가 단지 2 세트의 인버터, 7 세트의 스위치, 및 4 세트의 커패시터를 사용함으로써 구성될 수 있으므로, 불평형형 전압 비교 회로는 소형으로 제조될 수 있고, 또한 낮은 전력 소모 하에서 동작될 수 있다. 게다가, 이들 2 개의 인버터의 차 전압, 즉 2 세트의 오프셋 전압이 판정 결과와 어떠한 관계도 갖지 않으므로, 트랜지스터의 채널 길이는 짧아질 수 있다. 그 결과, 고속 전압 비교 회로를 이룰 수 있다.
제3 전압 비교 회로에서, 입력 샘플링 모드에서 입력 신호 전압 VI이 커패시터(30)에서 유지되고 또한 기준 전압 VR이 커패시터(31)에서 유지된다. 다음, 이들 커패시터(30, 31)에 저장된 전자 전하는 재분배되고, 증폭 모드에서 입력 전압과 기준 전압간의 차 전압은 2 세트의 인버터에 의해 증폭된다. 래치 모드에서, 이들 인버터는 플립-플롭 동작과 같이 동작한다. 반면, 제3 전압 비교 회로에서, 입력 전압의 샘플링 타이밍이 정확하고 주기적으로 결정될 수 있으므로, 입력 비교 공정 동작의 정밀도가 향상될 수 있다.
게다가, 동위상 모드 억제 동작을 형성할 수 있는 어떠한 전류 소스 회로도 더 이상 요구되지 않으므로, 제3 전압 비교 회로는 낮은 전원 전압에서 동작할 수 있다. 게다가, 제3 전압 비교 회로의 전체 회로 스케일 및 회로 보드 영역이 감소할 수 있다.
제4 전압 비교 회로의 회로 구성
다음에, 본 발명의 제4 실시예에 따른 전압 비교 회로는 위에 설명된 제3 전압 비교 회로에서, 전원의 총 전류 소모가 감소된다.
도 8은 본 발명의 제4 실시예에 따른 전압 비교 회로의 내부 회로 구성을 도시하기 위한 개략 블럭도이다.
도 8에 표시된 바와 같이, 제4 전압 비교 회로는 주로 스위치(21), 다른 스위치(22), 다른 스위치(25), 다른 스위치(26), 다른 스위치(27), 다른 스위치(28), 다른 스위치(29), 커패시터(30), 다른 커패시터(31), 인버터(32), 다른 인버터(33), 다른 커패시터(34), 다른 커패시터(35), 및 전류원 회로(36)로 구성된다.
이 제4 전압 비교 회로에서, 스위치(21)는 아날로그 입력 신호의 전압 VI와 커패시터(30)의 하나의 단자 사이에서 턴 온/오프된다. 스위치(22)는 전압 VR과 커패시터(31)의 하나의 단자 사이에서 턴 온/오프된다. 스위치(25)는 안버터(22)의 입력 단자와 그 출력 단자 사이에서 턴 온/오프된다. 스위치(26)는 인버터(33)의 입력 단자와 그 출력 단자 사이에서 턴 온/오프된다. 스위치(27)는 인버터(32)의 입력 단자와 인버터(33)의 출력 단자 사이에서 커패시터(35)를 통해 턴 온/오프된다. 스위치(28)는 인버터(33)의 입력 단자와 인버터(32)의 출력 단자 사이에서 커패시터(34)를 통해 턴 온/오프된다. 스위치(29)는 커패시터(30)의 한 단자와 커패시터(31)의 한 단자 사이에서 턴 온/오프된다. 인버터(32)로서, 도 8은 P 채널 트랜지스터 T11가 N 채널 트랜지스터 T12와 직렬로 접속된 그러한 구성을 도시한 것이다. 마찬가지로, 인버터(33)로서, 도 8은 P 채널 트랜지스터 T14가 N 채널 트랜지스터 T14와 직렬로 접속된 그러한 구성을 나타내고 있다. 정전류 회로(36)는 P 채널 트랜지스터 T15로 구성된다. 정전압 EB는 바이어스 전압으로서 이 정전류 회로(36)에 인가되기 때문에, 선정된 값 이하의 전원 전류가 이 정전류 회로에 의해 인버터(32 및 33)에 공급될 수 있다.
제4 전압 비교 회로에 의한 비교 동작
도 8을 참조하여, 이 제4 전압 비교 회로의 비교 동작에 대해 설명하겠다. 도 8에 도시한 제4 전압 비교 회로에서의 스위치(21, 22, 25 내지 29), 커패시터(30/31), 인버터(32/33), 및 커패시터(34/35)로 구성된 회로부의 동작은 도 5에 도시된 제3 전압 비교 회로의 것들과 유사하다는 것을 알 수 있다.
또한, 도 8의 제4 전압 비교 회로에서, 정전류 회로(36)이 전압 비교 회로를 구성하는 2 셋트의 인버터(32/33)과 전원 VDD사이에 삽입되기 때문에, 2개의 인버터(32 및 33)을 통해 흐르는 최대 전류는 전원 전압과 관계없이 실질적으로 일정하게 된다. 또한, 이 정전류 회로(36)는 도 8의 제4 전압 비교 회로에 부가적으로 제공되기 때문에, 전원 전압이 변화하여도 인버터(32 및 33)에서 소모되는 전류의 변화는 실질적으로 없다.
앞서 상세히 설명한 바와 같이, 제4 전압 비교 회로에 따르면, 회로 소자의 전체 수는 이 제4 전압 비교 회로가 배치되는 만큼 적어지기 때문에, 결과적인 전압 비교 회로는 소형으로 될 수 있고, 또한 저전력 소비로 동작될 수 있다. 또한, 2 셋트의 인버터의 오프셋 전압은 판정 결과과 관계를 갖지 않기 때문에, 트랜지스터의 채널 길이가 단축될 수 있다. 결과적으로, 고속 전압 비교 동작이 달성될 수 있다. 또한, 이 제4 전압 비교 회로에서, 입력 전압의 샘플링 타이밍은 올바르고 주기적으로 결정될 수 있어, 입력 신호 비교 처리 동작의 정밀도가 달성될 수 있다. 또한, 동위상 모드 압축 동작을 수행할 수 있는 전류원 회로가 더 이상 필요하지 않기 때문에, 이 제4 전압 비교 회로는 저전원 전압 하에서 동작될 수 있다. 또한, 이 제4 전압 비교 회로의 전체 회로 규모 및 회로 보드 면적이 감소될 수 있다.
또한, 제4 전압 비교 회로에 따르면, 정전류 회로가 이 전압 비교 회로를 구성하는 2개의 인버터의 전원을 추가로 구비하고 있기 때문에, 전원 전압이 변화하더라도, 소비되는 전류는 매우 적게 변화한다.
본 발명이 도면을 참조하여 상세히 설명되었지만, 본 발명은 이들 구체적인 회로 구성에 분명히 제한되지 않고, 본 벌명의 기술적 범위 및 취지에 벗어나지 않고서 변형, 변경, 또는 대체될 수 있다. 예를 들어, 입력 전압의 샘플링 타이밍은 양호하게는, 먼저 스위치(7/8) 또는 스위치(27/28)이 턴 오프된 직후, 스위치(5/6) 또는 스위치(25/26)이 턴 오프되고, 그후 스위치(1/2) 또는 스위치(21)이 턴 오프되도록 샘플링 모드의 종료시에 결정된다.
스위치들(1/2) 또는 스위치(21)가 최초로 OFF 상태가 될 때, 스위치들을 구동하기 위한 펄스의 상승 시간은 0이 아니므로, 스위치의 오프 시간은 입력 신호 전압의 진폭에 응답하여 변화된다. 반대로, 스위치들(5/6) 또는 스위치들(25/26)이 최초로 OFF 상태가 될 때, 양측 모두 또는 스위치들(5/6)과 스위치들(25/26)중 어느 하나는 가상 접지점에 대응하므로, 전압이 변화되지 않는다. 더우기, 스위치들(5/6) 또는 스위치들(25/26)이 ON 상태가 될 때, 용량(10/11) 또는 커패시터들(30/31) 내에 저장된 전자 전하들은 입력 전압이 변화될 때에도 변화되지 않는다. 그 결과, 샘플링 시간이 정확하게 판정될 수 있다. 더우기, 만일 스위치들(5/6) 또는 스위치들(25/26)이 OFF 상태로 될 때 스위치들(7/8) 또는 스위치들(27/28)이 OFF 상태 하에서 유지된다면, 인버터들(12/13) 또는 인버터들(32/33)은 그 플립-플롭 동작을 개시할 수 있다. 그러나, 다음의 조건이 유효하다. 즉, 상태는 입력 신호가 오프셋 취소(offset-cancel)된 후에 기생 효과를 기초로 판정될 수 있다. 그 결과, 이러한 상황의 발생을 방지하기 위해, 스위치들(7/8) 또는 스위치들(27/28)은 스위치들(25/26)이 OFF 상태로 되기 전에 OFF 상태로 되어야 한다. 이러한 경우에, 오프셋 전압을 저장하는데 사용된 경로는 커패시터들(14/15) 또는 커패시터들(34/35)로 형성되므로, 스위치들(7/8) 또는 스위치들(27/28)이 보다 이른 단계에서 OFF 상태로 되는 것은 선호되지 않는다. 한편, 스위치들(5/6) 또는 스위치들(25/26) 및 스위치들(7/8) 또는 스위치들(27/28)이 동시에 OFF 상태로 될 때, 2개의 인버터들 간의 스위치 필드-쓰루(switch field-through)의 매우 작은 차이가 생성될 가능성 때문에, OFF-스위칭 동작은 선호되지 않는다. 따라서, 스위치들(7/8) 또는 스위치들(27/28)이 OFF 상태로 된 직후에 스위치들(5/6) 또는 스위치들(25/26)이 OFF 상태로 되는 것이 바람직하다.
게다가, 래치 모드가 종료되기 전에 스위치들(3/4) 또는 스위치(29)가 OFF 상태로 되는 것이 바람직하다. 이는 다음과 같은 이유 때문이다. 즉, 래치 모드에서, 플립-플롭 동작이 개시된 후에, 스위치들(3/4) 또는 스위치(29)가 ON 상태로 유지될 필요가 없을 뿐만 아니라, 순방향 피드백 효과에 대한 부하가 증가된다. 그러므로, 플립-플롭으로서의 상태 판정이 지연될 수 있다.
상술한 바와 같이, 본 발명에 따른 전압 비교 회로에 따르면, 이들 전압 비교회로가 배치됨으로써 회로 소자의 총수가 감소되므로, 본 발명의 전압 비교 회로는 소형화될 수 있고, 또한 저 전력 소모로서 동작될 수 있다. 더우기, 2 세트의 인버터들의 오프셋 전압들은 판정 결과를 사용하는 관계가 아니므로, 트랜지스터의 채널 길이가 단축될 수 있다. 그 결과, 고속 전압 비교 동작이 달성될 수 있다. 또한, 이러한 전압 비교 회로에서, 입력 전압의 샘플링 시간이 정확하고 주기적으로 판정될 수 있어, 입력 신호 비교 처리 작업의 정확도가 향상될 수 있다. 게다가, 동상 모드 억제 동작을 수행할 수 있는 전류 소스 회로가 더 이상 요구되지 않으므로, 본 발명의 전압 비교 회로는 저 전력 전원 전압으로 동작될 수 있다. 더우기, 본 전압 비교 회로의 전체 회로 크기 및 회로 기판 면적이 감소될 수 있다.
또한, 본 발명의 다른 전압 비교 회로에 따르면, 본 전압 기교 회로를 구성하는 2개의 인버터들의 전원이 정전류 회로가 추가로 제공되므로, 전원 전압이 변동되는 경우에도, 소비 전류의 변동이 매우 작게 된다.
본 발명이 상술한 실시예들로 제한되지 않으며 본 발명의 범위 및 본질로부터 벗어나지 않으면서 변경 및 수정이 이루어질 수 있다는 것은 명백하다.

Claims (30)

  1. 전압 비교 회로에 있어서,
    아날로그 입력 신호의 플러스(+)측 전압과 제1 커패시터의 한 단자 사이에서 턴온/턴오프되는 제1 스위치;
    상기 아날로그 입력 신호의 마이너스(-)측 전압과 제2 커패시터의 한 단자 사이에서 턴온/턴오프되는 제2 스위치;
    기준 전압의 플러스측 전압과 상기 제1 커패시터의 상기 한 단자 사이에서 턴온/턴오프되는 제3 스위치;
    상기 기준 전압의 마이너스측 전압과 상기 제2 커패시터의 상기 한 단자 사이에서 턴온/턴오프되는 제4 스위치;
    그 자신의 입력단과 상기 제1 커패시터의 다른 단자 사이에 접속된 제1 인버터;
    그 자신의 입력단과 상기 제2 커패시터의 다른 단자 사이에 접속된 제2 인버터;
    상기 제1 인버터의 입력단과 출력단 사이에서 턴온/턴오프되는 제5 스위치;
    상기 제2 인버터의 입력단과 출력단 사이에서 턴온/턴오프되는 제6 스위치;
    상기 제1 인버터의 입력단과 상기 제2 인버터의 출력단 사이에서 제3 커패시터를 통해 턴온/턴오프되는 제7 스위치; 및
    상기 제2 인버터의 입력단과 출력단 사이에서 제4 커패시터를 통해 턴온/턴오프되는 제8 스위치를 포함하며,
    제1 동작 모드에서 상기 제1, 제2, 제5, 제6, 제7 및 제8 스위치는 턴온되고 상기 제3 및 제4 스위치는 턴오프되며,
    상기 제1 동작 모드에 이은 제2 동작 모드에서 상기 제3 및 제4 스위치는 턴온되고 상기 제1, 제2, 제5, 제6, 제7 및 제8 스위치는 턴오프되며,
    상기 제2 동작 모드에 이은 제3 동작 모드에서 상기 제3, 제4, 제7 및 제8 스위치는 턴온되고 상기 제1, 제2, 제5 및 제6 스위치는 턴오프됨으로써,
    일련의 스위칭 동작이 반복되어 상기 아날로그 입력 신호의 전압과 상기 기준 전압을 비교하는 전압 비교 회로
  2. 제1항에 있어서, 상기 제1 및 제2 인버터의 전원 입력단들과 전원 사이에 개재된 정전류 회로를 더 포함하는 전압 비교 회로.
  3. 제1항에 있어서, 상기 제1 동작 모드의 종료 단계에서 상기 제7 및 제8 스위치가 턴오프된 직후에 상기 제5 및 제6 스위치가 턴오프된 다음 상기 제1 및 제2 스위치가 턴오프되는 전압 비교 회로.
  4. 제2항에 있어서, 상기 제1 동작 모드의 종료 단계에서 상기 제7 및 제8 스위치가 턴오프된 직후에 상기 제5 및 제6 스위치가 턴오프된 다음 상기 제1 및 제2 스위치가 턴오프되는 전압 비교 회로.
  5. 제1항에 있어서, 상기 제3 및 제4 스위치는 상기 제3 동작 모드가 종료되기 전에 턴오프되는 전압 비교 회로.
  6. 제2항에 있어서, 상기 제3 및 제4 스위치는 상기 제3 동작 모드가 종료되기 전에 턴오프되는 전압 비교 회로.
  7. 제3항에 있어서, 상기 제3 및 제4 스위치는 상기 제3 동작 모드가 종료되기 전에 턴오프되는 전압 비교 회로.
  8. 제1항에 있어서, 상기 제1 인버터가 제1 P 채널 트랜지스터를 제1 N 채널 트랜지스터에 직렬 접속시킴으로써 구성되고, 상기 제2 인버터가 제2 P 채널 트랜지스터를 제2 N 채널 트랜지스터에 직렬 접속시킴으로써 구성되는 전압 비교 회로.
  9. 제2항에 있어서, 상기 제1 인버터가 제1 P 채널 트랜지스터를 제1 N 채널 트랜지스터에 직렬 접속시킴으로써 구성되고, 상기 제2 인버터가 제2 P 채널 트랜지스터를 제2 N 채널 트랜지스터에 직렬 접속시킴으로써 구성되는 전압 비교 회로.
  10. 제9항에 있어서, 상기 정전류 회로는 제3 P 채널 트랜지스터에 의해 구성되는 전압 비교 회로.
  11. 제8항에 있어서, 상기 제1 및 제2 P 채널 트랜지스터의 각각의 채널 길이와 상기 제1 및 제2 N 채널 트랜지스터의 각각의 채널 길이는 8 비트의 전압 비교 정확도를 얻기 위하여 약 0.35 μm가 되도록 선택된 전압 비교 회로.
  12. 제9항에 있어서, 상기 제1 및 제2 P 채널 트랜지스터의 각각의 채널 길이와 상기 제1 및 제2 N 채널 트랜지스터의 각각의 채널 길이는 8 비트의 전압 비교 정확도를 얻기 위하여 약 0.35 μm가 되도록 선택된 전압 비교 회로.
  13. 제1항에 있어서, 상기 제1 내지 제8 스위치, 상기 제1 및 제2 인버터, 및 상기 제1 내지 제4 커패시터를 사용하여 평형형(balance type) 전압 비교 회로가 구성되며, 상기 제1 및 제2 인버터가 플립플롭 회로로 동작할 수 있는 전압 비교 회로.
  14. 제2항에 있어서, 상기 제1 내지 제8 스위치, 상기 제1 및 제2 인버터, 및 상기 제1 내지 제4 커패시터를 사용하여 평형형 전압 비교 회로가 구성되며, 상기 제1 및 제2 인버터가 플립플롭 회로로 동작할 수 있는 전압 비교 회로.
  15. 전압 비교 회로에 있어서,
    아날로그 입력 신호와 제1 커패시터의 한 단자 사이에서 턴온/턴오프되는 제1 스위치;
    기준 전압과 제2 커패시터의 한 단자 사이에서 턴온/턴오프되는 제2 스위치;
    상기 제1 커패시터의 상기 한 단자와 상기 제2 커패시터의 상기 한 단자 사이에서 턴온/턴오프되는 제3 스위치;
    그 자신의 입력단과 상기 제1 커패시터의 다른 단자 사이에 접속된 제1 인버터;
    그 자신의 입력단과 상기 제2 커패시터의 다른 단자 사이에 접속된 제2 인버터;
    상기 제1 인버터의 입력단과 출력단 사이에서 턴온/턴오프되는 제4 스위치;
    상기 제2 인버터의 입력단과 출력단 사이에서 턴온/턴오프되는 제5 스위치;
    상기 제1 인버터의 입력단과 상기 제2 인버터의 출력단 사이에서 제3 커패시터를 통해 턴온/턴오프되는 제6 스위치; 및
    상기 제2 인버터의 입력단과 출력단 사이에서 제4 커패시터를 통해 턴온/턴오프되는 제7 스위치를 포함하며,
    제1 동작 모드에서 상기 제1, 제2, 제4, 제5, 제6 및 제7 스위치는 턴온되고 상기 제3 스위치는 턴오프되며,
    상기 제1 동작 모드에 이은 제2 동작 모드에서 상기 제3 스위치는 턴온되고 상기 제1, 제2, 제4, 제5, 제6 및 제7 스위치는 턴오프되며,
    상기 제2 동작 모드에 이은 제3 동작 모드에서 상기 제3, 제6 및 제7 스위치는 턴온되고 상기 제1, 제2, 제4 및 제5 스위치는 턴오프됨으로써,
    일련의 스위칭 동작을 반복하여 상기 아날로그 입력 신호 전압과 상기 기준 전압을 비교하는 전압 비교 회로
  16. 제15항에 있어서, 상기 제1 및 제2 인버터의 전원 입력단들과 전원 사이에 개재된 정전류 회로를 더 포함하는 전압 비교 회로.
  17. 제15항에 있어서, 상기 제1 동작 모드의 종료 단계에서 상기 제6 및 제7 스위치가 턴오프된 직후에 상기 제4 및 제5 스위치가 턴오프된 다음 상기 제1 및 제2 스위치가 턴오프되는 전압 비교 회로.
  18. 제16항에 있어서, 상기 제1 동작 모드의 종료 단계에서 상기 제6 및 제7 스위치가 턴오프된 직후에 상기 제4 및 제5 스위치가 턴오프된 다음 상기 제1 및 제2 스위치가 턴오프되는 전압 비교 회로.
  19. 제15항에 있어서, 상기 제3 스위치는 상기 제3 동작 모드가 종료되기 전에 턴오프되는 전압 비교 회로.
  20. 제16항에 있어서, 상기 제3 스위치는 상기 제3 동작 모드가 종료되기 전에 턴오프되는 전압 비교 회로.
  21. 제17항에 있어서, 상기 제3 스위치는 상기 제3 동작 모드가 종료되기 전에 턴오프되는 전압 비교 회로.
  22. 제15항에 있어서, 상기 제1 인버터가 제1 P 채널 트랜지스터를 제1 N 채널 트랜지스터에 직렬 접속시킴으로써 구성되고, 상기 제2 인버터가 제2 P 채널 트랜지스터를 제2 N 채널 트랜지스터에 직렬 접속시킴으로써 구성되는 전압 비교 회로.
  23. 제16항에 있어서, 상기 제1 인버터가 제1 P 채널 트랜지스터를 제1 N 채널 트랜지스터에 직렬 접속시킴으로써 구성되고, 상기 제2 인버터가 제2 P 채널 트랜지스터를 제2 N 채널 트랜지스터에 직렬 접속시킴으로써 구성되는 전압 비교 회로.
  24. 제23항에 있어서, 상기 정전류 회로는 제3 P 채널 트랜지스터에 의해 구성되는 전압 비교 회로.
  25. 제22항에 있어서, 상기 제1 및 제2 P 채널 트랜지스터의 각각의 채널 길이와 상기 제1 및 제2 N 채널 트랜지스터의 각각의 채널 길이는 8 비트의 전압 비교 정확도를 얻기 위하여 약 0.35 μm가 되도록 선택된 전압 비교 회로.
  26. 제23항에 있어서, 상기 제1 및 제2 P 채널 트랜지스터의 각각의 채널 길이와 상기 제1 및 제2 N 채널 트랜지스터의 각각의 채널 길이는 8 비트의 전압 비교 정확도를 얻기 위하여 약 0.35 μm가 되도록 선택된 전압 비교 회로.
  27. 제15항에 있어서, 상기 제1 내지 제7 스위치, 상기 제1 및 제2 인버터, 및 상기 제1 내지 제4 커패시터를 사용하여 단일 단자형(single-ended type) 전압 비교 회로가 구성되며, 상기 제1 및 제2 인버터가 플립플롭 회로로 동작할 수 있는 전압 비교 회로.
  28. 제16항에 있어서, 상기 제1 내지 제7 스위치, 상기 제1 및 제2 인버터, 및 상기 제1 내지 제4 커패시터를 사용하여 단일 단자형 전압 비교 회로가 구성되며, 상기 제1 및 제2 인버터가 플립플롭 회로로 동작할 수 있는 전압 비교 회로.
  29. 전압 비교 방법에 있어서,
    아날로그 입력 신호의 플러스측 전압과 제1 인버터의 논리 임계 전압간의 제1의 차 전압이 제1 커패시터에 저장되고, 상기 아날로그 입력 신호의 마이너스측 전압과 제2 인버터의 논리 임계 전압간의 제2의 차 전압이 제2 커패시터에 저장되며, 상기 제1 인버터의 논리 임계 전압과 상기 제2 인버터의 논리 임계 전압간의 제3의 차 전압이 제3 및 제4 커패시터에 저장되도록 제1 동작 모드를 실행하는 제1 단계;
    상기 아날로그 입력 신호의 플러스측 전압과 기준 전압의 플러스측 전압간의 제4의 차 전압이 제1 인버터에 의해 증폭되고, 상기 아날로그 입력 신호의 마이너스측 전압과 상기 기준 전압의 마이너스측 전압간의 제5의 차 전압이 제2 인버터에 의해 증폭되도록 제2 동작 모드를 실행하는 제2 단계; 및
    상기 제1 및 제2 인버터가 플립플롭 회로로 동작하도록 제3 동작 모드를 실zx행하는 제3 단계를 포함하고,
    상기 제1 내지 제3 단계를 반복하여 상기 아날로그 입력 신호의 전압과 상기 기준 전압을 비교하는 전압 비교 방법.
  30. 전압 비교 방법에 있어서,
    아날로그 입력 신호의 전압과 제1 인버터의 논리 임계 전압간의 제1의 차 전압이 제1 커패시터에 저장되고, 기준 전압과 제2 인버터의 논리 임계 전압간의 제2의 차 전압이 제2 커패시터에 저장되며, 상기 제1 인버터의 논리 임계 전압과 상기 제2 인버터의 논리 임계 전압간의 제3의 차 전압이 제3 및 제4 커패시터에 저장되도록 제1 동작 모드를 실행하는 제1 단계;
    상기 아날로그 입력 신호 전압과 상기 제1 인버터의 논리 임계 전압간의 상기 제1의 차 전압 및 상기 기준 전압과 상기 제2 인버터의 논리 임계 전압간의 상기 제2의 차 전압이 상기 제1 및 제2 커패시터에 재분배되고, 상기 제1 및 제2 커패시터의 출력측에 나타나는 전위 변화값이 상기 제1 및 제2 인버터에 의해 각각 증폭되도록 제2 동작 모드를 실행하는 제2 단계; 및
    상기 제1 및 제2 인버터가 플립플롭 회로로 동작하도록 제3 동작 모드를 실행하는 제3 단계를 포함하고,
    상기 제1 내지 제3 단계를 반복하여 상기 아날로그 입력 신호의 전압과 상기 기준 전압을 비교하는 전압 비교 방법.
KR1019990006705A 1998-02-27 1999-02-27 정확한 출력 극성 판정이 가능한 초퍼형 전압 비교 회로 및전압 비교 방법 KR100312576B1 (ko)

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