CN102469276A - 固态成像设备和调节参考电压的方法 - Google Patents

Abstract

一种固态成像设备，包括：像素阵列单元，包括二维布置的多个像素和用于从多个像素读出像素信号的多个读出信号线；测试电压施加单元，被布置在读出信号线处并且将各种电压电平的测试电压施加到读出信号线；参考电压产生电路，包括用于产生参考电压的MOS晶体管并且能够改变MOS晶体管的工作点；和工作点控制单元，基于测试电压和参考电压控制对MOS晶体管的工作点进行调节的处理。

Description

固态成像设备和调节参考电压的方法

技术领域

本公开涉及一种固态成像设备和一种调节其参考电压的方法。 

背景技术

在现有技术中，作为固态成像设备(图像传感器)的一种类型，已知CMOS(互补金属氧化物半导体)型固体成像设备。一般地，可以通过使用与CMOS型集成电路相同的制造过程来制造CMOS型固态成像设备。因此，在CMOS型固态成像设备的制造过程中，模拟电路和逻辑电路可以被制造在相同的芯片内部。 

在这样的CMOS型固态成像设备中，列平行型固体成像设备被用作主流设备，其中在列方向上从像素阵列同时读出在一个特定的行中的像素信号，其中像素被二维地布置，并且执行并行处理。考虑到布置在列平行型固态成像设备的信号输出级上的处理电路，在现有技术中(例如参见JP-A-2009-124514)提出了各种结构。 

图18示意性示出了现有技术中的列平行型固态成像设备的方块电路配置，例如在JP-A-2009-124514等中公开的。 

固态成像设备300包括：通过在行方向上和列方向上以矩阵模式布置多个像素301构成的像素阵列单元302；行扫描电路303；列扫描电路304；和时序控制电路305。此外，固态成像设备300包括参考电压产生电路306(DAC：数字模拟转换器)和ADC(模拟数字转换器)块307。ADC块307包括对每个垂直信号线VSL布置的比较器311、计数单元312和闭锁电路313。 

在具有图18中所示的结构的固态成像设备300中，从参考电压产生电路306输出的参考电压RAMP的信号具有如下的波形，在该波形中电压电平以预定的动态范围(变化宽度)随时间以预定的斜率(线性)下降。参考电压RAMP的电压电平和从每个垂直信号线VSL读出的像素信号由比较器311互相比较，并且由计数单元312测量直到两个信号交叉(intersect)的时间(比较时间)。然后，将从计数单元312获得的比较时间(计数的数字(counted number))保持在闭锁电路313 中并且然后通过水平输出线314输出。然后，将输出的计数的数字转换为相应的输出码(数字信号)。 

此外，在JP-A-2009-124514中，提出了比较器311，在该比较器311中布置了级联(cascode)连接的第一放大器和第二放大器，和与第二放大器平行布置的镜像电路。此外，在JP-A-2009-124514中，在镜像电路中，提出了一种技术，在该技术中，在开始行操作的时候，对于每列，为了确定工作点，将被初始化和采样的电压输入到栅级。在JP-A-2009-124514中，通过检测第二放大器的输出电平来控制镜像电路，由此抑制了在模拟功率源(power source)中的变化。 

发明内容

然而，近来，在上面描述的CMOS型固态成像设备中，已经提出了低功耗的实现，并且提出了所使用的源(source)功率的低电压实现。在进行了源电压的低电压实现的情况下，难以确保对于在CMOS型成像设备的信号输出级上的处理电路中使用的MOS晶体管的充足的电压余地(margin)。通常，MOS晶体管被设计为使得其工作点处于饱和区域中。然而，在电压余地小的情况下，工作点会容易地从饱和区域偏离而进入线性区域，例如，由于设备变化、功率源的改变和使用时的温度变化等的影响。 

特别地，在产生参考电压RAMP的参考电压产生电路中，在内部MOS晶体管的工作点根据源电压的低电压实现而偏离的情况下，存在难以获得具有预定的斜率和预定的动态范围的参考电压RAMP的问题。此外，在MOS晶体管的工作点在参考电压产生电路中偏离的情况下，参考电压RAMP的波形具有弯曲的形状，并且，还存在难以确保参考电压RAMP的电压电平关于时间的线性的情况。 

如上所述，在难以从参考电压产生电路获得具有期望的波形的参考电压RAMP的情况下，在从模拟到数字地转换读出像素信号时的精度被降低。在上述的JP-A-2009-124514中，没有充分考虑根据源电压的低电压实现而发生的参考电压RAMP的波形失稳(collapse)的问题。 

因此，期望提供一种固态成像设备和一种调节参考电压的方法，所述设备和方法即使在进行了源电压的低电压实现的情况下也能够产生具有期望的波形的参考电压RAMP。 

本公开的一个实施方式针对一种由像素阵列单元、测试电压施加单元、参考电压产生电路和工作点控制单元构成的固态成像设备。每个单元的结构和功 能如下。像素阵列单元包括二维布置的多个像素和用于从多个像素读出像素信号的多个读出信号线。测试电压施加单元被布置在读出信号线处并且将各种电压电平的测试电压施加到读出信号线。参考电压产生电路包括用于产生参考电压的MOS晶体管并且能够改变MOS晶体管的工作点。此时，工作点控制单元基于测试电压和参考电压控制对MOS晶体管的工作点进行调节的处理。 

本公开的另一个实施方式针对一种调节参考电压的方法。该方法执行以下顺序。首先，测试电压施加单元将各种电压电平的测试电压施加到读出信号线。然后，工作点控制单元基于测试电压和参考电压控制对MOS晶体管的工作点进行调节的处理。 

如上所述，根据本公开的实施方式，将参考电压产生电路配置为使得内部MOS晶体管的工作点能够被改变。然后，当将各种电压电平的测试电压从测试电压施加单元读出并且施加到信号线时，基于测试电压和参考电压调节MOS晶体管的工作点。然后，根据本公开的实施方式，即使当布置在参考电压产生电路内部的MOS晶体管的工作点偏离时，工作点也能够被合适地调节到最佳位置。因此，即使在进行了源电压的低电压实现的情况下，也能够产生具有期望的波形的参考电压RAMP。 

附图说明

图1是示出了电流镜像电路的电路结构示例的图。 

图2是示出了参考电压产生电路(DAC)的电路结构示例的图。 

图3是示出了根据源电压的低电压实现发生的问题的图(参考信号产生电路的结构示例)。 

图4是示出了根据第一实施例的固态成像设备的结构示例的示意性框图。 

图5是示出了根据第一实施例的固态成像设备的逻辑电路的示例性内部框图。 

图6是根据第一实施例的固态成像设备的参考电压产生电路的等效图电路的电路图。 

图7是根据第一实施例的固态成像设备的参考电压产生电路的实现电路的结构示例。 

图8是示出了用于调节参考电压的技术(用于调节布置在参考电压产生电路 内部的晶体管的工作点的技术)的原理的图。 

图9是示出了在调节工作点时计算输出码的线性误差的原理的图。 

图10是示出了根据源电压的下降而发生的参考电压的波形改变的图(调节参考电压RAMP的处理原理)。 

图11是示出了输出码的线性误差的管理表的配置示例的图。 

图12是示出了根据第一实施例调节参考电压的处理(调节布置在参考电压产生电路内部的晶体管的工作点的处理)的顺序的流程图。 

图13是示出了根据第二实施例的固态成像设备的参考电压产生电路的等效图电路的图。 

图14是根据第二实施例的固态成像设备的参考电压产生电路的实现电路的结构示例。 

图15是根据第三实施例的固态成像设备的内部逻辑电路的示例性框图。 

图16是当在根据第三实施例的固态成像设备中调节工作点时使用的工作点的调节表的配置示例(工作点的调节值表的结构示例)。 

图17是示出了根据第三实施例调节参考电压的处理(对布置在参考电压产生电路内部的晶体管的工作点进行调节的处理，更新调节值表的处理)的顺序的流程图。 

图18是示出了在现有技术中的固态成像设备的示意性框图结构示例的图。 

具体实施方式

以下根据如下顺序参考附图描述根据本公开的各种实施例的固态成像设备和调节参考电压RAMP的技术的示例。但是本公开不限于以下示例。 

1.根据源电压的低电压实现而出现的问题 

2.第一实施例：其中调节了布置在参考电压产生电路内部的MOS晶体管的尺寸的配置示例 

3.第二实施例：其中调节了施加到布置在参考电压产生电路内部的MOS晶体管的反偏置电压(back-bias voltage)的配置示例 

4.第三实施例：其中参考电压RAMP的波形的斜率是可变的配置的示例 

5.各种修改示例 

<1.根据源电压的低电压实现而出现的问题> 

首先，在描述根据各种实施例的固态成像设备的结构之前，更详细描述根据源电压的低电压实现而发生的在参考电压产生电路中的问题。 

[电流镜像电路] 

在固态成像设备的参考电压产生电路内部，使用由MOS晶体管构成的电流 镜像电路。图1示出了电流镜像电路的电路结构。在图1中，示出了具有级联结构的电流镜像电路200。 

电流镜像电路200包括参考电流源201和第一NMOS(负沟道MOS)晶体管M201至第四NMOS晶体管M204。在电路元件之间的连接关系如下。 

参考电流源201的电流流入侧(inflow-side)端子连接到源电压AVD的提供端子(supply terminal)，并且参考电流源201的电流流出侧(outflow-side)连接到第三NMOS晶体管M203的漏极。 

第三NMOS晶体管M203的栅级端子连接到第四NMOS晶体管M204的栅级端子，并且第三NMOS晶体管M203的源极端子连接到第一NMOS晶体管M201的漏极端子。此外，第三NMOS晶体管M203的栅级端子连接到其漏极端子。换言之，第三NMOS晶体管M203形成二极管连接。此外，第三NMOS晶体管M203的反偏置端子(体端子(body terminal))接地(地电压AVS)。 

第一NMOS晶体管M201的栅级端子连接到第二NMOS晶体管M202的栅级端子，并且第一NMOS晶体管M201的源极端子接地。此外，第一NMOS晶体管M201的栅级端子连接到其漏极端子(二极管连接)。此外，第一NMOS晶体管M201的反偏置(back-bias)端子接地。 

第二NMOS晶体管M202的漏极端子连接到第四NMOS晶体管M204的源极端子，并且第二NMOS晶体管M202的源极端子接地。此外，第二NMOS晶体管M202的反偏置端子接地。 

第四NMOS晶体管M204的漏极端子连接到输出电压端子Vout。此外，第四NMOS晶体管M204的反偏置端子接地。 

在电流镜像电路200中，第一NMOS晶体管M201监控流经其的参考电流Iref。此外，对于第二NMOS晶体管M202，复制通过将参考电流Iref与在第一NMOS晶体管M201和第二NMOS晶体管M202之间的尺寸比成比例地划分而获得的电流。换言之，通过以第一NMOS晶体管M201和第二NMOS晶体管M202之间的尺寸比合成(integrating)参考电流Iref而获得的电流流经第二NMOS晶体管M202。 

在具有级联结构的电流镜像电路200中，例如，在源电压AVD低的情况下、在每个NMOS晶体管的阈值电压高的情况下，等等，难以维持(确保)每个NMOS晶体管的工作点在饱和区域中。此外，现有技术中回顾了用于确保NMOS晶体管的工作点的各种技术。 

[参考电压产生电路] 

图2示出了产生参考电压RAMP的参考电压产生电路的输出级的电路结构。在图2中，为了简化描述，仅示出两个电流源(后面要描述的第一电流源34和第二电流源35)。实际上，并行连接了更多的电流源。 

参考电压产生电路210包括参考电流源30、输出晶体管31、第一非(NOT)电路32、第二非电路33和第一NMOS晶体管M1至第七NMOS晶体管M7。在电路元件之间的连接关系如下。 

参考电流源30的电流流入侧端子连接到源电压AVD的提供端子，并且参考电流源30的电流流出侧连接到第一NMOS晶体管M1的漏极端子。 

第一NMOS晶体管M1的栅级端子连接到第二NMOS晶体管M2和第五NMOS晶体管M5的栅级端子，并且第一NMOS晶体管M1的源极端子接地(地电压AVS)。此外，第一NMOS晶体管M1的栅级端子连接到其漏极端子(二极管连接)。此外，第一NMOS晶体管M1的反偏置端子(体端子)接地。 

第二NMOS晶体管M2的漏极端子连接到第三NMOS晶体管M3和第四NMOS晶体管M4的源极端子，并且第二NMOS晶体管M2的源极端子接地。此外，第二NMOS晶体管M2的反偏置端子接地。 

第三NMOS晶体管M3的漏极端子连接到源电压AVD的提供端子，并且第三NMOS晶体管M3的栅级端子连接到第一非电路32的输出端子。此外，第一非电路32的输入端子连接到第一开关控制信号SW1的(图中未示出的)提供端子(supply terminal)。换言之，第三NMOS晶体管M3被控制为根据第一开关控制信号SW1的反相(反转的)信号而接通/断开。此外，第三NMOS晶体管M3的反偏置端子接地。 

第四NMOS晶体管M4的漏极端子连接到参考电压RAMP的输出端子和输出电阻31的一个端子(电阻值Rout)。此外，输出电阻31的另一个端子连接到源电压AVD的提供端子。此外，第四NMOS晶体管M4的栅级端子连接到第一开关控制信号SW1的提供端子。换言之，第四NMOS晶体管M4被控制为根据第一开关控制信号SW1而接通/断开。此外，第四NMOS晶体管M4的反偏置端子接地。 

第五NMOS晶体管M5的漏极端子连接到第六NMOS晶体管M6和第七NMOS晶体管M7的源极端子，并且第五NMOS晶体管M5的源极端子接地。此外，第五NMOS晶体管M5的反偏置端子接地。 

第六NMOS晶体管M6的漏极端子连接到源电压AVD的提供端子，并且第六NMOS晶体管M6的栅级端子连接到第二非电路33的输出端子。此外，第二非电路33的输入端子连接到第二开关控制信号SW2的(图中未示出的)提供端子。换言之，第六NMOS晶体管M6被控制为根据第二开关控制信号SW2的反相(反转的)信号而接通/断开。此外，第六NMOS晶体管M6的反偏置端子接地。 

第七NMOS晶体管M7的漏极端子连接到参考电压RAMP的输出端子和输出电阻31的一个端子。此外，第七NMOS晶体管M7的栅级端子连接到第二开关控制信号SW2的提供端子。换言之，第七NMOS晶体管M7被控制为根据第二开关控制信号SW2而接通/断开。此外，第七NMOS晶体管M7的反偏置端子接地。 

在图2中示出的参考电压产生电路210中，电流镜像电路被配置在第一NMOS晶体管M1、第二NMOS晶体管M2和第五NMOS晶体管M5之间。 

此处，由第二NMOS晶体管M2至第四NMOS晶体管M4构成的电路部分(由图2中示出的点划线围绕的电路部分)被称为第一电流源34。此外，由第五NMOS晶体管M5至第七NMOS晶体管M7构成的电路部分被称为第二电流源35。 

此外，尽管每个电流源被控制为根据相应的开关控制信号(SW1和SW2)而接通/断开，以下，在每个电流源中，连接到输出电阻31的NMOS晶体管导通的状态被称为电流源的接通状态。换言之，其中电流流过输出电阻31，并且在输出电阻31中发生IR降低的状态(参考电压RAMP被输出的状态)被称为电流源的接通状态。此外，例如，在第一电流源34处于接通状态的情况下，电流从第四NMOS晶体管M4流到第二NMOS晶体管M2。在此时，在第一电流源34中流动的电流量是通过根据在第一NMOS晶体管M1和第二NMOS晶体管M2之间的尺寸比来合成参考电流Iref而获取的电流量。 

另一方面，在每个电流源中，其中直接连接到源电压AVD的提供端子的NMOS晶体管处于接通状态、以及其中电流不流过输出电阻31的状态，被称为电流源的断开状态。此外，例如，在第一电流源34处于断开状态的情况下，电流从第三NMOS晶体管M3流到第二NMOS晶体管M2。在该实施例实施例中，如上所述，在参考电压RAMP被输出时之外的其他时候电流流过电流源。对此的理由是，为了在被切换到RAMP输出模式之前和之后，通过降低流过电流源的电流量的变化，进一步降低在电流源的特征曲线中的变化。 

接下来，简短描述在图2中示出的参考电压产生电路210的操作。首先，考虑所有电流源处于断开状态的情况。在这样的情况下，在输出电阻31中不发生 IR降低，并且因此，输出最大电压电平(AVD)的参考电压RAMP。 

然后，在预定时间之后，允许第一电流源34为接通状态。因此，在第一电流源34内部，电流从第四NMOS晶体管M4流到第二NMOS晶体管M2，并且在输出电阻31中发生IR降低。结果，从参考电压产生电路210输出的参考电压RAMP的电压电平被降低。 

然后，进一步在预定时间过去之后，在第一电流源34为接通状态的状态下允许第二电流源35为接通状态。结果，流过输出电阻31的电流量进一步增加，并且参考电压RAMP的电压电平被进一步降低。然后，每隔预定的时间，顺序地允许其他电流源为接通状态，其中参考电压RAMP的输出电压电平随时间线性降低。因此，产生并且由参考电压产生电路210输出具有在预定的动态范围中降低的电压电平的波形的参考电压RAMP，该参考电压关于时间以预定的斜率降低。 

[参考电压产生电路的设计概览] 

此处，描述布置在参考电压产生电路210内部的每个NMOS晶体管的设计概览。此处，主要描述布置在参考电压产生电路210内部的第一NMOS晶体管M1和布置在第一电流源34内部的每个NMOS晶体管的设计概览。此外，其他电流源被设计为类似于第一电流源34。 

在设计布置在第一电流源34内部的每个NMOS晶体管中的要点是，第二NMOS晶体管M2典型地在饱和区域中工作(工作点处于饱和区域中)。对此的理由如下。 

由于如上所述，成为对流过第二NMOS晶体管M2的电流Ith的监控侧的第一NMOS晶体管M1形成二极管连接，所以第一NMOS晶体管M1典型地在饱和区域中工作。在这样的情况下，当第二NMOS晶体管M2没有在饱和区域中而是在线性区域中工作时，被复制到(流过)第二NMOS晶体管M2的电流量偏离期望的电流量，其中难以获得期望的参考电压RAMP。因此，在参考电压产生电路210中，需要典型地在饱和区域中运行第二NMOS晶体管M2。 

此外，第三NMOS晶体管M3和第四NMOS晶体管M4不仅用作第一电流源34的控制开关而且也用作第二NMOS晶体管M2的级联(cascode)。因此，为了设计参考电压产生电路210，需要将第三NMOS晶体管M3和第四NMOS晶体管M4设计为也在饱和区域中工作。 

为满足上述条件用于第一NMOS晶体管M1至第四NMOS晶体管M4的具体 设计技术如下。 

首先，第一NMOS晶体管M1和第二NMOS晶体管M2中的每一个的尺寸(沟道尺寸)被确定为使得过驱动(overdrive)电压Vdsat(＝Vgs-Vth)足够高。在此，Vgs是每个NMOS晶体管的栅级-源极电压，并且Vth是每个NMOS晶体管的阈值。通常，例如，优选的是，确保过驱动电压为大约100mV。 

然而，在考虑到过驱动电压Vdsat确定第一NMOS晶体管M1和第二NMOS晶体管M2的尺寸时，需要考虑由于制造过程的不均匀(unevenness)。例如，在通过使用多晶硅电阻等产生成为参考电流Iref的基础的参考电流的情况下，有可能在参考电流Iref中发生大约±20％的不均匀。此外，例如，取决于所使用的处理，在每个晶体管的阈值电压Vth中发生大约100mV的不均匀。因此，在设计第一NMOS晶体管M1和第二NMOS晶体管M2时，需要检查能够在所有条件下被确保的过驱动电压Vdsat。 

然而，难以在所有条件下检查过驱动电压Vdsat。事实上，首先，在最严格的条件下确定第一NMOS晶体管M1和第二NMOS晶体管M2的尺寸。更具体地，在参考电流Iref的值小，并且阈值Vth低的条件下，确定第一NMOS晶体管M1和第二NMOS晶体管M2的尺寸，从而能够确保足够的过驱动电压Vdsat。因此，可以在所有其他条件下，获取在第一NMOS晶体管M1和第二NMOS晶体管M2中的足够的过驱动电压Vdsat。 

接下来，设计第三NMOS晶体管M3和第四NMOS晶体管M4的尺寸，并且类似于第一NMOS晶体管M1和第二NMOS晶体管M2的设计执行其设计。换言之，在参考电流Iref的值小，并且阈值Vth低的条件下，确定第三NMOS晶体管M3和第四NMOS晶体管M4的尺寸，从而能够获得足够的过驱动电压Vdsat。 

然而，在此时，调节NMOS晶体管的尺寸，使得第三NMOS晶体管M3和第四NMOS晶体管M4的过驱动电压Vdsat处于与第二NMOS晶体管M2的过驱动电压Vdsat相同的电平。作为在上述条件下执行的设计的结果，在难以在饱和区域中运行第二NMOS晶体管M2和第四NMOS晶体管M4的情况下，重新考虑设计规范。 

接下来，在上述条件下设计的每个NMOS晶体管中，检查在与上述条件相反的条件下，换言之，在参考电流Iref的值大、并且阈值电压Vth高的条件下，每个NMOS晶体管是否在饱和区域中工作。在检查到在这样的条件下每个NMOS晶体管在饱和区域中工作的情况下，在上述设计中每个NMOS晶体管的工作点 没有问题。 

此外，在检查每个NMOS晶体管的工作的上述过程中，检查第二NMOS晶体管M2和第四NMOS晶体管M4中的每一个是否满足NMOS晶体管的饱和标准公式Vds-Vdsat＞0。在此，Vds是每个NMOS晶体管的漏极-源极电压。 

在参考电流Iref增加并且每个NMOS晶体管的阈值电压Vth变高的情况下，过驱动电压Vdsat比在参考电流Iref的值小、并且每个NMOS晶体管的阈值电压Vth低的条件下的更高。因此，在参考电流Iref大、并且每个NMOS晶体管的阈值电压Vth高的条件下，为了满足上述饱和标准公式，重要的是，在每个NMOS晶体管的电压Vds中确保某种程度的电压余地。 

[源电压的低电压实现的效果] 

在参考电压产生电路210中，如上所述，确定每个NMOS晶体管的尺寸。在参考电压产生电路210中，在对于每个NMOS晶体管的电压余地能够通过上述设计来充分确保的情况下，为了进一步提高精度，可以采用级联结构(图2)。 

然而，在进行了源电压的低电压实现时，即使在布置在参考电压产生电路210内部的NMOS晶体管被如上所述设计时，电压余地降低。因此，在这样的情况下，难以确保每个NMOS晶体管在饱和区域中工作，例如，由于在使用时功率源变化、温度变化等的影响。更具体地，发生以下问题。 

(1)当被提供到第四NMOS晶体管M4的漏极端子侧的源电压AVD降低时，难以确保第四NMOS晶体管M4在饱和区域中工作。 

(2)当被提供到第四NMOS晶体管M4的栅级端子侧的源电压DVD降低时，难以确保第二NMOS晶体管M2在饱和区域中工作。 

以下更详细地参考图3描述在上述(1)和(2)表达的问题。图3表示其中用于控制第一电流源34的第一开关控制信号SW1被置为“H(高)电平”，并且电流Ith流过第四NMOS晶体管M4的状态，即，当第一电流源34处于接通状态时工作的情况。在图3中，为简化描述，示出了其中仅第一电流源34处于接通状态的示例，没有示出其他电流源。 

首先，描述上述问题(1)。当被提供到第四NMOS晶体管M4的漏极端子的源电压AVD被降低时，难以确保第四NMOS晶体管M4的漏极-源极电压Vds4的足够的值。在这样的情况下，在第四NMOS晶体管M4中难以满足上述的饱和标准公式(Vds-Vdsat＞0)，并且第四NMOS晶体管M4的工作点会容易地偏离饱和区 域并且进入线性区域。 

当第四NMOS晶体管M4的工作点进入线性区域时，第四NMOS晶体管M4类似于电阻工作。在这样的情况下，第二NMOS晶体管M2的漏极-源极电压Vds2根据参考电压RAMP关于时间的变化而变化，并且结果参考电压RAMP的线性恶化。 

此外，第四NMOS晶体管M4的漏极-源极电压Vds4受到在输出电阻31中的IR降低量，即，参考电压RAMP的动态范围的极大影响。因此，在需要将参考电压RAMP的动态范围设置为大的情况下，变得更难以确保第四NMOS晶体管M4的漏极-源极电压Vds4的足够的值。 

接下来，描述上述问题(2)。在第二NMOS晶体管M2和第四NMOS晶体管M4在饱和区域中工作的情况下，第四NMOS晶体管M4的栅级-源极电压Vgs4由流过第二NMOS晶体管M2的电流Ith确定。此外，第二NMOS晶体管M2的漏极-源极电压Vds2由在施加到第四NMOS晶体管M4的栅级端子的源极电压DVD和第四NMOS晶体管M4的栅级-源极电压Vgs4之间的差(DVD-Vgs4)确定。 

然而，电流Ith由第二NMOS晶体管M2的栅级-源极电压Vgs2确定，并且，在忽略两通道长度调制的情况下，电流Ith不取决于第二NMOS晶体管M2的漏极-源极电压Vds2。因此，当源电压DVD降低时，难以获得第二NMOS晶体管M2的漏极-源极电压Vds2(＝DVD-Vgs4)的足够的值。 

在这样的情况下，在第二NMOS晶体管M2中难以满足上述饱和标准公式(Vds-Vdsat＞0)，并且第二NMOS晶体管M2的工作点可能容易偏离饱和区域并且进入线性区域。当第二NMOS晶体管M2的工作点进入线性区域时，被复制到第二NMOS晶体管M2的电流Ith不是期望的值，并且参考电压RAMP的动态范围在大的范围内变化。 

此外，第二NMOS晶体管M2类似于电阻工作。因此，在第二NMOS晶体管M2和第四NMOS晶体管M4之间的电势Vs4是通过平衡第二NMOS晶体管M2的漏极-源极电压Vds2和第四NMOS晶体管M4的栅级-源极电压Vgs4而获取的电势。 

如上所述，在图2中示出的参考电压产生电路210的结构中，在进行了各种源电压的低电压实现时，难以确保每个NMOS晶体管的工作点处于饱和区域。然后，当每个NMOS晶体管的工作点偏离饱和区域时，如上所述，参考电压RAMP的线性减弱，或者动态范围改变。 

通常，在分类步骤中排除其工作点如上所述偏离的产品(固态成像设备)。因此，在难以限制源电压等的规范的情况下，其工作点偏离的产品的数量增加，并且产品的生产率降低。结果，存在如下问题：产品(固态成像设备)的成本增加。 

此外，在其中参考电压RAMP的斜率能够被改变的固态成像设备中，通过由布置在前面的级中的(图中未示出的)块来调节参考电流Iref的量而改变参考电压RAMP的斜率。在这样的情况下，当其中参考电流Iref能够被改变的范围被变宽时，参考电压RAMP的斜率的变化范围增大，由此变得难以确保每个NMOS晶体管的工作点。 

[2.第一实施例] 

如上所述，在布置在参考电压产生电路内部的每个NMOS晶体管的工作点由于在制造过程中的变化或诸如功率源的变化和使用时温度的变化等因素而偏离饱和区域的情况下，难以获得期望的参考电压RAMP。因此，在根据第一实施例的固态成像设备中，参考电压产生电路由尺寸可变的NMOS晶体管(后面要描述的尺寸可变的NMOS晶体管)构成。然后，在由于上述因素而难以获得期望的参考电压RAMP的情况下，通过调节布置在参考电压产生电路内部的每个尺寸可变的每个NMOS晶体管(MOS晶体管)的尺寸来确保工作点。 

[固态成像设备的结构] 

首先，描述根据该实施例的固态成像设备的结构。图4示出了信号输出级附近的根据该实施例的固态成像设备的电路结构。此外，在该实施例中，作为固态成像设备，举例描述列平行类型CMOS图像传感器。在图4中，为简化描述，主要地，仅描述一个涉及调节参考电压RAMP的过程的电路部分，即，调节布置在参考电压产生电路内部的每个NMOS晶体管的尺寸(工作点)的过程。 

固态成像设备100包括像素阵列单元1和对于像素阵列单元1的每列布置的垂直信号线VSL(读出信号线)，该像素阵列单元1通过在行方向和列方向上以矩阵模式(二维模式)布置多个像素(图中未示出)构成。 

此外，固态成像设备100包括虚拟(dummy)像素2(测试电压施加单元)、选择晶体管3、垂直信号线侧边连接开关4(垂直信号线连接开关)、比较器5和计数器6。在此，虚拟像素2、选择晶体管3、垂直信号线侧边连接开关4、比较 器5和计数器6对于每个垂直信号线VSL布置并且根据从像素阵列单元1侧的提到的顺序布置。 

此外，固态成像设备包括传感放大器7、逻辑电路8(工作点控制单元)、参考电压产生电路9、测试电压产生电路10(电压产生电路)和测试电压切换电路11(控制电压切换单元)。 

虚拟像素2由NMOS晶体管构成。虚拟像素2的漏极端子连接到源电压AVD的提供端子，并且虚拟像素2的源极端子连接到选择晶体管3的漏极端子。此外，虚拟像素2的栅级端子通过测试电压切换电路11连接到测试电压产生电路10。 

此外，虚拟像素2不是切换元件而是作为放大器电路(放大器)工作并且将相应于施加到栅级端子的电势(控制电压)的测试电压Vt通过选择晶体管3施加(输出)到垂直信号线VSL。 

选择晶体管3由NMOS晶体管构成并且布置在虚拟像素2和垂直信号线VSL之间。选择晶体管3的漏极端子连接到虚拟像素2的源极端子，并且选择晶体管3的源极端子连接到垂直信号线VSL。此外，选择晶体管3的栅级端子连接到虚拟像素选择线DL。 

此外，当高电平的虚拟选择信号通过虚拟像素选择线DL被施加到选择晶体管3的栅级时，选择晶体管处于接通状态，并且由此虚拟像素2处于被选择的状态。然后，在被选择的状态中，选择晶体管3将从虚拟像素2输出的测试电压Vt传输到垂直信号线VSL。 

垂直信号线侧边连接开关4是在调节参考电压RAMP时处于接通状态并且在其他时候(例如在执行普通图像拍摄操作时)处于断开状态的开关。此外，垂直信号线侧边连接开关4的一个端子连接到相应的垂直信号线VSL、而垂直信号线侧边连接开关4另一个端子连接到侧边连接线CL。 

布置垂直信号线侧边连接开关4的理由如下。对于每个垂直信号线VSL，从虚拟像素2施加到垂直信号线VSL的测试电压Vt的值由于在虚拟像素2中的变化而改变。结果，在施加到垂直信号线VSL的测试电压Vt中发生内部列误差，并且由此参考电压RAMP的调节精度下降。 

在该实施例中，为了抑制在虚拟像素2中的变化的影响，当调节参考电压RAMP时，所有的垂直信号线侧边连接开关4允许为接通状态，并且所有垂直信号线VSL连接在一起。因此，每个垂直信号线VSL的电势(测试电压Vt)被平均为相同的电势，因此能够抑制内部列误差的问题。 

比较器5的一个输入端子连接到垂直信号线VSL，而其另一个输入端子连接到参考电压产生电路9。比较器5将从参考电压产生电路9输入的参考电压RAMP与从(图中未示出的)像素或虚拟像素2施加到垂直信号线VSL的输出电压进行比较。此外，比较器5的输出端子连接到计数器6，比较器5将比较处理的结果输出到计数器6。 

计数器6测量直到比较器5的比较处理完成的时间，更具体来说是直到检测的像素信号的电压电平和参考电压RAMP的电压电平交叉的时间。此外，计数器6连接到传感放大器7并将计数的数字(比较时间)输出到传感放大器7。 

传感放大器7将从计数器6输入的比较时间(计数器数)转换为与之相应的输出码。从而，模拟像素信号被转换为数字信号。此外，传感放大器7连接到逻辑电路8，并且传感放大器7将转换的输出码输出到逻辑电路8。 

逻辑电路8是控制固态成像设备100的整个操作的控制设备和计算处理设备。在该实施例中，逻辑电路8不仅在执行正常操作时而且在执行对参考电压RAMP的调节处理时，控制每个单元的操作。 

更具体地，逻辑电路8检测当执行对参考电压RAMP的调节处理时参考电压RAMP的波形的失稳(与线性的偏离或动态范围中的变化)。然后，逻辑电路8基于检测的结果，确定布置在参考电压产生电路9内部的每个尺寸可变的NMOS晶体管的工作点是否偏离饱和区域。此外，逻辑电路8分别连接到参考电压产生电路9和测试电压切换电路11并且基于在调节参考电压RAMP时的确定结果，将工作点调节信号和开关控制信号分别输出到参考电压产生电路9和测试电压切换电路11。然后，逻辑电路8基于每个输出信号控制每个电路。后面将详细描述逻辑电路8的结构。 

参考电压产生电路9产生用于执行像素信号的A/D转换的参考电压RAMP并且将参考电压RAMP输出到比较器5。在该实施例中，参考电压产生电路9不仅在执行正常操作时而且在调节参考电压RAMP时产生并输出参考电压RAMP。 

参考电压产生电路9在调节参考电压RAMP时基于从逻辑电路8输入的工作点调节信号改变每个尺寸可变NMOS晶体管的尺寸以便调节工作点使得参考电压产生电路9在饱和区域中工作。后面将详细描述参考电压产生电路9的特别结构。 

测试电压产生电路10，例如，由电阻梯(resistor ladder)等构成并在调节参考电压RAMP时产生相应于被施加到垂直信号线VSL的测试电压Vt的控制信号。 此时，测试电压产生电路10产生相应于各种电压电平的测试电压Vt的控制电压。此外，测试电压产生电路10连接到测试电压切换电路11并且将产生的控制电压输出到测试电压切换电路11。 

此时，测试电压产生电路10，首先，对于预定的第一时间段输出相应于恒定的电压电平(参考电压电平)的测试电压Vt的控制电压。然后，测试电压产生电路10对于预定的第二时间段输出相应于各种电压电平的测试电压Vt的控制电压。然后，当每预定的时间改变第二时间段的测试电压Vt的电压电平的同时，测试电压产生电路10重复第一和第二时间段的控制电压输出操作。 

此外，在当执行正常图像的拍摄操作时执行CDS(相关复式取样)处理的情况下，首先在复位像素时在信号读出时间段(P相位时间段)期间互相比较输出电压和参考电压RAMP。然后在检测像素信号时在信号读出时间段(D相位时间段)期间互相比较输出电压和参考电压RAMP。 

因此，在该实施例中，当执行对参考电压RAMP的调节处理时，其中测试电压产生电路10输出相应于参考电压电平的测试电压Vt的控制电压的第一时间段与P相位时间段相关。此外，其中测试电压产生电路10输出相应于各种电压电平的测试电压Vt的控制电压的第二时间段与D相位时间段相关。换言之，在执行对参考电压RAMP的调节时在测试电压Vt和参考电压RAMP之间的比较处理类似于在执行图像拍摄操作时的输出电压和参考电压RAMP之间的比较处理。 

然而，在由测试电压产生电路10产生的控制电压被改变预定的改变量的情况下，通常，在被施加到垂直信号线VSL的测试电压Vt中的改变量与由于虚拟像素2的增益的影响而在控制电压中的改变量不同。因此，考虑到虚拟像素2的增益，调节从测试电压产生电路10输出的控制电压，使得具有期望的改变量的期望电平的测试电压Vt被施加到垂直信号线VSL。 

测试电压切换电路11在从测试电压产生电路10输出的、相应于P相位时间段的测试电压Vt的控制电压(图4中示出的P相位电压)和在从测试电压产生电路10输出的、相应于D相位时间段的测试电压Vt的控制电压(图4中示出的D相位电压)之间切换。 

[逻辑电路的结构] 

接下来，参考图5描述逻辑电路8的结构。图5是示出根据该实施例的固态成像设备100的逻辑电路8的内部框图。 

逻辑电路8包括传感器控制管理块21、输出码确定电路22、平均电路23、管理存储器24、计算电路25和调节值确定电路26。 

传感器控制管理块21控制固态成像设备100的整个操作。在该实施例中，传感器控制管理块21当执行对参考电压RAMP的调节处理时控制每个单元的操作。更具体地，传感器控制管理块21通过将VSL侧边连接控制信号输出到垂直信号线侧边连接开关4，控制垂直信号线侧边连接开关4转换为接通/断开。此外，通过将开关控制信号输出到测试电压切换电路11，传感器控制管理块21控制测试电压切换电路11的切换操作。 

输出码确定电路22连接到传感放大器7并且从传感放大器7接收输出码，作为输入。输出码确定电路22包括缓冲器22a并且将从传感放大器7输入的数据临时存储到缓冲器中。然后，输出码确定电路22基于从传感器控制管理块21输入的数据确定控制信号确定，从传感放大器7输入的数据是否是在正常成像操作时的成像的数据还是在调节参考电压RAMP时的测试数据。在输入信号是成像的数据的情况下，输出码确定电路22作为视频数据输出数据。另一方面，在输入数据是测试数据的情况下，输出码确定电路22将数据输出到平均电路23。 

平均电路23相应于列数计算，从输出码确定电路22输入的测试数据的平均值(相应于D相位时间段的测试电压Vt的输出码)。然后，平均电路23将对于测试电压Vt的每个电平计算的测试数据的平均值(输出码)输出到管理存储器24。 

此外，如上所述，当调节参考电压RAMP时，通过使用布置在每列中的垂直信号线侧边(lateral)连接开关4，对垂直信号线VSL的电势(测试电压Vt)进行平均。然而，此后，对于每个垂直信号线VSL的输出信号由布置在相应列中的比较器5和计数器6执行各种处理。因此，在从列中输出的数据中存在变化，并且因此，在该实施例中，通过布置平均电路23消除了在测试数据中的变化的影响。然而，在从列中输出的测试数据中的变化小的情况下，可以采用其中没有布置平均电路23的结构，并且将预定列的测试数据输出到管理存储器24，作为输出码。 

管理存储器24存储对于从平均电路23输入的测试电压Vt的每个电平的输出码的电平(平均值)，和从其中的传感器控制管理块21输入的测试电压Vt的电平。此外，管理存储器24对于测试电压Vt的电平存储从计算电路25输入的输出码的理想改变特征曲线(以下称为理想特征曲线)的数据和其中的输出码的线性误差。在此时，这些数据通过如在管理存储器24内部的管理表那样布置所述数据 来管理。后面将详细描述该管理表的特别结构。 

计算电路25对于存储在管理存储器24中的在调节参考电压RAMP时的测试电压Vt的每个电平，基于输出码(平均值)的值，计算输出码的理想特征曲线。此外，计算电路25对于在调节参考电压RAMP时测量的测试电压Vt的每个电平和计算的输出码的理想特征曲线的数据，基于输出码(平均值)的数据，计算输出码的线性误差。此外，由于线性误差对于低亮度侧和高亮度侧具有各种权重(对视频的图像质量的影响的程度)，计算电路25输出低亮度侧和高亮度侧上的线性误差的最大值(以下称为最大线性误差)。 

然后，计算电路25将计算的输出码的理想特征曲线的输出数据、线性误差和在低亮度侧和高亮度侧上的最大线性误差输出到管理存储器24。然后，计算电路25进入休眠状态。后面将详细描述用于在计算电路25中计算输出码的理想特征曲线和输出码的线性误差的技术。 

调节值确定电路26从管理存储器24获取由计算电路25计算的、在低亮度侧和高亮度侧上的最大线性误差。然后，管理值确定电路26基于输出码的最大线性误差，确定对布置在参考电压产生电路9内部的每个尺寸可变的NMOS晶体管的工作点的调节值(尺寸的调节量)。 

在此时，调节值确定电路26将每个最大线性误差与预先设置的相应阈值比较。然后，调节值确定电路26确定对布置在参考电压产生电路9内部的每个尺寸可变的NMOS晶体管的工作点的调节值，使得每个线性误差在相应的阈值之内拟合。然后，调节值确定电路26将相应于调节值的工作点调节信号输出到参考电压产生电路9。 

此外，调节值确定电路26包括在其内部的存储器26a，并且将对过去的工作点的调节值的趋势存储在存储器26a中，使得可以被管理。在该实施例中，考虑到工作点的趋势状态，也确定对布置在参考电压产生电路9内部的每个尺寸可变的NMOS晶体管的工作点的调节值。 

在该实施例中，尽管描述了其中在逻辑电路8中提供了对参考电压RAMP的调节和控制功能的示例，但是本公开不限于此。因此，可以分开布置专用于调节和控制参考电压RAMP的电路块。然而，例如，在执行正常图像拍摄操作等时难以调节参考电压产生电路9的工作点，并且因此，优选在调节参考电压RAMP时每个单元的工作由管理固态成像设备100的工作状态的逻辑电路8控制。 

[参考电压产生电路的等效图电路] 

接下来，参考图6描述根据该实施例的参考电压产生电路9的结构。图6是参考电压产生电路9的等效图电路的电路图。在图6中，为简化描述，示出了其中仅后面要描述的第一电流源40处于接通状态的示例，而其他电流源没有示出。 

参考电压产生电路9包括参考电流源30、输出电阻31、第一非电路32、第一尺寸可变NMOS晶体管M10至第四尺寸可变NMOS晶体管M40(MOS晶体管)。在该实施例中，第一电流源40由第二尺寸可变NMOS晶体管M20至第四尺寸可变NMOS晶体管M40构成。 

如通过比较在图6中示出的参考电压产生电路9和图2中示出的参考电压产生电路210而明显的是，图6中示出的参考电压产生电路9具有通过以尺寸可变NMOS晶体管来代替在图2中示出的参考电压产生电路210内部的NMOS晶体管而获得的结构。其他结构与图2中示出的参考电压产生电路210的相同。 

在该实施例中，基于从逻辑电路8输入的工作点调节信号，改变第一尺寸可变NMOS晶体管M10至第四尺寸可变NMOS晶体管M40的晶体管尺寸。因此，自动地调节布置在参考电压产生电路9内部的每个尺寸可变的NMOS晶体管的工作点。 

然而，在此时，以相同的速率改变四个尺寸可变NMOS的尺寸。对此的理由是，在四个尺寸可变NMOS的尺寸没有以相同的速率被改变的情况下，存在如下问题，即，由电流镜像电路当前复制到第一电流源40的电流量改变或每个晶体管的工作点偏离期望的位置。 

此处描述的NMOS晶体管的尺寸在此代表晶体管的沟道宽度W与其沟道长度L的W/L比、平行地被驱动的晶体管的数量等。在该实施例中，如将参考后面将要描述的参考电压产生电路9的实现电路所要描述的，通过能够被并行地驱动的多个NMOS晶体管(子NMOS晶体管)构成每个尺寸可变NMOS晶体管。因此，通过调节要并行被驱动的NMOS晶体管的数量，改变每个尺寸可变NMOS的尺寸。 

例如，将考虑其中在图6中示出的参考电压产生电路9中第一尺寸可变NMOS晶体管M10由64个NMOS晶体管构成，并且第二尺寸可变NMOS晶体管M20由12个NMOS晶体管构成的情况。此外，将考虑其中第三尺寸可变NMOS晶体管M30和第四尺寸可变NMOS晶体管M40分别由6个NMOS晶体管构成的情况。此外，在此，在所有NMOS晶体管被并行驱动时每个尺寸可变NMOS晶体管 的尺寸假定为“1”。 

在这样的条件下，将描述其中每个尺寸可变NMOS晶体管的尺寸被改变为1/2的情况。在该情况下，将NMOS晶体管的沟道宽度W改变为一半和将并行驱动的NMOS晶体管的数量改变为一半是相等的。因此，在该情况下，在第一尺寸可变NMOS晶体管M10至第四尺寸可变NMOS晶体管M40中并行驱动的NMOS晶体管的数量可以被置为32、6、3和3。 

在通过将在每个尺寸可变NMOS晶体管中并行驱动的NMOS晶体管的数量配置为一半来将尺寸设置为1/2的情况下，每个尺寸可变NMOS晶体管的互感Gm下降(1/2)1/2倍。此外，在该情况下，过驱动电压Vdsat下降21/2倍。 

因此，在该实施例中，在流过第一电流源40的电流Ith为低的条件下，尺寸可变NMOS晶体管的尺寸被减小以确保过驱动电压Vdsat的足够值。另一方面，在流过第一电流源40的电流Ith为高的条件下，每个尺寸可变NMOS晶体管的尺寸被增加以确保饱和电压余地的足够值(＝Vds-Vdsat)。 

[参考电压产生电路的电路实现的示例] 

图7示出了根据该实施例的参考电压产生电路9的实现电路的结构示例。在图7中示出的参考电压产生电路9，相同的参考编号用于与图6中示出的参考电压产生电路9的结构相同的结构。 

如上所述，布置在图6中示出的参考电压产生电路9内部的每个尺寸可变的NMOS晶体管，由能够被并行驱动的多个NMOS晶体管构成，并且通过调节并行驱动的NMOS晶体管的数量，改变晶体管的尺寸。更具体地，在该实施例中，每个电流源由能够被并行驱动的多个子电流源构成。然后，通过调节并行驱动的子电流源的数量，改变布置在参考电压产生电路9内部的每个尺寸可变的NMOS晶体管的尺寸以调节参考电压RAMP的波形。在图7中示出的示例中，其中示出了图6中示出的每个尺寸可变NMOS晶体管的示例由能够被并行驱动的两个NMOS晶体管构成。 

参考电压产生电路9的实现电路包括参考电流源30、输出电阻31、转接开关43和第一非电路44至第四非电路47。此外，参考电压产生电路9包括第一NMOS晶体管M11、第二NMOS晶体管M21、第三NMOS晶体管M31和第四NMOS晶体管M41。此外，参考电压产生电路9包括第五NMOS晶体管M12、第六NMOS晶体管M22、第七NMOS晶体管M32、第八NMOS晶体管M42和第九NMOS晶体管 M50。 

在图7中示出的示例中，在图6中示出的第一尺寸可变NMOS晶体管M10由第一NMOS晶体管M11和第五NMOS晶体管M12(子MOS晶体管)构成。此外，图6中示出的第二尺寸可变NMOS晶体管M20由第二NMOS晶体管M21和第六NMOS晶体管M22构成。此外，图6中示出的第三尺寸可变NMOS晶体管M30由第三NMOS晶体管M31和第七NMOS晶体管M32构成。此外，图6中示出的第四尺寸可变NMOS晶体管M40由第四NMOS晶体管M41和第八NMOS晶体管M42构成。每个电路元件的在参考电流源30侧上的连接关系如下。 

参考电流源30的电流流入侧端子连接到源电压AVD的提供端子，并且参考电流源30的电流流出侧端子连接到第一NMOS晶体管M11和第五NMOS晶体管M12的漏极端子。 

第一NMOS晶体管M11的栅级端子连接到第二NMOS晶体管M21和第六NMOS晶体管M22的栅级端子，并且第一NMOS晶体管M11的源极端子接地(地电压AVS)。此外，第一NMOS晶体管M11的栅级端子连接到其漏极端子(形成二极管连接)。此外，第一NMOS晶体管M11反偏置端子(体端子)接地。 

第五NMOS晶体管M12的栅级端子连接到转换开关43，并且第五NMOS晶体管M12的源极端子接地。此外，第五NMOS晶体管M12的反偏置端子接地。 

转换开关43被控制为根据第一尺寸切换信号HD-HV切换并且在第一尺寸切换信号HD-HV处于“H”电平的情况下将第五NMOS晶体管M12的栅级端子接地。另一方面，在第一尺寸切换信号HD-HV为L(低)电平的情况下，转换开关43将第五NMOS晶体管M12的栅级端子连接到第二NMOS晶体管M21和第六NMOS晶体管M22的栅级端子。此处，第一尺寸切换信号HD-HV和后面要描述的第二尺寸切换信号HD-LV是当改变布置在参考电压产生电路9内部的每个尺寸可变NMOS晶体管的尺寸时使用的控制信号。 

第二NMOS晶体管M21的漏极端子连接到第三NMOS晶体管M31和第四NMOS晶体管M41的源极端子，并且第二NMOS晶体管M21的源极端子接地。此外，第二NMOS晶体管M21的反偏置端子接地。 

第三NMOS晶体管M31的漏极端子连接到源电压AVD的提供端子，并且第三NMOS晶体管M31的栅级端子连接到第一非电路44的输出端子。此外，第一非电路44的两个输入端子中，一个输入端子连接到“L”电平信号的提供端子(图中未示出)，而另一个端子连接到第二非电路45的输出端子。此外，第三NMOS 晶体管M31的反偏置端子接地。 

第四NMOS晶体管M41的漏极端子连接到参考电压RAMP的输出端子和输出电阻31(电阻值Rout)的一个端子。此外，输出电阻31的另一个端子连接到源电压AVD的提供端子。此外，第四NMOS晶体管M41的栅级端子连接到第二非电路45的输出端子。此外，第二非电路45的两个输入端子中，一个输入端子连接到“L”电平信号的提供端子，而另一个输入端子连接到第一开关控制信号SW1的反相(反转)信号SW1′的提供端子。此外，反相信号SW1′从第一开关控制信号SW1的提供端子通过(图中未示出的)反相器输出。此外，第四NMOS晶体管M41的反偏置端子接地。 

第六NMOS晶体管M22的漏极端子连接到第七NMOS晶体管M32和第八NMOS晶体管M42的源极端子，并且第六NMOS晶体管M22的源极端子接地。此外，第六NMOS晶体管M22的反偏置端子接地。 

第七NMOS晶体管M32的漏极端子连接到源电压AVD的提供端子，并且第七NMOS晶体管M32的栅级端子连接到第三非电路46的输出端子。此外，在第三非电路46的两个输入端子中，一个输入端子连接到第二尺寸切换信号HD-LV的(图中未示出的)提供端子，而另一个输入端子连接到第四非电路47的输出端子。此外，第七NMOS晶体管M32的反偏置端子接地。 

第八NMOS晶体管M42的漏极端子连接到参考电压RAMP的输出端子和输出电阻31的一个端子。此外，第八NMOS晶体管M42的栅级端子连接到第四非电路47的输出端子。此外，在第四非电路47的两个输入端子中，一个输入端子连接到第二尺寸切换信号HD-LV的提供端子。此外，第四非电路47的另一个输入端子连接到第一开关控制信号SW1的反相信号SW1′的提供端子。此外，第八NMOS晶体管M42的反偏置端子接地。 

第九NMOS晶体管M50的漏极端子连接到第七NMOS晶体管M32和第八NMOS晶体管M42的源极端子，而第九NMOS晶体管M50的源极端子接地。此外，第九NMOS晶体管M50的栅级端子连接到第一尺寸切换信号HD-HV的提供端子。 

此外，第九NMOS晶体管M50被布置为控制第六NMOS晶体管M22被切换为接通/断开。更具体地，当第一尺寸切换信号HD-HV处于“H”电平时，后面将描述的第二子电流源42处于断开状态，但是布置在第二子电流源42内部的第六NMOS晶体管M22的栅级端子处于被施加以电压的状态。在这样的情况下，从第 六NMOS晶体管M22会产生漏电流。因此，在该实施例中，在这样的情况下，第九NMOS晶体管M50被切换为接通以允许漏电流流过第九NMOS晶体管M50，由此抑制漏电流的影响。 

在根据该实施例的参考电压产生电路9中，第一子电流源41由第二NMOS晶体管M21、第三NMOS晶体管M31和第四NMOS晶体管M41构成。此外，在该实施例中，第二子电流源42由第六NMOS晶体管M22、第七NMOS晶体管M32和第八NMOS晶体管M42构成。此外，在该实施例中，布置在图6中示出的参考电压产生电路9内部的第一电流源40由第一子电流源41和第二子电流源42构成。 

此外，在该实施例中，作为用于控制第一子电流源41被切换为接通/断开的逻辑块，使用第一非电路44和第二非电路45。在该实施例中，通过第一非电路44和第二非电路45控制第三NMOS晶体管M31和第四NMOS晶体管M41被切换为接通/断开并且被控制为使得当一个处于接通状态时，另一个处于断开状态。 

此外，在该实施例中，作为用于控制第二子电流源42被切换为接通/断开的逻辑块，使用第三非电路46和第四非电路47。在该实施例中，通过第三非电路46和第四非电路47控制第七NMOS晶体管M32和第八NMOS晶体管M42被切换为接通/断开并且被控制为使得当一个处于接通状态时，另一个处于断开状态。 

此外，如后面描述的，例如，为了减小布置在参考电压产生电路9内部的每个尺寸可变的NMOS晶体管的尺寸，需要同时断开布置在第二子电流源42内部的第七NMOS晶体管M32和第八NMOS晶体管M42。在该实施例中，为了实现这样的控制，作为用于控制第二子电流源42被切换为接通/断开的逻辑块，使用非电路(第三非电路46和第四非电路47)。 

此外，在该实施例中，尽管作为用于控制第一子电流源41被切换为接通/断开的逻辑块，类似于第二子电流源42，使用非电路，但是这用于使得在接通/断开控制时第一子电流源41的驱动能力和第二子电流源42的驱动能力相同。 

如上所述，在该实施例中，尽管已经描述了其中使用非电路作为用于控制第二子电流源42被切换为接通/断开的逻辑块，但是本公开不限于此。因此，可以使用任意块，只要其具有能够与对改变布置在参考电压产生电路9内部的每个尺寸可变的NMOS晶体管的尺寸的控制相类似地被控制的结构，在后面将描述该结构。此外，在用于控制布置在参考电压产生电路9内部的每个的NMOS晶体管被切换为接通/断开的信号能够由附加的外部逻辑电路产生的情况下，可以不布置非电路。在这样的情况下，可以减小参考电压产生电路9的电路区域。 

此外，在该实施例中，在要被并行驱动的第一NMOS晶体管M11和第五NMOS晶体管M12的晶体管尺寸之间的比与要被并行驱动的第二NMOS晶体管M21和第六NMOS晶体管M22的晶体管尺寸之间的比相同。此外，在要被并行驱动的第一NMOS晶体管M11和第五NMOS晶体管M12的晶体管尺寸之间的比与要被并行驱动的第三NMOS晶体管M31和第七NMOS晶体管M32的晶体管尺寸之间的比相同。此外，在要被并行驱动的第一NMOS晶体管M11和第五NMOS晶体管M12的晶体管尺寸之间的比与要被并行驱动的第四NMOS晶体管M41和第八NMOS晶体管M42的晶体管尺寸之间的比相同。 

换言之，在该实施例中，在相应于第一子电流源41和第二子电流源42的NMOS晶体管(要被并行驱动的子MOS晶体管)之间的所有尺寸比被构造为相同。因此，即使布置在参考电压产生电路9内部的每个尺寸可变的NMOS晶体管的尺寸改变时，参考电压产生电路9的工作特征也能够不变。 

此外，例如，根据工作点的所需的调节精度、调节范围等，适当地设置在相应于多个子电流源的NMOS晶体管之间的尺寸比。此外，在该实施例中，相应于多个子电流源的NMOS晶体管的尺寸可以互相相同或不同。 

[改变布置在参考电压产生电路内部的每个尺寸可变的NMOS晶体管的尺寸的操作] 

在此，描述用于在调节在图7中示出的参考电压产生电路9的工作点时改变晶体管尺寸的操作。首先，在RAMP输出模式(在第一开关控制信号SW1处于“H”电平的情况下)，将考虑其中第一尺寸切换信号HD-HV和第二尺寸切换信号HD-LV处于“L”电平的情况(以下称为第一驱动状态)。 

在第一驱动状态，第九NMOS晶体管M50被切换为断开，并且第五NMOS晶体管M12的栅级端子连接到其漏极端子以通过转换开关43形成二极管连接。因此，在第一和第五NMOS晶体管M11和M12和第二和第六NMOS晶体管M21和M22之间，构造电流镜像电路。 

此外，在第一驱动状态下，第一非电路44至第四非电路47的输出信号电平为“L”、“H”、“L”和“H”。在这样的情况下，第三NMOS晶体管M31和第七NMOS晶体管M32被切换为断开，并且第四NMOS晶体管M41和第八NMOS晶体管M42被切换为接通。换言之，在第一驱动状态中，第一子电流源41和第二子电流源42二者都处于接通状态。 

接下来，在第一驱动状态中，基于由逻辑电路8计算的输出码的线性误差的确定结果，在需要减小在参考电压产生电路9内部的晶体管尺寸的情况下，如下减小晶体管尺寸。在这样的情况下，其中维持RAMP输出模式的状态中(其中第一开关控制信号SW1维持在“H”电平的状态中)，将第一尺寸切换信号HD-HV和第二尺寸切换信号HD-LV设置为“H”电平(以下该状态称为第二驱动状态)。 

在该第二驱动状态中，第九NMOS晶体管M50处于接通状态，并且第五NMOS晶体管M12的栅级端子通过转换开关43接地。在第二驱动状态中，第一非电路44至第四非电路47的输出信号电平为“L”、“H”、“L”和“L”。 

在该情况下，第二NMOS晶体管M21和第四NMOS晶体管M41被接通，并且其他NMOS晶体管断开。换言之，在第二驱动状态中，第一子电流源41处于接通状态，而第二子电流源42处于断开状态。在这样的情况下，仅第一子电流源41有助于在参考电压产生电路9内部产生参考电压RAMP，并且因此，用于产生参考电压RAMP的、要被并行驱动的NMOS晶体管的数量减小。 

结果，在第二驱动状态中，与第一驱动状态相比，布置在参考电压产生电路9内部的每个尺寸可变的NMOS晶体管的尺寸类似地减小。在该实施例中，布置在参考电压产生电路9内部的每个尺寸可变的NMOS晶体管的尺寸如上被改变。 

在该实施例中，尽管描述了其中对于一个电流源根据两个步骤改变晶体管尺寸的示例，但是本公开不限于此。例如，在难以实现用于规定(诸如源电压)的条件时，可以配置为，例如，一个电流源由三个或多个子电流源构成，并且晶体管尺寸在三个或多个步骤中被改变。在这样的情况下，可以更精细地调节布置在参考电压产生电路9内部的每个尺寸可变的NMOS晶体管的尺寸，由此参考电压产生电路9可以在更优的工作点工作。然而，随着子电流源的数量增加，电路区域增加，并且由此，子电流源的数量的上限由电路区域和布局条件限制。 

[调节参考电压RAMP的原理] 

接下来，描述根据该实施例调节参考电压RAMP的原理。在该实施例中，通过调节布置在参考电压产生电路内部的每个NMOS晶体管的尺寸(工作点)，参考电压RAMP的波形得到调节。 

(1)参考电压RAMP的线性恶化 

如参考图3所述，例如，在进行了被施加到在图3中示出的第一电流源34的源电压AVD的低电压实现的情况下，难以确保布置在第一电流源34内部的第四NMOS晶体管M4的工作点。在该情况下，在第四NMOS晶体管M4的工作点偏离饱和区域时，参考电压RAMP的波形具有弯曲的形状，并且因此，难以确保参考电压RAMP的线性。 

特别地，在源电压AVD低的情况下，参考电压RAMP的动态范围(变化宽度)宽，NMOS晶体管的工作点在高亮度侧上偏离的事件(输出码的全码侧)会频繁发生。 

由此，在该实施例中，检测到参考电压RAMP与线性的偏离，并且布置在参考电压产生电路内部的每个NMOS晶体管的工作点(参考电压RAMP的波形)得到调节。特别地，在每个预定时间段改变其电平期间，测试电压Vt从虚拟像素2被施加到垂直信号线VSL，并且基于在那时获得的输出码关于测试电压Vt的电平的改变特征，检测到参考电压RAMP与线性的偏离。然后，基于检测结果，布置在参考电压产生电路内部的每个NMOS晶体管的尺寸被自动改变，由此工作点得到调节。 

图8示出了在参考电压RAMP的线性恶化的情况下调节参考电压RAMP的原理的概览。由图8中的实线表示的特征曲线是由参考电压产生电路9产生的参考电压RAMP的信号波形，并且在此，示出了理想的参考电压RAMP的信号波形。由图8中的虚线示出特征曲线是在由测试电压产生电路10和虚拟像素2调节工作点时被施加到垂直信号线VSL的测试电压Vt的信号波形。 

图8中示出的P相位时间段相应于在如上所述复位像素时的信号读出时间段，并且，在P相位时间段期间，参考电压RAMP的波形，通常关于时间以预定的斜率下降。在该P相位期间，检测到输出信号的参考电压电平。此外，图8中示出的D相位时间段相应于在检测像素信号时的信号读出时间段，并且，在该D相位时间段期间，参考电压RAMP的波形，通常，也关于时间以预定的斜率下降。此外，在D相位时间段期间参考电压RAMP的电压电平的动态范围(变化宽度)合适地根据输出码的数量被设置，并且，通常，比在P相位期间的宽。 

在该实施例中，如上所述，在对参考电压RAMP的调节过程时对测试电压Vt和参考电压RAMP的比较处理与在图像拍摄操作时对输出电压和参考电压RAMP的比较处理类似地执行。因此，在该实施例中，当调节工作点时，首先，在P相位时间段期间，参考电压电平Vp的测试电压Vt被施加到垂直信号线VSL。 此后，当时间段被切换到D相位时间段时，测试电压Vt的电平被设置为预定的电压电平(图8中示出的Vp和Vd1至Vdn中的一个)并且被施加到垂直信号线VSL。 

此后，当不同地改变在D相位时间段期间被施加的测试电压Vt的电平时，对于每个预定时间(例如，每1小时(对于一行的读出时间段))重复在P相位时间段和D相位时间段期间施加测试电压Vt的处理。然后，在测试电压Vt的每个电平处测量从传感放大器7输出的输出码。在此时，如上所述，由于在P相位时间段期间的电压电平被用作参考，电压电平没有任何更新地被设置为恒定电平(参考电压电平Vp)。 

更具体地，首先，在P相位时间段期间，参考电压电平Vp的测试电压Vt被施加到垂直信号线VSL，并且然后，也在D相位时间段期间，参考电压电平Vp的测试电压Vt被输出到垂直信号线VSL(图8中示出的虚线波形Vt0)。然后，在每个时间段期间，对参考电压RAMP和测试电压Vt进行互相比较，并且由传感放大器7测量相应于比较结果的输出码。 

此后，在预定的时间过去之后，在P相位时间段期间，参考电压电平Vp的测试电压Vt被输出到垂直信号线VSL，并且电压电平Vd1的测试电压Vt(其以ΔV低于参考电压电平Vp)在D相位时间段期间被施加到垂直信号线VSL(图8中示出的虚线波形Vt1)。然后，也在此时，在每个时间段，参考电压RAMP和测试电压Vt被互相比较，并且由传感放大器7测量相应于比较结果(在每个时间段计数的数字量)的输出码。此外在测试电压Vt的电平之间切换的操作以在P相位时间段和D相位时间段之间的切换时间ts来执行并且被控制为由测试电压切换电路11切换。 

然后，在D相位时间段期间，在降低被施加到垂直信号线VSL测试电压Vt的电平时，重复施加上述测试电压Vt和测量输出码的一系列操作。在此时，输出码的值随着测试电压Vt的电平在D相位时间段期间降低而增加。重复施加测试电压Vt和测量输出码的该系列操作，直到测试电压Vt的电平在D相位时间段期间成为当输出码是全码(最大值)时的电压电平的电压电平Vdn(图8中示出的虚线波形Vtn)。 

此外，通常，例如，基于固态成像设备100的性能，预先已知期望的参考电压RAMP的动态范围。因此，在该实施例中，在D相位时间段期间的电压电平被设置为使得在D相位时间段期间的测试电压Vt的信号和参考电压RAMP在参考电压RAMP的整个动态范围上交叉。 

然后，输出码关于在D相位时间段期间在如上所述被测量的测试电压Vt的电平中的变化的变化特征被存储在管理存储器24中。 

此后，基于测量的、输出码关于测试电压Vt的变化特征，计算输出码的线性误差。该计算由计算电路25执行。在该实施例中，线性误差通过使用CDS处理的输出码来计算。例如由计数器6、逻辑电路8等执行CDS处理。此外，通过由在D相位时间段期间进一步降低电压电平ΔV的变化宽度而增加特征数据的值的数量，能够提高输出码的线性误差的计算精度。 

图9示出了对在调节工作点时计算的输出码的线性误差的计算原理。此外，图9是代表了在D相位时间段期间在被施加到垂直信号线VSL的测试电压Vt的电平和从传感放大器7输出的输出码之间的关系的特征曲线图。在图9中示出的特征曲线的水平轴中，水平轴是在D相位时间段期间被施加到垂直信号线VSL的测试电压Vt的电压电平，并且垂直轴是从传感放大器7输出的输出码。 

在布置在参考电压产生电路内部的每个NMOS晶体管的工作点偏移使得不能确保参考电压RAMP的线性的情况下，输出码的变化特征曲线形成弯曲的形状，如由图9中示出的实线表示的测量特征曲线C1，并且在测试电压的电压电平和输出码之间的关系不是线性的。因此，在该实施例中，基于输出码的测量特征曲线C1，计算输出码的线性形状的理想特征曲线C2(图9中示出的虚线的特征)，获得在输出码的测量特征曲线C1和其理想特征曲线C2之间的差，并且该差被称为输出码的线性误差。 

此外，在布置在参考电压产生电路内部的每个NMOS晶体管的工作点处于饱和区域中，并且确保参考电压RAMP的线性的情况下，输出码的变化特征曲线(测量特征曲线C1)具有线性的形状。因此，计算的输出码的线性误差在此代表了参考电压RAMP与线性的偏离。 

在该实施例中，将在D相位时间段期间施加参考电压电平Vp的测试电压Vt时的测量结果(图9中示出的图形的原点)和在在D相位时间段期间施加相应于全码一半的电压电平Vdm的测试电压Vt时的测量结果连接的线被设置为理想特征曲线C2。然而，用于计算理想特征曲线C2的技术不限于该示例中使用的技术，并且可以使用任意的技术。 

此外，在布置在参考电压产生电路内部的每个NMOS晶体管的工作点偏离量增加的情况下，输出码的测量特征曲线C1与理想特征曲线C2的偏离量增加，由此输出码的线性误差增加。因此，在该实施例中，基于计算的线性误差确定， 布置在参考电压产生电路内部的每个NMOS晶体管的工作点、即，布置在参考电压产生电路内部的每个NMOS晶体管的尺寸是否改变。 

更具体地，计算在低亮度侧的与半全码的最大线性误差Δ1和高亮度侧上的最大线性误差Δ2。然后，比较在低亮度侧上的最大线性误差Δ1和预先设置的相应阈值。此外，比较在高亮度侧上的最大线性误差Δ2和预先设置的相应阈值。例如根据所需的调节精度、模拟数字转换的转换精度等，合适地设置相应于每个最大线性误差的每个阈值。 

然后，重复测量上述误差和调节工作点的处理，直到在低亮度侧上的最大线性误差Δ1和在高亮度侧上的最大线性误差Δ2二者都处于相应于阈值的范围之内，换言之，直到获得参考电压RAMP的最佳波形。 

在参考电压RAMP的线性恶化的情况下，如上所述，布置在参考电压产生电路内部的每个NMOS晶体管的工作点得到调节，并且由此参考电压RAMP的波形得到调节。 

(2)在参考电压RAMP的动态范围改变的情况下的调节原理 

如参考图3上述，例如，在进行了图3中示出的源电压DVD的低电压实现的情况下，难以确保布置在第一电流源34内部的第二NMOS晶体管M2的工作点。在这样的情况下，即使当第二NMOS晶体管M2的工作点偏离饱和区域时，第二NMOS晶体管M2的工作点不管输出码的电平而典型地偏离，并且因此，参考电压RAMP的信号波形的线性没有恶化太多。然而，在这样的情况下，如上所述，被复制到第二NMOS晶体管M2的电流Ith不具有期望的值，并且参考电压RAMP的动态范围改变程度大。 

图10示出当参考电压RAMP的动态范围改变时对参考电压RAMP的调节原理的概览。由图10中的实线表示的参考电压RAMP的波形R1是在参考电压产生电路9在饱和区域中工作的情况下(在正常工作时)的波形。此外，由图10中的虚线表示的参考电压RAMP的波形R2是在例如布置在图3中示出的第一电流源34内部的第二NMOS晶体管M2的工作点根据源电压DVD的低电压实现而偏离的情况下的波形。 

在布置在图3中示出的第一电流源34内部的第二NMOS晶体管M2的工作点根据在源电压DVD中的降低而偏离的情况下，尽管波形R2以线性形状随着时间流逝恶化而不至于使得线性恶化，但是斜率变得小于在正常操作时的波形R1的 斜率。结果，参考电压RAMP的动态范围减小。 

如上所述，在参考电压RAMP的斜率小的情况下，当被施加到垂直信号线VSL的测试电压Vt的电平在D相位时间段期间每隔预定的时间被降低时，发生其中参考电压RAMP和测试电压Vt不在等于或低于特定电压电平处交叉的事件。例如，在图10中示出的示例中，当在D相位时间段期间的电压电平等于或低于Vdn-1时，测试电压Vt和参考电压RAMP不交叉。在参考电压RAMP和测试电压Vt如上所述不交叉的情况下，比较时间(计数的数字量)变为最大值。 

换言之，即使在源电压DVD降低并且例如图3中示出的第二NMOS晶体管M2的工作点偏离饱和区域的情况下，其中在D相位时间段期间测试电压Vt的电压电平由参考电压RAMP交叉的范围中，参考电压RAMP的线性不恶化。然而，其中在D相位时间段期间测试电压Vt的电压电平没有由参考电压RAMP交叉的范围中，计数器值作为比较结果大大偏离。 

在这样的情况下，当使用如上所述用于计算输出码的线性误差的技术时，在高亮度侧上的输出码的线性误差大，并且可以检测到，布置在参考电压产生电路内部的每个NMOS晶体管的工作点偏离。因此，即使其中参考电压RAMP的动态范围根据在源电压DVD中的降低而改变的情况下，也可以使用用于在参考电压RAMP的线性恶化时调节工作点的上述技术(基于输出码的线性误差的调节方法)。 

[线性误差管理表的结构] 

输出码的线性误差的上述测量结果存储在管理存储器24中作为管理表。图11代表管理表的一个结构示例。 

在图11中示出的示例，在调节工作点时测试电压Vt的电平的数据、从传感放大器7输出的输出码、相应于理想特征曲线C2的输出码、线性误差和最大线性误差、以及它们的对应关系存储在管理表中。 

此外，在图11中示出的管理表中包括的字段“测试电压电平”中，没有存储在调节工作点时被施加到垂直信号线VSL的电压的测量值而是存储在通过测试电压产生电路10产生控制电压时设置的测试电压Vt的电平。因此，可以进一步简化线性误差的数据管理。此外，在管理表中包括的字段“输出码”中，存储在通过使用上述技术调节工作点时测量的输出码的值。 

此外，通过使用“测试电压电平”和“输出码”的值如下计算写入到在管 理表中包括的字段“理想特征曲线”中的值(输出码)。首先，通过使用以下等式计算理想特征曲线C2的斜率。 

斜率＝(1/2·在全码时的输出码)/(1/2·全码时的测试电压电平) 

在图11中示出的示例中，理想特征曲线C2的斜率是90(＝900/10)。 

此后，通过由写入到字段“测试电压电平”中的电压电平来合成(integrating)理想特征曲线C2的计算的斜率，来计算理想特征曲线C2的输出码。然后，理想特征曲线C2的计算的输出码存储在管理表中包括的字段“理想的特征”中。 

此外，在管理表中包括的“线性误差”是在字段“输出码”的值和字段“理想特征曲线”的值之间的差值。在此，理想特征曲线C2的斜率、输出码和上述线性误差由计算电路25计算。此外，计算电路25通过使用计算的线性误差获得在低亮度侧上的最大线性误差Δ1和在高亮度侧上的最大线性误差Δ2并且将获得的值存储在管理表中包括的字段“最大线性误差”中。 

[用于调节参考电压RAMP的技术] 

接下来，将参考图12描述当调节参考电压RAMP(布置在参考电压产生电路内部的每个NMOS晶体管的工作点)时使用的特定处理技术。图12是示出了根据该实施例对布置在参考电压产生电路内部的每个NMOS晶体管的工作点的调节处理的顺序的流程图。在以下描述的处理示例中，将描述其中在将功率输入到固态成像设备100之后立即开始调节工作点的处理的示例。 

首先，用户将功率输入到固态成像设备100(步骤S1)。然后，将固态成像设备100的工作模式设置为其中测试电压Vt通过虚拟像素2被施加到个垂直信号线VSL的模式(工作点调节模式)(步骤S2)。在此，步骤S2中的设置工作点调节模式的操作可以由固态成像设备100在输入功率时自动执行或可以由用户的预定操作执行。在步骤S2中，逻辑电路8通过允许垂直信号线侧边连接开关4处于接通状态将垂直信号线VSL的电势设置为相同的电势。 

此后，测试电压产生电路10执行对被施加到垂直信号线VSL的测试电压Vt的初始设置(步骤S3)。更具体地，在该实施例中，被施加到垂直信号线VSL的电压电平在参考电压RAMP的D相位时间段期间被设置为在P相位时间段期间施加的参考电压电平Vp。此外，电压电平的设置值被存储在管理存储器24的管理表中。 

然后，虚拟像素2将初始设置的测试电压Vt通过选择晶体管3施加到垂直信 号线VSL(步骤S4)。然后，逻辑电路8通过传感放大器7获得相应于初始设置的、在D相位时间段期间测试电压Vt的电压电平(参考电压电平Vp)的输出码(步骤S5)。此外，将所获得的输出码的值存储在布置在管理存储器24中的管理表中。 

然后，测试电压产生电路10改变(更新)参考电压RAMP的D相位时间段期间被施加到垂直信号线VSL的测试电压Vt的值(步骤S6)。更具体地，在D相位时间段期间的电压电平被降低预定量ΔV。此外，将测试电压Vt的更新的电压电平的值存储在布置在管理存储器24中的管理表中。 

然后，虚拟像素2将更新的测试电压Vt通过选择晶体管3施加到垂直信号线VSL(步骤S7)。然后，逻辑电路8通过传感放大器7获得相应于在D相位时间段期间测试电压Vt的更新的电压电平的输出码(步骤S8)。此外，将获得的输出码的值存储在布置在管理存储器24中的管理表中。 

在该实施例中，每隔预定的时间段(例如，对于其中读出一行的每个时间段)执行上述描述的对在D相位时间段期间测试电压Vt的电平进行更新的操作(步骤S6)至获取输出码的操作(步骤S8)这一系列操作。 

然后，逻辑电路8确定，在步骤S6中更新的在D相位时间段期间测试电压Vt的电平是否是预定的最小值(相应于全码的电压电平)(步骤S9)。换言之，逻辑电路8确定，步骤S6至S8的上述操作是否重复预定的次数。 

在步骤S9中，当在D相位时间段期间测试电压Vt的更新的电平不是预定的最小值时，在步骤S9确定否。在这样的情况下，处理返回到步骤S6，并且重复步骤S6至S8的上述操作。 

另一方面，在步骤S9中，当D相位时间段期间测试电压Vt的更新的电平达到预定的最小值时，在步骤S9中确定是。在这样的情况下，计算电路25基于在步骤S8中重复地获得的数据计算输出码的线性误差(步骤S10)。 

更具体地，计算电路25基于存储在布置在管理存储器24中的管理表中的多个测试电压Vt的电平数据和与之相应的多个输出码的数据，计算输出码的理想特征曲线C2(图9中示出的虚线特征曲线)。然后，计算电路25通过比较输出码的测量特征曲线C1和其理想特征曲线C2，计算线性误差和在低和高亮度侧上的最大线性误差。然后输出码的理想特征曲线C2和已经计算的各种线性误差的数据存储在布置在管理存储器24中的管理表中。 

然后，在步骤S11中，调节值确定电路26基于在步骤S10中计算的最大线性误差确定，是否需要调节布置在参考电压产生电路9内部的每个尺寸可变的 NMOS晶体管的工作点。更具体地，调节值确定电路26将在步骤S10中计算的、在低亮度侧上的最大线性误差Δ1和在高亮度侧上的最大线性误差Δ2与用于最大线性误差设置的阈值进行比较。然后，如果在低亮度侧上的最大线性误差Δ1和在高亮度侧上的最大线性误差Δ2二者都不是在相应于阈值的范围之内的值，则调节值确定电路26确定，需要调节工作点。 

在步骤S11中，在调节值确定电路26确定需要调节工作点的情况下，在步骤S11中确定否。在这样的情况下，调节值确定电路26基于最大线性误差确定工作点的调节值(调节电平)(步骤S12)。更具体地，例如，在该实施例中，确定了构成布置在参考电压产生电路9内部的每个电流源的多个子电流源中的并行驱动的子电流源的数量。然后，逻辑电路8将相应于在步骤S12中确定的工作点的调节值的工作点调节信号输出到参考电压产生电路9。 

然后，参考电压产生电路9基于输入的工作点调节信号，改变布置在参考电压产生电路9内部的每个尺寸可变的NMOS晶体管的工作点(尺寸)(步骤S13)。例如，在该实施例中，并行驱动构成布置在参考电压产生电路9内部的每个电流源的多个子电流源中的相应于与调节值相应的数量的子电流源。 

然后，固态成像设备100等待预定的时间直到流过每个电流源的电流量稳定以允许参考电压RAMP的输出在工作点改变之后被稳定(步骤S14)。然后，处理返回到步骤S3的处理。然后，固态成像设备100在改变布置在参考电压产生电路9内部的每个尺寸可变的NMOS晶体管的工作点时重复步骤S3至S14的处理，直到每个最大线性误差拟合到相应的阈值的范围内。 

另一方面，在步骤S11中在调节值确定电路26确定需要调节工作点的情况下，在步骤S11中确定是。在这样的情况下，逻辑电路8将固态成像设备100的操作模式切换到正常的图像拍摄模式并且执行图像拍摄模式的基本设置(步骤S15)。然后，逻辑电路8开始正常的拍摄操作(步骤S16)。 

在该实施例中，如上所述，通过调节布置在参考电压产生电路9内部的每个尺寸可变的NMOS晶体管的工作点(尺寸)，参考电压RAMP的波形得到调节。此外，由于在调节工作点时的反馈处理可以重复多次，所以要考虑，工作点的调节时间长。然后，如在该实施例中，优选当输入功率时执行调节工作点的上述操作。 

如上所述，在该实施例中，布置工作点调节模式，并且在该模式中，在D相位时间段期间当不同地改变电压电平时将测试电压Vt从虚拟像素2施加到垂 直信号线VSL。然后，布置在参考电压产生电路9内部的每个尺寸可变的NMOS晶体管的尺寸基于在那时获得的输出码的线性误差被自动改变。因此，工作点得到调节从而参考电压产生电路9在饱和区域中工作，由此产生期望的参考电压RAMP。换言之，在该实施例中，即使在进行了源电压的低电压实现的情况下，也能够可靠产生具有期望波形的参考电压RAMP。 

此外，在该实施例中，对于每个固态成像设备100实际获得输出码的线性误差，并且布置在参考电压产生电路9内部的每个尺寸可变的NMOS晶体管的工作点得到调节。因此，在该实施例中，布置在参考电压产生电路9内部的每个尺寸可变的NMOS晶体管能够典型地在最佳的工作点处工作，例如，不受源改变、温度改变、固态成像设备100的处理中的变化等的影响。结果，参考电压RAMP的波形能够典型地维持在最佳的状态。 

此外，在该实施例中，如上所述，即使在进行了源电压的低电压实现，并且其设计规范是严格的条件的情况下，也可以消除环境条件的变化、处理中的变化等的影响，由此可以提高固态成像设备100的生产率。 

此外，在该实施例中，如上所述，将在调节参考电压RAMP时的测试电压Vt和参考电压RAMP进行比较的操作，可以与将在执行图像拍摄操作时的输出电压和参考电压RAMP进行比较的操作相似地执行。更具体地，同样在调节工作点时，相应于在P相位时间段和D相位时间段期间的测试电压Vt的控制电压由测试电压产生电路10个别地产生。此外，在该实施例中，测试电压Vt的切换时序可以由布置在逻辑电路8内部的传感器控制管理块21任意设置。由此，在该实施例中，工作点调节处理的顺序可以容易地合成到固态成像设备100的正常操作中，并且因此，能够以简单的方式执行在正常图像拍摄模式和工作点调节模式之间的切换处理。 

<3.第二实施例> 

在第二实施例中，将描述其中通过改变被施加到布置在参考电压产生电路内部的NMOS晶体管的反偏置端子(体端子)的反偏置来调节工作点的结构示例。 

在现有技术中，公知通过改变MOS晶体管的反偏置电压来改变MOS晶体管的阈值电压Vth。例如，在NMOS晶体管中，当将正电压施加到反偏置端子时，阈值电压Vth降低，并且，当施加负电压时，阈值电压Vth增加。在该实施例中， 通过利用在阈值电压Vth和NMOS晶体管的反偏置电压之间的关系来降低阈值电压Vth，确保了具有足够的值的过驱动电压Vsat。 

[参考电压产生电路的等效图电路] 

图13示出根据该实施例的参考电压产生电路的等效图电路图。在图13中，为简化描述，示出了其中仅第一电流源34处于接通状态的示例，而其他电流源没有示出。然而，事实上，并联连接多个电流源。在图13中示出的根据该实施例的参考电压产生电路50中，与图2中示出的参考电压产生电路210的结构相同的结构使用相同的参考标号。此外，根据该实施例的固态成像设备的整个结构与根据图4中示出的第一实施例的固态成像设备100的相似。 

参考电压产生电路50包括参考电流源30、输出电阻31、第一非电路32、第一NMOS晶体管M1至第四NMOS晶体管M4和阈值调节电压产生电路51(反偏置电压产生电路)。在该实施例中，第一电流源34由第二NMOS晶体管M2至第四NMOS晶体管M4构成。 

在该实施例中，结构基本上与图2中示出的参考电压产生电路210的结构相同，除了每个NMOS晶体管的反偏置端子连接到阈值调节电压产生电路51。因此，在此，描述阈值调节电压产生电路51的结构。 

阈值调节电压产生电路51包括多个偏置源(第一偏置源52和第二偏置源53)和偏置源的转换开关54。每个偏置源通过转换开关54连接到每个NMOS晶体管的反偏置端子。 

在图13中，尽管示出了其中阈值调节电压产生电路51由包括提供第一偏置电压V1的第一偏置源52和提供第二偏置电压V2的第二偏置源53的两个偏置源构成的示例，但是本公开不限于此。例如根据所需的调节精度等合适地设置偏置源的数量。 

此外，通常，产生正电压比产生负电压更容易，并且由此，在该实施例中，正偏置电压由阈值调节电压产生电路51产生并且提供到每个NMOD晶体管的反偏置端子。换言之，在该实施例中，工作点在每个NMOS晶体管的阈值电压Vth降低的方向上得到调节。因此，在该实施例中，考虑到工作点的调节方向和NMOS晶体管的变化范围和参考电流Iref，预先调节每个NMOS晶体管的结构。更具体地，在每个NMOS晶体管的阈值电压Vth在变化范围之内在正方向上改变并且参考电流Iref尽可能多地流动的条件下，调节每个NMOS晶体管的结构使得 在0V的反偏置电压处的工作点处于饱和区域中。 

在参考电流Iref降低的情况下，例如，由于处理改变等，如上所述，难以获得每个NMOS晶体管的足够的过驱动电压Vsat(＝Vgs-Vth)。然而，在该实施例中，在这样的情况下，通过将正的反偏置电压施加到每个NMOS晶体管，可以降低阈值电压Vth。结果，因此，即使在这样的情况下，也可以确保足够的过驱动电压Vsat，并且由此可以确保每个NMOS晶体管的工作处于饱和区域中。 

此外，也是在该实施例中，在工作点调节处理中，布置在参考电压产生电路50内部的每个NMOS晶体管的工作点得到调节。在此时，优选将由阈值调节电压产生电路51产生的反偏置电压的分辨率(步长)设置为小，并且根据固态成像设备100或每个NMOS晶体管的变化条件调节反偏置电压。 

[参考电路产生电压的电路实现的示例] 

在此，描述根据该实施例的参考电压产生电路50的具体实施例。图14示出了根据该实施例的参考电压产生电路50的实现电路的结构示例。在图14中示出的参考电压产生电路50中，与图13中示出的参考电压产生电路50的结构相同的结构使用相同的参考标号。 

在此，阈值调节电压产生电路60的结构之外的结构(反偏置电压产生电路)与参考图2描述的参考电压产生电路210的结构相同。由此，这里将描述阈值调节电压产生电路60的结构。 

阈值调节电压产生电路60包括具有电阻值R的多个电阻61、具有电阻值2R的多个电阻62，和多个转换开关63。在该实施例中，通过根据梯形图案连接具有电阻值R的多个电阻61和具有电阻值2R的多个电阻62构成电阻阵列。在图14中示出的示例中，具有电阻值R的多个电阻61的两端都连接到具有电阻值2R的多个电阻62的一个端子，而具有电阻值2R的多个电阻62的另一个端子连接到一起，由此构成电阻阵列。 

此外，在阈值调节电压产生电路60中，布置在最远离源电压AVD的提供端子的位置处的、除了最终级的转换开关63以外的每个转换开关63的一个端子，连接到在具有电阻值R的多个电阻61和具有电阻值2R的多个电阻62之间的连接点。此外，最终级的转换开关63的一个端子连接到最终级的具有电阻值2R的电阻61的另一个端子。此外，转换开关63的另一个端子连接到阈值调节电压产生电路60的输出端子。 

在根据该实施例的阈值调节电压产生电路60中，当工作点得到调节时，从阈值调节电压产生电路60输出的反偏置电压Vbias的电平通过使用控制信号MD来控制转换开关63为接通或断开而得到调节。 

此外，通过增加由具有电阻值R的多个电阻61和具有电阻值2R的多个电阻62形成的电阻阵列的级的数量，可以精细地设置反偏置电压Vbias，由此每个NMOS晶体管可以在更佳的工作点处工作。然而，电阻阵列的级数由电阻的电路区域限制。此外，在该实施例中，尽管描述了其中通过使用电阻阵列来调节反偏置电压Vbias的示例，但是本公开不限于此。因此，可以使用任意的电路，只要其具有能够调节反偏置电压Vbias的结构。 

[用于调节参考电压RAMP的技术] 

在根据该实施例的参考电压产生电路50中，用于调节参考电压RAMP(布置在参考电压产生电路50内部的每个NMOS晶体管的工作点)的技术类似于根据第一实施例的技术(图12)。换言之，也是在该实施例中，在不同地改变电压电平时从虚拟像素2将测试电压Vt施加到垂直信号线VSL，并且基于在那时计算的测试电压Vtd的电平的输出码的线性误差来调节工作点。 

然而，在该实施例中，在图12中示出的调节值确定过程的步骤S12中，逻辑电路8基于输出码的线性误差确定施加到每个NMOS晶体管的反偏置电压Vbias的电平。然后，逻辑电路8将相应于确定的反偏置电压Vbias的电平的工作点调节信号输出到参考电压产生电路50。然后，在图12中示出的步骤S13中，参考电压产生电路50基于输入的工作点调节信号来控制布置在阈值调节电压产生电路60内部的转换开关63为接通/断开，并且将确定的反偏置电压Vbias施加到每个NMOS晶体管。步骤S12和S13之外的处理与根据第一实施例的相同。 

如上所述，也是在该实施例中，与第一实施例类似，计算输出码的线性误差，并且布置在参考电压产生电路50内部的每个NMOS晶体管的工作点(参考电压RAMP的波形)基于计算结果被自动地调节。因此，根据该实施例，可以获得与第一实施例的优点类似的优点。 

<4.第三实施例> 

通常，在包括列平行类型AD转换器的固态成像设备中，参考电压RAMP的波形的斜率能够被任意设置(改变)。例如，这可以通过改变在图2中示出的参 考电压产生电路210的参考电流Iref的值来实现。 

对于其中参考电压RAMP的斜率能够被改变的这样的固态成像设备中，可以应用在上述第一和第二实施例中描述的用于调节参考电压RAMP的技术。在这样的情况下，当参考电压RAMP的斜率改变时，执行根据第一和第二实施例调节参考电压RAMP的处理。 

然而，在这样的情况下，当参考电压RAMP的斜率被任意改变时，存在布置在参考电压产生电路内部的晶体管的工作点会大大偏离的可能性，并且工作点收敛到最佳工作点可能花长时间。在该情况下，当执行成像操作时，例如，在确保参考电压产生电路的稳定操作之前，要考虑，捕捉的图像可能会受到影响。 

因此在该实施例中，在参考电压RAMP的斜率能够在固态成像设备中被改变的情况下，计算具有高使用频率的参考电压RAMP的斜率(由外部DSP(数字信号处理器)初始设置的斜率)的工作点的调节值。然后，当参考电压RAMP的斜率改变时，通过使用对于与改变后的斜率相同或接近的斜率的调节值作为工作点的调节的初始值来执行工作点调节处理。因此，缩短了用于调节工作点的处理时间，并且由此能够解决上述问题。此外，在该实施例中，调节值存储在专用的存储器。 

[逻辑电路的结构] 

图15示出了根据该实施例的固态成像设备的参考电压产生电路内部布置的逻辑电路的示意性结构。在图15中示出的逻辑电路70中，与根据图5中示出的第一实施例的逻辑电路8的结构相同的结构使用相同的参考标号。根据该实施例的固态成像设备的整个结构与根据图4中示出的第一实施例的固态成像设备100的相同。 

逻辑电路70包括传感器控制管理块21、输出码确定电路24、平均电路23、管理存储器24、计算电路25、调节值确定电路26和调节值存储器71(调节值存储单元)。 

换言之，根据该实施例的逻辑电路70具有通过将调节值存储器71添加到图5中示出的第一实施例的逻辑电路8而获得的结构。在该实施例中，传感器控制管理块21连接到调节值确定电路26并且在在改变参考电压RAMP的斜率的操作中，传感器控制管理块21通过控制调节值确定电路26改变参考电压RAMP的斜率。 

调节值存储器71的添加和对通过使用传感器控制管理块21来改变参考电压RAMP的斜率的操作的控制之外的结构和功能与根据第一实施例的逻辑电路8的那些相同。 

调节值存储器71是用于存储调节值表的专用存储器，在该存储调节值表中布置有具有高的使用频率并且是预先计算的用于参考电压RAMP的斜率的每个调节值。 

图16示出了工作点的调节值表的结构示例。在调节值表中，存储了用于具有高的使用频率的参考电压RAMP的每个斜率电平的工作点的调节值。此外，被写入到布置在图16中示出的调节值表中的字段“斜率电平”中的数量是参考电压RAMP随时间改变的量(参考电压RAMP的波形的斜率)。此外，写入到字段“工作点调节值”中的数目是工作点的调节的级数。例如，其中工作点能够根据总共12步来改变的系统中，当工作点调节值是“5”时，其代表工作点的调节量被设置为第五步调节量。 

在该实施例中，如图16中所示，在调节值表中仅管理代表了在参考电压RAMP的斜率值和工作点调节值之间的关系的数据。对于这样的数据量，不需要通过使用具有大容量的存储器来配置调节值存储器71。然而，在参考电压RAMP的斜率电平被精细地管理的情况下，尽管调节值存储器71的容量增加，但是用于调节工作点的时间被进一步缩短。 

在此，将简短描述从改变参考电压RAMP的斜率的操作至调节根据该实施例的逻辑电路70中的工作点的操作这一系列操作的概况。 

首先，当参考电压RAMP的斜率改变时，传感器控制管理块21将斜率改变信号输出到调节值确定电路26。在该斜率改变信号中，包括了代表了特定斜率的信息，参考电压RAMP的斜率改变到该特定斜率。 

由此，调节值确定电路26基于输出的斜率改变信号访问调节值存储器71并且从调节值表中获得对于与要被改变到的斜率电平相同或相近的斜率电平的调节值。然后，调节值确定电路26将获得的工作点的调节值输出到参考电压产生电路作为工作点调节信号。 

此后，参考电压产生电路与上述第一和第二实施例的参考电压产生电路类似地，基于输入的工作点调节信号来调节(改变)布置在参考电压产生电路内部的晶体管的工作点。 

此外，例如，在该实施例中，例如在输入源时、在取消待机(standby)之 后的时间等执行产生调节值表。在此时，沿着在图12中示出的处理顺序对于具有高使用频率的参考电压RAMP的每个斜率电平计算工作点，由此产生调节值表。在此时执行的产生调节值表的处理是用于消除在固态成像设备(晶体管)中的制造变化。 

此外，当使用固态成像设备时，存在工作点调节值的最佳值例如由于在源变化、温度变化等的影响而改变的可能性。因此，优选计算具有高使用频率的参考电压RAMP的斜率电平处的输出码的线性误差以检测工作点的调节值，并且合适地更新调节值表。此外，可以理解，源或温度不是快速改变而是随着时间流逝柔和地改变。因此，更新调节值表的处理例如可以在诸如1V成像(一帧的成像处理)之内的消隐时间段(blanking period)这样的时间段期间被执行。如上所述，通过合适地更新调节值表，可以典型地确保参考电压RAMP的线性。 

[用于调节参考电压RAMP的技术] 

接下来，参考图17描述用于调节在根据该实施例的电压产生电路中的参考电压RAMP(布置在参考电压产生电路内部的每个晶体管的工作点)的技术。图17是示出了调节根据该实施例的参考电压RAMP的处理的顺序。 

首先，用户将功率输入到固态成像设备或取消待机状态(步骤S21)。此后，逻辑电路70将固态成像设备的工作模式设置到工作点调节模式(步骤S22)。设置工作点调节模式的操作可以由固态成像设备自动地执行或由用户的预定操作来执行。此外，在步骤S22中，逻辑电路70通过允许连接到垂直信号线VSL的垂直信号线侧边连接开关处于接通状态，将垂直信号线VSL的电势设置为相同的电势(对电势进行平均)。 

然后，为了消除在固态成像设备(晶体管)中的制造变化，逻辑电路70产生调节值表(调节值的初始数据)(步骤S23)。更具体地，逻辑电路70沿着在图12中示出的处理顺序对于具有高使用频率的参考电压RAMP的每个斜率电平计算工作点，由此产生调节值表(图16)。 

然后，逻辑电路70将固态成像设备的操作模式切换到正常图像拍摄模式并且执行图像拍摄模式的基本设置(步骤S24)。然后，固态成像设备成像一帧(步骤S25)。 

然后，在执行了一帧成像之后，在消隐时间段期间，逻辑电路70将固态成像设备的工作模式设置到工作点调节模式(步骤S26)。 

然后，布置在逻辑电路70内部的传感器控制管理块21确定参考电压RAMP的波形的斜率是否改变(步骤S27)。 

在步骤S27中，在参考电压RAMP的波形的斜率没有改变的情况下，在步骤S17中确定否。在这样的情况下，逻辑电路70不更新调节值表。然后，调节值确定电路26获得相应于与从调节值表当前设置的参考电压RAMP的斜率电平相同或相近的斜率电平的调节值(步骤S28)。然后，调节值确定电路26将相应于获得的工作点调节值的工作点调节信号输出到参考电压产生电路。 

然后，参考电压产生电路，与根据参考图12描述的第一实施例用于调节工作点的技术类似地，基于从调节值确定电路26输入的工作点调节信号，调节布置在参考电压产生电路内部的每个晶体管的工作点(步骤S30)。然后，处理返回到步骤S24，并且从步骤S24重复处理。 

另一方面，在步骤S27中，在参考电压RAMP的波形的斜率改变的情况下，在步骤S27中确定是。在这样的情况下，逻辑电路70沿着在图12中示出的处理顺序对于具有高使用频率的参考电压RAMP的每个斜率电平重新计算工作点，由此更新调节值表(步骤S28)。这用于消除由于源变化或温度变化的影响而发生的工作点调节值的最佳值的偏离。然后，在更新调节值表之后，传感器控制管理块21将斜率改变信号输出到调节值确定电路26。 

然后，调节值确定电路26基于输入的斜率改变信号访问调节值表并且从调节值表获得相应于与要改变到的斜率电平相同或相近的斜率电平的工作点的调节值(步骤S28)。然后，调节值确定电路26将相应于检测到的工作点的调节值的工作点调节信号输出到参考电压产生电路。 

然后，参考电压产生电路，与根据参考图12描述的第一实施例用于调节工作点的技术类似地，基于从调节值确定电路26输入的工作点调节信号，调节布置在参考电压产生电路内部的每个晶体管的工作点(步骤S30)。然后，处理返回到步骤S24，并且从步骤S24重复处理。 

在该实施例中，通过如上所述自动调节布置在参考电压产生电路内部的每个晶体管的工作点，调节参考电压产生电路使得在饱和区域中工作。此外，对于在调节工作点之后稳定流过每个电流源的电流的量和稳定参考电压RAMP的输出操作(模拟电平)，需要预定的时间。因此，当在消隐时间段期间执行工作点调节时，需要考虑到返回时间(直到在工作点调节之后执行稳定操作的时间段)执行工作点调节。 

如上所述，在该实施例中，与第一实施例类似地，测量输出码的线性误差，并且基于测量结果自动调节布置在参考电压产生电路内部的每个晶体管的工作点(参考电压RAMP的波形)。因此，根据该实施例，可以获得与第一实施例的优点类似的优点。 

此外，在该实施例中，可以对于参考电压RAMP的每个斜率设置布置在参考电压产生电路内部的晶体管的最佳工作点。因此，根据该实施例，可以操纵(handle)具有参考电压RAMP的斜率的大的变化范围的固态成像设备，并且可以将参考电压RAMP的斜率的变化范围设置为更宽。 

此外，在该实施例中，在调节值表中管理对于具有高使用频率的参考电压RAMP的每个斜率的工作点调节值，并且，对于参考电压RAMP的斜率的每个变化，从管理表获得对于如下斜率的工作点的调节值，该斜率与在改变之后的参考电压RAMP的斜率相同或相近。然后，布置在参考电压产生电路内部的每个晶体管的工作点通过使用获得的调节值作为初始值得到调节。因此，在参考电压RAMP的斜率改变时用于调节工作点的时间可以被进一步缩短。 

<5.各种修改的示例> 

在上述不同实施方式中，尽管已经描述了其中布置在参考电压产生电路内部的所有晶体管由NMOS晶体管构成，但是本公开不限于此，并且可以合适地改变每个晶体管的导通类型(N型或P型)以及其组合。例如，即使在布置在参考电压产生电路内部的所有晶体管通过使用PMOS(正沟道MOS)来构成的情况下，也可以类似地应用本公开，并且可以获得类似的优点。 

在上述各种实施方式中，尽管已经描述了其中对于以矩阵模式布置在像素阵列单元的多个像素的每个像素行来布置垂直信号线VSL的示例，但是本公开不限于此。因此，本公开可以应用于具有其中多个像素行共用一个垂直信号线VSL的结构的固态成像设备，并且可以获得类似的优点。 

在上述各种实施方式中，尽管作为固态成像设备的示例已经描述了CMOS图像传感器，但是本公开不限于此。因此，本公开可以应用于CCD(电荷耦合设备)图像存储器，并且可以获得类似的优点。 

此外，在上述各种实施方式中，尽管描述了其中基于相应于测试电压Vt的每个电平的输出码的线性误差来调节工作点的示例，但是本公开不限于此。例如，可以通过在施加测试电压Vt时控制被输出到每个垂直信号线VSL的模拟信 号的反馈来调节工作点。此外，在上述各种实施方式中，尽管已经描述了其中输出码线性误差被用作用于调节工作点的参数，但是本公开不限于此。因此，可以使用任意参数，只要其能够被用来检测参考电压RAMP的波形的失稳(collapse)。 

本公开包含涉及在2010年11月15日向日本专利局提交的日本在先专利申请JP2010-254782中公开的主题，其全部内容通过引用合并于此。 

本领域技术人员应当理解，可以根据设计要求和其他因素，在所附权利要求或其等价物的范围之内进行各种修改、组合、子组合和变化。 

Claims (11)

1.一种固态成像设备，包括：

像素阵列单元，包括二维布置的多个像素和用于从多个像素读出像素信号的多个读出信号线；

测试电压施加单元，被布置在读出信号线处并且将各种电压电平的测试电压施加到读出信号线；

参考电压产生电路，包括用于产生参考电压的MOS晶体管并且能够改变MOS晶体管的工作点；和

工作点控制单元，基于测试电压和参考电压控制对MOS晶体管的工作点进行调节的处理。

2.根据权利要求1所述的固态成像设备，其中，参考电压产生电路通过改变MOS晶体管的尺寸改变MOS晶体管的工作点。

3.根据权利要求2所述的固态成像设备，其中，MOS晶体管由能够被并行驱动的多个子MOS晶体管构成，并且通过改变并行驱动的子MOS晶体管的数量改变MOS晶体管的尺寸。

4.根据权利要求1所述的固态成像设备，其中，通过使用参考电压产生电路改变施加到MOS晶体管的反偏置电压来改变MOS晶体管的工作点。

5.根据权利要求4所述的固态成像设备，其中，参考电压产生电路包括改变施加到MOS晶体管的反偏置电压的反偏置电压产生电路。

6.根据权利要求1所述的固态成像设备，还包括：

电压产生电路，将相应于测试电压的控制电压提供到测试电压施加单元；和

垂直信号线连接开关，连接多个读出信号线，并且当执行对布置在参考电压产生电路内部的MOS晶体管的工作点的调节处理时平均施加到读出信号线的电压电平，

其中测试电压施加单元由MOS晶体管构成，MOS晶体管的源极端子和漏极端子中的一个端子连接到相应的读出信号线、另一个端子连接到源电压，并且相应于测试电压的控制电压从电压产生电路被施加到栅级端子。

7.根据权利要求6所述的固态成像设备，还包括：

控制电压切换单元，在从电压产生电路在第一时间段期间输出的第一控制电压和在第一时间段之后的第二时间段期间输出的第二控制电压之间切换，

其中第一时间段相应于在复位像素时的信号读出时间段，并且第二时间段相应于在检测像素的信号时的信号读出时间段，并且

其中电压产生电路不同地改变在第二时间段期间输出的第二控制电压的电压电平。

8.根据权利要求1所述的固态成像设备，还包括：

调节值存储单元，存储对于参考电压的多个预定的斜率设置的多个工作点调节值的数据，

其中当参考电压的斜率改变时，工作点控制单元从调节量存储单元中获得相应于与改变后的参考电压的斜率相同或最相近的斜率的工作点调节值，并且基于获得的工作点调节值，控制对于布置在参考电压产生电路内部的MOS晶体管的工作点的调节处理。

9.根据权利要求1所述的固态成像设备，

其中，测试电压施加单元每预定时间将各种电压电平的测试电压施加到读出信号线，并且

其中，工作点控制单元获得测试电压和相应于基于对于每个预定的时间段的参考电压计算的测试电压的输出码，基于获得的输出码和测试电压计算输出码的线性误差，并且基于输出码的线性误差的计算结果控制调节布置在参考电压产生电路内部的MOS晶体管的工作点的处理。

10.根据权利要求9所述的固态成像设备，其中，工作点控制单元基于输出码的线性误差的计算结果检测在低亮度侧和高亮度侧上的最大线性误差，并且基于在低亮度侧和高亮度侧上的最大线性误差，控制调节布置在参考电压产生电路内部的MOS晶体管的工作点的处理。

11.一种用于调节参考电压的方法，该方法包括：

通过使用固态成像设备的测试电压施加单元将各种电压电平的测试电压施加到读出信号线，该固态成像设备包括具有二维布置的多个像素和用于从多个像素读出像素信号的多个读出信号线的像素阵列单元、布置在读出信号线处的测试电压施加单元、用于产生参考电压的MOS晶体管、能够改变MOS晶体管的工作点的参考电压产生电路，和控制对布置在参考电压产生电路内部的MOS晶体管的工作点的调节处理的工作点控制单元；

通过使用工作点控制单元，基于测试电压和参考电压，控制对MOS晶体管的工作点的调节处理。

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