WO2017082090A1 - 撮像素子、撮像方法、および電子機器 - Google Patents

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祐輔 西田
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ソニー株式会社
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    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Definitions

  • This technology relates to an image sensor, an imaging method, and an electronic device.
  • the present invention relates to an image pickup device, an image pickup method, and an electronic apparatus that can achieve higher speed.
  • an imaging device such as a CCD (Charge Coupled Device) or a CMOS (Complementary Metal Oxide Semiconductor) image sensor is used.
  • CCD Charge Coupled Device
  • CMOS Complementary Metal Oxide Semiconductor
  • the imaging element has a pixel in which a PD (photodiode) that performs photoelectric conversion and a plurality of transistors are combined, and an image is output based on pixel signals output from the plurality of pixels arranged in a plane. Is built.
  • the pixel signals output from the pixels are AD-converted in parallel by a plurality of AD (Analog to Digital) converters arranged for each column of pixels, for example, and output.
  • AD Analog to Digital
  • Patent Document 1 an image pickup device that can increase the speed of AD conversion processing by performing count processing in the down-count mode and up-count mode in the AD converter has been proposed (for example, Patent Document 1). reference).
  • each AD converter has a capacity, and as the number of AD converters increases, the capacity value of the entire column parallel AD converters arranged in parallel also increases, and errors may easily occur. was there. That is, when signal reading is performed by the CDS method, the determination timing of the reset level is concentrated on all AD converters, whereas the determination timing of the signal level varies, and this variation causes the CDS value. There was a possibility that an error would occur.
  • the present technology has been made in view of such a situation, and is capable of further increasing the speed and suppressing the occurrence of errors.
  • An image sensor includes a pixel region in which a plurality of pixels are arranged in a matrix, and an AD conversion unit that performs AD (Analog-to-Digital) conversion of a pixel signal output from the pixel for each column of the pixel
  • AD conversion unit that performs AD (Analog-to-Digital) conversion of a pixel signal output from the pixel for each column of the pixel
  • a plurality of the pixels arranged in the same column are provided with a column AD signal processing unit connected to the AD conversion unit via a vertical signal line, and a ramp signal generation unit that generates a ramp signal
  • the pixels connected through a part of the vertical signal lines out of the predetermined number of the vertical signal lines perform the reset operation or the signal transfer operation in parallel with the other vertical signal lines.
  • the AD conversion unit performs an operation for AD conversion of the pixel signal output from the connected pixel, and these operations are alternately repeated.
  • the ramp signal is a pixel signal output from the pixel.
  • AD conversion Control is performed so that
  • the control is performed by controlling opening and closing of the switch, and the switch can be provided on the path of the ramp signal generation unit and the AD conversion unit.
  • the control is performed by controlling opening and closing of the switch, and the switch can be provided in a comparator included in the AD conversion unit.
  • the switch can be provided in a current path in the comparator.
  • the switch may be provided in at least one current path on a side that processes a signal from the pixel in the comparator or a side that processes a ramp signal from the ramp signal generation unit.
  • the ramp signal generation unit includes a pixel signal having a reset level of the first pixel, a pixel signal having a reset level of the second pixel, a pixel signal having a signal level of the first pixel, and a signal level of the second pixel.
  • Ramp signals for reading out each pixel signal are repeatedly generated in this order, and the control is performed by controlling opening and closing of the switch, and the switch is switched between open and closed states at the timing of switching the ramp signal. Can be.
  • a pixel region in which a plurality of pixels are arranged in a matrix and an AD conversion unit that performs AD (Analog-to-Digital) conversion on a pixel signal output from the pixel are provided for each column of the pixel.
  • the plurality of pixels arranged in the same column includes a column AD signal processing unit connected to the AD conversion unit via a vertical signal line, and a ramp signal generation unit that generates a ramp signal
  • the pixels connected through some of the vertical signal lines out of a predetermined number of the vertical signal lines perform another reset operation or signal transfer operation.
  • the AD converter performs an AD conversion on the pixel signal output from the pixel connected via the vertical signal line, and the operations are alternately repeated.
  • the ramp signal is output from the pixel.
  • An electronic apparatus includes a pixel region in which a plurality of pixels are arranged in a matrix, and an AD conversion unit that performs AD (Analog-to-Digital) conversion of a pixel signal output from the pixel for each column of the pixel
  • AD conversion unit that performs AD (Analog-to-Digital) conversion of a pixel signal output from the pixel for each column of the pixel
  • a plurality of the pixels arranged in the same column are provided with a column AD signal processing unit connected to the AD conversion unit via a vertical signal line, and a ramp signal generation unit that generates a ramp signal
  • the pixels connected through a part of the vertical signal lines out of the predetermined number of the vertical signal lines perform the reset operation or the signal transfer operation in parallel with the other vertical signal lines.
  • the AD conversion unit performs an operation for AD conversion of the pixel signal output from the connected pixel, and these operations are alternately repeated.
  • the ramp signal is a pixel signal output from the pixel.
  • a plurality of pixels provided for each column and arranged in the same column includes a column AD signal processing unit connected to the AD conversion unit via a vertical signal line, and a ramp signal generation unit that generates a ramp signal. It is done.
  • pixels of a predetermined number of vertical signal lines pixels connected via some vertical signal lines are connected via other vertical signal lines in parallel with the reset operation or signal transfer operation.
  • the AD conversion unit performs an AD conversion operation on the pixel signal output from the pixel, and these operations are alternately repeated.
  • the ramp signal is supplied to the AD conversion unit that AD converts the pixel signal output from the pixel.
  • the AD converter is controlled so as not to be supplied to an AD converter that does not perform AD conversion.
  • the electronic apparatus includes the imaging device.
  • FIG. 1 is a diagram illustrating a configuration of an embodiment of an image sensor to which the present technology is applied.
  • the image sensor 11 includes a pixel region 12, a vertical drive circuit 13, a column signal processing circuit 14, a horizontal drive circuit 15, an output circuit 16, a ramp signal generation circuit 17, and a control circuit 18. Is done.
  • the pixel region 12 is a light receiving surface that receives light collected by an optical system (not shown).
  • a plurality of pixels 21 are arranged in a matrix in the pixel region 12, and each pixel 21 is connected to the vertical drive circuit 13 for each row via a horizontal signal line 22, and the vertical signal line 23 is connected to the pixel region 12.
  • Each of the plurality of pixels 21 outputs a pixel signal at a level corresponding to the amount of light received, and an image of a subject that forms an image in the pixel region 12 is constructed from these pixel signals.
  • the vertical drive circuit 13 sequentially outputs a drive signal for driving (transferring, selecting, resetting, etc.) each pixel 21 for each row of the plurality of pixels 21 arranged in the pixel region 12 and the horizontal signal line 22. To the pixel 21.
  • the column signal processing circuit 14 performs CDS (Correlated Double Sampling) processing on the pixel signal output from the plurality of pixels 21 via the vertical signal line 23, thereby performing AD conversion of the pixel signal. And reset noise.
  • the column signal processing circuit 14 includes a plurality of column processing units 41 (see FIG. 2 described later) corresponding to the number of columns of the pixels 21, and performs CDS processing in parallel for each column of the pixels 21. be able to.
  • the horizontal driving circuit 15 sequentially outputs a driving signal for outputting a pixel signal from the column signal processing circuit 14 to the data output signal line 24 for each column of the plurality of pixels 21 arranged in the pixel region 12. 14.
  • the output circuit 16 amplifies the pixel signal supplied from the column signal processing circuit 14 via the data output signal line 24 at a timing according to the driving signal of the horizontal driving circuit 15 and outputs the amplified pixel signal to the subsequent signal processing circuit.
  • the ramp signal generation circuit 17 generates a ramp signal of a voltage (slope voltage) that drops with the passage of time at a constant gradient as a reference signal that is referred to when the column signal processing circuit 14 performs AD conversion of the pixel signal.
  • the signal processing circuit 14 is supplied.
  • the control circuit 18 controls driving of each block inside the image sensor 11. For example, the control circuit 18 generates a clock signal according to the drive cycle of each block and supplies the clock signal to each block. Further, for example, the control circuit 18 performs control such that the pixel signal is read from the pixel 21 so that the column signal processing circuit 14 can AD-convert the pixel signal at high speed.
  • FIG. 2 shows a configuration example of the pixel 21 and the column processing unit 41 of the image sensor 11.
  • FIG. 2 shows two pixels 21a and 21b arranged in a predetermined column (column) among the plurality of pixels 21 arranged in the pixel region 12 of FIG.
  • FIG. 2 shows a column processing unit 41 arranged corresponding to this column among the plurality of column processing units 41 included in the column signal processing circuit 14.
  • first vertical signal line 23a is connected to a pixel 21a (for example, an odd-numbered row of pixels 21)
  • the second vertical signal line 23b is connected to a pixel 21b (for example, an even-numbered row of pixels 21).
  • a constant current source 42a constituting a source follower circuit is connected to the first vertical signal line 23a
  • a constant current source 42b constituting a source follower circuit is connected to the second vertical signal line 23b.
  • the first vertical signal line 23a and the second vertical signal line 23b are connected to each column processing unit 41 arranged corresponding to this column.
  • the column processing unit 41a is connected to the first vertical signal line 23a
  • the column processing unit 41b is connected to the second vertical signal line 23b.
  • the pixel 21a includes a PD 31a, a transfer transistor 32a, an FD unit 33a, an amplification transistor 34a, a selection transistor 35a, and a reset transistor 36a.
  • the PD 31a is a photoelectric conversion unit that converts incident light into electric charge by photoelectric conversion and accumulates the light.
  • the anode terminal is grounded and the cathode terminal is connected to the transfer transistor 32a.
  • the transfer transistor 32a is driven according to the transfer signal TRG supplied from the vertical drive circuit 13, and when the transfer transistor 32a is turned on, the charge accumulated in the PD 31a is transferred to the FD unit 33a.
  • the FD portion 33a is a floating diffusion region having a predetermined storage capacity connected to the gate electrode of the amplification transistor 34a, and stores the charge transferred from the PD 31a.
  • the amplification transistor 34a outputs a pixel signal of a level corresponding to the charge accumulated in the FD portion 33a (that is, the potential of the FD portion 33a) to the first vertical signal line 23a via the selection transistor 35a. That is, with the configuration in which the FD unit 33a is connected to the gate electrode of the amplification transistor 34a, the FD unit 33a and the amplification transistor 34a serve as a conversion unit that converts the charge generated in the PD 31a into a pixel signal having a level corresponding to the charge. Function.
  • the selection transistor 35a is driven according to the selection signal SEL supplied from the vertical drive circuit 13, and when the selection transistor 35a is turned on, the pixel signal output from the amplification transistor 34a can be output to the first vertical signal line 23a. It becomes.
  • the reset transistor 36a is driven according to the reset signal RST supplied from the vertical drive circuit 13, and when the reset transistor 36a is turned on, the charge accumulated in the FD portion 33a is discharged to the power supply wiring Vdd, and the FD portion 33a is Reset.
  • the pixel 21b includes a PD 31b, a transfer transistor 32b, an FD unit 33b, an amplification transistor 34b, a selection transistor 35b, and a reset transistor 36b. Accordingly, each part of the pixel 21b operates in the same manner as each part of the pixel 21a as described above, and thus detailed description thereof is omitted.
  • the pixel 21 a is simply referred to as a pixel 21, and each part constituting the pixel 21 is also referred to in the same manner.
  • the column processing unit 41a includes an input switch 51a, a comparator 52a, a counter 53a, and an output switch 54a. Since the column processing unit 41b has the same configuration as the column processing unit 41a, the column processing unit 41a will be described as an example here. In addition, when there is no need to distinguish between the column processing unit 41a and the column processing unit 41b, they are simply described as the column processing unit 41.
  • the negative input terminal of the comparator 52a of the column processing unit 41a is connected to the first vertical signal line 23a.
  • the positive input terminal of the comparator 52a is connected to the ramp signal generation circuit 17 via the input switch 51a.
  • the output terminal of the comparator 52a is connected to the input terminal of the counter 53a, and the output terminal of the counter 53a is connected to the data output signal line 24 via the output switch 54a.
  • the negative input terminal of the comparator 52b of the column processing unit 41b is connected to the second vertical signal line 23b.
  • the positive input terminal of the comparator 52b is connected to the ramp signal generation circuit 17 via the input switch 51b.
  • the output terminal of the comparator 52b is connected to the input terminal of the counter 53b, and the output terminal of the counter 53b is connected to the data output signal line 24 via the output switch 54b.
  • the input switch 51a opens and closes in accordance with the control by the control circuit 18 of FIG. 1, and the connection to the positive input terminal of the comparator 52 is a connection in which the ramp signal generated by the ramp signal generation circuit 17 is input or not input. Switch.
  • the input switch 51a and the input switch 51b are controlled to be opened and closed so that one is closed and the other is opened.
  • the positive input terminal of the comparator 52a is connected to the ramp signal generation circuit 17, and the positive input terminal of the comparator 52b is The signal generation circuit 17 is not connected.
  • the pixel signal output from the pixel 21a input via the first vertical signal line 23a and the ramp signal generated by the ramp signal generation circuit 17 are input to the comparator 52a.
  • the ramp signal generated by the ramp signal generation circuit 17 is not input to the comparator 52b of the column processing unit 41b. In this manner, the opening / closing of the input switch 51 is controlled so that the ramp signal generated by the ramp signal generation circuit 17 is supplied to one of the column processing unit 41a and the column processing unit 41b.
  • the comparator 52 compares the ramp signal input to the positive input terminal with the pixel signal input to the negative input terminal, and outputs a comparison result signal indicating the comparison result. For example, the comparator 52 outputs a high level comparison result signal when the ramp signal is larger than the analog pixel signal, and outputs a low level comparison result signal when the ramp signal is equal to or lower than the analog pixel signal. Output.
  • the counter 53 is, for example, from the timing when the potential of the ramp signal output from the ramp signal generation circuit 17 starts dropping at a constant gradient to the timing when the comparison result signal output from the comparator 52 switches from high level to low level.
  • the predetermined number of clocks is counted. Accordingly, the count value counted by the counter 53 becomes a value corresponding to the level of the pixel signal input to the comparator 52, and thereby the analog pixel signal output from the pixel 21 is converted into a digital value.
  • a pixel signal having a reset level in a state where the FD unit 33 of the pixel 21 is reset, and a pixel signal having a signal level in a state where the FD unit 33 of the pixel 21 holds the charge photoelectrically converted by the PD 31. are output from the pixel 21.
  • the column processing unit 41 AD-converts the pixel signal, the pixel signal from which the reset noise is removed is output by obtaining a difference between the signals.
  • the counter 53 has a holding unit 55 that holds the count value, and can temporarily hold the count value as will be described later.
  • the output switch 54 opens and closes according to the drive signal output from the horizontal drive circuit 15. For example, when it is time to output the pixel signal of the column in which the predetermined column processing unit 41 is arranged, the output switch 54 is closed according to the drive signal output from the horizontal drive circuit 15, and the output terminal of the counter 53 is connected to the data output. Connected to the signal line 24. As a result, the pixel signal AD-converted in the column processing unit 41 is output to the data output signal line 24.
  • FIG. 3 shows another configuration example of the pixel 21 and the column processing unit 41 of the image sensor 11.
  • the basic configuration of the image sensor 11 shown in FIG. 3 is the same as that of the image sensor 11 shown in FIG. 2, except that the vertical signal line 23 is one vertical signal line for one column of pixels. It differs in that it is provided and configured. That is, in the image pickup device 11 shown in FIG. 2, two vertical signal lines are provided for one column of pixels, but in the image pickup device 11 shown in FIG. One vertical signal line is provided for each column.
  • the pixel 21a and the pixel 21b are arranged in the row direction.
  • a first vertical signal line 23a is connected to the pixel 21a.
  • the pixel 21 is also arranged on the lower side (column direction) of the pixel 21a in the figure, and one first vertical signal is provided to the pixels 21 arranged in the column direction.
  • the line 23a is connected.
  • a second vertical signal line 23b is connected to the pixel 21b.
  • the pixel 21 is also arranged on the lower side (column direction) of the pixel 21b in the drawing, and one second vertical signal is provided for the pixel 21 arranged in the column direction.
  • the line 23b is connected.
  • the first vertical signal line 23a is connected to the negative side of the comparator 52a of the column processing unit 41a.
  • the ramp signal generation circuit 17 is connected to the plus side of the comparator 52a through the input switch 51a.
  • the output terminal of the comparator 52a is connected to the input terminal of the counter 53a, and the output terminal of the counter 53a is connected to the data output signal line 24 via the output switch 54a.
  • the negative input terminal of the comparator 52b of the column processing unit 41b is connected to the second vertical signal line 23b.
  • the positive input terminal of the comparator 52b is connected to the ramp signal generation circuit 17 via the input switch 51b.
  • the output terminal of the comparator 52b is connected to the input terminal of the counter 53b, and the output terminal of the counter 53b is connected to the data output signal line 24 via the output switch 54b.
  • the input switch 51 a opens and closes according to the control by the control circuit 18 in FIG. 1, and connects the positive signal input terminal of the comparator 52 to the ramp signal generated by the ramp signal generation circuit 17. Switch to a connection that inputs or does not input.
  • the input switch 51a and the input switch 51b are controlled to be opened and closed so that one is closed and the other is opened.
  • one vertical signal line is provided for one column of pixels, and one column processing unit 41 is arranged.
  • the imaging device 11 is configured, and the column processing unit 41a and the column processing unit 41b can alternately AD-convert the pixel signal output from the pixel 21a and the pixel signal output from the pixel 21b. it can. Therefore, in the image pickup device 11, one of the pixel 21a and the pixel 21b performs reset operation or signal transfer operation and performs settling of the pixel signal, and is output from the other and held (Hold). The pixel signal reading can be controlled so that the column processing unit 41 can alternately and repeatedly perform the AD conversion of the pixel signal to be processed.
  • the AD conversion and the settling of the pixel signal are simultaneously performed in the pixel 21 a and the pixel 21 b, and the operation is performed so that they are alternately switched, whereby the AD in the column processing unit 41 is performed. Conversion can be accelerated.
  • FIG. 4 shows a timing chart for explaining the AD conversion operation in the image sensor 11.
  • the timing chart shown in FIG. 4 can be applied to either the configuration shown in FIG. 2 or the configuration shown in FIG.
  • the pixel 21a connected to the first vertical signal line 23a resets the FD unit 33a and waits until the output of the reset level pixel signal is sufficiently settled (reset period). ).
  • the pixel 21b connected to the second vertical signal line 23b is a pixel signal having a signal level corresponding to the amount of light received by the PD 31b set in the previous operation period. Keep the output of.
  • the column processing unit 41a does not perform processing, but the column processing unit 41b AD-converts the pixel signal of the signal level output from the pixel 21b (AD conversion period).
  • the counter 53b holds the count value corresponding to the pixel signal of the signal level of the pixel 21b in the holding unit 55b.
  • the pixel 21a connected to the first vertical signal line 23a continues to hold the output of the reset level pixel signal set in the first operation period, and the column processing unit 41a. Performs AD conversion on the reset level pixel signal output from the pixel 21a.
  • the pixel 21b connected to the second vertical signal line 23b resets the FD unit 33b until the output of the reset level pixel signal is sufficiently settled.
  • the column processing unit 41b waits and does not perform processing.
  • the pixel 21a connected to the first vertical signal line 23a transfers the charge photoelectrically converted in the PD 31a to the FD unit 33a, and the pixel has a signal level corresponding to the amount of light received by the PD 31a. Wait until the signal output is fully settled (signal transfer period). In the third operation period, the column processing unit 41a does not perform processing.
  • the column processing unit 41b AD-converts the reset level pixel signal output from the pixel 21b.
  • the column processing unit 41b obtains a difference between the count value corresponding to the pixel signal at the reset level and the count value corresponding to the pixel signal at the signal level of the pixel 21b held in the holding unit 55b. A pixel signal from which is removed is output.
  • the pixel 21a connected to the first vertical signal line 23a continues to hold the output of the pixel signal having the signal level set in the third operation period, and the column processing unit 41a
  • the pixel signal of the signal level output from the pixel 21a is AD converted.
  • the column processing unit 41a obtains a difference between the count value corresponding to the pixel signal of this signal and the count value corresponding to the pixel signal at the reset level of the pixel 21a held in the holding unit 55a, and reset noise is obtained.
  • the removed pixel signal is output.
  • the pixel 21b connected to the second vertical signal line 23b transfers the charge photoelectrically converted in the PD 31b to the FD unit 33b, and according to the amount of light received by the PD 31b. It waits until the output of the pixel signal of the specified signal level is sufficiently settled. In the fourth operation period, the column processing unit 41b does not perform processing.
  • the operation After the end of the fourth operation period, the operation returns to the first operation period. Similarly, from the first operation period to the fourth operation period, the pixel 21a and the pixel 21b in the next row are sequentially operated. The operation is repeated. Note that the operation periods of the pixels 21a and 21b may be shifted by a half cycle.
  • the other pixel signal is settled in parallel with AD conversion of one pixel signal of the pixel 21a and the pixel 21b.
  • the AD conversion of the pixel signal of the reset level of the pixel 21a is completed in the second operation period. Can be executed.
  • the AD conversion of the pixel signal at the reset level of the pixel 21b can be executed in the third operation period immediately after the AD conversion of the pixel signal at the reset level of the pixel 21a is completed in the second operation period. Furthermore, immediately after the AD conversion of the pixel signal at the reset level of the pixel 21b is completed in the third operation period, the AD conversion of the pixel signal at the signal level of the pixel 21a can be executed in the fourth operation period.
  • the imaging device 11 can perform AD conversion at a higher speed as compared with a configuration in which the column processing unit 41 waits for AD conversion until pixel signal settling is completed.
  • FIG. 5 is a diagram showing the waveform of the ramp signal generated by the ramp signal generation circuit 17.
  • the pixel 21 from which the pixel signal is read first is referred to as a primary pixel
  • the pixel 21 from which the pixel signal is read later is referred to as a secondary pixel.
  • the ramp signal is composed of a signal for reading out the pixel signal (P phase) at the reset level of the primary pixel and a pixel signal (D phase) at the signal level, and a signal for reading out the P phase and D phase of the secondary pixel.
  • the signal for the primary pixel is appropriately described as a primary ramp signal
  • the signal for the secondary pixel is appropriately described as a secondary ramp signal.
  • the primary ramp signal is indicated by a thick line
  • the secondary ramp signal is indicated by a thin line.
  • the ramp signal generation circuit 17 In the period T3 after the period T2, the ramp signal generation circuit 17 generates a primary ramp signal for reading out the pixel signal (D phase) at the signal level of the primary pixel. Thereafter, the ramp signal generation circuit 17 generates a secondary ramp signal for reading out the pixel signal (D phase) at the signal level of the secondary pixel in the period T4.
  • the ramp signal is such that the primary ramp signal and the secondary ramp signal appear alternately.
  • the pixel 21a is a primary pixel
  • the column processing unit 41a is a column processing unit 41 that processes a pixel signal from the primary pixel.
  • the pixel 21b is a secondary pixel
  • the column processing unit 41b is a column processing unit 41 that processes a pixel signal from the secondary pixel.
  • the opening / closing of the input switch 51a and the input switch 51b is switched according to the ramp signal. Specifically, when the primary ramp signal is supplied from the ramp signal generation circuit 17, the input switch 51a is connected and the input switch 51b is disconnected. When the secondary ramp signal is supplied from the ramp signal generation circuit 17, the input switch 51b is connected and the input switch 51a is disconnected.
  • the input switch 51 is controlled to open and close in accordance with the ramp signal.
  • the input switch 51 is provided between the ramp signal generation circuit 17 and the column processing unit 41.
  • the input switch 51a is provided between the ramp signal generation circuit 17 and the column processing unit 41a, and the input switch 51b is provided between the ramp signal generation circuit 17 and the column processing unit 41b.
  • a control signal for controlling opening and closing of the input switch 51a and the input switch 51b is supplied from the control circuit 18 (FIG. 1) not shown in FIG.
  • the opening / closing of the input switch 51a and the input switch 51b is controlled such that when one is connected, the other is disconnected.
  • the input switch 51 may be provided outside the column processing unit 41 as shown in FIG. 6, or is included in the column processing unit 41 as shown in FIG. 2 (or FIG. 3). May be.
  • FIG. 7 shows another arrangement position of the input switch 51.
  • an input switch 51 is provided in the comparator 52 in the column processing unit 41.
  • An input switch 51a is provided in the comparator 52a in the column processing unit 41a.
  • the ramp signal from the ramp signal generation circuit 17 is supplied to the comparator 52a and the comparator 52a compares the voltage.
  • the input switch 51a is disconnected, The disconnected part exists in the comparator 52a, and the voltage comparison in the comparator 52a is not performed.
  • an input switch 51b is provided in the comparator 52b in the column processing unit 41b.
  • the ramp signal from the ramp signal generation circuit 17 is supplied into the comparator 52b and voltage comparison is performed in the comparator 52b.
  • the input switch 51b is disconnected, The disconnected part exists in the comparator 52b, and the voltage comparison in the comparator 52b is not performed.
  • the arrangement position of the input switch 51 in the image pickup device 11 may be a position where switching between the state in which the ramp signal from the ramp signal generation circuit 17 is supplied and the state in which the ramp signal is not supplied and the switching can be controlled.
  • the basic configuration of the comparator 52 employs a generally well-known differential amplifier configuration, a differential transistor pair having NMOS transistors 105 and 106, and a PMOS serving as an output load of the differential transistor pair.
  • Current source having a load transistor pair arranged on the power source side having the type transistors 101 and 102, and an NMOS type constant current source transistor 109 arranged on the ground (GND) side for supplying a constant operating current to each part Department.
  • the sources of the transistors 105 and 106 are commonly connected to the drain of the constant current source transistor 109, and the drains (output terminals) of the transistors 105 and 106 are connected to the drains of the corresponding transistors 101 and 102 of the load transistor pair. Yes.
  • a DC gate voltage is input to the gate of the constant current source transistor 109.
  • the output of the differential transistor pair (in the illustrated example, the drain of the transistor 106) is connected to an amplifier (not shown) and further amplified through a buffer (not shown) and then output to the counter 53 (FIG. 2). It has become so.
  • an operating point reset unit that resets the operating point of the comparator 52 is provided.
  • the operating point reset unit functions as an offset removal unit. That is, the comparator 52 is configured as a voltage comparator with an offset removal function.
  • the operating point reset unit includes switch transistors 103 and 104 and signal coupling capacitors 107 and 108.
  • the switch transistor 103 is connected between the gate (input terminal) and the drain (output terminal) of the transistor 105, and the switch transistor 104 is connected between the gate (input terminal) and the drain (output terminal) of the transistor 106.
  • the comparator reset pulse PSET is supplied to each gate in common.
  • a ramp signal is supplied from a ramp signal generation circuit 17 (not shown) to the gate (input terminal) of the transistor 105 via the capacitor 107, and the gate (input terminal) of the transistor 106 is supplied from the pixel 21.
  • a pixel signal is supplied through the capacitive element 108.
  • the operating point reset unit exhibits a sample / hold function for signals input via the capacitive elements 107 and 108. That is, the comparator reset pulse is activated only immediately before the comparison between the pixel signal and the ramp signal is started, and the operating point of the differential transistor pair is set to the drain voltage (reading potential; the reference value for reading the reference component and the signal component). Reset. After that, a pixel signal is input to the transistor 106 through the capacitor 108 and a ramp signal is input through the capacitor 107, and comparison is performed until the pixel signal and the ramp signal have the same potential. When the pixel signal and the ramp signal have the same potential, the output is inverted.
  • FIG. 9 is a diagram illustrating an example in which the input switch 51 is provided between the ramp signal generation circuit 17 and the column processing unit 41, as illustrated in FIG.
  • the input switch 51a is provided between the ramp signal generation circuit 17 and the comparator 52a of the column processing unit 41a, and is connected to the capacitive element 107a of the comparator 52a.
  • the input switch 51b is provided between the ramp signal generation circuit 17 and the comparator 52b of the column processing unit 41b, and is connected to the capacitive element 107b of the comparator 52b.
  • FIG. 9 shows an example in which the input switch 51a is connected and the input switch 51b is disconnected.
  • a cutoff circuit (input switch 51) is arranged on the path through which the ramp signal (reference signal) of the comparator 52 of the column processing unit 41 arranged in parallel is transmitted, and AD conversion timing is obtained.
  • the ON / OFF state of the cutoff circuit can be controlled in a time-sharing manner.
  • two vertical signal lines 23 are provided for one column of pixels shown in FIG. 2, and a column processing unit 41 is connected to each vertical signal line 23. Even in such a case, at a predetermined timing, one of the column processing unit 41a and the column processing unit 41b is connected to the ramp signal generation circuit 17.
  • one vertical signal line 23 is provided for one column of pixels, and a column processing unit 41 is connected to each vertical signal line 23. Even in such a case, at a predetermined timing, one of the column processing unit 41a and the column processing unit 41b is connected to the ramp signal generation circuit 17.
  • the number of column processing units 41 connected to the ramp signal generation circuit 17 is half the number of column processing units 41 provided in the image sensor 11. Can do. As a result, it is possible to suppress the occurrence of an error in the CDS value.
  • the column processing unit 41 includes a capacity such as the capacitive element 107. Therefore, when the column processing units 41 are arranged in parallel and the number of column processing units 41 connected to the ramp signal generation circuit 17 is increased, the capacitance value serving as a load on the ramp signal generation circuit 17 is increased.
  • the reset level determination timing is concentrated at almost the same timing in all the column processing units 41, whereas the signal level determination timing is correlated with the signal level input to each column processing unit 41. Therefore, there is a possibility that the determination timing varies. Due to this variation, an error may occur in the CDS value.
  • the column processing units 41 connected to the ramp signal generation circuit 17 are half the number of column processing units 41 provided in the image sensor 11. Therefore, the load on the ramp signal generation circuit 17 is reduced, and an error (noise) in the CDS value due to variations in the signal level determination timing in the column processing unit 41 can be reduced.
  • the number of connected AD converters arranged in parallel as a load capacity of the ramp signal generation circuit 17 can be reduced in a time-sharing manner, and the column processing unit 41 (column column) constituting the AD converter can be reduced.
  • the delay modulation of the ramp signal (reference signal) due to the input capacitance fluctuation due to the state of the comparator 52) in the processing unit 41 can be reduced, and the CDS value error can be suppressed.
  • the ramp signal is generated for the two pixels of the primary pixel and the secondary pixel, the ramp signal is generated by the single ramp signal generation circuit 17. Therefore, it is not necessary to provide a plurality of ramp signal generation circuits 17, and it is possible to prevent an increase in power consumption and an increase in the area of the image sensor 11. It becomes.
  • FIG. 10 is a diagram illustrating an example in which the input switch 51 is provided between the ramp signal generation circuit 17 and the column processing unit 41 as illustrated in FIG.
  • the input switch 51a is provided in the comparator 52a of the column processing unit 41a. When the input switch 51a is open, the comparator 52a does not perform comparison and determination, and when the input switch 51a is connected. Are arranged at positions for comparison and determination by the comparator 52a.
  • the input switch 51b is provided in the comparator 52b of the column processing unit 41b.
  • the comparator 52b is opened, the comparison and determination by the comparator 52b are not performed, and the input switch 51b is connected.
  • the comparator 52b is placed at a position for comparison and determination.
  • the input switch 51a-1 is provided between the transistor 101a and the transistor 105a, and the input switch 51a-2 is provided between the transistor 102a and the transistor 106a. Yes.
  • the input switch 51a-1 and the input switch 51a-2 have the same open / close control. When the input switch 51a-1 is connected, the input switch 51a-2 is also connected. When disconnected, the input switch 51a-2 is also disconnected.
  • the ramp signal generated by the ramp signal generation circuit 17 is supplied into the comparator 52a, and when the input switch 51a-2 is connected, the pixel 21a (FIG. The pixel signal from 2) is supplied to the comparator 52a.
  • the comparator 52a when the ramp signal and the pixel signal are input, the comparator 52a is in a state where the ramp signal and the pixel signal can be compared. Therefore, the comparison is performed and the comparison result is output.
  • the comparator 52b when the input switch 51b-1 is connected, the ramp signal generated by the ramp signal generation circuit 17 is supplied into the comparator 52b, and the input switch 51b-2 is connected. As a result, the pixel signal from the pixel 21b (FIG. 2) is supplied to the comparator 52b.
  • the comparator 52b can compare the ramp signal and the pixel signal. Therefore, the comparison is performed, and the comparison result is obtained. Output.
  • a cutoff circuit (input switch 51) is arranged in the current path of the comparator 52 (differential input transistor) of the column processing unit 41 arranged in parallel, and is synchronized with the AD conversion timing.
  • ON / OFF of the cutoff circuit can be controlled in a time division manner.
  • two vertical signal lines 23 are provided for one column of pixels, and a column processing unit 41 is connected to each vertical signal line 23. Even in such a case, it is only one of the column processing unit 41a and the column processing unit 41b that is connected to the ramp signal generation circuit 17 at a predetermined timing.
  • one vertical signal line 23 is provided for one column of pixels, and a column processing unit 41 is connected to each vertical signal line 23. However, at a predetermined timing, one of the column processing unit 41a and the column processing unit 41b is connected to the ramp signal generation circuit 17.
  • the column processing unit 41 connected to the ramp signal generation circuit 17 is provided in the imaging device 11 at a predetermined timing.
  • the number of column processing units 41 can be half of the number. As a result, it is possible to suppress the occurrence of an error in the CDS value, to prevent the power consumption from increasing, and to prevent the area of the image sensor 11 from increasing.
  • FIG. 11 is a diagram illustrating an example where the input switch 51 is provided in the comparator 52 in the column processing unit 41 as illustrated in FIG. 7.
  • the column processing unit 41 is provided with the two input switches 51.
  • one input switch 51 is provided. It can also be configured.
  • the input switch 51a is provided in the comparator 52a of the column processing unit 41a. When the input switch 51a is open, the comparator 52a does not perform comparison and determination, and when the input switch 51a is connected. Are arranged at positions for comparison and determination by the comparator 52a.
  • the input switch 51b is provided in the comparator 52b of the column processing unit 41b.
  • the comparator 52b is opened, the comparison and determination by the comparator 52b are not performed, and the input switch 51b is connected.
  • the comparator 52b is placed at a position for comparison and determination.
  • the input switch 51a is provided between the transistor 102a and the transistor 106a.
  • the pixel signal from the pixel 21a (FIG. 2) is supplied to the comparator 52a.
  • the input switch 51a is connected and the pixel signal is input, whereby the ramp signal and the pixel signal are input, and the comparator 52a can compare the ramp signal and the pixel signal. Then, the comparison is performed and the comparison result is output.
  • the input switch 51b is provided between the transistor 102b and the transistor 106b.
  • the pixel signal from the pixel 21b (FIG. 2) is supplied into the comparator 52b.
  • the input switch 51b is connected and the pixel signal is input, so that the ramp signal and the pixel signal are input, and the comparator 52b can compare the ramp signal and the pixel signal. Then, the comparison is performed and the comparison result is output.
  • the input switch 51 is provided on the side where the pixel signal is input has been described as an example. However, the input switch 51 is provided between the side where the ramp signal is input, that is, between the transistor 101 and the transistor 105. 51 may be provided.
  • a cutoff circuit (input switch 51) is arranged in one current path in a comparator 52 (differential input transistor) of a plurality of column processing units 41 arranged in parallel, and timing of AD conversion
  • the ON / OFF state of the cutoff circuit can be controlled in a time-sharing manner.
  • two vertical signal lines 23 are provided for one column of pixels, and a column processing unit 41 is connected to each vertical signal line 23. Even in such a case, the pixel signal is input at either the column processing unit 41a or the column processing unit 41b at a predetermined timing.
  • one vertical signal line 23 is provided for one column of pixels, and a column processing unit 41 is connected to each vertical signal line 23. However, at a predetermined timing, a pixel signal is input to either the column processing unit 41a or the column processing unit 41b.
  • the column processing unit 41 that performs comparison and determination processing among the column processing units 41 connected to the ramp signal generation circuit 17 at a predetermined timing is provided in the imaging device 11.
  • the number of column processing units 41 can be half of the number. As a result, it is possible to suppress the occurrence of an error in the CDS value, to prevent the power consumption from increasing, and to prevent the area of the image sensor 11 from increasing.
  • a configuration example in which two first vertical signal lines 23 a and second vertical signal lines 23 b are provided for one column of pixels 21 arranged in a matrix in the pixel region 12. (FIG. 2) or a configuration example in which two first vertical signal lines 23a and second vertical signal lines 23b are provided for two columns of pixels 21 arranged in a matrix in the pixel region 12 (FIG. 2).
  • FIG. 2 a configuration example in which two first vertical signal lines 23a and second vertical signal lines 23b are provided for two columns of pixels 21 arranged in a matrix in the pixel region 12
  • FIG. 2 a configuration example in which two first vertical signal lines 23a and second vertical signal lines 23b are provided for two columns of pixels 21 arranged in a matrix in the pixel region 12
  • the same time is required for the settling and holding of the pixel signal.
  • the AD conversion process itself can be accelerated and the time for holding the output of the pixel signal can be shortened.
  • AD conversion of the pixel signals output from the other plurality of pixels can be sequentially performed. Thereby, the AD conversion process can be further accelerated as a whole.
  • the image sensor 11 is a front-illuminated CMOS image sensor that irradiates light onto the surface on which the wiring layer is laminated on the semiconductor substrate on which the pixels 21 are formed, or a back surface opposite to the front surface.
  • it can be applied to both backside illumination type CMOS image sensors which are irradiated with light.
  • the image pickup device 11 can be applied to a stacked CMOS image sensor formed by stacking a sensor substrate on which the pixels 21 are formed and a circuit substrate on which the control circuit 18 (FIG. 1) is formed. it can. Further, as described above, the process of reading out the pixel signal and performing AD conversion can be realized by the control circuit 18 executing a program.
  • the image pickup device 11 of each embodiment as described above includes various types such as an image pickup system such as a digital still camera or a digital video camera, a mobile phone having an image pickup function, or another device having an image pickup function. It can be applied to other electronic devices.
  • FIG. 12 is a block diagram illustrating a configuration example of an imaging device mounted on an electronic device.
  • the imaging apparatus 201 includes an optical system 202, an imaging element 203, a signal processing circuit 204, a monitor 205, and a memory 206, and can capture still images and moving images.
  • the optical system 202 includes one or more lenses, guides image light (incident light) from a subject to the image sensor 203, and forms an image on a light receiving surface (sensor unit) of the image sensor 203.
  • the image sensor 11 of each embodiment described above is applied.
  • the image sensor 203 electrons are accumulated for a certain period according to the image formed on the light receiving surface via the optical system 202. Then, a signal corresponding to the electrons accumulated in the image sensor 203 is supplied to the signal processing circuit 204.
  • the signal processing circuit 204 performs various signal processing on the pixel signal output from the image sensor 203.
  • An image (image data) obtained by performing signal processing by the signal processing circuit 204 is supplied to the monitor 205 and displayed, or supplied to the memory 206 and stored (recorded).
  • an image can be captured at a higher frame rate by increasing the speed of the AD conversion process by applying the imaging element 11 of each of the embodiments described above. it can.
  • FIG. 13 is a diagram illustrating a usage example in which the above-described image sensor is used.
  • the image sensor described above can be used in various cases for sensing light such as visible light, infrared light, ultraviolet light, and X-ray as follows.
  • Devices for taking images for viewing such as digital cameras and mobile devices with camera functions
  • Devices used for traffic such as in-vehicle sensors that capture the back, surroundings, and interiors of vehicles, surveillance cameras that monitor traveling vehicles and roads, and ranging sensors that measure distances between vehicles, etc.
  • Equipment used for home appliances such as TVs, refrigerators, air conditioners, etc. to take pictures and operate the equipment according to the gestures ⁇ Endoscopes, equipment that performs blood vessel photography by receiving infrared light, etc.
  • Equipment used for medical and health care ⁇ Security equipment such as security surveillance cameras and personal authentication cameras ⁇ Skin measuring instrument for photographing skin and scalp photography Such as a microscope to do beauty Equipment used for sports-Equipment used for sports such as action cameras and wearable cameras for sports applications-Used for agriculture such as cameras for monitoring the condition of fields and crops apparatus
  • this technique can also take the following structures.
  • a pixel region in which a plurality of pixels are arranged in a matrix; and An AD conversion unit for AD (Analog to Digital) conversion of a pixel signal output from the pixel is provided for each column of the pixels, and a plurality of the pixels arranged in the same column are connected to each other via a vertical signal line.
  • a column AD signal processing unit connected to the AD conversion unit;
  • the AD converter performs an AD conversion on the pixel signal output from the connected pixel, and the operations are alternately repeated.
  • the ramp signal is controlled so as to be supplied to the AD conversion unit that performs AD conversion on the pixel signal output from the pixel and not to be supplied to the AD conversion unit that does not perform AD conversion.
  • the control is performed by controlling opening and closing of the switch, The imaging device according to (1), wherein the switch is provided on a path with the ramp signal generation unit and the AD conversion unit.
  • the control is performed by controlling opening and closing of the switch, The imaging device according to (1), wherein the switch is provided in a comparator included in the AD conversion unit.
  • the switch is provided in at least one current path on a side that processes a signal from the pixel in the comparator or a side that processes a ramp signal from the ramp signal generation unit.
  • Image sensor (6)
  • the ramp signal generation unit includes a pixel signal having a reset level of the first pixel, a pixel signal having a reset level of the second pixel, a pixel signal having a signal level of the first pixel, and a signal level of the second pixel.
  • a ramp signal for reading out each pixel signal is repeatedly generated in this order,
  • the control is performed by controlling opening and closing of the switch,
  • the imaging device according to any one of (1) to (5), wherein the switch is switched between open and closed states at a switching timing of the ramp signal.
  • a ramp signal generation unit that generates a ramp signal; Of the predetermined number of the vertical signal lines, the pixels connected via some of the vertical signal lines perform reset operation or signal transfer operation in parallel with other vertical signal lines.
  • the AD converter performs an AD conversion on the pixel signal output from the connected pixel, and the operations are alternately repeated.
  • An imaging method including a step of controlling the ramp signal to be supplied to the AD conversion unit that performs AD conversion on a pixel signal output from the pixel and not to be supplied to the AD conversion unit that does not perform AD conversion.
  • a pixel region in which a plurality of pixels are arranged in a matrix; and An AD conversion unit for AD (Analog to Digital) conversion of a pixel signal output from the pixel is provided for each column of the pixels, and a plurality of the pixels arranged in the same column are connected to each other via a vertical signal line.
  • a column AD signal processing unit connected to the AD conversion unit;
  • a ramp signal generator for generating a ramp signal, Of the predetermined number of the vertical signal lines, the pixels connected via some of the vertical signal lines perform reset operation or signal transfer operation in parallel with other vertical signal lines.
  • the AD converter performs an AD conversion on the pixel signal output from the connected pixel, and the operations are alternately repeated.
  • An electronic apparatus including an imaging device that is controlled so that the ramp signal is supplied to the AD conversion unit that AD converts a pixel signal output from the pixel and is not supplied to the AD conversion unit that does not perform AD conversion.

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Abstract

本技術は、より高速に処理が行えるようにすることができるようにする撮像素子、撮像方法、および電子機器に関する。 画素信号をＡＤ（Analog to Digital）変換するＡＤ変換部が画素の列ごとに設けられ、同一の列に配置される複数の画素が、垂直信号線を介してＡＤ変換部に接続されたカラムＡＤ信号処理部と、ランプ信号を生成するランプ信号生成部とを備え、所定数の垂直信号線のうちの、一部の垂直信号線を介して接続される画素がリセット動作または信号転送動作を行うのと並行的に、他の垂直信号線を介して接続される画素から出力される画素信号をＡＤ変換部がＡＤ変換する動作を行い、それらの動作が交互に繰り返して行われ、ランプ信号は、画素から出力される画素信号をＡＤ変換するＡＤ変換部に供給され、ＡＤ変換しないＡＤ変換部には供給されないように制御される。本技術は、例えば、CMOSイメージセンサに適用できる。

Description

撮像素子、撮像方法、および電子機器
　本技術は、撮像素子、撮像方法、および電子機器に関する。詳しくは、より高速化を図ることができるようにした撮像素子、撮像方法、および電子機器に関する。
　従来、デジタルスチルカメラやデジタルビデオカメラなどの撮像機能を備えた電子機器においては、例えば、CCD（Charge Coupled Device）やCMOS（Complementary Metal Oxide Semiconductor）イメージセンサなどの撮像素子が使用されている。
　撮像素子は、光電変換を行うＰＤ（photodiode：フォトダイオード）と複数のトランジスタとが組み合わされた画素を有しており、平面的に配置された複数の画素から出力される画素信号に基づいて画像が構築される。また、画素から出力される画素信号は、例えば、画素の列毎に配置された複数のＡＤ（Analog to Digital）変換器によって並列的にＡＤ変換されて出力される。
　このような撮像素子において、ＡＤ変換器においてダウンカウントモードおよびアップカウントモードでカウント処理を行うことで、ＡＤ変換処理の高速化を図ることができる撮像素子が提案されている（例えば、特許文献１参照）。
　また、複数回繰り返して、リセットレベルの画素信号と信号レベルの画素信号とをＡＤ変換することで、ノイズを低減することができる撮像素子が提案されている（例えば、特許文献２参照）。
特開２００５－３０３６４８号公報 特開２００９－２９６４２３号公報
　ところで、撮像素子に対して、画素信号を高速に読み出すことが強く要求されている。上述したようなカラム並列ＡＤ変換器の並列数を増加させることによって高速化を図ることは可能である。
　しかしながら、個々のＡＤ変換器には容量があり、ＡＤ変換器の数が増えることで、並列に配置されたカラム並列ＡＤ変換器全体での容量値も増加し、誤差が発生しやすくなる可能性があった。すなわち、ＣＤＳ方式で信号読み出しを行う場合、リセットレベルの判定タイミングは全ＡＤ変換器で集中して行われるのに対して、信号レベルの判定タイミングは、ばらつきがあり、このばらつきのためにＣＤＳ値に誤差が生じてしまう可能性があった。
　本技術は、このような状況に鑑みてなされたものであり、より高速化を図ることができるようにするとともに、誤差の発生を抑制することができるようにするものである。
　本技術の一側面の撮像素子は、複数の画素が行列状に配置された画素領域と、前記画素から出力される画素信号をＡＤ（Analog to Digital）変換するＡＤ変換部が前記画素の列ごとに設けられ、同一の列に配置される複数の前記画素が、垂直信号線を介して前記ＡＤ変換部に接続されたカラムＡＤ信号処理部と、ランプ信号を生成するランプ信号生成部とを備え、所定数の前記垂直信号線のうちの、一部の前記垂直信号線を介して接続される前記画素がリセット動作または信号転送動作を行うのと並行的に、他の前記垂直信号線を介して接続される前記画素から出力される画素信号を前記ＡＤ変換部がＡＤ変換する動作を行い、それらの動作が交互に繰り返して行われ、前記ランプ信号は、前記画素から出力される画素信号をＡＤ変換する前記ＡＤ変換部に供給され、ＡＤ変換しない前記ＡＤ変換部には供給されないように制御される。
　前記制御はスイッチの開閉を制御することで行われ、前記スイッチは、前記ランプ信号生成部と前記ＡＤ変換部と経路上に設けられているようにすることができる。
　前記制御はスイッチの開閉を制御することで行われ、前記スイッチは、前記ＡＤ変換部に含まれるコンパレータ内に設けられているようにすることができる。
　前記スイッチは、前記コンパレータ内の電流経路に設けられているようにすることができる。
　前記スイッチは、前記コンパレータ内の前記画素からの信号を処理する側、または前記ランプ信号生成部からのランプ信号を処理する側の少なくとも一方の電流経路に設けられているようにすることができる。
　前記ランプ信号生成部は、第１の画素のリセットレベルの画素信号、第２の画素のリセットレベルの画素信号、前記第１の画素の信号レベルの画素信号、前記第２の画素の信号レベルの画素信号を、それぞれ読み出すためのランプ信号を、この順に繰り返し生成し、前記制御はスイッチの開閉を制御することで行われ、前記スイッチは、前記ランプ信号の切り替えのタイミングで開閉状態が切り換えられるようにすることができる。
　本技術の一側面の撮像方法は、複数の画素が行列状に配置された画素領域と、前記画素から出力される画素信号をＡＤ（Analog to Digital）変換するＡＤ変換部が前記画素の列ごとに設けられ、同一の列に配置される複数の前記画素が、垂直信号線を介して前記ＡＤ変換部に接続されたカラムＡＤ信号処理部と、ランプ信号を生成するランプ信号生成部とを備える撮像素子の撮像方法において、所定数の前記垂直信号線のうちの、一部の前記垂直信号線を介して接続される前記画素がリセット動作または信号転送動作を行うのと並行的に、他の前記垂直信号線を介して接続される前記画素から出力される画素信号を前記ＡＤ変換部がＡＤ変換する動作を行い、それらの動作が交互に繰り返して行われ、前記ランプ信号は、前記画素から出力される画素信号をＡＤ変換する前記ＡＤ変換部に供給され、ＡＤ変換しない前記ＡＤ変換部には供給されないように制御されるステップを含む。
　本技術の一側面の電子機器は、複数の画素が行列状に配置された画素領域と、前記画素から出力される画素信号をＡＤ（Analog to Digital）変換するＡＤ変換部が前記画素の列ごとに設けられ、同一の列に配置される複数の前記画素が、垂直信号線を介して前記ＡＤ変換部に接続されたカラムＡＤ信号処理部と、ランプ信号を生成するランプ信号生成部とを備え、所定数の前記垂直信号線のうちの、一部の前記垂直信号線を介して接続される前記画素がリセット動作または信号転送動作を行うのと並行的に、他の前記垂直信号線を介して接続される前記画素から出力される画素信号を前記ＡＤ変換部がＡＤ変換する動作を行い、それらの動作が交互に繰り返して行われ、前記ランプ信号は、前記画素から出力される画素信号をＡＤ変換する前記ＡＤ変換部に供給され、ＡＤ変換しない前記ＡＤ変換部には供給されないように制御される撮像素子を備える。
　本技術の一側面の撮像装置、撮像方法においては、複数の画素が行列状に配置された画素領域と、画素から出力される画素信号をＡＤ（Analog to Digital）変換するＡＤ変換部が画素の列ごとに設けられ、同一の列に配置される複数の画素が、垂直信号線を介してＡＤ変換部に接続されたカラムＡＤ信号処理部と、ランプ信号を生成するランプ信号生成部とが備えられる。所定数の垂直信号線のうちの、一部の垂直信号線を介して接続される画素がリセット動作または信号転送動作を行うのと並行的に、他の垂直信号線を介して接続される画素から出力される画素信号をＡＤ変換部がＡＤ変換する動作を行い、それらの動作が交互に繰り返して行われ、ランプ信号は、画素から出力される画素信号をＡＤ変換するＡＤ変換部に供給され、ＡＤ変換しないＡＤ変換部には供給されないように制御される。
　前記電子機器においては、前記撮像装置を含む構成とされている。
　本技術の一側面によれば、より高速化を図ることができるようにするとともに、誤差の発生を抑制することができる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術を適用した撮像素子の一実施の形態の構成を示す図である。 画素とカラム処理部の構成を示す図である。 画素とカラム処理部の他の構成を示す図である。 撮像素子におけるＡＤ変換の動作を説明するタイミングチャートである。 ランプ信号生成回路で生成されるランプ信号について説明するための図である。 ランプ信号の供給を制御するスイッチの位置について説明する図である。 ランプ信号の供給を制御するスイッチの他の位置について説明する図である。 コンパレータの構成について説明するための図である。 コンパレータとスイッチの構成について説明するための図である。 コンパレータとスイッチの構成について説明するための図である。 コンパレータとスイッチの構成について説明するための図である。 電子機器への適用例について説明するための図である。 撮像素子の使用例について説明するための図である。
　以下に、本技術を実施するための形態（以下、実施の形態という）について説明する。なお、説明は、以下の順序で行う。
　１．撮像素子の構成
　２．画素とカラム処理部の構成
　３．画素とカラム処理部の他の構成
　４．ＡＤ変換の動作について
　５．ランプ信号について
　６．ランプ信号の供給を制御するスイッチの位置
　７．コンパレータとスイッチの構成
　８．電子機器への適用例
　９．使用例
　＜撮像素子の構成＞
　図１は、本技術を適用した撮像素子の一実施の形態の構成を示す図である。
　図１に示すように、撮像素子１１は、画素領域１２、垂直駆動回路１３、カラム信号処理回路１４、水平駆動回路１５、出力回路１６、ランプ信号生成回路１７、および制御回路１８を備えて構成される。
　画素領域１２は、図示しない光学系により集光される光を受光する受光面である。画素領域１２には、複数の画素２１が行列状に配置されており、それぞれの画素２１は、水平信号線２２を介して行毎に垂直駆動回路１３に接続されるとともに、垂直信号線２３を介して列毎にカラム信号処理回路１４に接続される。複数の画素２１は、それぞれ受光する光の光量に応じたレベルの画素信号をそれぞれ出力し、それらの画素信号から、画素領域１２に結像する被写体の画像が構築される。
　垂直駆動回路１３は、画素領域１２に配置される複数の画素２１の行毎に順次、それぞれの画素２１を駆動（転送や、選択、リセットなど）するための駆動信号を、水平信号線２２を介して画素２１に供給する。
　カラム信号処理回路１４は、複数の画素２１から垂直信号線２３を介して出力される画素信号に対してＣＤＳ(Correlated Double Sampling：相関２重サンプリング)処理を施すことにより、画素信号のＡＤ変換を行うとともにリセットノイズを除去する。例えば、カラム信号処理回路１４は、画素２１の列数に応じた複数のカラム処理部４１（後述の図２参照）を有して構成され、画素２１の列毎に並列的にＣＤＳ処理を行うことができる。
　水平駆動回路１５は、画素領域１２に配置される複数の画素２１の列毎に順次、カラム信号処理回路１４から画素信号をデータ出力信号線２４に出力させるための駆動信号を、カラム信号処理回路１４に供給する。
　出力回路１６は、水平駆動回路１５の駆動信号に従ったタイミングでカラム信号処理回路１４からデータ出力信号線２４を介して供給される画素信号を増幅し、後段の信号処理回路に出力する。
　ランプ信号生成回路１７は、カラム信号処理回路１４が画素信号をＡＤ変換する際に参照する参照信号として、一定の勾配で時間の経過に従って降下する電圧（スロープ電圧）のランプ信号を生成し、カラム信号処理回路１４に供給する。
　制御回路１８は、撮像素子１１の内部の各ブロックの駆動を制御する。例えば、制御回路１８は、各ブロックの駆動周期に従ったクロック信号を生成して、それぞれのブロックに供給する。また、例えば、制御回路１８は、カラム信号処理回路１４において画素信号を高速にＡＤ変換することができるように画素２１から画素信号が読み出されるような制御を行う。
　＜画素とカラム処理部の構成＞
　次に、図２には、撮像素子１１の画素２１およびカラム処理部４１の構成例が示されている。
　図２には、図１の画素領域１２に配置される複数の画素２１のうち、所定の列（カラム）に並んで配置される２つの画素２１ａおよび２１ｂが示されている。また、図２には、カラム信号処理回路１４が有する複数のカラム処理部４１のうち、この列に対応して配置されるカラム処理部４１が示されている。
　図示するように、撮像素子１１では、画素２１の１列に対して、第１の垂直信号線２３ａおよび第２の垂直信号線２３ｂの２本が設けられる。第１の垂直信号線２３ａには、画素２１ａ（例えば、奇数行目の画素２１）が接続され、第２の垂直信号線２３ｂには、画素２１ｂ（例えば、偶数行目の画素２１）が接続される。また、第１の垂直信号線２３ａには、ソースフォロワ回路を構成する定電流源４２ａが接続されており、第２の垂直信号線２３ｂには、ソースフォロワ回路を構成する定電流源４２ｂが接続されている。
　そして、第１の垂直信号線２３ａおよび第２の垂直信号線２３ｂは、この列に対応して配置されるそれぞれのカラム処理部４１に接続される。図２に示した例では、第１の垂直信号線２３ａにカラム処理部４１ａが接続され、第２の垂直信号線２３ｂにカラム処理部４１ｂが接続されている。
　画素２１ａは、ＰＤ３１ａ、転送トランジスタ３２ａ、ＦＤ部３３ａ、増幅トランジスタ３４ａ、選択トランジスタ３５ａ、およびリセットトランジスタ３６ａを備えて構成される。
　ＰＤ３１ａは、入射した光を光電変換により電荷に変換して蓄積する光電変換部であり、アノード端子が接地されているとともに、カソード端子が転送トランジスタ３２ａに接続されている。
　転送トランジスタ３２ａは、垂直駆動回路１３から供給される転送信号TRGに従って駆動し、転送トランジスタ３２ａがオンになると、ＰＤ３１ａに蓄積されている電荷がＦＤ部３３ａに転送される。
　ＦＤ部３３ａは、増幅トランジスタ３４ａのゲート電極に接続された所定の蓄積容量を有する浮遊拡散領域であり、ＰＤ３１ａから転送される電荷を蓄積する。
　増幅トランジスタ３４ａは、ＦＤ部３３ａに蓄積されている電荷に応じたレベル（即ち、ＦＤ部３３ａの電位）の画素信号を、選択トランジスタ３５ａを介して第１の垂直信号線２３ａに出力する。すなわち、ＦＤ部３３ａが増幅トランジスタ３４ａのゲート電極に接続される構成により、ＦＤ部３３ａおよび増幅トランジスタ３４ａは、ＰＤ３１ａにおいて発生した電荷を、その電荷に応じたレベルの画素信号に変換する変換部として機能する。
　選択トランジスタ３５ａは、垂直駆動回路１３から供給される選択信号SELに従って駆動し、選択トランジスタ３５ａがオンになると、増幅トランジスタ３４ａから出力される画素信号が第１の垂直信号線２３ａに出力可能な状態となる。
　リセットトランジスタ３６ａは、垂直駆動回路１３から供給されるリセット信号RSTに従って駆動し、リセットトランジスタ３６ａがオンになると、ＦＤ部３３ａに蓄積されている電荷が電源配線Ｖｄｄに排出されて、ＦＤ部３３ａがリセットされる。
　また、画素２１ｂは、画素２１ａと同様に、ＰＤ３１ｂ、転送トランジスタ３２ｂ、ＦＤ部３３ｂ、増幅トランジスタ３４ｂ、選択トランジスタ３５ｂ、およびリセットトランジスタ３６ｂを備えて構成される。従って、画素２１ｂの各部は、上述したような画素２１ａの各部と同様に動作するため、その詳細な説明は省略する。なお、以下適宜、画素２１ａと画素２１ｂとを区別する必要がない場合、単に画素２１と称し、画素２１を構成する各部についても同様に称する。
　カラム処理部４１ａは、入力スイッチ５１ａ、コンパレータ５２ａ、カウンタ５３ａ、並びに、出力スイッチ５４ａを備えて構成される。なおカラム処理部４１ｂもカラム処理部４１ａと同様の構成を有するため、ここでは、カラム処理部４１ａを例に挙げて説明する。また、カラム処理部４１ａとカラム処理部４１ｂを個々に区別する必要がない場合、単にカラム処理部４１と記述する。
　カラム処理部４１ａのコンパレータ５２ａのマイナス側の入力端子は、第１の垂直信号線２３ａに接続される。また、コンパレータ５２ａのプラス側の入力端子は、入力スイッチ５１ａを介してランプ信号生成回路１７に接続される。コンパレータ５２ａの出力端子は、カウンタ５３ａの入力端子に接続されており、カウンタ５３ａの出力端子は、出力スイッチ５４ａを介してデータ出力信号線２４に接続される。
　同様に、カラム処理部４１ｂのコンパレータ５２ｂのマイナス側の入力端子は、第２の垂直信号線２３ｂに接続される。また、コンパレータ５２ｂのプラス側の入力端子は、入力スイッチ５１ｂを介してランプ信号生成回路１７に接続される。コンパレータ５２ｂの出力端子は、カウンタ５３ｂの入力端子に接続されており、カウンタ５３ｂの出力端子は、出力スイッチ５４ｂを介してデータ出力信号線２４に接続される。
　入力スイッチ５１ａは、図１の制御回路１８による制御に従って開閉し、コンパレータ５２のプラス側の入力端子に対する接続を、ランプ信号生成回路１７で生成されたランプ信号を入力する、または入力しないという接続に切り換える。入力スイッチ５１ａと入力スイッチ５１ｂは、一方が閉じられている状態とされ、他方は開かれた状態とされるように、その開閉が制御される。
　例えば、入力スイッチ５１ａが閉じられ、入力スイッチ５１ｂが開かれると、コンパレータ５２ａのプラス側の入力端子は、ランプ信号生成回路１７に接続された状態となり、コンパレータ５２bのプラス側の入力端子は、ランプ信号生成回路１７に接続されていない状態となる。
　このときコンパレータ５２ａには、第１の垂直信号線２３ａを介して入力される画素２１ａから出力される画素信号と、ランプ信号生成回路１７で生成されたランプ信号が、入力される状態となる。
　一方、入力スイッチ５１ｂは開かれているため、カラム処理部４１ｂのコンパレータ５２ｂには、ランプ信号生成回路１７で生成されたランプ信号は、入力されない状態とされる。このように、カラム処理部４１ａとカラム処理部４１ｂの一方に、ランプ信号生成回路１７で生成されたランプ信号が供給されるように、入力スイッチ５１の開閉は制御される。
　コンパレータ５２は、プラス側の入力端子に入力されるランプ信号と、マイナス側の入力端子に入力される画素信号との大小を比較し、その比較結果を示す比較結果信号を出力する。例えば、コンパレータ５２は、ランプ信号がアナログの画素信号よりも大きい場合にはハイレベルの比較結果信号を出力し、ランプ信号がアナログの画素信号以下となった場合にはローレベルの比較結果信号を出力する。
　カウンタ５３は、例えば、ランプ信号生成回路１７から出力されるランプ信号の電位が一定の勾配で降下を開始したタイミングから、コンパレータ５２から出力される比較結果信号がハイレベルからローレベルに切り替わるタイミングまでの所定のクロック数をカウントする。従って、カウンタ５３がカウントしたカウント値は、コンパレータ５２に入力される画素信号のレベルに応じた値となり、これにより、画素２１から出力されるアナログの画素信号がデジタル値に変換される。
　例えば、撮像素子１１では、画素２１のＦＤ部３３がリセットされた状態のリセットレベルの画素信号と、画素２１のＦＤ部３３がＰＤ３１で光電変換された電荷を保持した状態の信号レベルの画素信号とが、画素２１から出力される。そして、カラム処理部４１において画素信号をＡＤ変換する際に、それらの信号の差分を求めることによって、リセットノイズが除去された画素信号が出力される。また、カウンタ５３は、カウント値を保持する保持部５５を有しており、後述するように、カウント値を一時的に保持することができる。
　出力スイッチ５４は、水平駆動回路１５から出力される駆動信号に従って開閉する。例えば、所定のカラム処理部４１が配置されている列の画素信号を出力するタイミングになると、水平駆動回路１５から出力される駆動信号に従って出力スイッチ５４が閉鎖され、カウンタ５３の出力端子がデータ出力信号線２４に接続される。これにより、カラム処理部４１においてＡＤ変換された画素信号がデータ出力信号線２４に出力される。
　＜画素とカラム処理部の他の構成＞
　図３に、撮像素子１１の画素２１およびカラム処理部４１の他の構成例を示す。
　図３に示した撮像素子１１も、基本的な構成は、図２に示した撮像素子１１と同様であるが、垂直信号線２３が、画素の１列に対して１本の垂直信号線が設けられて構成されている点で異なる。すなわち、図２に示した撮像素子１１においては、画素の１列に対して２本の垂直信号線が設けられて構成されていたが、図３に示した撮像素子１１においては、画素の１列に対して１本の垂直信号線が設けられて構成されている。
　画素２１ａと画素２１ｂは、行方向に配置されている。画素２１ａには、第１の垂直信号線２３ａが接続されている。図示はしていないが、画素２１ａの図中下側（列方向）にも画素２１は配置されており、それら列方向に配置されている画素２１に対して、１本の第１の垂直信号線２３ａが接続されている。
　同様に、画素２１ｂには、第２の垂直信号線２３ｂが接続されている。図示はしていないが、画素２１ｂの図中下側（列方向）にも画素２１は配置されており、それら列方向に配置されている画素２１に対して、１本の第２の垂直信号線２３ｂが接続されている。
　第１の垂直信号線２３ａは、カラム処理部４１ａのコンパレータ５２ａのマイナス側に接続されている。また、コンパレータ５２ａのプラス側には、入力スイッチ５１ａを介してランプ信号生成回路１７が接続されている。コンパレータ５２ａの出力端子は、カウンタ５３ａの入力端子に接続されており、カウンタ５３ａの出力端子は、出力スイッチ５４ａを介してデータ出力信号線２４に接続される。
　同様に、カラム処理部４１ｂのコンパレータ５２ｂのマイナス側の入力端子は、第２の垂直信号線２３ｂに接続される。また、コンパレータ５２ｂのプラス側の入力端子は、入力スイッチ５１ｂを介してランプ信号生成回路１７に接続される。コンパレータ５２ｂの出力端子は、カウンタ５３ｂの入力端子に接続されており、カウンタ５３ｂの出力端子は、出力スイッチ５４ｂを介してデータ出力信号線２４に接続される。
　図２に示した場合と同じく、入力スイッチ５１ａは、図１の制御回路１８による制御に従って開閉し、コンパレータ５２のプラス側の入力端子に対する接続を、ランプ信号生成回路１７で生成されたランプ信号を入力する、または入力しないという接続に切り換える。入力スイッチ５１ａと入力スイッチ５１ｂは、一方が閉じられた状態とされ、他方は開かれた状態とされるように、その開閉が制御される。
　このように、図３に示した構成においては、画素の１列に対して１本の垂直信号線が設けられ、１個のカラム処理部４１が配置されている。
　このように撮像素子１１は構成されており、カラム処理部４１ａとカラム処理部４１ｂは、画素２１ａから出力される画素信号と、画素２１ｂから出力される画素信号とを交互にＡＤ変換することができる。従って、撮像素子１１では、画素２１ａおよび画素２１ｂのうちの、一方がリセット動作または信号転送動作を行って画素信号のセトリング（Settling）を行うのと並行的に、他方から出力されて保持（Hold）される画素信号をカラム処理部４１がＡＤ変換する処理を、交互に繰り返して行うことができるように、画素信号の読み出しを制御することができる。
　このように、撮像素子１１では、画素２１ａおよび画素２１ｂで、画素信号のＡＤ変換とセトリングとを同時並行的に行い、それらが交互に切り替わるような動作をすることで、カラム処理部４１におけるＡＤ変換を高速化することができる。
　＜ＡＤ変換の動作について＞
　次に、図４には、撮像素子１１におけるＡＤ変換の動作を説明するタイミングチャートが示されている。図４に示したタイミングチャートは、図２に示した構成であっても、図３に示した構成であっても適用できる。
　図４では、上側から順に、第１の垂直信号線２３ａに接続される画素２１ａの動作、カラム処理部４１ａの動作、第２の垂直信号線２３ｂに接続される画素２１ｂの動作、およびカラム処理部４１ａの動作が示されている。
　まず、第１の動作期間において、第１の垂直信号線２３ａに接続される画素２１ａは、ＦＤ部３３ａをリセットし、リセットレベルの画素信号の出力が十分にセトリングされるまで待機する（リセット期間）。この動作と並行して、第１の動作期間において、第２の垂直信号線２３ｂに接続される画素２１ｂは、その前の動作期間でセトリングされたＰＤ３１ｂの受光量に応じた信号レベルの画素信号の出力を保持し続ける。
　第１の動作期間において、カラム処理部４１ａは処理を行わないが、カラム処理部４１ｂは、画素２１ｂから出力される信号レベルの画素信号をＡＤ変換する（ＡＤ変換期間）。このとき、カラム処理部４１ｂにおいて、カウンタ５３ｂは、画素２１ｂの信号レベルの画素信号に対応するカウント値を保持部５５ｂに保持する。
　次に、第２の動作期間において、第１の垂直信号線２３ａに接続される画素２１ａは、第１の動作期間でセトリングされたリセットレベルの画素信号の出力を保持し続け、カラム処理部４１ａは、画素２１ａから出力されるリセットレベルの画素信号をＡＤ変換する。
　この動作と並行して、第２の動作期間において、第２の垂直信号線２３ｂに接続される画素２１ｂは、ＦＤ部３３ｂをリセットし、リセットレベルの画素信号の出力が十分にセトリングされるまで待機し、カラム処理部４１ｂは、処理を行わない。
　その後、第３の動作期間において、第１の垂直信号線２３ａに接続される画素２１ａは、ＰＤ３１ａにおいて光電変換された電荷をＦＤ部３３ａに転送し、ＰＤ３１ａの受光量に応じた信号レベルの画素信号の出力が十分にセトリングされるまで待機する（信号転送期間）。第３の動作期間においては、カラム処理部４１ａは、処理を行わない。
　この動作と並行して、第３の動作期間において、第２の垂直信号線２３ｂに接続される画素２１ｂは、第２の動作期間でセトリングされたリセットレベルの画素信号の出力を保持し続け、カラム処理部４１ｂは、画素２１ｂから出力されるリセットレベルの画素信号をＡＤ変換する。
　そして、カラム処理部４１ｂでは、このリセットレベルの画素信号に対応するカウント値と、保持部５５ｂに保持している画素２１ｂの信号レベルの画素信号に対応するカウント値との差分を求め、リセットノイズを除去した画素信号を出力する。
　そして、第４の動作期間において、第１の垂直信号線２３ａに接続される画素２１ａは、第３の動作期間でセトリングされた信号レベルの画素信号の出力を保持し続け、カラム処理部４１ａは、画素２１ａから出力される信号レベルの画素信号をＡＤ変換する。
　そして、カラム処理部４１ａでは、この信号の画素信号に対応するカウント値と、保持部５５ａに保持している画素２１ａのリセットレベルの画素信号に対応するカウント値との差分を求め、リセットノイズを除去した画素信号を出力する。
　この動作と並行して、第４の動作期間において、第２の垂直信号線２３ｂに接続される画素２１ｂは、ＰＤ３１ｂにおいて光電変換された電荷をＦＤ部３３ｂに転送し、ＰＤ３１ｂの受光量に応じた信号レベルの画素信号の出力が十分にセトリングされるまで待機する。また第４の動作期間においては、カラム処理部４１ｂは、処理を行わない。
　第４の動作期間が終了した後、第１の動作期間に戻り、以下同様に、次の行の画素２１ａおよび画素２１ｂを動作対象として順次、第１の動作期間から第４の動作期間までの動作が繰り返して行われる。なお、画素２１ａと画素２１ｂとで、半周期ずつずれて各動作期間が行われるようにしてもよい。
　以上のように、撮像素子１１では、画素２１ａおよび画素２１ｂの一方の画素信号をＡＤ変換するのと並行して、他方の画素信号のセトリングが行われる。これにより、撮像素子１１では、例えば、第１の動作期間で画素２１ｂの信号レベルの画素信号のＡＤ変換が完了した直後から、第２の動作期間で画素２１ａのリセットレベルの画素信号のＡＤ変換を実行することができる。
　同様に、第２の動作期間で画素２１ａのリセットレベルの画素信号のＡＤ変換が完了した直後から、第３の動作期間で画素２１ｂのリセットレベルの画素信号のＡＤ変換を実行することができる。さらに、第３の動作期間で画素２１ｂのリセットレベルの画素信号のＡＤ変換が完了した直後から、第４の動作期間で画素２１ａの信号レベルの画素信号のＡＤ変換を実行することができる。
　従って、例えば、画素信号のセトリングが完了するまで、カラム処理部４１がＡＤ変換を待機するような構成と比較して、撮像素子１１は、より高速にＡＤ変換を行うことができる。
　＜ランプ信号について＞
　次にランプ信号生成回路１７で生成されるランプ信号、換言すれば、カラム処理部４１に供給されるランプ信号について説明する。
　図５は、ランプ信号生成回路１７で生成されるランプ信号の波形を示す図である。ここで、先に画素信号が読み出される画素２１をプライマリ(Primary)画素と称し、後に画素信号が読み出される画素２１をセカンダリ（Secondary）画素と称する。
　ランプ信号は、プライマリ画素のリセットレベルの画素信号（Ｐ相）と信号レベルの画素信号（Ｄ相）を読み出すための信号と、セカンダリ画素のＰ相とＤ相を読み出す信号とから構成されている。プライマリ画素用の信号を適宜、プライマリランプ信号と記述し、セカンダリ画素用の信号を適宜、セカンダリランプ信号と記述する。
　図５において、プライマリランプ信号は、太線で示し、セカンダリランプ信号は、細線で示している。まず、ランプ信号生成回路１７は、期間Ｔ１において、プライマリ画素のリセットレベルの画素信号（Ｐ相）を読み出すためのプライマリランプ信号を生成する。その後、ランプ信号生成回路１７は、期間Ｔ２において、セカンダリ画素のリセットレベルの画素信号（Ｐ相）を読み出すためのセカンダリランプ信号を生成する。
　期間Ｔ２後の期間Ｔ３において、ランプ信号生成回路１７は、プライマリ画素の信号レベルの画素信号（Ｄ相）を読み出すためのプライマリランプ信号を生成する。その後、ランプ信号生成回路１７は、期間Ｔ４において、セカンダリ画素の信号レベルの画素信号（Ｄ相）を読み出すためのセカンダリランプ信号を生成する。
　このように、ランプ信号は、プライマリランプ信号とセカンダリランプ信号が交互に現れるような信号とされている。ここで、図２または図３を再度参照する。ここでは、画素２１ａをプライマリ画素とし、カラム処理部４１ａをプライマリ画素からの画素信号を処理するカラム処理部４１であるとする。また、画素２１ｂをセカンダリ画素とし、カラム処理部４１ｂをセカンダリ画素からの画素信号を処理するカラム処理部４１であるとする。
　入力スイッチ５１ａと入力スイッチ５１ｂの開閉は、ランプ信号に応じて切り換えられる。具体的には、プライマリランプ信号がランプ信号生成回路１７から供給されるときには、入力スイッチ５１ａは接続された状態とされ、入力スイッチ５１ｂは切断された状態とされる。またセカンダリランプ信号がランプ信号生成回路１７から供給されるときには、入力スイッチ５１ｂは接続された状態とされ、入力スイッチ５１ａは切断された状態とされる。
　図５に示したように、期間Ｔ１において、プライマリランプ信号が生成されているときには、入力スイッチ５１ａは接続された状態（ＯＮ）とされ、入力スイッチ５１ｂは切断された状態（ＯＦＦ）とされる。期間Ｔ２において、セカンダリランプ信号が生成されているときには、入力スイッチ５１ａは切断された状態（ＯＦＦ）とされ、入力スイッチ５１ｂは接続された状態（ＯＮ）とされる。
　期間Ｔ３において、プライマリランプ信号が生成されているときには、入力スイッチ５１ａは接続された状態（ＯＮ）とされ、入力スイッチ５１ｂは切断された状態（ＯＦＦ）とされる。期間Ｔ４において、セカンダリランプ信号が生成されているときには、入力スイッチ５１ａは切断された状態（ＯＦＦ）とされ、入力スイッチ５１ｂは接続された状態（ＯＮ）とされる。
　このように、入力スイッチ５１は、ランプ信号に応じて、その開閉が制御される。
　＜ランプ信号の供給を制御するスイッチの位置＞
　上記したように、ランプ信号に応じて開閉が制御される入力スイッチ５１が、撮像素子１１内で設けられる位置について、図６、図７を参照して説明する。図６、図７においては、ランプ信号生成回路１７、カラム処理部４１、および入力スイッチ５１のみを図示し、それぞれ簡略化して図示する。
　図６に示したように、入力スイッチ５１は、ランプ信号生成回路１７とカラム処理部４１との間に設けられる。入力スイッチ５１ａは、ランプ信号生成回路１７とカラム処理部４１ａとの間に設けられ、入力スイッチ５１ｂは、ランプ信号生成回路１７とカラム処理部４１ｂとの間に設けられている。入力スイッチ５１ａと入力スイッチ５１ｂの開閉を制御する制御信号は、図６では図示していない制御回路１８(図１)から供給される。
　上述したように、入力スイッチ５１ａと入力スイッチ５１ｂの開閉は、一方が接続されているときには、他方は切断されているように制御される。
　入力スイッチ５１は、図６に示したように、カラム処理部４１の外部に設けられていても良いし、図２(または図３)に示したように、カラム処理部４１内に含まれていても良い。
　図７に、入力スイッチ５１の他の配置位置を示す。図７に示した配置例では、カラム処理部４１内のコンパレータ５２内に入力スイッチ５１が設けられている。
　カラム処理部４１ａ内のコンパレータ５２ａ内に、入力スイッチ５１ａを設ける。入力スイッチ５１ａが接続された状態のときには、コンパレータ５２ａ内に、ランプ信号生成回路１７からのランプ信号が供給され、コンパレータ５２ａにおける電圧比較が行われるが、入力スイッチ５１ａが切断された状態のときには、コンパレータ５２ａ内に断線された箇所が存在する状態となり、コンパレータ５２ａにおける電圧比較は行われない状態とされる。
　同様に、カラム処理部４１ｂ内のコンパレータ５２ｂ内に、入力スイッチ５１ｂを設ける。入力スイッチ５１ｂが接続された状態のときには、コンパレータ５２ｂ内に、ランプ信号生成回路１７からのランプ信号が供給され、コンパレータ５２ｂにおける電圧比較が行われるが、入力スイッチ５１ｂが切断された状態のときには、コンパレータ５２ｂ内に断線された箇所が存在する状態となり、コンパレータ５２ｂにおける電圧比較は行われない状態とされる。
　このように、入力スイッチ５１の撮像素子１１内における配置位置は、ランプ信号生成回路１７からのランプ信号が供給される状態と供給されない状態を切り替え、そのような切り替えが制御できる位置であればよい。
　＜コンパレータとスイッチの構成＞
　図６、図７に示したスイッチの配置例についてさらに説明を加える。ここでは、コンパレータ５２は、差動アンプで構成されている場合を例に挙げて説明を続ける。
　まず図８を参照し、コンパレータ５２を差動アンプで構成したときの構成について説明する。コンパレータ５２の基本構成は、一般に良く知られている差動アンプ構成を採用しており、ＮＭＯＳ型のトランジスタ１０５，１０６を有する差動トランジスタ対部と、差動トランジスタ対部の出力負荷となるＰＭＯＳ型のトランジスタ１０１，１０２を有する電源側に配された負荷トランジスタ対部と、各部に一定の動作電流を供給する接地（ＧＮＤ）側に配されたＮＭＯＳ型の定電流源トランジスタ１０９を有する電流源部とを備えている。
　トランジスタ１０５，１０６の各ソースが共通に定電流源トランジスタ１０９のドレインと接続され、トランジスタ１０５，１０６の各ドレイン（出力端子）に負荷トランジスタ対部の対応するトランジスタ１０１，１０２のドレインが接続されている。定電流源トランジスタ１０９のゲートには、ＤＣゲート電圧が入力される。
　差動トランジスタ対部の出力（図示した例ではトランジスタ１０６のドレイン）は、図示しないアンプに接続され、さらに図示しないバッファを経て、十分な増幅がなされた後、カウンタ５３(図２)に出力されるようになっている。
　また、コンパレータ５２の動作点をリセットする動作点リセット部が設けられている。動作点リセット部は、オフセット除去部として機能するものである。つまり、コンパレータ５２は、オフセット除去機能付きの電圧コンパレータとして構成されている。動作点リセット部は、スイッチトランジスタ１０３，１０４と信号結合用の容量素子１０７，１０８とを有している。
　ここで、スイッチトランジスタ１０３は、トランジスタ１０５のゲート（入力端子）－ドレイン（出力端子）間に接続され、またスイッチトランジスタ１０４は、トランジスタ１０６のゲート（入力端子）－ドレイン（出力端子）間に接続され、各ゲートには共通に比較器リセットパルスPSETが供給されるようになっている。
　また、トランジスタ１０５のゲート（入力端子）には、容量素子１０７を介して図示していないランプ信号生成回路１７からランプ信号が供給され、トランジスタ１０６のゲート（入力端子）には、画素２１からの画素信号が容量素子１０８を介して供給されるようになっている。
　このような構成において、動作点リセット部は、容量素子１０７，１０８を介して入力される信号に対してサンプル／ホールド機能を発揮する。すなわち、画素信号とランプ信号との比較を開始する直前だけ比較器リセットパルスをアクティブにし、差動トランジスタ対部の動作点をドレイン電圧（読出電位；基準成分や信号成分を読み出す動作基準値）にリセットする。その後、容量素子１０８を介して画素信号をトランジスタ１０６へ、また容量素子１０７を介してランプ信号を入力し、画素信号とランプ信号とが同電位となるまで比較を行う。画素信号とランプ信号とが同電位となると出力が反転する。
　コンパレータ５２が、図８に示した構成であるときに、入力スイッチ５１を、図６または図７に示した位置に配置した場合について説明する。以下の説明においては、コンパレータ５２は、図８に示した構成であるとし、コンパレータ５２に関する説明は省略する。
　（スイッチの配置例１）
　図９は、図６に示したように、ランプ信号生成回路１７とカラム処理部４１との間に入力スイッチ５１を設けた場合の一例を示す図である。
　入力スイッチ５１ａは、ランプ信号生成回路１７とカラム処理部４１ａのコンパレータ５２ａとの間に設けられ、コンパレータ５２ａの容量素子１０７ａに接続されている。同様に、入力スイッチ５１ｂは、ランプ信号生成回路１７とカラム処理部４１ｂのコンパレータ５２ｂとの間に設けられ、コンパレータ５２ｂの容量素子１０７ｂに接続されている。
　図９では、入力スイッチ５１ａは接続され、入力スイッチ５１ｂは切断されている例を示している。図９に示したように、複数並列に配置されるカラム処理部４１のコンパレータ５２のランプ信号(参照信号)が伝送される経路に、遮断回路（入力スイッチ５１）を配置し、ＡＤ変換のタイミングに同期させて、時分割で、遮断回路のＯＮ、ＯＦＦが制御される構成とすることができる。
　このような構成とし、さらに図２に示した、画素の１列に対して２本の垂直信号線２３が設けられ、それぞれの垂直信号線２３にカラム処理部４１が接続されている構成とした場合であっても、所定のタイミングにおいて、ランプ信号生成回路１７と接続されているのは、カラム処理部４１ａまたはカラム処理部４１ｂのどちらか一方である。
　また、図３に示したように、画素の１列に対して１本の垂直信号線２３が設けられて構成され、それぞれの垂直信号線２３にカラム処理部４１が接続されている構成とした場合であっても、所定のタイミングにおいて、ランプ信号生成回路１７と接続されているのは、カラム処理部４１ａまたはカラム処理部４１ｂのどちらか一方である。
　よって、本技術によれば、所定のタイミングにおいて、ランプ信号生成回路１７に接続されているカラム処理部４１は、撮像素子１１に備えられているカラム処理部４１数の半分であるようにすることができる。このことにより、ＣＤＳ値に誤差を生じてしまうようことを抑制することが可能となる。
　図９などを参照するに、カラム処理部４１には、容量素子１０７などの容量が含まれる。よって、カラム処理部４１を並列に配置し、ランプ信号生成回路１７に接続されるカラム処理部４１が増えると、ランプ信号生成回路１７に対して負荷となる容量値が増大することになる。
　リセットレベルの判定タイミングは、全てのカラム処理部４１でほぼ同一のタイミングで集中して行われるのに対して、信号レベルの判定タイミングは、それぞれのカラム処理部４１に入力される信号レベルに相関がないため、その判定タイミングはバラついてしまう可能性がある。このばらつきのために、ＣＤＳ値に誤差が生じてしまう可能性がある。
　本技術によれば、上記したように、所定のタイミングにおいて、ランプ信号生成回路１７に接続されているカラム処理部４１は、撮像素子１１に備えられているカラム処理部４１数の半分であるようにすることができるため、ランプ信号生成回路１７に対する負荷が小さくなり、カラム処理部４１における信号レベルの判定タイミングのばらつきによるＣＤＳ値の誤差(ノイズ)を低減させることが可能となる。
　また、本技術においては、ランプ信号生成回路１７の負荷容量となる列並列で配置されたＡＤ変換器の接続数を時分割で減少させることでき、ＡＤ変換器を構成するカラム処理部４１（カラム処理部４１内のコンパレータ５２）の状態による入力容量変動によるランプ信号（参照信号）の遅延変調を軽減でき、ＣＤＳ値の誤差を抑制することができる。
　また、本技術によれば、上記したように、プライマリ画素とセカンダリ画素の２つの画素に対するランプ信号を生成する構成とした場合であっても、単一のランプ信号生成回路１７でランプ信号を生成することが可能であるため、複数のランプ信号生成回路１７を備える必要がなく、消費電力が増加してしまうようなことを防ぎ、撮像素子１１の面積が大きくなるようなことを防ぐことが可能となる。
　また、複数のランプ信号生成回路１７を備える場合、それぞれのランプ信号生成回路１７の精度にばらつきがあると、ＣＤＳ値の誤差が発生するなどの悪影響が発生する可能性があるが、本技術によれば、単一のランプ信号生成回路１７で処理が行われるため、そのような悪影響が発生するようなことはない。
　（スイッチの配置例２）
　図１０は、図７に示したように、ランプ信号生成回路１７とカラム処理部４１との間に入力スイッチ５１を設けた場合の一例を示す図である。
　入力スイッチ５１ａは、カラム処理部４１ａのコンパレータ５２ａ内に設けられ、入力スイッチ５１ａが開放されているときには、コンパレータ５２ａでの比較、判定が行われないようにし、入力スイッチ５１ａが接続されているときには、コンパレータ５２ａでの比較、判定が行われるようにするための位置に配置されている。
　同様に、入力スイッチ５１ｂは、カラム処理部４１ｂのコンパレータ５２ｂ内に設けられ、入力スイッチ５１ｂが開放されているときには、コンパレータ５２ｂでの比較、判定が行われないようにし、入力スイッチ５１ｂが接続されているときには、コンパレータ５２ｂでの比較、判定が行われるようにするための位置に配置されている。
　図１０に示したコンパレータ５２ａを参照するに、入力スイッチ５１ａ－１は、トランジスタ１０１ａとトランジスタ１０５ａとの間に設けられ、入力スイッチ５１ａ－２は、トランジスタ１０２ａとトランジスタ１０６ａとの間に設けられている。
　入力スイッチ５１ａ－１と入力スイッチ５１ａ－２は、同一の開閉制御とされ、入力スイッチ５１ａ－１が接続されているときには入力スイッチ５１ａ－２も接続された状態とされ、入力スイッチ５１ａ－１が切断されているときには入力スイッチ５１ａ－２も切断された状態とされる。
　入力スイッチ５１ａ－１が接続されることで、ランプ信号生成回路１７で生成されたランプ信号がコンパレータ５２ａ内に供給される状態となり、入力スイッチ５１ａ－２が接続されることで、画素２１ａ（図２）からの画素信号がコンパレータ５２ａ内に供給される状態となる。
　このように、ランプ信号と画素信号が入力されると、コンパレータ５２ａは、ランプ信号と画素信号との比較を行うことができる状態となるため、比較を行い、その比較結果を出力する。
　同様に、コンパレータ５２ｂにおいては、入力スイッチ５１ｂ－１が接続されることで、ランプ信号生成回路１７で生成されたランプ信号がコンパレータ５２ｂ内に供給される状態となり、入力スイッチ５１ｂ－２が接続されることで、画素２１ｂ（図２）からの画素信号がコンパレータ５２ｂ内に供給される状態となる。
　このように、コンパレータ５２ｂに、ランプ信号と画素信号が入力されることで、コンパレータ５２ｂは、ランプ信号と画素信号との比較を行うことができる状態となるため、比較を行い、その比較結果を出力する。
　図１０に示した状態は、コンパレータ５２ａ内の入力スイッチ５１ａは接続されている状態とされ、コンパレータ５２ｂ内の入力スイッチ５１ｂは、切断されている状態とされている。よって、図１０に示した状態のときには、コンパレータ５２ａでの比較、判定処理は実行されるが、コンパレータ５２ｂでの比較、判定処理は実行されない。
　図１０に示したように、複数並列に配置されるカラム処理部４１のコンパレータ５２（差動入力トランジスタ）の電流経路に、遮断回路（入力スイッチ５１）を配置し、ＡＤ変換のタイミングに同期させて、時分割で、遮断回路のＯＮ、ＯＦＦが制御される構成とすることができる。
　このような構成とし、さらに図２に示したように、画素の１列に対して２本の垂直信号線２３が設けられ、それぞれの垂直信号線２３にカラム処理部４１が接続されている構成とした場合であっても、所定のタイミングにおいて、ランプ信号生成回路１７と接続されているのは、カラム処理部４１ａまたはカラム処理部４１ｂのどちらか一方である。
　また、図３に示したように、画素の１列に対して１本の垂直信号線２３が設けられ、それぞれの垂直信号線２３にカラム処理部４１が接続されている構成とした場合であっても、所定のタイミングにおいて、ランプ信号生成回路１７と接続されているのは、カラム処理部４１ａまたはカラム処理部４１ｂのどちらか一方である。
　よって、図９を参照して説明した場合と同様に、本技術によれば、所定のタイミングにおいて、ランプ信号生成回路１７に接続されているカラム処理部４１は、撮像素子１１に備えられているカラム処理部４１数の半分であるようにすることができる。このことにより、ＣＤＳ値に誤差を生じてしまうようことを抑制し、消費電力が増加してしまうようなことを防ぎ、撮像素子１１の面積が大きくなるようなことを防ぐことが可能となる。
　（スイッチの配置例３）
　図１１は、図７に示したように、カラム処理部４１内のコンパレータ５２内に入力スイッチ５１が設けられている場合の一例を示す図である。図１０に示した例では、カラム処理部４１に２つの入力スイッチ５１が設けられている例を示したが、２つの入力スイッチ５１を設けるのではなく、１つの入力スイッチ５１が設けられている構成とすることもできる。
　入力スイッチ５１ａは、カラム処理部４１ａのコンパレータ５２ａ内に設けられ、入力スイッチ５１ａが開放されているときには、コンパレータ５２ａでの比較、判定が行われないようにし、入力スイッチ５１ａが接続されているときには、コンパレータ５２ａでの比較、判定が行われるようにするための位置に配置されている。
　同様に、入力スイッチ５１ｂは、カラム処理部４１ｂのコンパレータ５２ｂ内に設けられ、入力スイッチ５１ｂが開放されているときには、コンパレータ５２ｂでの比較、判定が行われないようにし、入力スイッチ５１ｂが接続されているときには、コンパレータ５２ｂでの比較、判定が行われるようにするための位置に配置されている。
　具体的には、図１１に示したコンパレータ５２ａを参照するに、入力スイッチ５１ａは、トランジスタ１０２aとトランジスタ１０６ａとの間に設けられている。入力スイッチ５１ａが接続されることで、画素２１ａ（図２）からの画素信号がコンパレータ５２ａ内に供給される状態となる。
　このように、入力スイッチ５１ａが接続され、画素信号が入力される状態となることで、ランプ信号と画素信号が入力され、コンパレータ５２ａは、ランプ信号と画素信号との比較を行うことができる状態となり、比較を行い、その比較結果を出力する。
　同様に、図１１に示したコンパレータ５２ｂを参照するに、入力スイッチ５１ｂは、トランジスタ１０２ｂとトランジスタ１０６ｂとの間に設けられている。入力スイッチ５１ｂが接続されることで、画素２１ｂ（図２）からの画素信号がコンパレータ５２ｂ内に供給される状態となる。
　このように、入力スイッチ５１ｂが接続され、画素信号が入力される状態となることで、ランプ信号と画素信号が入力され、コンパレータ５２ｂは、ランプ信号と画素信号との比較を行うことができる状態となり、比較を行い、その比較結果を出力する。
　なおここでは、画素信号が入力される側に入力スイッチ５１が設けられる場合を例に挙げて説明したが、ランプ信号が入力される側、すなわち、トランジスタ１０１とトランジスタ１０５との間に、入力スイッチ５１が設けられる構成とされても良い。
　図１１に示した状態は、コンパレータ５２ａ内の入力スイッチ５１ａは接続されている状態とされ、コンパレータ５２ｂ内の入力スイッチ５１ｂは、切断されている状態とされている。よって、図１１に示した状態のときには、コンパレータ５２ａでの比較、判定処理は実行されるが、コンパレータ５２ｂでの比較、判定処理は実行されない。
　図１１に示したように、複数並列に配置されるカラム処理部４１のコンパレータ５２（差動入力トランジスタ）内の一方の電流経路に、遮断回路（入力スイッチ５１）を配置し、ＡＤ変換のタイミングに同期させて、時分割で、遮断回路のＯＮ、ＯＦＦが制御される構成とすることができる。
　このような構成とし、さらに図２に示したように、画素の１列に対して２本の垂直信号線２３が設けられ、それぞれの垂直信号線２３にカラム処理部４１が接続されている構成とした場合であっても、所定のタイミングにおいて、画素信号が入力されるのは、カラム処理部４１ａまたはカラム処理部４１ｂのどちらか一方である。
　また、図３に示したように、画素の１列に対して１本の垂直信号線２３が設けられ、それぞれの垂直信号線２３にカラム処理部４１が接続されている構成とした場合であっても、所定のタイミングにおいて、画素信号が入力されるのは、カラム処理部４１ａまたはカラム処理部４１ｂのどちらか一方である。
　よって、本技術によれば、所定のタイミングにおいて、ランプ信号生成回路１７に接続されているカラム処理部４１のうち比較、判定処理を実行するカラム処理部４１は、撮像素子１１に備えられているカラム処理部４１数の半分であるようにすることができる。このことにより、ＣＤＳ値に誤差を生じてしまうようことを抑制し、消費電力が増加してしまうようなことを防ぎ、撮像素子１１の面積が大きくなるようなことを防ぐことが可能となる。
　なお、本実施の形態では、画素領域１２に行列状に配置される画素２１の１列に対して、２本の第１の垂直信号線２３ａおよび第２の垂直信号線２３ｂが設けられる構成例（図２）、または画素領域１２に行列状に配置される画素２１の２列に対して、２本の第１の垂直信号線２３ａおよび第２の垂直信号線２３ｂが設けられる構成例（図３）について説明したが、２本以上の複数本の垂直信号線２３が設けられる構成としてもよい。
　例えば、図２の例では、画素信号のセトリングとホールドとにほぼ同じ時間を要していたが、例えば、ＡＤ変換処理自体を高速化し、画素信号の出力をホールドする時間を短縮することができれば、複数の画素が画素信号のセトリングを行っている間に、他の複数の画素から出力される画素信号のＡＤ変換を順次行うことができる。これにより、全体としてＡＤ変換処理をより高速化することができる。
　また、撮像素子１１は、画素２１が形成される半導体基板に配線層が積層される表面に対して光が照射される表面照射型のCMOSイメージセンサ、または、その表面の反対側となる裏面に対して光が照射される裏面照射型のCMOSイメージセンサのどちらにも適用することができる。また、撮像素子１１は、画素２１が形成されるセンサ基板と、制御回路１８（図１）などが形成される回路基板とが積層されて構成される積層型のCMOSイメージセンサに適用することができる。また、上述したように画素信号を読み出してＡＤ変換する処理は、制御回路１８がプログラムを実行することにより、実現することができる。
　＜電子機器への適用例＞
　なお、上述したような各実施の形態の撮像素子１１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
　図１２は、電子機器に搭載される撮像装置の構成例を示すブロック図である。
　図１２に示すように、撮像装置２０１は、光学系２０２、撮像素子２０３、信号処理回路２０４、モニタ２０５、およびメモリ２０６を備えて構成され、静止画像および動画像を撮像可能である。
　光学系２０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子２０３に導き、撮像素子２０３の受光面（センサ部）に結像させる。
　撮像素子２０３としては、上述した各実施の形態の撮像素子１１が適用される。撮像素子２０３には、光学系２０２を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子２０３に蓄積された電子に応じた信号が信号処理回路２０４に供給される。
　信号処理回路２０４は、撮像素子２０３から出力された画素信号に対して各種の信号処理を施す。信号処理回路２０４が信号処理を施すことにより得られた画像（画像データ）は、モニタ２０５に供給されて表示されたり、メモリ２０６に供給されて記憶（記録）されたりする。
　このように構成されている撮像装置２０１では、上述した各実施の形態の撮像素子１１を適用することでＡＤ変換処理を高速化することにより、例えば、より高フレームレートで画像を撮像することができる。
　＜使用例＞
　図１３は、上述のイメージセンサを使用する使用例を示す図である。
　上述したイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
　・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
　・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
　なお、本技術は以下のような構成も取ることができる。
（１）
　複数の画素が行列状に配置された画素領域と、
　前記画素から出力される画素信号をＡＤ（Analog to Digital）変換するＡＤ変換部が前記画素の列ごとに設けられ、同一の列に配置される複数の前記画素が、垂直信号線を介して前記ＡＤ変換部に接続されたカラムＡＤ信号処理部と、
　ランプ信号を生成するランプ信号生成部と
　を備え、
　所定数の前記垂直信号線のうちの、一部の前記垂直信号線を介して接続される前記画素がリセット動作または信号転送動作を行うのと並行的に、他の前記垂直信号線を介して接続される前記画素から出力される画素信号を前記ＡＤ変換部がＡＤ変換する動作を行い、それらの動作が交互に繰り返して行われ、
　前記ランプ信号は、前記画素から出力される画素信号をＡＤ変換する前記ＡＤ変換部に供給され、ＡＤ変換しない前記ＡＤ変換部には供給されないように制御される
　撮像素子。
（２）
　前記制御はスイッチの開閉を制御することで行われ、
　前記スイッチは、前記ランプ信号生成部と前記ＡＤ変換部と経路上に設けられている
　前記（１）に記載の撮像素子。
（３）
　前記制御はスイッチの開閉を制御することで行われ、
　前記スイッチは、前記ＡＤ変換部に含まれるコンパレータ内に設けられている
　前記（１）に記載の撮像素子。
（４）
　前記スイッチは、前記コンパレータ内の電流経路に設けられている
　前記（３）に記載の撮像素子。
（５）
　前記スイッチは、前記コンパレータ内の前記画素からの信号を処理する側、または前記ランプ信号生成部からのランプ信号を処理する側の少なくとも一方の電流経路に設けられている
　前記（３）に記載の撮像素子。
（６）
　前記ランプ信号生成部は、第１の画素のリセットレベルの画素信号、第２の画素のリセットレベルの画素信号、前記第１の画素の信号レベルの画素信号、前記第２の画素の信号レベルの画素信号を、それぞれ読み出すためのランプ信号を、この順に繰り返し生成し、
　前記制御はスイッチの開閉を制御することで行われ、
　前記スイッチは、前記ランプ信号の切り替えのタイミングで開閉状態が切り換えられる
　前記（１）乃至（５）のいずれかに記載の撮像素子。
（７）
　複数の画素が行列状に配置された画素領域と、
　前記画素から出力される画素信号をＡＤ（Analog to Digital）変換するＡＤ変換部が前記画素の列ごとに設けられ、同一の列に配置される複数の前記画素が、垂直信号線を介して前記ＡＤ変換部に接続されたカラムＡＤ信号処理部と、
　ランプ信号を生成するランプ信号生成部と
　を備える撮像素子の撮像方法において、
　所定数の前記垂直信号線のうちの、一部の前記垂直信号線を介して接続される前記画素がリセット動作または信号転送動作を行うのと並行的に、他の前記垂直信号線を介して接続される前記画素から出力される画素信号を前記ＡＤ変換部がＡＤ変換する動作を行い、それらの動作が交互に繰り返して行われ、
　前記ランプ信号は、前記画素から出力される画素信号をＡＤ変換する前記ＡＤ変換部に供給され、ＡＤ変換しない前記ＡＤ変換部には供給されないように制御される
　ステップを含む撮像方法。
（８）
　複数の画素が行列状に配置された画素領域と、
　前記画素から出力される画素信号をＡＤ（Analog to Digital）変換するＡＤ変換部が前記画素の列ごとに設けられ、同一の列に配置される複数の前記画素が、垂直信号線を介して前記ＡＤ変換部に接続されたカラムＡＤ信号処理部と、
　ランプ信号を生成するランプ信号生成部と
　を備え、
　所定数の前記垂直信号線のうちの、一部の前記垂直信号線を介して接続される前記画素がリセット動作または信号転送動作を行うのと並行的に、他の前記垂直信号線を介して接続される前記画素から出力される画素信号を前記ＡＤ変換部がＡＤ変換する動作を行い、それらの動作が交互に繰り返して行われ、
　前記ランプ信号は、前記画素から出力される画素信号をＡＤ変換する前記ＡＤ変換部に供給され、ＡＤ変換しない前記ＡＤ変換部には供給されないように制御される
　撮像素子を備える電子機器。
　１１　撮像素子，　１２　画素領域，　１３　垂直駆動回路，　１４　カラム信号処理回路，　１５　水平駆動回路，　１６　出力回路，　１７　ランプ信号生成回路，　１８　制御回路，　２１　画素，　２２　水平信号線，　２３　垂直信号線，　２４　データ出力信号線，　３１　ＰＤ，　３２　転送トランジスタ，　３３　ＦＤ部，　３４　増幅トランジスタ，　３５　選択トランジスタ，　３６　リセットトランジスタ，　４１　カラム処理部，　４２　定電流源，　５１　入力スイッチ，　５２　コンパレータ，　５３　カウンタ，　５４　出力スイッチ，　５５　保持部

Claims (8)

  1. 　複数の画素が行列状に配置された画素領域と、
    　前記画素から出力される画素信号をＡＤ（Analog to Digital）変換するＡＤ変換部が前記画素の列ごとに設けられ、同一の列に配置される複数の前記画素が、垂直信号線を介して前記ＡＤ変換部に接続されたカラムＡＤ信号処理部と、
    　ランプ信号を生成するランプ信号生成部と
    　を備え、
    　所定数の前記垂直信号線のうちの、一部の前記垂直信号線を介して接続される前記画素がリセット動作または信号転送動作を行うのと並行的に、他の前記垂直信号線を介して接続される前記画素から出力される画素信号を前記ＡＤ変換部がＡＤ変換する動作を行い、それらの動作が交互に繰り返して行われ、
    　前記ランプ信号は、前記画素から出力される画素信号をＡＤ変換する前記ＡＤ変換部に供給され、ＡＤ変換しない前記ＡＤ変換部には供給されないように制御される
    　撮像素子。
  2. 　前記制御はスイッチの開閉を制御することで行われ、
    　前記スイッチは、前記ランプ信号生成部と前記ＡＤ変換部と経路上に設けられている
    　請求項１に記載の撮像素子。
  3. 　前記制御はスイッチの開閉を制御することで行われ、
    　前記スイッチは、前記ＡＤ変換部に含まれるコンパレータ内に設けられている
    　請求項１に記載の撮像素子。
  4. 　前記スイッチは、前記コンパレータ内の電流経路に設けられている
    　請求項３に記載の撮像素子。
  5. 　前記スイッチは、前記コンパレータ内の前記画素からの信号を処理する側、または前記ランプ信号生成部からのランプ信号を処理する側の少なくとも一方の電流経路に設けられている
    　請求項３に記載の撮像素子。
  6. 　前記ランプ信号生成部は、第１の画素のリセットレベルの画素信号、第２の画素のリセットレベルの画素信号、前記第１の画素の信号レベルの画素信号、前記第２の画素の信号レベルの画素信号を、それぞれ読み出すためのランプ信号を、この順に繰り返し生成し、
    　前記制御はスイッチの開閉を制御することで行われ、
    　前記スイッチは、前記ランプ信号の切り替えのタイミングで開閉状態が切り換えられる
    　請求項１に記載の撮像素子。
  7. 　複数の画素が行列状に配置された画素領域と、
    　前記画素から出力される画素信号をＡＤ（Analog to Digital）変換するＡＤ変換部が前記画素の列ごとに設けられ、同一の列に配置される複数の前記画素が、垂直信号線を介して前記ＡＤ変換部に接続されたカラムＡＤ信号処理部と、
    　ランプ信号を生成するランプ信号生成部と
    　を備える撮像素子の撮像方法において、
    　所定数の前記垂直信号線のうちの、一部の前記垂直信号線を介して接続される前記画素がリセット動作または信号転送動作を行うのと並行的に、他の前記垂直信号線を介して接続される前記画素から出力される画素信号を前記ＡＤ変換部がＡＤ変換する動作を行い、それらの動作が交互に繰り返して行われ、
    　前記ランプ信号は、前記画素から出力される画素信号をＡＤ変換する前記ＡＤ変換部に供給され、ＡＤ変換しない前記ＡＤ変換部には供給されないように制御される
    　ステップを含む撮像方法。
  8. 　複数の画素が行列状に配置された画素領域と、
    　前記画素から出力される画素信号をＡＤ（Analog to Digital）変換するＡＤ変換部が前記画素の列ごとに設けられ、同一の列に配置される複数の前記画素が、垂直信号線を介して前記ＡＤ変換部に接続されたカラムＡＤ信号処理部と、
    　ランプ信号を生成するランプ信号生成部と
    　を備え、
    　所定数の前記垂直信号線のうちの、一部の前記垂直信号線を介して接続される前記画素がリセット動作または信号転送動作を行うのと並行的に、他の前記垂直信号線を介して接続される前記画素から出力される画素信号を前記ＡＤ変換部がＡＤ変換する動作を行い、それらの動作が交互に繰り返して行われ、
    　前記ランプ信号は、前記画素から出力される画素信号をＡＤ変換する前記ＡＤ変換部に供給され、ＡＤ変換しない前記ＡＤ変換部には供給されないように制御される
    　撮像素子を備える電子機器。
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