JP2015216497A - 増幅回路、積分回路及びａｄ変換器 - Google Patents

Abstract

【課題】低消費電力な増幅回路、積分器、及びＡＤ変換器を提供する。
【解決手段】一実施形態に係る増幅回路は、第１〜第４トランジスタと、第１，第２インバータ回路と、第１〜第４容量素子と、第１〜第４スイッチと、第１，第２電圧源とを備える。第１，第２（第３，第４）トランジスタは、第１（第２）導電型であり、第２（第４）トランジスタは、第１端子を第１（第３）トランジスタの第１端子に接続される。第１（第２）インバータ回路は、入力端子を第１（第３）トランジスタの第１端子に接続され、出力端子を第２（第４）トランジスタの制御端子に接続される。第１（第３）容量素子は、第１（第３）トランジスタの第１端子と第１（第２）インバータ回路の入力端子との間に接続される。第２（第４）容量素子は、第２（第４）トランジスタの制御端子と第１（第２）インバータ回路の出力端子との間に接続される。
【選択図】図１

Description

本発明の実施形態は、増幅回路、積分回路及びＡＤ変換器に関する。

従来、増幅回路として、ＣＭＯＳインバータ回路が用いられている。ＣＭＯＳインバータ回路の利得を増幅する方法として、ＣＭＯＳインバータ回路をカスコード構成とし、入力側のトランジスタのドレイン電圧をソース接地回路で増幅し、出力側のトランジスタのゲート端子に帰還させる方法が提案されている。しかしながら、このようなＣＭＯＳインバータ回路では、ソース接地回路を利用するため消費電力が増大するという問題があった。

JSSC2013 "A 0.8-V 230- W 98-dB DR Inverter-Based Modulator for Audio Applications"Modulator for Audio Applications, JSSC2013 JSSC2003" A 10-b 30-MS/s Low-Power Pipelined CMOS A/D Converter Using a Pseudo differential Architecture"

低消費電力な増幅回路、積分器、及びＡＤ変換器を提供する。

一実施形態に係る増幅回路は、第１トランジスタと、第２トランジスタと、第１インバータ回路と、第１容量素子と、第１スイッチと、第１電圧源と、第２スイッチと、第３トランジスタと、第４トランジスタと、第２インバータ回路と、第３容量素子と、第３スイッチと、第２電圧源と、第４スイッチとを備える。

第１トランジスタは、第１導電型である。第２トランジスタは、第１端子を第１トランジスタの第１端子に接続される。第１インバータ回路は、入力端子を第１トランジスタの第１端子に接続され、出力端子を第２トランジスタの制御端子に接続される。第１容量素子は、第１トランジスタの第１端子と第１インバータ回路の入力端子との間に接続される。第２容量素子は、第２トランジスタの制御端子と第１インバータ回路の出力端子との間に接続される。第１スイッチは、第１インバータ回路の入力端子と出力端子とを接続する。第１電圧源は、所定の第１電圧を供給する。第２スイッチは、第１電圧源と第２トランジスタの制御端子とを接続する。

第３トランジスタは、第２導電型である。第４トランジスタは、第１端子を第３トランジスタの第１端子に接続される。第２インバータ回路は、入力端子を第３トランジスタの第１端子に接続され、出力端子を第４トランジスタの制御端子に接続される。第３容量素子は、第３トランジスタの第１端子と第２インバータ回路の入力端子との間に接続される。第４容量素子は、第４トランジスタの制御端子と第２インバータ回路の出力端子との間に接続される。第３スイッチは、第２インバータ回路の入力端子と出力端子とを接続する。第２電圧源は、所定の第２電圧を供給する。第４スイッチは、第２電圧源と第４トランジスタの制御端子とを接続する。

第１実施形態に係る増幅回路を示す図。 インバータ回路の一例を示す図。 第１実施形態に係る増幅回路の動作を示すタイミングチャート。 第２実施形態に係る増幅回路を示す図。 第２実施形態に係る増幅回路を簡略化して示す図。 第２実施形態に係る増幅回路の動作を示すタイミングチャート。 第３実施形態に係る増幅回路を示す図。 第３実施形態に係る増幅回路の動作を示すタイミングチャート。 ＣＭＯＳインバータ回路の入出力特性を示す図。 第４実施形態に係る積分回路を示す図。 第４実施形態に係る積分回路の動作を示すタイミングチャート。 第５実施形態に係るＡＤ変換器を示す図。 パイプラインステージの一例を示す図。

以下、増幅回路、積分回路、及びＡＤ変換器の実施形態について図面を参照して説明する。なお、以下の説明において、各トランジスタＭｉのドレイン−ソース間電圧をＶｄｓｉ、ゲート−ソース間電圧をＶｇｓｉ、オーバドライブ電圧をＶｏｖｉ、閾値電圧をＶｔｈｉと称する。

（第１実施形態）
まず、第１実施形態に係る増幅回路について、図１〜図３を参照して説明する。図１は、本実施形態に係る増幅回路を示す図である。図１に示すように、本実施形態に係る増幅回路は、トランジスタＭ１と、トランジスタＭ２と、インバータ回路Ｉｎｖ１と、容量素子Ｃ１と、容量素子Ｃ２と、スイッチＳ１と、電圧源Ｖ１と、スイッチＳ２と、トランジスタＭ３と、トランジスタＭ４と、インバータ回路Ｉｎｖ２と、容量素子Ｃ３と、容量素子Ｃ４と、スイッチＳ３と、電圧源Ｖ２と、スイッチＳ４とを備える。トランジスタＭ１〜Ｍ４は、カスコード構成を有するインバータ回路Ｉｎｖ１０を構成しており、入力電圧Ｖｉｎを増幅し、出力電圧Ｖｏｕｔを出力する。

トランジスタＭ１（第１トランジスタ）は、Ｎチャネル（第１導電型）のＭＯＳトランジスタ（以下、「ＮＭＯＳトランジスタ」という）であり、ゲート端子（制御端子）から入力電圧Ｖｉｎを入力され、ソース端子を接地され、ドレイン端子（第１端子）をトランジスタＭ２のソース端子に接続されている。トランジスタＭ１のゲート端子は、インバータ回路Ｉｎｖ１０の入力端子となる。

トランジスタＭ２（第２トランジスタ）は、ＮＭＯＳトランジスタであり、ソース端子（第１端子）をトランジスタＭ１のドレイン端子（第１端子）に接続され、ドレイン端子（第２端子）をトランジスタＭ４のドレイン端子に接続されている。トランジスタＭ２のゲート端子（制御端子）は、容量素子Ｃ２を介してインバータ回路Ｉｎｖ１の出力端子に接続されるとともに、スイッチＳ２を介して電圧源Ｖ１に接続されている。トランジスタＭ２のドレイン端子の電圧は、本実施形態に係る増幅回路の出力電圧Ｖｏｕｔとして出力される。すなわち、トランジスタＭ２のドレイン端子は、インバータ回路Ｉｎｖ１０の出力端子となる。

インバータ回路Ｉｎｖ１（第１インバータ回路）は、負帰還を行うための内部増幅回路である。入力端子は、容量素子Ｃ１を介してトランジスタＭ１のドレイン端子（第１端子）に接続され、出力端子は容量素子Ｃ２を介してトランジスタＭ２のゲート端子（制御端子）に接続されている。ここで、図２は、インバータ回路Ｉｎｖ１の一例を示す図である。

図２のインバータ回路Ｉｎｖ１は、ドレイン端子同士を接続されたトランジスタＭ１１とトランジスタＭ１２とからなるＣＭＯＳインバータ回路である。トランジスタＭ１１はＮＭＯＳトランジスタでありソース端子を接地されている。トランジスタＭ１２は、Ｐチャネル（第２導電型）のＭＯＳトランジスタ（以下、「ＰＭＯＳトランジスタ」という）であり、ソース端子を電源Ｖｄｄに接続されている。このインバータ回路Ｉｎｖ１では、トランジスタＭ１１，Ｍ１２のゲート端子が入力端子となり、ドレイン端子が出力端子となる。なお、インバータ回路Ｉｎｖ１の構成はこれに限られず、カスコード構成のインバータ回路であってもよい。

容量素子Ｃ１（第１容量素子）は、トランジスタＭ１のドレイン端子（第１端子）と、インバータ回路Ｉｎｖ１の入力端子との間に接続されている。

容量素子Ｃ２（第２容量素子）は、トランジスタＭ２のゲート端子（制御端子）と、インバータ回路Ｉｎｖ１の出力端子との間に接続されている。

スイッチＳ１（第１スイッチ）は、インバータ回路Ｉｎｖ１と並列に設けられ、インバータ回路Ｉｎｖ１の入力端子と出力端子とを接続又は開放する。スイッチＳ１の開閉は制御信号φ１により制御される。スイッチＳ１は、制御信号φ１がＨｉｇｈのときにオン（閉状態）になり、Ｌｏｗのときにオフ（開状態）となる。スイッチＳ１として、例えば、ＭＯＳトランジスタが用いられる。

電圧源Ｖ１（第１電圧源）は、所定のバイアス電圧Ｖ１（第１電圧）をトランジスタＭ２のゲート端子に供給する定電圧源である。バイアス電圧Ｖ１は、トランジスタＭ１，Ｍ２が飽和領域で動作する、すなわち、Ｖｄｓ１≧Ｖｏｖ１かつＶｄｓ２≧Ｖｏｖ２となるように予め設定される。トランジスタＭ１，Ｍ２が飽和領域で動作するトランジスタＭ２のゲート端子の電圧の最低値は、Ｖｏｖ１＋Ｖｏｖ２＋Ｖｔｈ２であるから、バイアス電圧Ｖ１は、Ｖ１≧Ｖｏｖ１＋Ｖｏｖ２＋Ｖｔｈ２の範囲で任意に設定可能である。

スイッチＳ２（第２スイッチ）は、電圧源Ｖ１とトランジスタＭ２のゲート端子（制御端子）との間に設けられ、これらの間を接続又は開放する。スイッチＳ２の開閉は制御信号φ１により制御される。スイッチＳ２は、制御信号φ１がＨｉｇｈのときにオン（閉状態）になり、Ｌｏｗのときにオフ（開状態）となる。スイッチＳ２として、例えば、ＭＯＳトランジスタが用いられる。

トランジスタＭ３（第３トランジスタ）は、ＰＭＯＳトランジスタであり、ゲート端子（制御端子）から入力電圧Ｖｉｎを入力され、ソース端子を電源Ｖｄｄに接続され、ドレイン端子（第１端子）をトランジスタＭ４のソース端子に接続されている。トランジスタＭ３のゲート端子は、インバータ回路Ｉｎｖ１０の入力端子となる。

トランジスタＭ４（第４トランジスタ）は、ＰＭＯＳトランジスタであり、ソース端子（第１端子）をトランジスタＭ３のドレイン端子（第１端子）に接続され、ドレイン端子（第２端子）をトランジスタＭ２のドレイン端子（第２端子）に接続されている。トランジスタＭ４のゲート端子（制御端子）は、容量素子Ｃ４を介してインバータ回路Ｉｎｖ２の出力端子に接続されるとともに、スイッチＳ４を介して電圧源Ｖ２に接続されている。トランジスタＭ４のドレイン端子の電圧は、本実施形態に係る増幅回路の出力電圧Ｖｏｕｔとして出力される。すなわち、トランジスタＭ４のドレイン端子は、インバータ回路Ｉｎｖ１０の出力端子となる。

インバータ回路Ｉｎｖ２（第２インバータ回路）は、負帰還を行うための内部増幅回路である。入力端子は、容量素子Ｃ３を介してトランジスタＭ３のドレイン端子（第１端子）に接続され、出力端子は、容量素子Ｃ４を介してトランジスタＭ４のゲート端子（制御端子）に接続されている。インバータ回路Ｉｎｖ２は、インバータ回路Ｉｎｖ１と同様、ドレイン端子同士を接続されたＮＭＯＳトランジスタＭ２１とＰＭＯＳトランジスタＭ２２とからなるＣＭＯＳインバータ回路（図２参照）であってもよいし、カスコード構成のインバータ回路であってもよい。

容量素子Ｃ３（第３容量素子）は、トランジスタＭ３のドレイン端子（第１端子）と、インバータ回路Ｉｎｖ２の入力端子との間に接続されている。

容量素子Ｃ４（第４容量素子）は、トランジスタＭ４のゲート端子（制御端子）と、インバータ回路Ｉｎｖ２の出力端子との間に接続されている。

スイッチＳ３（第３スイッチ）は、インバータ回路Ｉｎｖ２と並列に設けられ、インバータ回路Ｉｎｖ２の入力端子と出力端子とを接続又は開放する。スイッチＳ３の開閉は制御信号φ１により制御される。スイッチＳ３は、制御信号φ１がＨｉｇｈのときにオン（閉状態）になり、Ｌｏｗのときにオフ（開状態）となる。スイッチＳ３として、例えば、ＭＯＳトランジスタが用いられる。

電圧源Ｖ２（第２電圧源）は、所定のバイアス電圧Ｖ２（第２電圧）を、トランジスタＭ４のゲート端子に供給する定電圧源である。バイアス電圧Ｖ２は、トランジスタＭ３，Ｍ４が飽和領域で動作する、すなわち、Ｖｄｓ３≧Ｖｏｖ３かつＶｄｓ４≧Ｖｏｖ４となるように予め設定される。トランジスタＭ３，Ｍ４が飽和領域で動作するトランジスタＭ４のゲート端子の電圧の最高値は、Ｖｄｄ−Ｖｏｖ３−Ｖｏｖ２−Ｖｔｈ２であるから、バイアス電圧Ｖ２は、Ｖ２≦Ｖｄｄ−Ｖｏｖ３−Ｖｏｖ２−Ｖｔｈ２の範囲で任意に設定可能である。

スイッチＳ４（第４スイッチ）は、電圧源Ｖ２とトランジスタＭ４のゲート端子（制御端子）との間に設けられ、これらの間を接続又は開放する。スイッチＳ４の開閉は制御信号φ１により制御される。スイッチＳ４は、制御信号φ１がＨｉｇｈのときにオン（閉状態）になり、Ｌｏｗのときにオフ（開状態）となる。スイッチＳ４として、例えば、ＭＯＳトランジスタが用いられる。

次に、本実施形態に係る増幅回路の動作について、図３を参照して説明する。図３は、本実施形態に係る増幅回路の動作を示すタイミングチャートである。図３に示すように、本実施形態に係る増幅回路は、離散時間増幅動作を行う。すなわち、入力電圧Ｖｉｎを増幅する増幅フェーズと、入力電圧Ｖｉｎを増幅しない記憶フェーズと、の２つの動作状態を有し、２つのフェーズが交互に繰り返される。

記憶フェーズは、増幅回路が増幅動作を行わない期間であり、制御信号φ１がＨｉｇｈ、すなわち、スイッチＳ１〜Ｓ４がオンになっている。

記憶フェーズにおいて、スイッチＳ１がオンになることにより、インバータ回路Ｉｎｖ１の入出力端子間が短絡し、インバータ回路Ｉｎｖ１の入出力端子の電圧は、インバータ回路Ｉｎｖ１のショート電圧となる。これにより、容量素子Ｃ１，Ｃ２のインバータ回路Ｉｎｖ１側の端子の電圧もショート電圧となる。

また、容量素子Ｃ１のトランジスタＭ１側の端子の電圧は、入力電圧Ｖｉｎの動作点電圧がトランジスタＭ１のゲート端子に印加された場合のＶｄｓ１、すなわち、入力電圧Ｖｉｎの動作点電圧に応じた所定の電圧となる。

さらに、スイッチＳ２がオンになることにより、電圧源Ｖ１と容量素子Ｃ２が接続されるため、容量素子Ｃ２のトランジスタＭ２側の端子の電圧は、バイアス電圧Ｖ１となる。

これに対して、増幅フェーズは、増幅回路が増幅動作を行う期間であり、制御信号φ１がＬｏｗ、すなわち、スイッチＳ１〜Ｓ４がオフになっている。増幅フェーズにおいて、増幅回路は、入力電圧Ｖｉｎを所定の利得で増幅し、出力電圧Ｖｏｕｔを出力する。

以上説明した通り、本実施形態に係る増幅回路は、増幅動作を行うインバータ回路Ｉｎｖ１０がカスコード構成であるとともに、インバータ回路Ｉｎｖ１，２により負帰還がかかるため、高い利得で入力電圧Ｖｉｎを増幅することができる。

また、負帰還に用いられる内部増幅回路がインバータ回路Ｉｎｖ１，２であるため、負帰還の際に内部増幅回路を駆動するためのバイアス電流が不要となる。したがって、ソース接地回路により負帰還を行っていた従来の増幅回路に比べて、増幅動作に要する消費電力を低減することができる。

さらに、記憶フェーズにおいて、容量素子Ｃ２のトランジスタＭ２側の端子の電圧を任意のバイアス電圧Ｖ１に設定することができるため、トランジスタＭ１〜Ｍ４を確実に飽和領域で動作させることができる上、出力電圧Ｖｉｎの動作範囲を広くすることができる。ここでいう動作範囲とは、増幅回路により入力電圧Ｖｉｎを増幅して出力することができる出力電圧Ｖｉｎの範囲のことである。

例えば、増幅回路が容量素子Ｃ２を備えない場合、トランジスタＭ２のゲート端子は、インバータ回路Ｉｎｖ１の出力電圧を直接印加される。インバータ回路Ｉｎｖ１が図２の構成の場合、インバータ回路Ｉｎｖ１の動作点電圧は約Ｖｄｄ／２となるため、トランジスタＭ２のゲート端子の電圧も約Ｖｄｄ／２となる。この電圧は、トランジスタＭ１，Ｍ２が飽和領域で動作するためのゲート端子の電圧の最低値Ｖｏｖ１＋Ｖｏｖ２＋Ｖｔｈ２よりも大きいため、出力電圧の動作範囲が狭くなる。

これに対して、本実施形態によれば、容量素子Ｃ２により、インバータ回路Ｉｎｖ１の出力電圧とトランジスタＭ２のゲート電圧とを分離し、ゲート電圧を任意の値に設定することができる。すなわち、ゲート電圧を、最低電圧Ｖｏｖ１＋Ｖｏｖ２＋Ｖｔｈ２以上の範囲で、Ｖｄｄ／２より小さい電圧とすることができる。

これにより、出力電圧Ｖｏｕｔの動作範囲の下限電圧を低下させることができる。また、同様の理由で、増幅回路が容量素子Ｃ４を備えることにより、出力電圧Ｖｏｕｔの動作範囲の上限電圧を上昇させることができる。したがって、出力電圧Ｖｏｕｔの動作範囲を広くすることができる。

なお、本実施形態において、インバータ回路Ｉｎｖ１０は、２段のカスコード構成を有するが、３段以上のカスコード構成とすることも可能である。

（第２実施形態）
次に、第２実施形態に係る増幅回路について、図４〜図６を参照して説明する。図４は、本実施形態に係る増幅回路を示す図である。図４に示すように、本実施形態に係る増幅回路は、トランジスタＭ５と、スイッチＳ５と、トランジスタＭ６と、スイッチＳ６とを備える。トランジスタＭ５，Ｍ６は、インバータ回路Ｉｎｖ２０を構成している。他の構成は、第１実施形態に係る増幅回路と同様である。

トランジスタＭ５（第５トランジスタ）は、ＮＭＯＳトランジスタであり、ゲート端子（制御端子）をトランジスタＭ１のゲート端子（制御端子）に接続され、ソース端子を接地され、ドレイン端子（第１端子）をスイッチＳ５に接続されている。トランジスタＭ５は、ゲート端子から入力電圧Ｖｉｎを入力される。トランジスタＭ５のゲート端子は、インバータ回路Ｉｎｖ２０の入力端子となる。

スイッチＳ５（第５スイッチ）は、トランジスタＭ１のドレイン端子（第１端子）とトランジスタＭ５のドレイン端子（第１端子）との間に設けられ、これらの間を接続又は開放する。スイッチＳ５の開閉は制御信号φ_ＢＳＴにより制御される。スイッチＳ５は、制御信号φ_ＢＳＴがＨｉｇｈのときにオン（閉状態）になり、Ｌｏｗのときにオフ（開状態）となる。スイッチＳ５として、例えば、ＭＯＳトランジスタが用いられる。

トランジスタＭ６（第６トランジスタ）は、ＰＭＯＳトランジスタであり、ゲート端子（制御端子）をトランジスタＭ３のゲート端子（制御端子）に接続され、ソース端子を電源Ｖｄｄに接続され、ドレイン端子（第１端子）をスイッチＳ６に接続されている。トランジスタＭ６は、ゲート端子から入力電圧Ｖｉｎを入力される。トランジスタＭ６のゲート端子は、インバータ回路Ｉｎｖ２０の入力端子となる。

スイッチＳ６（第６スイッチ）は、トランジスタＭ３のドレイン端子（第１端子）とトランジスタＭ６のドレイン端子（第１端子）との間に設けられ、これらの間を接続又は開放する。スイッチＳ６の開閉は制御信号φ_ＢＳＴにより制御される。スイッチＳ６は、制御信号φ_ＢＳＴがＨｉｇｈのときにオン（閉状態）になり、Ｌｏｗのときにオフ（開状態）となる。スイッチＳ６として、例えば、ＭＯＳトランジスタが用いられる。

ここで、図５は、図４の増幅回路を簡略化して示す図である。図５において、インバータ回路Ｉｎｖ１，２などの構成は省略されている。本実施形態に係る増幅回路は、図５に示すように、増幅動作を行うインバータ回路Ｉｎｖ１０に、インバータ回路Ｉｎｖ２０が並列に接続された構成となっている。

このような構成により、インバータ回路Ｉｎｖ２０による電流の駆動が可能となるため、増幅回路の電流駆動能力を向上させることができる。また、追加するインバータ回路Ｉｎｖ２０がカスコード構成ではなく、２つのトランジスタＭ５，Ｍ６からなる単純な構成のため、トランジスタＭ５，Ｍ６のデバイスサイズを調整することにより、駆動電流の大きさを容易に調整することができる。

次に、本実施形態に係る増幅回路の動作について、図６を参照して説明する。図６は、本実施形態に係る増幅回路の動作を示すタイミングチャートと、タイミングチャートと対応した出力電圧Ｖｏｕｔを示す図である。図６において、実線は本実施形態に係る増幅回路の出力電圧Ｖｏｕｔを示しており、破線は第１実施形態に係る増幅回路の出力電圧Ｖｏｕｔを示している。

図６に示すように、制御信号φ_ＢＳＴは、制御信号φ１がＬｏｗになったタイミングでＨｉｇｈになり、所定時間後にＬｏｗになる。すなわち、スイッチＳ５，Ｓ６は、スイッチＳ１〜Ｓ４がオフになったタイミングでオンになり、所定時間後にオフになる。スイッチＳ５，Ｓ６がオンの期間は、増幅フェーズの継続期間より短く設定される。

このような動作により、増幅フェーズの初期の所定時間に増幅回路の電流駆動能力が向上し、出力電圧Ｖｏｕｔが所望の利得で増幅されるまでの期間が短縮する。したがって、増幅動作を高速化することができる。

（第３実施形態）
次に、第３実施形態に係る増幅回路について、図７〜図９を参照して説明する。図７は、本実施形態に係る増幅回路を示す図である。図７に示すように、本実施形態に係る増幅回路は、電圧源Ｖ３と、スイッチＳ７と、スイッチＳ８とを備える。他の構成は、第１実施形態に係る増幅回路と同様である。

電圧源Ｖ３（第３電圧源）は、所定のバイアス電圧Ｖ３（第３電圧）を、トランジスタＭ１，Ｍ３のゲート端子（制御端子）に供給する定電圧源である。バイアス電圧Ｖ３は、トランジスタＭ１又はトランジスタＭ３がオフになるように設定される。電圧源Ｖ３として、例えば、グラウンドや電源Ｖｄｄを用いることができる。

スイッチＳ７は、トランジスタＭ１，Ｍ３のゲート端子（制御端子）と電圧源Ｖ３との間に設けられ、これらの間を接続又は開放する。スイッチＳ７の開閉は制御信号φ２により制御される。スイッチＳ７は、制御信号φ２がＨｉｇｈのときにオン（閉状態）になり、Ｌｏｗのときにオフ（開状態）となる。スイッチＳ７として、例えば、ＭＯＳトランジスタが用いられる。

スイッチＳ８は、トランジスタＭ１，Ｍ３のゲート端子（制御端子）とトランジスタＭ２，Ｍ４のドレイン端子（第２端子）との間に設けられ、これらの間を接続又は開放する。スイッチＳ８の開閉は制御信号φ１により制御される。スイッチＳ８は、制御信号φ１がＨｉｇｈのときにオン（閉状態）になり、Ｌｏｗのときにオフ（開状態）となる。スイッチＳ８として、例えば、ＭＯＳトランジスタが用いられる。

次に、本実施形態に係る増幅回路の動作について、図８及び図９を参照して説明する。図８は、本実施形態に係る増幅回路の動作を示すタイミングチャートである。図８に示すように、本実施形態に係る増幅回路は、記憶フェーズと、増幅フェーズと、遮断フェーズと、の３つの動作状態を有し、３つのフェーズが順次繰り返される。

記憶フェーズでは、制御信号φ１がＨｉｇｈかつ制御信号φ２がＬｏｗである。すなわち、スイッチＳ１〜Ｓ４，Ｓ８がオンに、スイッチＳ７がオフになっている。

スイッチＳ８がオンになることにより、インバータ回路Ｉｎｖ１０の出力端子電圧、すなわち、トランジスタＭ１，Ｍ４のドレイン端子の動作点電圧が、入力電圧Ｖｉｎの動作点電圧に設定される。

ここで、図９は、一般的なＣＭＯＳインバータ回路の入出力特性を示す図である。図９において、横軸は入力電圧Ｖｉｎであり、縦軸は出力電圧Ｖｏｕｔである。破線は、Ｖｉｎ＝Ｖｏｕｔとなる直線を示す。

一般に、ＣＭＯＳインバータ回路は、信号成分（交流成分）が動作点電圧に重畳された入力電圧Ｖｉｎを入力され、増幅された信号成分（交流成分）が動作点電圧に重畳された出力電圧Ｖｏｕｔを出力する。入力電圧Ｖｉｎの動作点電圧に対応する出力電圧Ｖｏｕｔの動作点電圧は、図９に示すような入出力特性によって決まり、出力電圧Ｖｏｕｔの動作範囲は、Ｖｉｎ＝Ｖｏｕｔのときに最大となる。

本実施形態の場合、記憶フェーズにおいてスイッチＳ８がオンになっているため、インバータ回路Ｉｎｖ１０の入出力端子間が短絡し、Ｖｉｎ＝Ｖｏｕｔとなっている。このため、インバータ回路Ｉｎｖ１０の出力端子の動作点電圧がＶｉｎ＝Ｖｏｕｔの時の動作点電圧に設定される。以降の増幅フェーズでは、当該記憶フェーズで設定された動作点電圧を基準に増幅動作が行われるため、出力電圧Ｖｏｕｔの動作範囲を最大化することができる。

制御信号φ１がＬｏｗになり、記憶フェーズが終了すると、増幅フェーズが開始される。増幅フェーズでは、制御信号φ１がＬｏｗかつ制御信号φ２がＬｏｗである。すなわち、スイッチＳ１〜Ｓ４，Ｓ７，Ｓ８がオフになっている。増幅フェーズにおける増幅動作は、第１実施形態と同様である。

制御信号φ２がＨｉｇｈになり、増幅フェーズが終了すると、遮断フェーズが開始される。遮断フェーズでは、制御信号φ１がＬｏｗかつ制御信号φ２がＨｉｇｈである。すなわち、スイッチＳ１〜Ｓ４，Ｓ７がオフに、スイッチＳ８がオンになっている。

スイッチＳ８がオンになることにより、インバータ回路Ｉｎｖ１の入力端子に電圧Ｖ３が印加され、トランジスタＭ１又はトランジスタＭ３がオフになる。これにより、インバータ回路Ｉｎｖ１の貫通電流が遮断される。このような増幅回路を用いて積分回路を構成することにより、低消費電力な積分回路を構成することができる。積分回路については後述する。

制御信号φ２がＬｏｗになり、遮断フェーズが終了した後、所定時間遅れて制御信号φ１がＨｉｇｈになり、再び記憶フェーズが開始される。制御信号φ１がＨｉｇｈになるタイミングを、制御信号φ２がＬｏｗになるタイミングより遅らせることにより、インバータ回路Ｉｎｖ１０の入出力が電圧源Ｖ３と短絡するのを防ぐことができる。

（第４実施形態）
次に、第４実施形態に係る積分回路について、図１０及び図１１を参照して説明する。本実施形態に係る積分回路は、上述の第３実施形態に係る増幅回路を備える。図１０は、本実施形態に係る積分回路を示す図である。図１０に示すように、本実施形態に係る積分回路は、増幅回路と、スイッチＳ９と、スイッチＳ１０と、容量素子Ｃ５と、スイッチＳ１１と、スイッチＳ１２と、容量素子Ｃ６と、を備える。図１０において、増幅回路の構成は、インバータ回路Ｉｎｖ１０とスイッチＳ８と、を除いて省略されている。

スイッチＳ９は、この積分回路による積分対象となる入力電流Ｉｉｎの電流源（図示省略）と、容量素子Ｃ５の一方の端子との間に設けられ、これらの間を接続又は開放する。スイッチＳ９の開閉は制御信号φ３により制御される。スイッチＳ９は、制御信号φ３がＨｉｇｈのときにオン（閉状態）になり、Ｌｏｗのときにオフ（開状態）となる。スイッチＳ９として、例えば、ＭＯＳトランジスタが用いられる。

スイッチＳ１０は、グラウンドと容量素子Ｃ５の一方の端子との間に設けられ、これらの間を接続又は開放する。スイッチＳ１０の開閉は制御信号φ４により制御される。スイッチＳ１０は、制御信号φ４がＨｉｇｈのときにオン（閉状態）になり、Ｌｏｗのときにオフ（開状態）となる。スイッチＳ１０として、例えば、ＭＯＳトランジスタが用いられる。

容量素子Ｃ５は、一方の端子をスイッチＳ９，Ｓ１０と接続され、他方の端子をスイッチＳ１１，Ｓ１２と接続されている。スイッチＳ９とスイッチＳ１１とがオンになると、容量素子Ｃ５は、一方の端子を電流源と接続され、他方の端子を接地され、入力電流Ｉｉｎに応じた電荷を蓄積する。スイッチＳ１０とスイッチＳ１２とがオンになると、容量素子Ｃ５は、一方の端子を接地され、他方の端子を増幅回路の入力端子と接続され、蓄積した電荷を容量素子Ｃ６に転送する。容量素子Ｃ５は、この積分回路の事前積分容量として機能する。

スイッチＳ１１は、グラウンドと容量素子Ｃ５の他方の端子との間に設けられ、これらの間を接続又は開放する。スイッチＳ１１の開閉は制御信号φ３により制御される。スイッチＳ１１は、制御信号φ３がＨｉｇｈのときにオン（閉状態）になり、Ｌｏｗのときにオフ（開状態）となる。スイッチＳ１１として、例えば、ＭＯＳトランジスタが用いられる。

スイッチＳ１２は、容量素子Ｃ５の他方の端子とインバータ回路Ｉｎｖ１０の入力端子との間に設けられ、これらの間を接続又は開放する。スイッチＳ１２の開閉は制御信号φ４により制御される。スイッチＳ１２は、制御信号φ４がＨｉｇｈのときにオン（閉状態）になり、Ｌｏｗのときにオフ（開状態）となる。スイッチＳ１２として、例えば、ＭＯＳトランジスタが用いられる。

容量素子Ｃ６は、一方の端子を増幅回路の入力端子に接続され、他方の端子を増幅回路の出力端子に接続されている。すなわち、容量素子Ｃ６は、増幅回路と並列に接続されている。スイッチＳ１０とスイッチＳ１２とがオンになると、増幅回路の負帰還により容量素子Ｃ５に蓄積された電荷が転送され、転送された電荷が容量素子Ｃ６に蓄積される。容量素子Ｃ６の他方の端子の電圧が、この積分回路の出力電圧Ｖｏｕｔとなる。

次に、本実施形態に係る積分回路の動作について、図１１を参照して説明する。図１１は、本実施形態に係る積分回路の動作を示すタイミングチャートである。図１１に示すように、この積分回路は、スイッチＳ９〜Ｓ１２の動作に注目した場合、サンプリングフェーズ及び転送フェーズという２つの動作状態を有する。

サンプリングフェーズでは、制御信号φ３がＨｉｇｈかつ制御信号φ４がＬｏｗである。すなわち、スイッチＳ９，Ｓ１１がオンになり、スイッチＳ１０，Ｓ１２がオフになっている。したがって、サンプリングフェーズでは、入力電流Ｉｉｎに応じた電荷が容量素子Ｃ５に蓄積される。

サンプリングフェーズにおいて、増幅回路及び容量素子Ｃ６は、容量素子Ｃ５と電気的に分離されており、増幅回路は上述の遮断フェーズ及び記憶フェーズの動作を行う。記憶フェーズでは、スイッチＳ１〜Ｓ４，Ｓ８がオンになり、Ｖｉｎ＝Ｖｏｕｔのときの動作点電圧が記憶されるとともに、容量素子Ｃ６が短絡し、蓄積された電荷が放電される。記憶フェーズは、サンプリングフェーズ中の任意の期間に行われ、残りの期間には、遮断フェーズが行われる。これにより、積分回路の消費電力を低減させることができる。

制御信号φ３がＬｏｗになり、サンプリングフェーズが終了すると、所定時間遅れて制御信号φ４がＨｉｇｈになり、転送フェーズが開始される。制御信号φ４がＨｉｇｈになるタイミングを、制御信号φ３がＬｏｗになるタイミングより遅らせることにより、積分回路の短絡を防ぐことができる。

転送フェーズでは、制御信号φ３がＬｏｗかつ制御信号φ４がＨｉｇｈである。すなわち、スイッチＳ１０，Ｓ１２がオンになり、スイッチＳ９，Ｓ１１がオフになっている。

転送フェーズにおいて、増幅回路は上述の増幅フェーズの動作を行い、入力電圧Ｖｉｎを所定の利得で増幅する。この際、負帰還の原理により、容量素子Ｃ５に蓄積された電荷が、容量素子Ｃ６に転送され、容量素子Ｃ６の他方の端子の電圧が出力電圧Ｖｏｕｔとして出力される。

容量素子Ｃ５，Ｃ６の容量をＣ５，Ｃ６とすると、容量素子Ｃ５に蓄積された電荷が全て容量素子Ｃ６に転送された場合、Ｖｏｕｔ＝（Ｃ５／Ｃ６）×Ｖｉｎとなる。一般に、オペアンプの駆動能力や容量に応じて決まる時定数をτとすると、出力電圧Ｖｏｕｔは以下の式で表される。
Ｖｏｕｔ（ｔ）＝（Ｃ５／Ｃ６）（１−ｅｘｐ（−１／τ））×Ｖｉｎ

すなわち、出力電圧Ｖｏｕｔは、時間の経過とともに（Ｃ５／Ｃ６）×Ｖｉｎに近づいていく。転送フェーズの継続時間は、Ｃ５、Ｃ６、τ、及び要求される積分精度に応じて決定される。

転送フェーズが終了し、制御信号φ４がＬｏｗになると、所定時間遅れて制御信号φ３がＨｉｇｈになり、再びサンプリングフェーズが開始される。制御信号φ３がＨｉｇｈになるタイミングを、制御信号φ４がＬｏｗになるタイミングより遅らせることにより、積分回路の短絡を防ぐことができる。

以上説明した通り、本実施形態に係る積分回路は、サンプリング期間中の増幅回路の消費電力を抑制することができる。また、増幅回路が高い利得を有することから、精度よく積分動作を行うことができる。さらに、転送フェーズ中に電流源と積分回路とが電気的に分離されるため、転送フェーズ中に入力電流Ｉｉｎが入力された場合に生じる積分誤差の発生を防止することができる。

なお、積分回路が第１実施形態及び第２実施形態に係る増幅回路を備える構成も可能である。積分回路が第２実施形態に係る増幅回路を備える場合、増幅回路の電流駆動能力が向上するため、時定数τが小さくなる。したがって、転送フェーズを短縮し、積分動作を高速化することができる。

（第５実施形態）
次に、第５実施形態に係るＡＤ変換器について、図１２及び図１３を参照して説明する。図１２は、本実施形態に係るＡＤ変換器を示す図である。図１２に示すように、本実施形態に係るＡＤ変換器は、複数のパイプラインステージを備えるパイプラインＡＤ変換器である。

図１３は、ＡＤ変換器のパイプラインステージの一例を示す図である。このパイプラインステージでは、１ビットのＡＤ変換が行われる。図１３に示すように、パイプラインステージは、第４実施形態に係る積分回路と、ＡＤ変換回路ＡＤＣと、ＤＡ変換回路ＤＡＣとを備える。

ＡＤ変換回路ＡＤＣは、入力電流Ｉｉｎに応じた入力電圧が参照電圧Ｖｒｅｆ以上の場合に１を出力し、参照電圧Ｖｒｅｆより小さい場合に０を出力する。これにより、１ビットのＡＤ変換が行われる。

ＤＡ変換回路ＤＡＣは、ＡＤ変換回路ＡＤＣの出力信号をＤＡ変換する。ＤＡ変換回路ＤＡＣは、ＡＤ変換回路ＡＤＣの出力信号が１の場合に参照電圧Ｖｒｅｆに応じた電流を出力し、０の場合には電流を出力しない。

このような構成により、１ビットのＡＤ変換が行われ、出力電圧Ｖｏｕｔは後段のパイプラインステージに入力される。ＡＤ変換器は、第４実施形態に係る積分回路を備えるため、低消費電力であるとともに、精度よくＡＤ変換を行うことができる。

なお、このＡＤ変換器は、全差動の構成にしてもよいし、各パイプラインステージで複数ビットのＡＤ変換、或いは、１．５ビットなどの冗長ビットを有するＡＤ変換を行うように構成することも可能である。また、上述の各実施形態に係る増幅回路及び積分回路は、パイプラインＡＤ変換器以外の任意のＡＤ変換器に適用することができる。

なお、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、各実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。

Ｃ１〜Ｃ６：容量素子、Ｓ１〜Ｓ１２：スイッチ、Ｉｎｖ１，Ｉｎｖ２，Ｉｎｖ１０，Ｉｎｖ２０：インバータ回路、Ｖ１〜Ｖ３：電圧源、φ１〜φ４：制御信号、ＡＤＣ：ＡＤ変換回路、ＤＡＣ：ＤＡ変換回路

Claims (6)

1. 第１導電型の第１トランジスタと、
   第１端子を前記第１トランジスタの第１端子に接続された第１導電型の第２トランジスタと、
   入力端子を前記第１トランジスタの第１端子に接続され、出力端子を前記第２トランジスタの制御端子に接続された第１インバータ回路と、
   前記第１トランジスタの第１端子と前記第１インバータ回路の入力端子との間に接続された第１容量素子と、
   前記第２トランジスタの制御端子と前記第１インバータ回路の出力端子との間に接続された第２容量素子と、
   前記第１インバータ回路の入力端子と出力端子とを接続する第１スイッチと、
   所定の第１電圧を供給する第１電圧源と、
   前記第１電圧源と前記第２トランジスタの制御端子とを接続する第２スイッチと、
   制御端子を前記第１トランジスタの制御端子に接続された第２導電型の第３トランジスタと、
   第１端子を前記第３トランジスタの第１端子に接続され、第２端子を前記第２トランジスタの第２端子に接続された第２導電型の第４トランジスタと、
   入力端子を前記第３トランジスタの第１端子に接続され、出力端子を前記第４トランジスタの制御端子に接続された第２インバータ回路と、
   前記第３トランジスタの第１端子と前記第２インバータ回路の入力端子との間に接続された第３容量素子と、
   前記第４トランジスタの制御端子と前記第２インバータ回路の出力端子との間に接続された第４容量素子と、
   前記第２インバータ回路の入力端子と出力端子とを接続する第３スイッチと、
   所定の第２電圧を供給する第２電圧源と、
   前記第２電圧源と前記第４トランジスタの制御端子とを接続する第４スイッチと、
   を備える増幅回路。
2. 制御端子を前記第１トランジスタの制御端子に接続された第１導電型の第５トランジスタと、
   前記第１トランジスタの第１端子と前記第５トランジスタの第１端子とを接続する第５スイッチと、
   制御端子を前記第３トランジスタの制御端子に接続された第２導電型の第６トランジスタと、
   前記第３トランジスタの第１端子と前記第６トランジスタの第１端子とを接続する第６スイッチと、
   を備える請求項１に記載の増幅回路。
3. 前記第１トランジスタ又は前記第２トランジスタをオフにする所定の第３電圧を供給する第３電圧源と、
   前記第３電圧源と前記第１及び第３トランジスタの制御端子とを接続する第７スイッチと、
   を備える請求項１又は請求項２に記載の増幅回路。
4. 前記第１トランジスタの制御端子及び前記第２トランジスタの制御端子の接続点と、前記第３トランジスタの第２端子及び前記第４トランジスタの第２端子の接続点と、を接続する第８スイッチを備える
   請求項１〜３のいずれか１項に記載の増幅回路。
5. 請求項１〜請求項４のいずれか１項に記載の増幅回路を備えた積分回路。
6. 請求項５に記載の積分回路を備えるＡＤ変換器。

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