JP2009044391A - Ａｄ変換器 - Google Patents

Abstract

【課題】
簡単な構成で小型化でき、低動作電圧及び低消費電力で高精度且つ高速動作するΔΣ型変換器等への応用に好適なＡＤ変換器を提供する。
【解決手段】
アナログ入力信号をサンプリングするＳＣ積分器１１、このＳＣ積分器１１の出力側に設けられた量子化器１３、量子化器１３の出力を入力とするＤＡＣ極性切替回路１４およびＤＡＣ極性切替回路１４からの切替信号により異なる極性の電荷をＳＣ積分器１１に入力するＤＡＣ部１５により構成される。入力キャパシタとして１対の入力キャパシタＣ１−Ｃ２を使用し、それぞれ電源電圧ＶＤＤ及び接地電圧ＧＮＤに充電されると共に入力アナログ信号をサンプリングし、スイッチにより選択的に並列接続されて両入力キャパシタＣ１−Ｃ２間で電荷を移動させ、入力端子１６の無信号時電圧ＶＣＯＭ（＝ＶＤＤ／２）を設定する。
【選択図】図１

Description

本発明はＡＤ変換器、特にアナログオーディオ信号をデジタル信号に変換するΔΣ型アナログ・デジタル変換器等に好適な、スイッチドキャパシタ型積分器を使用するＡＤ変換器に関する。

ＡＤ変換器（以下、単にＡＤＣという場合もある）は、各種のアナログ信号を対応するデジタル信号に変換する基本電子回路又はデバイスとして種々のタイプが開発され且つ各種電子機器又は電子応用機器に広く応用されている。特に、アナログ信号をデジタル信号（又はデータ）に変換することにより、各種の信号処理を容易にすると共に各種メモリ（記憶装置）に記憶保存も容易であるので、ＡＤＣの利用分野は益々拡大している。

ＡＤＣでは、変換されるアナログ信号を所定のサンプリング周波数でサンプリングして、アナログ信号の瞬時値（又はサンプル）を求め、サンプリングされたアナログ信号の瞬時値（サンプル）を予め決められたビット数のデジタル信号に変換する。サンプリング周波数をアナログ信号の最高周波数の２倍以上に設定すると、アナログ信号を忠実に再現可能であることが知られている。このような周波数を一般にナイキスト周波数と呼ばれている。斯かるナイキスト周波数以上の周波数でサンプリングする、所謂オーバーサンプリングを行うと、低域の雑音電力を高域側へ移し、信号帯域内の雑音電力を低減可能である。上述したΔΣ型ＡＤＣは斯かるオーバーサンプリング技法を利用するＡＤＣの１例である。

斯かるΔΣ型ＡＤＣの従来例は種々の技術文献に開示されている。シグマデルタＡＤ変換器の分解能を改善する擬似マルチビット・シグマデルタＡＤ変換器が開示されている（例えば、特許文献１参照。）。また、オーバーサンプル比やアナログ積分器の次数を高くすることなく高精度化且つ広帯域化を可能にするマルチビット−デルタシグマＡＤ変換器が開示されている（例えば、特許文献２参照。）。更に、低い電源電圧で動作するスイッチドＲＣ積分器を使用するデルタ−シグマＡＤＣが開示されている（例えば、非特許文献１参照。）。

特開平６−１３９０８号公報（第６頁、第３図） 特開２００１−１５６６４２号公報（第7頁、第１図） IEEE JOURNAL OF SOLID STATE CIRCUITS, VOL.40, NO.12DECEMBER 2005,pp.2398-2404 "A 0.6-V 82-dB Delta-Sigma Audio ADC Using Switched RC-Integrators"

図３は、従来のスイッチドキャパシタ（以下、ＳＣと省略する）回路で構成されたΔΣ変調器（モジュレータ）によるＡＤＣ、即ちΔΣ型ＡＤＣの１例の回路構成図である。このΔΣ型ＡＤＣ３０は、ＳＣ積分器３１、量子化器（コンパレータ）３２、ＤＡＣ（デジタル・アナログ変換器）極性切替回路３３及びＤＡＣ部３４により構成され、量子化器３２の出力側にはデジタルフィルタ３５が接続され、不要なノイズを除去して必要な信号データのみを出力するように構成されている。

図３に示すΔΣ型ＡＤＣ３０において、ＳＣ積分器３１は、アナログ入力信号ＶＩＮが入力される入力端子、４個のアナログスイッチ（ＡＳＷ）、即ちＡＳＷ１、ＡＳＷ２、ＡＳＷ３及びＡＳＷ４、入力キャパシタＣＩＮ、演算増幅器ＯＰＡＭＰ及びこのＯＰＡＭＰの出力端と反転入力端（−）間に接続されたフィードバック（帰還）キャパシタＣＦＢにより構成されている。量子化器３２は、ＳＣ積分器３１の出力、即ちＯＰＡＭＰの出力端及びデジタルフィルタ３５間に接続されている。ＤＡＣ極性切替回路３３の入力端は、量子化器３３の出力側に接続され、ＤＡＣ部３４を制御する。ＤＡＣ部３４は、正基準電圧ＶＤＡＣＰが入力される入力端子３７および負基準電圧ＶＤＡＣＮが入力される入力端子３８と、これら入力端子３７及び３８と上述したＳＣ積分器３１のＯＰＡＭＰの反転入力端間にそれぞれ接続されたＳＣ回路を有する。これらのＳＣ回路は、ＳＣ積分器３１のＳＣ回路と同様に、４個のＡＳＷ（ＡＳＷ１〜ＡＳＷ４）及びそれぞれの入力キャパシタＣＤＡＣＰ、ＣＤＡＣＮにより構成される。

ＳＣ積分器３１において、入力端子３６は、アナログスイッチＡＳＷ１、入力キャパシタＣＩＮ及びアナログスイッチＡＳＷ４の直列回路を介して演算増幅器ＯＰＡＭＰの反転入力端に接続されている。ＡＳＷ１とＣＩＮの接続点は、ＡＳＷ２を介してシグナルグランド（ＳＧ）に接続され、ＣＩＮとＡＳＷ４の共通接続点は、ＡＳＷ３を介してＳＧに接続されている。また、ＯＰＡＭＰの非反転入力端（＋）もＳＧに接続されている。そして、ＤＡＣ部３４の１対のＡＳＷ４がそれぞれＤＡＣ極性切替回路３３の出力により、選択的に制御され、ＤＡＣ部３４の出力はＳＣ積分器３１のＯＰＡＭＰの反転入力端（−）に入力される。

ＳＣ積分器３１及びＤＡＣ部３４の各アナログスイッチＡＳＷ１〜ＡＳＷ４には、ＡＳＷ１及びＡＳＷ３に一方の極性の制御信号（又はクロック）φ１が入力され、ＡＳＷ２及びＡＳＷ４に、φ１と１８０°位相が異なる（即ち、位相反転した）制御信号（又はクロック）φ２が入力される。

次に、図３に示すΔΣ型ＡＤＣ３０の動作を説明する。先ず、制御信号φ１によりＳＣ積分器３１のアナログスイッチＡＳＷ１及びＡＳＷ３がＯＮになると、入力端子３６の入力信号ＶＩＮの瞬時値（又はサンプル電圧）に入力キャパシタＣＩＮが充電（チャ−ジ）される。次に、制御信号φ２によりＡＳＷ２及びＡＳＷ４がＯＮとなると、入力キャパシタＣＩＮに充電されていた入力信号ＶＩＮの瞬時値に対応する電荷が演算増幅器ＯＰＡＭＰの動作により帰還キャパシタＣＦＢに移される。尚、初期状態において帰還キャパシタＣＦＢの充電電荷は０であると仮定する。また、入力キャパシタＣＩＮ及び帰還キャパシタＣＦＢは等しい静電容量を有する（即ち、ＣＩＮ＝ＣＦＢ）と仮定する。

量子化器３２は、ＳＣ積分器３１の出力である帰還キャパシタＣＦＢの充電電圧を、基準入力端に入力されたＳＧと比較し、比較結果に応じて「高」又は「低」の２値信号を出力する。この２値信号によりＤＡＣ極性切替回路３３は、ＤＡＣ部３４の出力を選択する。尚、ＤＡＣ部３４のＳＣ回路のアナログスイッチＡＳＷ１〜ＡＳＷ４も上述した制御信号φ１及びφ２により、それぞれの入力端子３７、３８の基準電圧ＶＤＡＣＰ及びＶＤＡＣＮをサンプリングして、対応する入力キャパシタＣＤＡＣＰ、ＣＤＡＣＮを充電している。そこで、量子化器３２の出力が「高」のときには、入力端子３８側を選択する制御信号φ２ＮがＤＡＣ極性切替回路３３から出力され、基準電圧ＶＤＡＣＮに充電された入力キャパシタＣＤＡＣＮの電荷をＳＣ積分器３１のＯＰＡＭＰの反転入力端（−）を介して帰還キャパシタＣＦＢへ移して、入力端子３６の入力信号ＶＩＮの瞬時値（サンプル電圧）に充電されている帰還キャパシタＣＦＢの電荷から差し引く。

一方、量子化器３２の出力が「低」の場合には、ＤＡＣ極性切替回路３３によりＤＡＣ部３４の入力端子３７側を選択する制御信号φ２ＰがＤＡＣ極性切替回路３３から出力される。そして、入力端子３７に入力されたＶＤＡＣＰに充電された入力キャパシタＣＤＡＣＰの電荷をＳＣ積分器３１のＯＰＡＭＰの反転入力端（−）を介して帰還キャパシタＣＦＢへ移し、電荷を加算する。尚、図３に示す如く、ＤＡＣ極性切替回路３３は、制御信号φ２によりＳＣ積分器３１のＡＳＷ２及びＡＳＷ４と同期して切替動作する。

上述の如く、ΔΣ型ＡＤＣ３０は、フィードバックループを構成して、ＳＣ積分器３１によりサンプリングした入力端子３６のアナログ入力信号ＶＩＮの各サンプリング時点における瞬時値に応じてＤＡＣ部３４からの電荷の加算又は減算を制御信号φ１及びφ２のサンプリング周波数で反復して動作する。ここで、ＡＤ変換のために入力端子３６に入力されるアナログ入力信号ＶＩＮの周波数帯域を２０ＫＨｚとすると、アナログスイッチＡＳＷ１〜ＡＳＷ４の切替周波数であるサンプリング周波数（ｆｓ）は、２０ＫＨｚの約２倍の周波数４８ＫＨｚに対し、例えばオーバーサンプリング比６４を掛けて、
ｆｓ＝４８ＫＨｚ×６４＝３．０７２ＭＨｚ
に選定する。この周波数に同期したビットレートが６４ｆｓのパルス密度変調（ＰＤＭ）されたデジタルデータが量子化器３２から出力される。

ここで、図３に示すデジタルフィルタ３５は、上述の如きＰＤＭ変調されたデジタルデータに対して帯域制限及びビット拡張して、ビットレートをｆｓに下げ且つビット幅を拡張して多ビットデジタル出力に変換し、ＡＤ変換されたデジタル出力を得る。

上述の如き典型的なΔΣ型ＡＤＣ３０において、高精度且つ低電圧動作する要求又はニーズが高まっている。低動作電圧化することによりＩＣ（集積回路）が小型高密度に形成できると共に安価な電池により長時間動作させることが可能になる。しかし、ＳＣ回路で構成されたΔΣ型ＡＤＣでは、低電圧動作させた場合にアナログスイッチＡＳＷのスイッチング動作の高速化及びＯＮ抵抗の低減化が困難であるので、ΔΣ型ＡＤＣの性能が低下するという課題を伴う。

斯かる技術的課題及びその解決手段については上述した非特許文献１にも説明されているが、図４を参照して説明する。図４は、図３に示すＳＣ回路を使用して低電圧動作化を意図するΔΣ型ＡＤＣの主要部を示す概略回路図である。従って、図３に示す回路に対応する部分には、説明の便宜上同様の参照符号を使用することとする。

図４に示すΔΣ型ＡＤＣ３０Ａは、アナログスイッチ（ＡＳＷ）ＳＷ１及びＳＷ２、入力キャパシタＣＩＮ、ＮＭＯＳスイッチＳＷ３及びＳＷ４、演算増幅器ＯＰＡＭＰ、帰還キャパシタＣＦＢ、ＤＡＣ極性切替回路３３及びＤＡＣ部３４により構成される。そして、デジタル変換されるアナログ入力信号ＶＩＮは入力端子３６からアナログスイッチＳＷ１、入力キャパシタＣＩＮ及びＮＭＯＳスイッチＳＷ４の直列回路を介して演算増幅器ＯＰＡＭＰの反転入力端（−）に入力される。ここで、入力信号ＶＩＮとして最大振幅の信号が入力可能にするために、入力信号ＶＩＮは、波形を図示する如く、その中心電圧ＶＣＯＭを電源電圧ＶＤＤの半分、即ちＶＤＤ／２に設定する。そして、アナログスイッチＳＷ１及び入力キャパシタＣＩＮの共通接続点であるノードＡとＶＣＯＭ間にアナログスイッチＳＷ２が接続され、入力キャパシタＣＩＮ及びＮＭＯＳスイッチＳＷ４の共通接続点（ノードＢ）と基準電位源ＶＲＥＦ間にＮＭＯＳスイッチＳＷ３が接続される。帰還キャパシタＣＦＢは、演算増幅器ＯＰＡＭＰの出力端及び反転入力端（−）間に接続され、演算増幅器ＯＰＡＭＰの非反転入力端（＋）は基準電位源ＶＲＥＦに接続されている。ＤＡＣ極性切替回路３３には、コンパレータ（量子化器）の出力及び制御信号（クロック）φ２が入力され、ＤＡＣ部３４へ極性切替のための制御信号を出力する。そして、ＤＡＣ部３４の出力は、演算増幅器ＯＰＡＭＰの反転入力端（−）へ入力される。

図４のΔΣ型ＡＤＣ３０Ａの動作を説明する。図４に示す如く、ＳＷ１及びＳＷ３は第１位相の制御信号（第１クロック）φ１により制御され、ＳＷ２及びＳＷ４は第２位相の制御信号（第２クロック）φ２により制御される。制御信号φ１によりＳＷ１とＳＷ３がＯＮになると、入力端子３６に入力されたアナログ入力信号ＶＩＮの瞬時値に入力キャパシタＣＩＮが充電される。次に、制御信号φ２によりＳＷ２とＳＷ４がＯＮになると、入力キャパシタＣＩＮに充電された電荷は、演算増幅器ＯＰＡＭＰの作用により帰還キャパシタＣＦＢへ移される。そして、演算増幅器ＯＰＡＭＰの出力側に接続される量子化器（コンパレータ）３２により比較されて、「高」又は「低」の２値信号を出力する。その比較出力に応じてＤＡＣ極性切替回路３３が制御信号をＤＡＣ部３４へ出力し、ＤＡＣ部３４の出力が演算増幅器ＯＰＡＭＰの反転入力端へ入力され、帰還キャパシタＣＦＢの電荷に加算又は減算すること、図３を参照して上述したとおりである。

図４に示す如き回路構成のΔΣ型ＡＤＣは、幾つかの課題を有する。低動作電圧化のためにＶＣＯＭ＝ＶＤＤ／２として、ＶＲＥＦをＶＣＯＭより低い電圧に設定する。ＶＲＥＦは、入力キャパシタＣＩＮと演算増幅器ＯＰＡＭＰの入力端間のＮＭＯＳスイッチＳＷ３、ＳＷ４のサイズを小さくし且つ良好な動作特性を得ることが重要である。これらＳＷ３、ＳＷ４のサイズが大きいと、ＮＭＯＳの寄生容量が入力キャパシタＣＩＮ及び帰還キャパシタＣＦＢに影響を与え、ΔΣ型ＡＤＣ３０Ａの動作特性又は性能劣化の原因となるからである。

ＮＭＯＳスイッチＳＷ３、ＳＷ４の場合には、ＶＲＥＦを低くした方がＯＮ抵抗は低いので、良好な動作をする。即ち、図５（Ａ）にＣＭＯＳ（相補ＭＯＳトランジスタ）スイッチ、同図（Ｂ）にＣＭＯＳスイッチの電圧対ＯＮ抵抗（Ｒon）特性曲線を示す。図５（Ｂ）に示す如く、ＮＭＯＳスイッチは、低電圧でＯＮ抵抗が低く、電圧が高くなるに応じてＯＮ抵抗は増加する。ＰＭＯＳスイッチは反対の特性を示す。しかし、ＶＲＥＦ＝０Ｖにすると、以下に説明する別の問題が生じる。

制御信号φ１により入力キャパシタＣＩＮを入力電圧ＶＩＮの瞬時値に充電し、次に制御信号φ２でＮＭＯＳスイッチＳＷ４をＯＮとして入力キャパシタＣＩＮの電荷を帰還キャパシタＣＦＢへ移す動作を詳しく説明する。演算増幅器ＯＰＡＭＰの反転入力端（−）又はノードＣは仮想接地であり、定常状態では実質的にＶＲＥＦに維持されている。従って、ＳＷ４がＯＮとなったとき、実質的に入力キャパシタＣＩＮの電荷はそのまま帰還キャパシタＣＦＢへ移されるのである。しかし、実際には、電荷を移動させる過渡期間には、ノードＣに微分波形が生じ、その電位が変化して電荷の移動を終えると定常状態の電位であるＶＲＥＦに復帰する。このノードＣの微分波形は、電荷の移動方向により＋又は−のピーク値を持つので、ＶＲＥＦ＝０とすると、−側の微分波形が生じた場合に、ノードＣの電位が０Ｖ未満となり、動作不能になると共にＭＯＳトランジスタのプロセス上も許容できない。それ故に、ＶＲＥＦは、０Ｖを超える低電位に設定されなければならない。

また、ＯＮ抵抗の観点からアナログスイッチＳＷ１及びＳＷ２は、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを並列接続した、図５（Ａ）に示す如きＣＭＯＳスイッチにする必要がある。斯かるＣＭＯＳスイッチのＯＮ抵抗は、ＮＭＯＳスイッチのＯＮ抵抗とＰＭＯＳスイッチのＯＮ抵抗の並列合成抵抗であり、入力信号が無信号状態のとき、即ちＶＩＮ＝ＶＣＯＭ＝ＶＤＤ／２の付近で、その合成ＯＮ抵抗は最大となる。

図６は、ＳＣ回路によるサンプリングの動作を説明する具体例による動作波形図である。図６（Ａ）は入力端子３６のアナログ入力信号ＶＩＮの入力信号電圧波形を示し、（Ｂ）は理想的なサンプリング回路により（Ａ）の信号電圧をサンプリングした場合に入力キャパシタＣＩＮに充電される電圧波形、（Ｃ）はサンプリング動作をするための制御信号φ１およびφ２を示す。

一方、図７は、図６（Ｂ）の部分拡大図である。即ち、図７（Ａ）は理想的なサンプリング波形を示し、（Ｂ）は図４に示す如き低電圧動作のΔΣ型ＡＤＣ３０Ａにより入力信号ＶＩＮをサンプリングした場合のサンプリング波形を示す。スイッチＳＷ１乃至ＳＷ４のＯＮ抵抗が０Ωの場合には図７（Ａ）の如く瞬時にＶＩＮの信号電圧又はＶＣＯＭ電圧に切り替わる。しかし、実際にはこれらのスイッチＳＷ１〜ＳＷ４は有限なＯＮ抵抗を有する。スイッチＳＷ１及びＳＷ２のようなＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを並列接続したアナログスイッチ（図５（Ａ）参照）では、上述の如く、ＶＤＤ／２付近で合成ＯＮ抵抗が最大となり、またスイッチＳＷ２の一端はＶＣＯＭ＝ＶＤＤ／２に接続されている。そこで、このスイッチの高いＯＮ抵抗と入力キャパシタＣＩＮの静電容量による有限な値のＣＲ時定数により、図７（Ｂ）に示す如く波形歪を生じることとなり、高精度のＡＤ変換を行うことができない。また、高いオーバーサンプリング比によるサンプリング（又はＡＤ変換）を行うことができない。

本発明は、従来技術の上述した課題に鑑みなされたものであり、従来技術の上述した課題を解消又は軽減し、低動作電圧及び低消費電力で動作すると共に小型化（ＩＣ化する場合に必要な面積を小さくする）及び低ノイズで高精度且つ高速動作が可能なＡＤ変換器を提供することを目的とする。

本発明のＡＤ変換器は、次の如き特徴的な構成を採用している。即ち、このＡＤ変換器は入力端子に入力されるアナログ入力信号をサンプリングするスイッチドキャパシタ（ＳＣ）積分器と、このＳＣ積分器の出力側に配置され、出力信号に応じて高低２値信号を出力する量子化器と、この量子化器の出力に応じて極性切替え信号を出力するＤＡＣ極性切替回路と、この極性切替信号によりＳＣ積分器の帰還キャパシタの電荷を加算又は減算するＤＡＣ部とを含むＡＤ変換器であって、
ＳＣ積分器は、それぞれアナログ信号をサンプリングする１対の入力キャパシタ及びこれら１対の入力キャパシタを使用して入力端子の無信号時電圧（ＶＣＯＭ）を設定する電圧設定手段を備えることを特徴とする。

本発明のＡＤ変換器によると、次の如き実用上の特有の効果を奏する。即ち、１対の入力キャパシタを用いてそれぞれ電源電圧（ＶＤＤ）と接地電位（ＧＮＤ）に充電する。そして、これら１対の入力キャパシタの入力側を短絡して並列接続することにより各キャパシタの電荷の平均値（即ち、１／２）を求めて入力端子の無信号時電圧ＶＣＯＭ（＝ＶＤＤ／２）を得る。そこで、従来のＡＤ変換器では不可欠であった入力端子の無信号時電圧（ＶＣＯＭ）を得るための独立したＶＣＯＭ電源回路が原理的には不要になる。また、実際の構成において無信号時電圧（ＶＣＯＭ）生成回路手段を設けた場合でも、これに流入する電流及びこれから流出する電流を著しく減少することができ、無信号時電圧（ＶＣＯＭ）生成回路手段を含むＡＤＣ回路全体に対して回路構成を簡素化、小型化及び低消費電力化が可能である。更に、入力信号をサンプリングする際にＶＣＯＭ生成回路で発生したノイズが混入されないので、回路全体のノイズを低減できる。従って、特に優れたノイズ特性が要求されるオーディオ信号用のΔΣ型ＡＤＣに好適である。

以下、本発明によるＡＤ変換器の好適実施例の構成及び動作を、添付図面を参照して詳細に説明する。

先ず、図１は、本発明によるＡＤ変換器の第１実施例の構成を示す回路図である。図１に示すＡＤ変換器（ＡＤＣ）１０は、ΔΣ型ＡＤＣであって、アナログ入力信号が入力される入力端子１６、ＳＣ積分器１１、量子化器１３、ＤＡＣ極性切替回路１４及びＤＡＣ部１５により構成されている。

このＡＤＣ１０において、ＳＣ積分器１１は、入力端子１６に並列接続された１対のアナログ（ＣＭＯＳ）スイッチＳＷ１−ＳＷ２、これらＳＷ１及びＳＷ２のそれぞれに直列接続された１対の入力キャパシタＣ１−Ｃ２、ＳＷ１とＣ１のノードＡ及びＳＷ２とＣ２のノードＢ間に接続されたアナログスイッチＳＷ３、ノードＡと電圧源（電源電圧）ＶＤＤ間に接続されたＰＭＯＳ推知ＳＷ４、ノードＢと接地（ＧＮＤ）間に接続されたＮＭＯＳスイッチＳＷ５、Ｃ１とＣ２の出力側の共通ノードＣと基準電位源ＶＲＥＦ間に接続されたＮＭＯＳスイッチＳＷ６、ノードＣにＮＭＯＳスイッチＳＷ７を介して接続された演算増幅器（ＯＰＡＭＰ）１２及びこのＯＰＡＭＰ１２の出力端と反転入力端（−）であるノードＤ間に接続された帰還キャパシタＣＦＢにより構成されている。本発明のＡＤＣ１０では、１対の入力キャパシタＣ１及びＣ２を有することを特徴とする。そして、これら１対の入力キャパシタＣ１及びＣ２は、等しいキャパシタンス（静電容量）を有し、Ｃ１＝Ｃ２である。

ＳＣ積分器１１の出力、即ちＯＰＡＭＰ１２の出力側に量子化器１３が接続されている。そして、量子化器１３の出力側は、出力端子１７に接続されると共にＤＡＣ極性切替回路１４の入力端に接続されている。ＤＡＣ極性切替回路１４から出力される極性切替信号は、ＤＡＣ部１５に入力され、ＤＡＣ部１５の出力信号は、ＳＣ積分器１１を構成するＯＰＡＭＰ１２の反転入力端（即ち、ノードＤ）に接続されている。ＯＰＡＭＰ１２の非反転入力端（＋）には基準電圧源ＶＲＥＦに接続されている。

入力端子１６には、デジタル変換されるアナログ入力信号ＶＩＮが入力される。この入力信号ＶＩＮの中心電圧（無信号時の電圧）であるＶＣＯＭは、上述したＶＤＤの１／２の電圧、即ちＶＣＯＭ＝ＶＤＤ／２である。ＳＷ４‐ＳＷ５には第1極性の制御信号（クロック）φ１が入力され、ＳＷ１−ＳＷ３、ＳＷ７及びＤＡＣ極性切替回路１４には第２極性の制御信号（クロック）φ２が入力されている。

次に、図１に示すＡＤＣ１０の動作を説明する。先ず、制御信号（クロック）φ１によりＳＷ４−ＳＷ６がＯＮとなり、一方の入力キャパシタＣ１は（ＶＤＤ−ＶＲＥＦ）の電圧に充電され、他方の入力キャパシタＣ２は（ＧＮＤ−ＶＲＥＦ）の電圧に充電される。次に、制御信号（クロック）φ２により、上述したＳＷ４−ＳＷ６に代わりＳＷ１−ＳＷ３及びＳＷ７がＯＮになる。ここで、１対の入力キャパシタＣ１−Ｃ２は、ＳＷ３により並列接続されるので、これら両入力キャパシタＣ１−Ｃ２の電荷は移動して平均化される。これと同時に入力端子１６の入力信号ＶＩＮの瞬時値がＳＷ１−ＳＷ２によりサンプリングされる。そして、上述した平均化された予め充電された電荷及びサンプリングされた電荷は、ＳＷ７を介して上述したＯＰＡＭＰ１２の作用により帰還キャパシタＣＦＢに移される。この１対の入力キャパシタＣ１−Ｃ２は、その電荷の平均作用により、それぞれ電源電圧ＶＤＤ及び接地電圧ＧＮＤに充電された電荷を平均化して、入力端子１６の無信号時電圧ＶＣＯＭをＶＤＤ／２に設定する無信号時電圧設定手段の一部としても作用することに注目されたい。

ＳＣ積分器１１の上述の動作により帰還キャパシタＣＦＢに移された電荷によるＯＰＡＭＰ１２の出力電圧を量子化器１３により比較して「高」又は「低」の２値信号を出力する。この２値信号によりＤＡＣ極性切替回路１４により切替信号をＤＡＣ部１５に出力する。その結果、ＤＡＣ部１５の出力をＯＰＡＭＰ１２の反転入力端であるノードＤに入力する。そして、帰還キャパシタＣＦＢの電荷に加算又は減算を行い、上述した従来のΔΣ型ＡＤＣ３０と同様にパルス密度変調（ＰＤＭ変調）されたデジタル値を出力する。

次に、図２を参照して本発明の第２実施例によるＡＤＣについて説明する。図２は、本発明の第２実施例によるＡＤＣ２０の構成を示す回路図である。このＡＤＣ２０は、１対のＳＣ積分器２１Ｐ及び２１Ｎを使用する完全差動構成である点で、上述した図１に示すＡＤＣ１０と異なる。その他の構成は同様であるので、説明の便宜上、対応する構成素子には類似の参照符号を使用し、以下の説明は相違点を中心に行うこととする。

１対のＳＣ積分器２１Ｐ−２１Ｎは、それぞれの入力端子２６Ｐ、２６Ｎに入力される入力信号ＶＩＮＰ、ＶＩＮＮをサンプリングする回路であって、図１のＳＣ積分器１１と同様に、３個のアナログスイッチＳＷ１Ｐ−ＳＷ３Ｐ（ＳＷ１Ｎ−ＳＷ３Ｎ）、１対の等しい入力キャパシタＣ１Ｐ−Ｃ２Ｐ（Ｃ１Ｎ−Ｃ２Ｎ）及び３個のＭＯＳスイッチＳＷ４Ｐ−ＳＷ７Ｐ（ＳＷ４Ｎ−ＳＷ７Ｎ）を含んでいる。しかし、演算増幅器（ＯＰＡＰＭ）は両ＳＣ積分器２１Ｐ、２１Ｎに共通の差動型ＯＰＡＭＰ２２を使用している。そして、帰還キャパシタＣＦＢＰ、ＣＦＢＮは、それぞれＯＰＡＭＰ２２の出力端と両入力端（−および＋）間に接続されている。また、このＯＰＡＭＰ２２の両出力を入力とするコモンモードフィードバック（ＣＭＦＢ）部２７が設けられている。また、ＤＡＣ極性切替部２４及びＤＡＣ部２５が設けられ、ＤＡＣ部２５の出力は、それぞれＯＰＡＭＰ２２の両入力端に入力される。

各スイッチＳＷ１〜ＳＷ７及びＤＡＣ極性切替回路２４に入力される制御信号（クロック）φ１及びφ２は、ＳＷ１−ＳＷ３及びＳＷ６に一方の制御信号φ１が入力され、ＳＷ４、ＳＷ５及びＳＷ７並びにＤＡＣ極性切替回路２４には他方の制御信号φ２が入力される。

次に、図２に示すＡＤＣ２０の動作を説明する。先ず、制御信号φ１によりＳＷ１−ＳＷ３及びＳＷ６がＯＮとなり、両入力キャパシタＣ１−Ｃ２が並列接続され、入力信号（ＶＩＮ−ＶＲＥＦ）の電圧に充電される。次に、制御信号φ２がＳＷ３、ＳＷ４及びＳＷ７をＯＮにすると、入力キャパシタＣ１とＣ２が分割され、それぞれに充電された電荷がＳＷ７を介して、それぞれの帰還キャパシタＣＦＢＰ、ＣＦＢＮに移される。そして、ＯＰＡＭＰ２２の１対の出力信号は、量子化部（図示せず）で比較され、比較結果がＤＡＣ極性切替回路２４に入力され、それから出力されるＤＡＣ極性切替信号に基づいてＤＡＣ部２５が所定の信号をＯＰＡＭＰ２２の入力端に出力して、帰還キャパシタＣＦＢＰ、ＣＦＢＮの電荷から所定量の電荷を加算又は減算する。

以上、本発明によるＡＤＣの好適実施例について詳述した。しかし、斯かる実施例は、本発明の単なる例示に過ぎず、何ら本発明を限定するものではないことに留意されたい。本発明の要旨や精神を逸脱することなく、特定用途に応じて種々の変形変更並びに種々の応用が可能であること、当業者には容易に理解できよう。

本発明によるＡＤ変換器の第１実施例の構成を示す回路図である。 本発明によるＡＤ変換器の第２実施例（完全差動型）の構成を示す回路図である。 一般的な従来のΔΣ型ＡＤ変換器の構成を示す回路図である。 図３に示すＡＤ変換器を低電圧化する場合の課題の説明図である。 ＣＭＯＳアナログスイッチの説明図であり、（Ａ）はＣＭＯＳスイッチの構成図、（Ｂ）はＣＭＯＳスイッチのＯＮ抵抗特性の説明図である。 本発明で使用するＳＣ積分器の動作説明図であり、（Ａ）は入力信号、（Ｂ）は入力信号のサンプリング波形、（Ｃ）はサンプリング制御信号（クロック）を示す。 サンプリング波形図の具体例であり、（Ａ）は理想的なサンプリング波形、（Ｂ）はＲＣ時定数が大きい場合のサンプリング波形を示す。

符号の説明

１０、２０ ＡＤ変換器（ＡＤＣ）
１１、２１ ＳＣ積分器
１２、２２ 演算増幅器（ＯＰＡＭＰ）
１３ 量子化器
１４ ＤＡＣ極性切替回路
１５ ＤＡＣ部
Ｃ１、Ｃ２ 入力キャパシタ
ＣＦＢ 帰還キャパシタ
ＳＷ１−ＳＷ３ アナログスイッチ
ＳＷ４−ＳＷ７ ＭＯＳトランジスタスイッチ
φ１、φ２ 制御信号（クロック）

Claims (7)

1. 入力端子に入力されるアナログ入力信号をサンプリングするスイッチドキャパシタ（ＳＣ）積分器と、該ＳＣ積分器の出力側に配置され、出力信号に応じて高低２値信号を出力する量子化器と、該量子化器の出力に応じて極性切替信号を出力するＤＡＣ極性切替回路と、該極性切替信号により前記ＳＣ積分器の帰還キャパシタの電荷に加算又は減算するＤＡＣ部とを含むＡＤ変換器において、
   前記ＳＣ積分器は、それぞれ前記アナログ入力信号をサンプリングする１対の入力キャパシタ及び該１対の入力キャパシタを使用して前記入力端子の無信号時電圧（ＶＣＯＭ）を設定する無信号時電圧設定手段を備えることを特徴とするＡＤ変換器。
2. 前記無信号時電圧設定手段は、出力側が共通接続された前記１対の入力キャパシタの入力側をそれぞれ入力スイッチを介して電源電圧（ＶＤＤ）及び接地電圧（ＧＮＤ）に接続し、前記１対の入力キャパシタの前記入力側を別の短絡スイッチで短絡して前記１対の入力キャパシタを並列接続することを特徴とする請求項１に記載のＡＤ変換器。
3. 前記１対の入力スイッチ及び前記短絡スイッチは、それぞれＣＭＯＳスイッチにより構成されることを特徴とする請求項２に記載のＡＤ変換器。
4. 前記１対の入力スイッチ及び前記短絡スイッチは、同じ制御信号により同時にＯＮ／ＯＦＦ制御されることを特徴とする請求項２又は３に記載のＡＤ変換器。
5. アナログ入力信号をサンプリングするスイッチドキャパシタ（ＳＣ）積分器と、該ＳＣ積分器の出力側に接続された量子化器と、該量子化器の出力により極性切替信号を出力するＤＡＣ極性切替回路と、前記極性切替信号により前記ＳＣ積分器の積分信号を加算又は減算するＤＡＣ部とを含むＡＤ変換器において、
   前記ＳＣ積分器は、前記アナログ入力信号の入力端子にそれぞれ入力端が接続された第１及び第２スイッチと、該第１及び第２スイッチの出力側にそれぞれ入力端が接続され出力端が共通接続された１対の入力キャパシタと、該１対の入力キャパシタの入力端間に接続された第３スイッチと、該第３スイッチの一端と電源間に接続された第４スイッチと、前記第３スイッチの他端と接地間に接続された第５スイッチと、前記１対の入力キャパシタの共通出力端と基準電位源間に接続された第６スイッチと、前記１対の入力スイッチの共通出力端と前記演算増幅器の入力端間に接続された第７スイッチと、入出力端間に帰還キャパシタが接続された演算増幅器とを含み、
   前記第１−第３スイッチ及び前記第７スイッチと、前記第４−第６スイッチを制御信号により交互にＯＮ／ＯＦＦすることを特徴とすることを特徴とするＡＤ変換器。
6. 前記第１乃至第３スイッチはＣＭＯＳトランジスタにより構成されるアナログスイッチであることを特徴とする請求項５に記載のＡＤ変換器。
7. 前記ＳＣ積分器を１対使用してそれぞれ差動アナログ入力信号が入力されるように構成し、前記演算増幅器は１対の入出力端間に接続された１対の帰還キャパシタを含む差動型演算増幅器であり、完全差動型とすることを特徴とする請求項５又は６に記載のＡＤ変換器。

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