JP2005286516A - Nic回路及びadc回路 - Google Patents

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Abstract

【課題】 安定した動作条件を容易に実現できるNIC回路の実現。
【解決手段】 定電流源21,22とトランジスタM1を直列に接続した第1の電流経路と、定電流源23,24とトランジスタM2を直列に接続し、第1の電流経路と対称に形成された第2の電流経路とを備え、差動入力信号の一方Vsig1を第1のバッファB1を介してM2の制御端子に入力し、Vsig1を第2のバッファB2を介して定電流源21とM1の接続ノードに接続し、差動入力信号の他方Vsig2を第3のバッファB3を介してM1の制御端子に入力し、Vsig2を第4のバッファB4を介して定電流源23とM2の接続ノードに接続するNIC回路。
【選択図】 図9

Description

本発明は、負性インピーダンス変換(NIC: Negative Impedance Converter)回路及びアナログ・デジタル変換(ADC: Analog-digital Converter)回路に関する。
入力信号を反転する回路として、負性インピーダンス変換(NIC: Negative Impedance Converter)回路が知られている。図1の(A)は、オペアンプ(Operational Amplifier)を使用した従来のNIC回路の構成例を示す図である。この回路は、抵抗13と14の抵抗値をR1とR2で表すと、aノードの電位が上昇すると、bノードの電位は(1+R2/R1)倍で上昇する。例えば、R1=R2とすると、bノードの電位はaノードの電位の2倍で上昇する。この時、容量12を通して電流Δiが図示の方向に流れる。このように、aノードの電位の上昇により、NIC回路から電流が出る(aノードに対して電流が流れ込む)ので、aノードから見ると負の容量性負荷に見える。言い換えれば、この回路を接続することにより、負の容量性負荷が接続されて負荷容量が減少することになり、この回路を負性インピーダンス変換(NIC)回路と呼ぶ。
このNIC回路は、オペアンプが正常に動作する範囲でNIC回路として働くが、オペアンプの動作範囲を超えると、NIC回路として働かなくなる。そのため、高速動作が行えるNIC回路として、図1の(B)に示すような簡単な構成のカレントミラー回路で構成されたNIC回路が知られている。この回路の動作を簡単に説明する。
トランジスタM11からM14で構成されたカレントミラー回路により、電流I3とI4は同じ値である。また、定電流源15と16の電流値を等しく設定すれば、この回路の左右の2つの電流経路には同じ電流が流れる。仮に、ノードaの電位が上昇したとすると、左右対称に動作する回路であるから、ノードbの電位も上昇する。ノードbの電位の上昇に伴い、容量17に電流Δiが流れるので、ノードaからも電流Δiが流れ出る。従って、ノードaの電位の上昇に伴い、図示の方向に電流Δiが流れ出るため、ノードaから見るとこの回路は負性の容量性負荷に見える。
図1の(B)のNIC回路は、図1の(A)のNIC回路に比べて、比較的簡単な構成の回路であるため、高速動作が可能な回路である。以上の説明は、信号が単信号の場合のNIC回路の例であるが、更に同相ノイズを除去できる差動型のNIC回路として、図2に示す回路が知られている。
図2の(A)は、非特許文献1及び2に記載された回路であり、トランジスタのベース同士を相互に接続することによって、S1とS2端子間又はS3とS4端子間に接続されたインピーダンスが他端から見て負のインピーダンスに見える回路である。この回路は、図1の(B)と同様に、簡単な回路構成であるため、高速動作が可能である。また、この回路は、差動で負のインピーダンスを実現できることから、積分器(フィルタ)に応用されている。
図2の(B)は、CMOSで構成した差動型NIC回路の例を示す。図2の(B)の回路は、図2の(A)と同様に、2つの電流経路が形成され、一方の経路のトランジスタのゲートが他方の経路に接続されている。差動信号の場合、ノードN1とN2の信号電流は、逆方向に入力される。例えば、N1の信号電位が上昇し、N2の信号電位が下降する場合、トランジスタM2を通して右側の容量25は充電され、トランジスタM1を通して左側の容量24は放電される。上下の定電流源により電流は一定値に固定されているので、この充放電電流はN1とN2から供給されることになる。従って、信号電位が上昇したN1から電流が流出し、信号電位が下降したN2から電流が流入するため、N1、N2は負性容量に見える。
以上、従来のNIC回路を説明したが、NIC回路は単独で使用されることはなく、何らかの駆動回路に付加して使用される。そのため、ここでは上記のようなNIC回路と共に、NIC回路が接続される駆動回路の駆動バッファを含めた部分を合わせてNIC回路と称する場合もある。言い換えれば、NIC回路は、図1及び図2に示した回路部分を意味すると共に、図3に示したNIC回路に駆動回路の駆動バッファ27と28を含めた部分も意味する場合もある。
一方、高速なアナログ信号をデジタル信号に変換するアナログ・デジタル変換(ADC: Analog-digital Converter)回路は、フラッシュ型が一般的である。図4は、特許文献1に記載されたフラッシュ型ADC回路の構成を示す図である。なお、ここでは説明を簡単にするために、単信号用ADCを例として説明するが、差動信号用ADCも同様である。図4に示すように、入力端子101から入力されたアナログ入力信号は、複数(ここでは255)のコンパレータCP1からCP255に同時に入力され、基準電圧端子102と103に入力された電圧を抵抗列R0からR255で分割した複数(ここでは255)の基準電圧と同時に比較される。アナログ入力信号の値により出力が反転するコンパレータの位置が変化するので、複数のコンパレータの出力を複数(ここでは255)のラッチL1からL255でラッチし、その出力をデコーダ104でデコードして複数ビット(ここでは8ビット)のデジタル信号を出力端子105に出力する。この時、複数のコンパレータとラッチにはクロックCLKが与えられ、すべてのコンパレータとラッチはクロックに同期して動作し、信号を変換する。
フラッシュ型ADC回路は、理想的にはトラック・アンド・ホールド(T/H)回路又はサンプル・アンド・ホールド(S/H)回路を必要としないが、数百Mサンプリング/sを超えるような高速な変換レートが要求される場合、配線による遅延やばらつきにより、図5の(A)に示すように各コンパレータにアナログ入力信号が到達するタイミングのずれや、クロックスキューやジッタにより、コンパレータに入力されるクロックやラッチ回路に入力されるクロックのタイミングのずれが発生する。これらのタイミングのずれは、図5の(B)に示すように、比較するアナログ信号のずれになり、このずれが最小ビットLSBの信号幅より大きいとLSBより大きな誤差を生じることになり、ADC回路の性能を劣化させる。
そこで、ADC回路の前段に、アナログ入力信号をある期間(サンプリング期間)一定の信号値に保持するT/H回路又はS/H回路を挿入して、このタイミングのずれの影響を低減する構成が使用されている。
図6は、特許文献1に記載された半導体装置の構成例を示す図である。図6に示すように、半導体装置111は、端子116に入力されるアナログ入力信号AinはS/H回路112を介してADC113に入力される。ADC113は端子120、121に入力される基準電圧とアナログ入力信号を比較してデジタル信号を生成する。論理回路114は、ADC113からのデジタル化された入力信号及び端子118からのデジタル信号Dinを受けて処理し、デジタル信号Doutを端子119に出力し、更にデジタル信号値をデジタル・アナログ・コンバータ(DAC)115に出力する。DAC115は、このデジタル信号値を、端子122と123からの基準電圧に従ってアナログ信号に変換して端子117からアナログ出力信号Aoutを出力する。上記のように、ADC113の前にはS/H回路112が設けられる。
フラッシュ型ADC回路は、構造も簡単であり、更にアナログ信号を一度にデジタル化することが可能であるため高速化に適した回路構成の一つである。しかしながら、フラッシュ型ADC回路は、入力側(S/H回路又はT/H回路側)から見ると、必要とされる分解能に対応する個数分のコンパレータを設ける必要があり、コンパレータの入力トランジスタが並列に見えるため、入力容量が大きいという問題がある。特に、入力信号が高速になると、この入力容量のために大きなAC電流が流れる。従って、ADC回路を駆動する前段には大きな駆動能力を有するバッファが必要になる。
図7は、T/H回路の構成例を示す図である。S/H回路とT/H回路は機能的に同じであるので、以降の説明ではT/H回路の語を使用する。図7のT/H回路は、最も簡単な構成の回路例である。図7において、トランジスタM21と定電流源31は入力バッファを、トランジスタM23と定電流源33は出力バッファを構成する。MOSスイッチドライバ34を介してスイッチング信号VSWをスイッチングトランジスタM22のゲートに印加し、M22がオンすると入力バッファからの電流でホールド容量32が充電され、ホールド容量32の端子電圧が入力信号Ainに対応した値になる。M22がオフすると、ホールド容量32の端子電圧はこの値が維持され、M23を介して出力端子にホールド容量32の端子電圧に応じた電圧Vsigが現れる。この時、M23にホールド容量32の端子電圧に応じた電流が流れ、定電流源33からは一定の電流が供給されるので、それからM23に流れる電流を減じた電流が出力される。
トラック・アンド・ホールド動作できる信号の帯域は、スイッチングトランジスタM22のオン抵抗とホールド容量32の容量値により決定される時定数に対応する。従って、高速動作を行うためには、この時定数を小さくする必要がある。そのため、ホールド容量32の容量値を小さくする必要があり、それが十分に小さくなると、ホールド容量32をM23のゲート容量で代用する場合もある。
次に、T/H回路の駆動能力について、ホールド容量32をM23のゲート容量で代用するような高速の場合について考える。例えば、ADC回路の入力容量をCadcとすると、ADC回路の入力インピーダンスは1/jωCadcと表されるので、このT/H回路でADC回路を駆動するためには、Cadcに反比例してM23に流す電流を多くするために、M23の駆動能力、すなわちM23のサイズを大きくする必要がある。更に、M23のサイズに比例してスイッチングトランジスタM22が駆動するホールド容量が大きくなるため、時定数を小さくするためにはスイッチングトランジスタM22の駆動能力、すなわちM22のサイズを大きくする必要がある。これに応じて、更にM22を駆動するためのスイッチドライバ34も比例して大きくする必要がある。従って、Cadcが大きくなると全体として消費電力、面積(サイズ)が増大する。また、Cadcが一定の場合でも、ADC回路の高速化に伴い、ADC回路の入力インピーダンスが周波数に逆比例して下がるため、上記と同じ理由で、ADC回路を駆動するための前段のT/H回路やT/H回路に使用されるスイッチドライバの消費電力、面積が増大する。ADC本体の消費電力、面積も高速化に伴い増大するが、その増加の割合は、T/H回路やスイッチドライバでの増加ほど大きくはない。
高速化に適したフラッシュ型ADC回路でも、これまではせいぜい数百Mサンプリング/s程度の変換速度であった。そのため、上記のようにADC回路の大きな入力容量に応じてT/H回路の消費電力、面積が増大しても、この変換速度での増大はADC回路全体に対しては比較的影響が少なかったため、それほど大きな問題にはならなかった。しかし、近年半導体プロセスの微細化に伴い、フラッシュ型ADC回路は、1Gサンプリング/sを超える高速で動作するものが要望されるようになってきた。このような1Gサンプリング/sを超える高速な領域においては、ADC回路の入力容量によってT/H回路及びスイッチドライバの消費電力、面積のADC回路全体に対する割合が無視できないほど大きくなってきた。例えば、変換速度(サンプリング速度)が400Mサンプリング/sから4Gサンプリング/sになると、T/H回路及びスイッチドライバの消費電力、面積は共に10倍になり、この時のADC回路に対する消費電力の割合は全体の1/2以上になってしまう。今後更にADC回路の変換速度が高速化すると、ADC回路用のT/H回路及びスイッチドライバの消費電力がADC回路と等価かそれ以上になってしまうことが予想される。
そこで、ADC回路の入力容量を小さくする対策として、ADC回路の入力段のトランジスタのサイズを小さくしたり、配線容量を低減するレイアウトを行うなどの方法が知られている。しかし、ADC回路の入力段のトランジスタのサイズを小さくする方法は、ADC回路の精度を劣化させるので、高速なADC回路には適用するには限界がある。また、配線容量を低減するには限界があり、この対策だけでは十分ではない。
非特許文献3は、高速のADC回路を記載しており、その中で図8に示すようなプリアンプを使用することを記載している。このプリアンプは、ADC回路の入力段のトランジスタのゲート−ドレイン間に図示の容量Cgdを入れて、入力段のトランジスタの容量をキャンセルすることで、キックバックノイズを低減する。このような容量Cgdを入れることにより、入力から見える入力段のトランジスタの容量が見かけ上小さくなり、入力容量を低減できる。しかし、ゲート−ドレイン間容量により入力段の負荷が増加するため、T/H回路及びスイッチドライバの消費電力、面積を低減することはできない。
HISATOSHI HAGIWARA et al. "A Monolithic Video Frequency Filter Using NIC-Based Gyrators" IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.23, NO.1, FEBRUARY 1988 高木茂孝、安西貴史、柳沢健「NICにより特性を改善した平衡方積分器とそのフィルタへの応用」電子情報通信学会論文誌A Vol. J71-A No.2 pp.213-220 Lalitkumar et al. "A 20GHz Bandwidth, 4b Photoconductive-Sampling Time-interleaved CMOS ADC" ISSCC 2003/SESSION 18/NYQUIST A/D CONVERTERS/PAPER 18.2 特開平6−163823号公報
図2の(A)及び(B)の従来の差動型NIC回路は、高速動作が可能であるが、トランジスタのゲート又はベースが、他方の電流経路に相互に接続されており、内部で帰還をかけられるため、安定に動作する条件を注意深く設定する必要があり、設計が困難であった。特に、1GHzを超えるような高速で動作する用途の場合、配線容量、配線抵抗などの影響を受けやすくなり、安定に動作する条件を設定することが困難であり、実際に使用するのは困難であると考えられていた。以上のような理由で、これまでNIC回路はあまり利用されていなかったが、もし安定に使用できるのであれば、インピーダンスを低減できるので、広い用途が期待できる。
上記のように、フラッシュ型ADC回路は、高速化に適しているが、数百Mサンプリング/sを超えるような高速動作の場合にはT/H回路が必要である。高分解能(高ビット数)のフラッシュ型ADC回路の入力容量は大きく、T/H回路には大きな入力容量を高速で駆動できる出力バッファと、高速動作するMOSスイッチと、MOSスイッチのドライバが必要である。このため、ADC回路が高速になると、T/H回路やスイッチドライバの消費電力及び面積が増大して回路全体の消費電力及び面積が非常に大きくなるという問題があり、特に1GHzを超えるような高速で動作するフラッシュ型ADC回路では無視できない問題になる。
本発明は、このような問題を解決するもので、第1の目的は、安定した動作条件を容易に実現できるNIC回路の実現であり、第2の目的は、1GHzを超えるような高速で動作可能な小型のフラッシュ型ADC回路の実現である。
図9は、本発明の第1の態様のNIC回路の構成を示す図である。図9に示すように、本発明の第1の態様のNIC回路は、上記第1の目的を実現するため、差動入力信号の相手方の信号を使用してフィードフォワードする構成を有することを特徴とする。
すなわち、本発明の第1の態様のNIC回路は、定電流源21、22と第1のトランジスタM1を直列に接続した第1の電流経路と、定電流源23、24と第2のトランジスタM2を直列に接続し、前記第1の電流経路と対称に形成された第2の電流経路とを備え、差動入力信号の一方Vsig1を第1のバッファB1を介して前記第2のトランジスタM2の制御端子に入力し、前記差動入力信号の一方Vsig1を第2のバッファB2を介して前記第1の電流経路の前記定電流源21と前記第1のトランジスタM1の接続ノードに接続し、前記差動入力信号の他方Vsig2を第3のバッファB3を介して前記第1のトランジスタM1の制御端子に入力し、前記差動入力信号の他方Vsig2を第4のバッファB4を介して前記第2の電流経路の前記定電流源23と前記第2のトランジスタM2の接続ノードに接続したことを特徴とする。
本発明の第1の態様のNIC回路では、例えば、差動入力信号の一方Vsig1の電位が上昇し、差動入力信号の他方Vsig2の電位が下降する場合、M2を通して容量26が充電され、M1を通して容量25が放電される。定電流源21,22、23及び24の電流値は一定に固定されているので、この充放電電流は、M1とM2から供給される。従って、電位が上昇したVsig1が入力されたB2に向かってNIC回路から電流が流出し、電位が下降したVsig2が入力されたB2からNIC回路に電流が流出するため、負性容量として作用する。
本発明の第1の態様のNIC回路は、フィードフォワード構成であり、負帰還を使用しないため、接続する対象と切り離して条件を設定できるので、条件設定が容易になる。言い換えれば、NIC回路が安定して動作可能な条件を精密なシミュレーションによりあらかじめ設定しておけば、他の回路に接続した場合でも、安定に動作する条件が他の回路に影響されないので、比較的容易に動作条件を設定できる。
図10は、本発明の第1の態様のフィードフォワード型NIC回路42を駆動回路41及び駆動対称43と接続した状態を示す。NIC回路42をこのように接続することにより、駆動回路41から見た駆動対象43の負荷容量が小さくなるので、駆動回路41のサイズ及び消費電力を低減できる。
図11は、本発明の第2の態様のアナログ・デジタル変換(ADC)回路の構成を示す図である。図11に示すように、本発明の第2の態様のADC回路は、スイッチング信号SWSに応じて動作するトラック・アンド・ホールド(T/H)(又はS/H)回路44と、T/H回路44により駆動されるフラッシュ型アナログ・デジタル変換(ADC)部46とで構成されるADC回路に、NIC回路45を付加したことを特徴とする。
すなわち、本発明の第2の態様のアナログ・デジタル変換(ADC)回路は、スイッチング信号SWSに応じて入力信号を保持し、保持した入力信号値に応じた出力を行うトラック・アンド・ホールド(T/H)回路41と、前記T/H回路の出力が入力される負性インピーダンス変換(NIC)回路45と、前記T/H回路の出力による駆動されるフラッシュ型アナログ・デジタル変換(ADC)部46とを備えることを特徴とする。
前述のように、ADC回路が高速になると、T/H回路44やそれを駆動するスイッチドライバの消費電力及び面積が増大して回路全体の消費電力及び面積が非常に大きくなるという問題があるが、本発明の第2の態様によれば、NIC回路45を設けることにより、T/H回路44の出力する駆動電流が低減できるので、T/H回路44を小さくして消費電力を低減できる。
ADC部46を駆動するのに必要な駆動電流のうちT/H回路から供給される分を除いた分はNIC回路45から供給される。従って、ADC部46の駆動信号だけを考えれば、必要な駆動信号をT/H回路44とNIC回路45に分け、NIC回路45はT/H回路44の出力する駆動信号に応じて自動的に駆動電流を出力するだけである。しかし、T/H回路44の出力する駆動電流が小さくなるので、T/H回路44において駆動信号を出力するために付随する回路部分を小さくできる。1Gサンプリング/sを超えるような高速のADC回路では、T/H回路44において駆動信号を出力するために付随する回路部分の割合が大きくなるため、本発明が有用である。
T/H回路44、NIC回路45及びADC部46は、MOSトランジスタで構成される。
ADC部46は、複数の比較用基準電位を出力する抵抗列と、T/H回路44の出力を比較用基準電位と比較する複数のコンパレータと、複数のコンパレータの出力をデコードするデコーダとを備えるフラッシュ型であり、NIC回路45の容量は、複数のコンパレータのT/H回路44の出力が入力されるトランジスタのゲートに接続されるようにする。これにより、NIC回路45の容量に要する面積を低減できるので、サイズが小さくなるとともに、NIC回路45内部の信号を使用するので、S/N比を向上できる。
NIC回路45は、前述の本発明の第1の態様のフィードフォワード型を使用することができるが、これに限定されず、安定に動作可能であればどのようなNIC回路を使用することも可能である。例えば、図2の(B)に示した従来から知られたNIC回路を使用することも可能である。
また、本発明の第3の態様のNIC回路は、図2の(B)の従来の差動型NIC回路において、第1のトランジスタM1と第2の電流源22の間に第3のトランジスタを接続し、第2のトランジスタM2と第4の電流源24の間に第4のトランジスタを接続し、第3のトランジスタの制御端子は、第2のトランジスタM2と第4の電流源24の接続ノードに接続し、第4のトランジスタの制御端子は、第1のトランジスタM1と第2の電流源22の接続ノードに接続するようにする。
この構成により、NIC回路で容量と直列に存在する抵抗成分を打ち消して、NIC回路が純粋に負性容量だけを有するようになるので、抵抗による損失を低減できる。
本発明の第1の態様によれば、NIC回路は、これまで安定に動作する条件の設定が難しく、あまり使用されていなかったが、安定して動作する条件が容易に設定できるようになるので、NIC回路の実用性が向上する。これにより、これまで使用されていなかった広い分野でNIC回路を使用できるようになる。また、本発明のNIC回路を使用することにより、設計が容易になるので、設計に要するコストを低減できる。
本発明の第2の態様によれば、高分解能(多ビット)で高速のADC回路のサイズ及び消費電力を低減できる。
図12は、本発明の第1実施例のADC回路の構成を示す図であり、T/H回路、NIC回路及びADC部のコンパレータ群の部分を示す。
T/H回路は差動型であり、図において、TH1で示した部分が第1のT/H回路であり、T/H2で示した部分が第2のT/H回路である。また、NICで示した部分がフィードフォワード型NIC回路である。更に、参照番号60はフラッシュ型ADC部を示し、Cpn−1、Cpn、Cpn+1は入力段のコンパレータを示す。ADC回路は、例えば6ビット構成であり、63個のコンパレータが設けられている。なお、ここでは、1組のT/H回路とNIC回路で、63個のコンパレータを駆動するように記載しているが、複数のNIC回路を設けることも可能であり、例えば、各コンパレータにそれぞれNIC回路を設けることも可能である。
図12に示すように、T/H1回路とT/H2回路は、図7の従来のT/H回路とほぼ同様の構成を有するが、出力段がそれぞれ2系列になっている点が異なる。T/H1では、定電流源57とトランジスタM36が第1の出力バッファを構成し、定電流源56とトランジスタM35が第2の出力バッファを構成する。同様に、T/H2では、定電流源59とトランジスタM38が第3の出力バッファを構成し、定電流源58とトランジスタM37が第4の出力バッファを構成する。差動入力信号+Vsiと−Vsigは、トランジスタタM31と定電流源52及びトランジスタタM32と定電流源53で構成される入力バッファにそれぞれ入力され、スイッチングトランジスタM33とM34により、容量4と55にそれぞれ取り込まれて保持される。M33とM34は、スイッチドライバ51と52を介して、スイッチング信号Vswに同期して動作する。以上の動作は従来例と同じである。
容量54の電位は、第1及び第2の出力バッファを構成するM36とM35のゲートに印加され、第1及び第2の出力バッファから容量54の電位に応じた駆動信号が出力される。同様に、第3及び第4の出力バッファから容量55の電位に応じた駆動信号が出力される。
NIC回路は、フィードフォワード型であり、第1の出力バッファの出力はM2のゲートに接続され、第2の出力バッファの出力は定電流源21とM1の接続ノードに接続され、第3の出力バッファの出力はM1のゲートに接続され、第4の出力バッファの出力は定電流源23とM2の接続ノードに接続される。言い換えれば、図9の構成が実現される。第2の出力バッファの出力(定電流源21とM1の接続ノード)は、各コンパレータの差動入力段の一方のトランジスタのゲートに接続され、第4の出力バッファの出力(定電流源23とM2の接続ノード)は、各コンパレータの差動入力段の他方のトランジスタのゲートに接続される。なお、容量25と26の容量値Cは、コンパレータ群の合計の入力容量と近い値になるように設定する。
前述のように、NIC回路はT/H回路に対して負性容量、すなわち−1/jωCのインピーダンスであるため、ADC部60の入力インピーダンス1/jωCとNIC回路のインピーダンス−1/jωCが並列であり、相互に打ち消し合うため、負荷容量成分が小さくなる。従って、T/H回路を構成するすべての回路と、T/H回路で使用されるスイッチドライバ51、52の面積及び消費電力を低減することができる。この面積及び消費電力の低減量は、NIC回路の面積及び消費電力より大きいので、ADC回路全体では面積及び消費電力を低減できる。
図13は、本発明の第2実施例のADC回路の構成を示す図である。第2実施例のADC回路は、差動型のT/H回路64でフラッシュ型ADC部61を駆動する構成に、図2の(B)のNIC回路を加えた構成を有する。T/H回路64は、PT/H回路65とNT/H回路66で構成され、PT/H回路65とNT/H回路66は、図7のT/H回路と同様の構成を有する。また、フラッシュ型ADC部61は、複数のコンパレータCpn、Cpn+1、…と、複数のラッチ回路で構成されるラッチ部62とデコーダ63とを有する従来の構成を有する。この例では、ADC回路は6ビットで、複数のコンパレータの合計の入力負荷容量は1pFである。
前述のように、NIC回路は安定した動作条件を設定するのが難しいとしう問題がある。本実施例では、各部を図示のような条件に設定することで安定して動作することをシミュレーションで確認した。すなわち、フラッシュ型ADC部61の入力負荷容量を1pFとし、第1から第4の定電流源が400μAを流し、容量25と26の容量値が52.3fFで、NMOSトランジスタM1とM2の幅/長さ(W/L)を20μm/0.1μmに設定することにより安定して動作した。
図14は、第2実施例のADC回路における入力信号の周波数を変化させた時のNIC回路から流出する電流及び信号に対するその位相のシミュレーション結果を示す図である。横軸は信号値を対数表示している。図示のように、位相は90°異なっており、負性容量として動作することが分かる。また、4桁以上の動作範囲で、良好な特性が得られることが分かる。
例えば、第2実施例の回路構成で、4Gサンプリング/sを満たすT/H動作を可能にする場合、NIC回路を設けない時にはT/H回路とスイッチドライバの合計の消費電力が約100mAであるのに対して、第2実施例の回路ではT/H回路とスイッチドライバとNIC回路の合計の消費電力が約50mAであり、約半減できる。ADC部の消費電力が約200mAであり、本発明による効果が大きいことがわかる。また、消費電力だけでなく、レイアウト面積も約1/2にできる。
図15は本発明の第3実施例のADC回路の構成を示す図であり、図16の(A)は第3実施例のADC回路のNIC部分の構成を簡略化して示した図であり、図16の(B)はコンパレータの入力段の構成を簡略化して示した図である。図15の各部の符号と図16の(A)及び(B)の各部の符号は対応している。図において、参照番号71は、コンパレータの差動入力段の負荷回路を示す。トランジスタT11とT12は、それぞれ定電流源22と24として働く。
図16の(A)において、容量72と73は、コンパレータの入力段トランジスタT1とT2の入力容量及び配線容量の合計を表し、Rs1とRs2は信号源(T/H回路)の出力抵抗と配線抵抗の合計を表す。ここで、第3実施例では、トランジスタT7とT8による容量がNIC回路の容量25と26として働く。図15に示すように、T7は並列に設けられ、T8はT1に並列に設けられている。T7のゲートはM1のソースに接続されているが、M1のソースはM2のドレインと同じように変化するので、T7はT2と同様の働きをする。T8も同様の働きをする。このように、T7とT8は、コンパレータの入力段の駆動能力を向上するように動作する。更に、図16の(A)に示すように、容量25と26の一端はGNDに接続されているが、M1及びM2を通して充放電が行えればどのような電位に接続されていてもよい。T7は容量を有し、T7のゲートはM1のソースに接続されているので、T2のドレインとM1のソースの間にT7の容量が接続されていることになり、これが容量25として動作する。従って、容量25を除くことが可能である。同様に、T8を設けることにより、容量26を除くことも可能である。このように、NIC回路の容量25と26がADC部のコンパレータの入力トランジスタのゲートに接続されているので、配線容量を利用して容量25と26を形成する面積を低減できると共に、NIC回路内部の信号を活用するのでS/Nを向上できる。
図17の(A)は、本発明の第4実施例のNIC回路の構成を、(B)はその片側の等価回路を、(C)は図2の(B)の従来の差動型NIC回路の片側の等価回路を示す図である。第4実施例のNIC回路は、図2の(B)の従来の差動型NIC回路において、第1のトランジスタM1と第2の電流源22の間に第3のトランジスタM3を接続し、第2のトランジスタM2と第4の電流源24の間に第4のトランジスタM4を接続し、第3のトランジスタM3の制御端子は、第2のトランジスタM2と第4の電流源24の接続ノードに接続し、第4のトランジスタM4の制御端子は、第1のトランジスタM1と第2の電流源22の接続ノードに接続する。
図2の(B)の従来の差動型NIC回路は、図17の(C)に示すような等価回路を有する。ここでは片側のみの等価回路を示すが、もう片側も同じである。図において、参照番号80はADC部のコンパレータの入力容量を示す。NIC回路により、負性容量−CLが設けられるが、同時にトランジスタM1又はM2の抵抗成分81が直列に存在する。このため、コンパレータの入力容量80を負性容量−CLで打ち消しても、抵抗成分81によるインピーダンスが残り、入力容量80を完全に打ち消すことはできない。
これに対して、第4実施例では、トランジスタM3又はM4による抵抗成分82が更に存在する。このM3又はM4による抵抗成分82は、M1又はM2の抵抗成分81に対して負性であるため、抵抗成分81と82は相互に打ち消し合う。従って、NIC回路は純粋な負性容量だけが存在することになり、抵抗成分による損失が低減できる。
第4実施例のNIC回路は、第2及び第3実施例のADC回路にも適用可能である。
以上、本発明の実施例を説明したが、各種の変形例が可能であるのはいうまでもない。例えば、第2及び第3実施例では、差動型を例として説明したが、単信号型を使用することも可能である。
また、MOSトランジスタを使用する場合の例はnチャンネルトランジスタを使用する例を説明したが、pチャンネルトランジスタを使用しても同様の構成を実現できる。
超高速のアナログ信号による駆動回路、特にADC回路を小さな面積で形成できるようになるので、これまで容易には捕らえられなかった超高速現象をデジタル的に捕らえて各種の処理を行うことが可能になる。
従来例のNIC回路の構成を示す図である。 従来例のNIC回路の構成を示す図である。 従来例のNIC回路の構成を示す図である。 フラッシュ型アナログ・デジタル変換(ADC)回路の構成を示す図である。 フラッシュ型ADC回路におけるジッタの発生を説明する図である。 フラッシュ型ADC回路を含む従来の半導体装置の構成を示す図である。 従来のトラック・アンド・ホールド(T/H)回路の構成示す図である。 ADC回路の入力段の容量をキャンセルして低減する従来の構成例を示す図である。 本発明の第1の態様のNIC回路の基本構成を示す図である。 第1の態様のNIC回路を使用する構成を示す図である。 本発明の第2の態様のADC回路の基本構成を示す図である。 本発明の第1実施例のADC回路の構成を示す図である。 本発明の第2実施例のADC回路の構成を示す図である。 第2実施例のADC回路の特性のシミュレーション結果を示す図である。 本発明の第3実施例のADC回路の構成を示す図である。 第3実施例のADC回路のNIC回路とコンパレータ回路の各部を対応付ける概略構成を示す図である。 本発明の第4実施例のADC回路の構成を示す図である。
符号の説明
21〜24…定電流源
25、26…容量
M1、M2…NIC回路トランジスタ
B1〜B4…出力バッファ

Claims (6)

  1. 定電流源と第1のトランジスタを直列に接続した第1の電流経路と、
    定電流源と第2のトランジスタを直列に接続し、前記第1の電流経路と対称に形成された第2の電流経路とを備え、
    差動入力信号の一方を第1のバッファを介して前記第2のトランジスタの制御端子に入力し、
    前記差動入力信号の一方を第2のバッファを介して前記第1の電流経路の前記定電流源と前記第1のトランジスタの接続ノードに接続し、
    前記差動入力信号の他方を第3のバッファを介して前記第1のトランジスタの制御端子に入力し、
    前記差動入力信号の他方を第4のバッファを介して前記第2の電流経路の前記定電流源と前記第2のトランジスタの接続ノードに接続したことを特徴とする差動型負性インピーダンス変換(NIC)回路。
  2. 第1の定電流源と第1のトランジスタと第2の定電流源とを直列に接続した第1の電流経路と、
    第3の定電流源と第2のトランジスタと第4の定電流源とを直列に接続し、前記第1の電流経路と対称に形成された第2の電流経路とを備え、
    差動入力信号の一方を、前記第1の定電流源と前記第1のトランジスタの接続ノード、及び前記第2のトランジスタの制御端子に接続し、
    差動入力信号の他方を、前記第3の定電流源と前記第2のトランジスタの接続ノード、及び前記第1のトランジスタの制御端子に接続した差動型負性インピーダンス変換(NIC)回路であって、
    前記第1のトランジスタと前記第2の電流源の間に接続された第3のトランジスタと、
    前記第2のトランジスタと前記第4の電流源の間に接続された第4のトランジスタとを備え、
    前記第3のトランジスタの制御端子は、前記第2のトランジスタと前記第4の電流源の接続ノードに接続され、
    前記第4のトランジスタの制御端子は、前記第1のトランジスタと前記第2の電流源の接続ノードに接続されることを特徴とする差動型負性インピーダンス変換(NIC)回路。
  3. スイッチング信号に応じて入力信号を保持し、保持した入力信号値に応じた出力を行うトラック・アンド・ホールド(T/H)回路と、
    前記T/H回路の出力が入力される負性インピーダンス変換(NIC)回路と、
    前記T/H回路の出力による駆動されるフラッシュ型アナログ・デジタル変換(ADC)部とを備えることを特徴とするアナログ・デジタル変換回路。
  4. 前記T/H回路、前記NIC回路及び前記ADC部は、MOSトランジスタで構成される請求項3に記載のアナログ・デジタル変換回路。
  5. 前記ADC部は、複数の比較用基準電位を出力する抵抗列と、前記T/H回路の出力を前記比較用基準電位と比較する複数のコンパレータと、前記複数のコンパレータの出力をデコードするデコーダとを備え、
    各コンパレータは、入力段に並列に設けられた入力トランジスタを備え、一方の入力トランジスタのゲートは、前記T/H回路の出力及び前記NIC回路を構成するトランジスタのドレインに接続され、他方の入力トランジスタのゲートは、前記NIC回路の前記トランジスタのソースに接続され、前記他方の入力トランジスタが前記NIC回路の容量として働く請求項4に記載のアナログ・デジタル変換回路。
  6. 前記NIC回路は、請求項1又は2に記載されたNIC回路である請求項3から5のいずれか1項に記載のアナログ・デジタル変換回路。
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