JP2005286516A - Nic回路及びadc回路 - Google Patents
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Abstract
【解決手段】 定電流源21,22とトランジスタM1を直列に接続した第1の電流経路と、定電流源23,24とトランジスタM2を直列に接続し、第1の電流経路と対称に形成された第2の電流経路とを備え、差動入力信号の一方Vsig1を第1のバッファB1を介してM2の制御端子に入力し、Vsig1を第2のバッファB2を介して定電流源21とM1の接続ノードに接続し、差動入力信号の他方Vsig2を第3のバッファB3を介してM1の制御端子に入力し、Vsig2を第4のバッファB4を介して定電流源23とM2の接続ノードに接続するNIC回路。
【選択図】 図9
Description
25、26…容量
M1、M2…NIC回路トランジスタ
B1〜B4…出力バッファ
Claims (6)
- 定電流源と第1のトランジスタを直列に接続した第1の電流経路と、
定電流源と第2のトランジスタを直列に接続し、前記第1の電流経路と対称に形成された第2の電流経路とを備え、
差動入力信号の一方を第1のバッファを介して前記第2のトランジスタの制御端子に入力し、
前記差動入力信号の一方を第2のバッファを介して前記第1の電流経路の前記定電流源と前記第1のトランジスタの接続ノードに接続し、
前記差動入力信号の他方を第3のバッファを介して前記第1のトランジスタの制御端子に入力し、
前記差動入力信号の他方を第4のバッファを介して前記第2の電流経路の前記定電流源と前記第2のトランジスタの接続ノードに接続したことを特徴とする差動型負性インピーダンス変換(NIC)回路。 - 第1の定電流源と第1のトランジスタと第2の定電流源とを直列に接続した第1の電流経路と、
第3の定電流源と第2のトランジスタと第4の定電流源とを直列に接続し、前記第1の電流経路と対称に形成された第2の電流経路とを備え、
差動入力信号の一方を、前記第1の定電流源と前記第1のトランジスタの接続ノード、及び前記第2のトランジスタの制御端子に接続し、
差動入力信号の他方を、前記第3の定電流源と前記第2のトランジスタの接続ノード、及び前記第1のトランジスタの制御端子に接続した差動型負性インピーダンス変換(NIC)回路であって、
前記第1のトランジスタと前記第2の電流源の間に接続された第3のトランジスタと、
前記第2のトランジスタと前記第4の電流源の間に接続された第4のトランジスタとを備え、
前記第3のトランジスタの制御端子は、前記第2のトランジスタと前記第4の電流源の接続ノードに接続され、
前記第4のトランジスタの制御端子は、前記第1のトランジスタと前記第2の電流源の接続ノードに接続されることを特徴とする差動型負性インピーダンス変換(NIC)回路。 - スイッチング信号に応じて入力信号を保持し、保持した入力信号値に応じた出力を行うトラック・アンド・ホールド(T/H)回路と、
前記T/H回路の出力が入力される負性インピーダンス変換(NIC)回路と、
前記T/H回路の出力による駆動されるフラッシュ型アナログ・デジタル変換(ADC)部とを備えることを特徴とするアナログ・デジタル変換回路。 - 前記T/H回路、前記NIC回路及び前記ADC部は、MOSトランジスタで構成される請求項3に記載のアナログ・デジタル変換回路。
- 前記ADC部は、複数の比較用基準電位を出力する抵抗列と、前記T/H回路の出力を前記比較用基準電位と比較する複数のコンパレータと、前記複数のコンパレータの出力をデコードするデコーダとを備え、
各コンパレータは、入力段に並列に設けられた入力トランジスタを備え、一方の入力トランジスタのゲートは、前記T/H回路の出力及び前記NIC回路を構成するトランジスタのドレインに接続され、他方の入力トランジスタのゲートは、前記NIC回路の前記トランジスタのソースに接続され、前記他方の入力トランジスタが前記NIC回路の容量として働く請求項4に記載のアナログ・デジタル変換回路。 - 前記NIC回路は、請求項1又は2に記載されたNIC回路である請求項3から5のいずれか1項に記載のアナログ・デジタル変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2004095013A JP3907633B2 (ja) | 2004-03-29 | 2004-03-29 | Nic回路及びadc回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2004095013A JP3907633B2 (ja) | 2004-03-29 | 2004-03-29 | Nic回路及びadc回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005286516A true JP2005286516A (ja) | 2005-10-13 |
JP3907633B2 JP3907633B2 (ja) | 2007-04-18 |
Family
ID=35184460
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
Country | Link |
---|---|
JP (1) | JP3907633B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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WO2020170668A1 (ja) | 2019-02-19 | 2020-08-27 | パナソニックIpマネジメント株式会社 | 増幅回路 |
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WO2020170668A1 (ja) | 2019-02-19 | 2020-08-27 | パナソニックIpマネジメント株式会社 | 増幅回路 |
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---|---|
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A521 | Written amendment |
Effective date: 20050616 Free format text: JAPANESE INTERMEDIATE CODE: A821 |
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A977 | Report on retrieval |
Effective date: 20060602 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent (=grant) or registration of utility model |
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FPAY | Renewal fee payment (prs date is renewal date of database) |
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