JP5497018B2 - 表示装置 - Google Patents

Description

本発明は表示装置に関する。

有機ＥＬや発光ダイオード等の、電流により制御される発光素子、即ち電流素子を駆動する場合は、上記電流素子の微小な電流を制御する必要がある。中でも有機ＥＬは、その高効率化に伴い、特にホールドモードにおいて微小電流を高精度かつ高速に制御されることが求められている。

また、低消費電力化への要求が大きく、有機ＥＬ素子の効率は今後も向上が見込まれる一方、ＴＦＴは高移動度に向けた開発が加速している。一方、決定的な駆動方式はまだ開発されておらず、今後、高画質化、階調数の増加への要求は高くなると予想される。

図１０は、特許文献１に示される従来の駆動回路の回路図である。図１０の駆動回路では、トランジスタ１０のゲート電極は走査線Ｘｉに接続されており、トランジスタ１０のドレイン電極は、トランジスタ１２のドレイン電極に接続されている。トランジスタ１２のドレイン電極は電源線Ｖｉに接続されており、トランジスタ１２のゲート電極はトランジスタ１０のソース電極に接続されている。トランジスタ１２のソース電極は、トランジスタ１１のドレイン電極及び有機ＥＬ素子Ｅｉ，ｊのアノードに接続されている。トランジスタ１１のゲート電極は、走査線Ｘｉに接続されており、トランジスタ１１のソース電極は信号線Ｙｊに接続されている。

選択期間の電源線Ｖｉには、基準電位Ｖｓｓと等電位または基準電位Ｖｓｓよりも低い電源信号電圧が印加される。選択期間に走査線ＸｉがＨ（ハイ）になると、トランジスタ１０〜１２がオンになる。また、有機ＥＬ素子Ｅｉ，ｊの両端電圧は、０または逆バイアスの電圧となる。従って、プログラムされたシンク電流Ｉjが矢印αの示す経路を流れる。

選択期間にトランジスタ１２がオンすることにより、トランジスタ１２の駆動能力に応じたゲート−ソース間電圧Ｖｇｓが容量１３に印加される。これにより、ゲート−ソース間電圧Ｖｇｓに対応した電荷が容量１３に蓄えられる。

その後、選択期間が終了し、走査線ＸｉがＬ（ロー）となった後の非選択期間では、選択期間に充電された容量１３により、トランジスタ１２のゲート−ソース間に正の電圧が印加される。これにより、トランジスタ１２のみがオンとなる。

また、非選択期間において電源線Ｖｉに印加される電源信号電圧は、基準電位Ｖｓｓよりも十分高い電源電圧Ｖｄｄである。そのため、有機ＥＬ素子Ｅｉ，ｊには順バイアスの電圧が印加され、有機ＥＬ素子Ｅｉ，ｊに定電流を流すことが出来る。

この駆動方法は、電流プログラム方式と呼ばれ、画素のＴＦＴばらつきに左右されず、定電流を有機ＥＬ素子に流すことが出来るという特長を備えている。

日本国公開特許公報「特開２００３−１９５８１０号公報（２００３年７月９日公開）」 日本国公開特許公報「特開２００３−５０５６４号公報（２００３年２月２１日公開）」 日本国公開特許公報「特開２００４−３０９９２４号公報（２００４年１１月４日公開）」

Chang-Hoon Shim et al.,"Fast Current-Programming Method to OLED", SID 08 DIGEST 9.4: Late-News Paper, pp105-108 N. Morosawa, et al.," Stacked Source and Drain Structure for Micro Silicon TFT for Large Size OLED Display", IDW’07 AMD1-2

上述したように、特許文献１は、電流プログラム方式により有機ＥＬ素子を駆動する基本技術を提供している。しかしながら、表示パネルにはデータ信号線や画素回路などの電流が流れる配線が寄生容量を有している。従って、定電流によってトランジスタ１２などの駆動トランジスタのゲート−ソース間容量を目的の電圧に充電しようとすると、寄生容量をも充電しなければならないために時間がかかる。

これに対して、図１１に示すように、非特許文献１には、パッシブマトリクスやアクティブマトリクスのＥＬパネルにおいて、有機ＥＬ素子ＯＬＥＤに電流を供給する信号線の電圧を時間微分して、微分値に比例した電流−Ｃ_ｎ・ｄＶ／ｄｔを当該信号線に供給することでその比例係数−Ｃ_ｎを容量値とする負の容量を備えることが開示されている。図１１では負の容量は非反転入力端子側に抵抗Ｒ_０及びＣ_０からなる微分回路を備えたオペアンプＯＰ１と、オペアンプＯＰ１の出力電圧を増幅する抵抗Ｒ_１・Ｒ_２を備えたオペアンプＯＰ２とからなる。この負の容量の出力電圧によって、可変抵抗Ｒ_３とスイッチングトランジスタのゲート入力に出力が接続されたコンパレータＯＰ３とからなる補助電流源の出力が調整される。

当該負の容量により、信号線や画素回路に形成されている寄生容量Ｃ_ｐが素早く充電されるので、有機ＥＬ素子ＯＬＥＤに目的の定電流を迅速に定常状態まで立ち上がらせることができる。図１２の（ａ）に従来の設定電流の立ち上がり及び立ち下がり波形を示し、図１２の（ｂ）に上記負の容量を用いた設定電流の立ち上がり及び立ち下がり波形を示す。図１２の（ｂ）では立ち上がり及び立ち下がりが急峻になるだけでなく、微小電流についても所定期間に定常状態に達することが分かる。

しかし、図１１の構成では、補助電流源は電源Ｖ_ｒｅｆから信号線に向う一方向にしか電流を流し得ず、信号線の電圧を低下させようとする場合にはリセットパルスＶ_{ｐｕｌｓｅ}によって信号線を低電圧電源に接続する必要がある。

従って、補助電流源によって寄生容量の充電を行う前に、リセット電圧に対するプリチャージ、あるいは、リセット動作そのものというプリチャージが必要となり、消費電力が増大する。またオペアンプの数が多いので回路が複雑になりやすい。

また、特許文献１には、当該文献の図２に示されるように、バイパス電流源を配置し、データ線に流す電流を増加させて寄生容量への充電を高速化する技術が開示されているが、この技術ではバイパス電流源の追加が必要であり、不必要な電流を流すことにより消費電力が増大する。

また、特許文献３には、書き込み期間中の所定の期間において、プログラム電流以上の電流を流せるよう、タイミング制御部と、プログラム電流以外の電流書き込み手段とを設けることが開示されているが、この技術ではデータ線の前状態によってタイミングや補助電流源の制御を変えなければならず、構成が複雑になる。更には、定電流を流したときの駆動トランジスタのゲート−ソース間電圧は、駆動トランジスタの特性のばらつきにより、画素毎に異なっている。このため、前記プログラム電流以外の電流書き込み手段によっても、書き込み時間の遅延の補償の程度が、画素毎にばらついてしまう問題が発生する。このような、駆動トランジスタのばらつきをも正確に補償する電流書き込み手段の実現は、極めて困難である。

このように、従来の電流プログラム方式の表示装置には、寄生容量への充電を補償しようとすると、構成が複雑になったり消費電力が増大したりする問題があった。

本発明は、上記従来の問題点に鑑みなされたものであり、その目的は、簡単な構成かつ低消費電力で寄生容量への充電を迅速に補償することができる表示装置を実現することにある。

本発明の表示装置は、上記課題を解決するために、
画像信号を供給する複数の信号配線と、
複数の画素であって、各上記画素が、組み合わされた上記信号配線から供給される上記画像信号に基づいて画像を表示する、複数の画素と、
１つ以上のオペアンプであって、各上記オペアンプの非反転入力端子側が、組み合わされた上記信号配線に接続された、１つ以上のオペアンプとを備えており、
上記オペアンプの非反転入力端子と出力端子との間は第１のインピーダンス素子を介して接続されており、
上記オペアンプの反転入力端子と出力端子との間は第２のインピーダンス素子を介して接続されており、
上記オペアンプの反転入力端子は、第３のインピーダンス素子を介して基準電圧端子と接続されており、
上記第１のインピーダンス素子のインピーダンスの値をＺ１、上記第２のインピーダンス素子のインピーダンスの値をＺ２、上記第３のインピーダンス素子のインピーダンスの値をＺ３としたとき、
各上記信号配線および各上記信号配線に導通する上記画素に上記画像信号を供給するときに、上記信号配線に導通する各上記画素が有する合計のインピーダンス値Ｚｎが、
｜Ｚｎ｜＜｜Ｚ１｜・｜Ｚ３｜／｜Ｚ２｜
で表されることを特徴としている。

上記の発明によれば、オペアンプと第１〜第３のインピーダンス素子を用いて負の容量を実現することができる。

当該負の容量を用いれば、寄生容量への充電および寄生容量からの放電において迅速な応答が可能となるので、１つの回路で寄生容量に対する電荷の注入および引き抜きの両方が可能となり、従って、動作する回路規模が小さい分だけ低消費電力化を図ることができる。

更に、パネル側での追加端子を必要としない簡単な回路構成となるので、実装面積削減やコストの点で有利となる。

以上により、簡単な構成かつ低消費電力で寄生容量への充電を迅速に補償することができる表示装置を実現することができるという効果を奏する。

本発明の表示装置は、上記課題を解決するために、
画像信号を供給する複数の信号配線と、
複数の画素であって、各上記画素が、組み合わされた上記信号配線から供給される上記画像信号に基づいて画像を表示する、複数の画素と、
１つ以上のオペアンプであって、各上記オペアンプの反転入力端子側が、組み合わされた上記信号配線に接続された、１つ以上のオペアンプとを備えており、
上記オペアンプの反転入力端子と出力端子との間は第１のインピーダンス素子を介して接続されており、
上記オペアンプの非反転入力端子と出力端子との間は第２のインピーダンス素子を介して接続されており、
上記オペアンプの非反転入力端子は、第３のインピーダンス素子を介して基準電圧端子と接続されており、
上記第１のインピーダンス素子のインピーダンスの値をＺ１、上記第２のインピーダンス素子のインピーダンスの値をＺ２、上記第３のインピーダンス素子のインピーダンスの値をＺ３としたとき、
各上記信号配線および各上記信号配線に導通する上記画素に上記画像信号を供給するときに、上記信号配線に導通する各上記画素が有する合計のインピーダンス値Ｚｎが、
｜Ｚｎ｜＞｜Ｚ１｜・｜Ｚ３｜／｜Ｚ２｜
で表されることを特徴としている。

上記の発明によれば、オペアンプと第１〜第３のインピーダンス素子とを用いて負の容量を実現することができるので、簡単な回路構成により、配線に接続されている寄生容量を迅速に充電することができる。

また、当該負の容量を用いれば、寄生容量への充電および寄生容量からの放電において迅速な応答が可能となるので、１つの回路で寄生容量に対する電荷の注入および引き抜きの両方が可能となり、従って、動作する回路規模が小さい分だけ低消費電力化を図ることができる。

以上により、簡単な構成かつ低消費電力で寄生容量への充電を迅速に補償することができる表示装置を実現することができるという効果を奏する。

本発明の表示装置は、以上のように、
画像信号を供給する複数の信号配線と、
複数の画素であって、各上記画素が、組み合わされた上記信号配線から供給される上記画像信号に基づいて画像を表示する、複数の画素と、
１つ以上のオペアンプであって、各上記オペアンプの非反転入力端子側が、組み合わされた上記信号配線に接続された、１つ以上のオペアンプとを備えており、
上記オペアンプの非反転入力端子と出力端子との間は第１のインピーダンス素子を介して接続されており、
上記オペアンプの反転入力端子と出力端子との間は第２のインピーダンス素子を介して接続されており、
上記オペアンプの反転入力端子は、第３のインピーダンス素子を介して基準電圧端子と接続されており、
上記第１のインピーダンス素子のインピーダンスの値をＺ１、上記第２のインピーダンス素子のインピーダンスの値をＺ２、上記第３のインピーダンス素子のインピーダンスの値をＺ３としたとき、
各上記信号配線および各上記信号配線に導通する上記画素に上記画像信号を供給するときに、上記信号配線に導通する各上記画素が有する合計のインピーダンス値Ｚｎが、
｜Ｚｎ｜＜｜Ｚ１｜・｜Ｚ３｜／｜Ｚ２｜
で表される。

また、本発明の表示装置は、以上のように、
画像信号を供給する複数の信号配線と、
複数の画素であって、各上記画素が、組み合わされた上記信号配線から供給される上記画像信号に基づいて画像を表示する、複数の画素と、
１つ以上のオペアンプであって、各上記オペアンプの反転入力端子側が、組み合わされた上記信号配線に接続された、１つ以上のオペアンプとを備えており、
上記オペアンプの反転入力端子と出力端子との間は第１のインピーダンス素子を介して接続されており、
上記オペアンプの非反転入力端子と出力端子との間は第２のインピーダンス素子を介して接続されており、
上記オペアンプの非反転入力端子は、第３のインピーダンス素子を介して基準電圧端子と接続されており、
上記第１のインピーダンス素子のインピーダンスの値をＺ１、上記第２のインピーダンス素子のインピーダンスの値をＺ２、上記第３のインピーダンス素子のインピーダンスの値をＺ３としたとき、
各上記信号配線および各上記信号配線に導通する上記画素に上記画像信号を供給するときに、上記信号配線に導通する各上記画素が有する合計のインピーダンス値Ｚｎが、
｜Ｚｎ｜＞｜Ｚ１｜・｜Ｚ３｜／｜Ｚ２｜
で表される。

以上により、簡単な構成かつ低消費電力で寄生容量への充電を迅速に補償することができる表示装置を実現することができるという効果を奏する。

本発明の実施形態を示すものであり、第１の実施例におけるソースドライバ回路の出力部の構成を示す回路図である。 本発明の実施形態を示すものであり、画素回路の構成を示す回路図である。 図２の画素回路の駆動方法を説明するタイミングチャートである。 本発明の実施形態を示すものであり、表示装置の構成を示すブロック図である。 図１の出力部の変形例の構成を示す回路図である。 図１及び図２の出力部を用いた場合の効果を示す電流波形および電位波形を示す波形図である。 本発明の実施形態を示すものであり、第２の実施例におけるソースドライバ回路の出力部の構成を示す回路図である。 本発明の実施形態を示すものであり、第３の実施例におけるソースドライバ回路の出力部の構成を示す回路図である。 本発明の実施形態を示すものであり、第４の実施例におけるソースドライバ回路の出力部の構成を示す回路図である。 従来技術を示すものであり、画素回路の構成を示す回路図である。 従来技術を示すものであり、負の容量の構成例を示す回路図である。 従来技術を示す波形図であり、（ａ）は図１１の負の容量を用いない場合の電流波形を示し、（ｂ）は図１１の負の容量を用いた場合の電流波形を示す。

本発明の一実施形態について実施例１〜実施例４、及び図１〜図９に基づいて説明すると以下の通りである。まずは本発明の実施形態に係る表示装置１の構成について以下に説明する。

図４は、本実施形態に係る表示装置１の構成を示すブロック図である。表示装置１はアクティブマトリクス型の有機ＥＬ表示装置であり、複数（ｍ本）のデータ信号線（信号配線）Ｓ１，Ｓ２，・・・，Ｓｍを駆動するソースドライバ回路２と、複数（ｎ本）の走査線Ｇ１，Ｇ２，・・・，Ｇｎ及び複数（ｎ本）の走査線Ｒ１，Ｒ２，・・・、Ｒｎを制御するゲートドライバ回路３と、複数（ｍ×ｎ個）の画素Ａ１１，・・・，Ａ１ｍ，・・・，Ａｎ１，・・・，Ａｎｍを備える表示部４と、ソースドライバ回路２及びゲートドライバ回路３を制御するためのコントロール回路５とを備えている。

ソースドライバ回路２は、シフトレジスタと、データラッチ部と、スイッチ部とを有し、選択された列の画素と組み合わされたデータ信号線に、電圧信号または電流信号からなる画像信号を供給する。ゲートドライバ回路３は、ソースドライバ回路２と同様に、シフトレジスタと、データラッチ部と、スイッチ部とを有し、走査線Ｇ１，Ｇ２，・・・，Ｇｎ及び走査線Ｒ１，Ｒ２，・・・、Ｒｎを制御する。各々選択された行に対し、制御信号を供給する。コントロール回路５は、制御クロックやスタートパルスなどを出力する。ソースドライバ回路２が有するシフトレジスタ及びゲートドライバ回路３が有するシフトレジスタは、行及び列を選択する信号を出力する。

表示装置１における表示部４は、複数（ｎ本）の走査線Ｇ１〜Ｇｎと、走査線Ｇ１〜Ｇｎのそれぞれと交差する複数（ｍ本）のデータ信号線Ｓ１〜Ｓｍと、走査線Ｇ１〜Ｇｎとデータ信号線Ｓ１〜Ｓｍとの交差点にそれぞれ対応して設けられた複数（ｍ×ｎ個）の画素Ａ１１，・・・，Ａ１ｍ，・・・，Ａｎ１，・・・，Ａｎｍとを含む。上記画素は絵素であってもよい。画素Ａ１１，・・・，Ａ１ｍ，・・・，Ａｎ１，・・・，Ａｎｍは、マトリクス状に配置されて画素アレイを構成する。以下では、画素アレイの並びにおける走査線が伸びる方向を行方向、データ信号線が伸びる方向を列方向と称する。

次に、図２を用いて、画素Ａｉｊ（ｉ＝１〜ｎ、ｊ＝１〜ｍ）の各画素回路Ｐｉｘｅｌの構成について説明する。

画素回路Ｐｉｘｅｌは、ｉ行目の選択線としての走査線Ｇｉ・Ｒｉとｊ列目のデータ信号線Ｓｊとの交差点に設けられている。また、ｉ行目には基準電位線ＲＥＦｉ、制御線Ｅｉが設けられており、ｊ列目あるいは複数列ごとに電源線Ｖｐが設けられている。

画素回路Ｐｉｘｅｌは、流れる電流に応じた輝度で発光する素子である有機発光ダイオードＥＬ、駆動トランジスタＤＴＦＴ、スイッチング素子ＳＷ１・ＳＷ２・ＳＷ３、及び容量Ｃを備えている。駆動トランジスタＤＴＦＴ及びスイッチング素子ＳＷ１・ＳＷ２・ＳＷ３は、ここでは全てＮチャネルの薄膜トランジスタであるが、Ｐチャネルの薄膜トランジスタであってもよく、また、他種類のトランジスタでも構わない。Ｎチャネル型の薄膜トランジスタで構成する場合には、Ｐチャネルの薄膜トランジスタが作りにくいアモルファスシリコンのパネルを表示装置１に利用出来る。

画素回路Ｐｉｘｅｌにおいて、スイッチング素子ＳＷ１の導通遮断の制御端子であるゲートは走査線Ｇｉに接続されている。スイッチング素子ＳＷ２の導通遮断の制御端子であるゲートは走査線Ｒｉに接続されている。スイッチング素子ＳＷ３の導通遮断の制御端子であるゲートは制御線Ｅｉに接続されている。駆動トランジスタＤＴＦＴの電流制御端子であるゲートは、スイッチング素子ＳＷ２の一端であるソース及び容量Ｃの一端に接続されている。駆動トランジスタＤＴＦＴのドレインは、電源線Ｖｐに接続されている。

駆動トランジスタＤＴＦＴのソースは、スイッチング素子ＳＷ１の一端であるドレイン、容量Ｃの他端、及び、スイッチング素子ＳＷ３のドレインに接続されている。スイッチング素子ＳＷ３のソースは有機発光ダイオードＥＬのアノードに接続されている。スイッチング素子ＳＷ１のソースはデータ信号線Ｓｊに接続されている。スイッチング素子ＳＷ２の他端であるドレインは基準電位線ＲＥＦｉに接続されている。

また、有機発光ダイオードＥＬのカソードは、コモン電位Ｖｃｏｍに電気的に接地されている。

次に、上記構成の画素回路Ｐｉｘｅｌを駆動する手順について、図３を用いて説明する。

まず走査線Ｇｉ・ＲｉがＨｉｇｈになるとともに制御線ＥｉがＬｏｗとなってデータ書き込み期間となる。また同時に、基準電位線ＲＥＦｉがＨｉｇｈとなる。

これにより、スイッチング素子ＳＷ１・ＳＷ２が導通し、ソースドライバ回路２から定電流回路によって流される画像信号としての、データｄａｔａ（ｉ）の電位に応じた定電流が、電源線Ｖｐ、駆動トランジスタＤＴＦＴ、スイッチング素子ＳＷ１、データ信号線Ｓｊを通る経路を流れる。これにより、上記定電流に対応するゲート−ソース間電圧が容量Ｃに印加される。

次いで、走査線Ｇｉ・ＲｉがＬｏｗになるとともに制御線ＥｉがＨｉｇｈとなって発光期間となる。基準電位線ＲＥＦｉはＨｉｇｈのままである。これにより、スイッチング素子ＳＷ１・ＳＷ２が遮断状態となる。駆動トランジスタＤＴＦＴのゲートはフローティングとなり、ゲート電位はゲート−ソース間電圧が一定となるようにソースの電位に追随して変動する。このようにして発光期間には容量Ｃに書き込んだデータ電位に対応する電荷が保持され、導通したスイッチング素子ＳＷ３を介して有機発光ダイオードＥＬに駆動電流が流れる。有機発光ダイオードＥＬは、流れる電流に応じた輝度で発光する。

次いで、走査線ＲｉがＨｉｇｈになるとともに基準電位線ＲＥＦｉがＬｏｗとなって黒挿入期間となる。基準電位線ＲＥＦｉがＬｏｗとなることにより駆動トランジスタＤＴＦＴのゲート−ソース間電圧が逆バイアスとなり、駆動トランジスタＤＴＦＴは遮断状態となる。これにより有機発光ダイオードＥＬには電流が流れなくなるので黒表示となる。この黒挿入期間を設ける構成は、１フレームに亘って同じ輝度を得るのに、発光期間を短くして発光期間に流す電流を大きくすることにより、微小電流の制御の非容易性を回避する技術である。

また、黒挿入期間に駆動トランジスタＤＴＦＴのゲート−ソース間電圧は負の値となるので、駆動トランジスタＤＴＦＴの閾値電圧のシフト現象が抑制される。非特許文献２に記載されているように、非晶質の薄膜トランジスタのゲートにＤＣバイアスを印加し続けた場合、閾値電圧が正の方向にシフトすることが一般的に知られている。一方、これを防ぐために、同程度の絶対値の逆バイアスを印加することで、閾値電圧のシフト現象を抑制する手法が用いられている。

次に、ソースドライバ回路２の出力部の構成について、各実施例を挙げて説明する。

図１に、本実施形態のソースドライバ回路２の出力部の構成を示す。

当該出力部は、データ信号線Ｓｊの列ごとに、負の容量回路２ａｊおよび定電流回路２ｂｊを備えている。

負の容量回路２ａｊは、オペアンプＯＰ１、抵抗（抵抗素子）Ｒ１・Ｒ２、容量（容量素子）Ｃｎを備えている。

オペアンプＯＰ１の非反転入力端子側は、データ信号線Ｓｊのそれぞれに組み合わされて接続されている。ここでは非反転入力端子そのものがデータ信号線Ｓｊに接続されている。非反転入力端子とデータ信号線Ｓｊとの間に他の素子が介在していてもよい。また、ここでは各データ信号線ＳｊにオペアンプＯＰ１が接続されている例について説明するが、後述する効果を得たい一部のデータ信号線にのみオペアンプＯＰ１が接続されていてもよい。

オペアンプＯＰ１の非反転入力端子と出力端子ＯＵＴとの間は、インピーダンス素子（第１のインピーダンス素子）Ｚ１としての抵抗Ｒ１を介して接続されている。オペアンプＯＰ１の反転入力端子と出力端子ＯＵＴとの間は、インピーダンス素子（第２のインピーダンス素子）Ｚ２としての抵抗Ｒ２を介して接続されている。オペアンプＯＰ１の反転入力端子は、インピーダンス素子（第３のインピーダンス素子）Ｚ３としての容量Ｃｎを介して基準電圧端子ｇｎｄと接続されている。基準電圧端子はここでは接地端子であるが、任意に設定した電位を有する端子でよい。インピーダンス素子Ｚ１とインピーダンス素子Ｚ２とは抵抗素子という互いに同種の素子である。

データ信号線Ｓｊの電位をＶｓｊ、出力端子ＯＵＴの電位をＶｏ、オペアンプＯＰ１のデータ信号線Ｓｊに接続されている側の入力端子（ここでは非反転入力端子）からインピーダンス素子Ｚ１を経て出力端子ＯＵＴへ向って流れる電流をＩｉｎとし、インピーダンス素子Ｚ１・Ｚ２・Ｚ３の各インピーダンスを各素子の符号で表すものとすると、
Ｖｏ＝{（Ｚ２＋Ｚ３）／Ｚ３}×Ｖｓｊ
Ｉｉｎ＝（Ｖｓｊ−Ｖｏ）／Ｚ１
よって、
Ｉｉｎ＝{−Ｚ２／（Ｚ１・Ｚ３）}×Ｖｓｊ
従って、入力インピーダンスは、
Ｚｉｎ＝−（Ｚ１／Ｚ２）×Ｚ３
となる。このとき、この系の安定条件は、各データ信号線Ｓｊおよび各データ信号線Ｓｊに導通する画素に画像信号を供給するときに、データ信号線Ｓｊに導通する各画素が有する合計のインピーダンス値をＺｎとすると、
│Ｚｎ│＜│Ｚｉｎ│
すなわち、
｜Ｚｎ｜＜｜Ｚ１｜・｜Ｚ３｜／｜Ｚ２｜
となる。
ここでＺ１／Ｚ２を無次元量、Ｚ３を容量とすれば、Ｚｉｎとして負の容量が実現可能であり、図１の場合には、負の容量は、
−（Ｒ２／Ｒ１）×Ｃｎ
となる。

このとき、抵抗Ｒ１・Ｒ２の抵抗値および容量Ｃｎの容量値を各素子の符号で表すものとし、データ信号線Ｓｊの容量とデータ信号線Ｓｊに接続されている寄生容量との合計値をＣｐとすれば、
Ｃｐ＞（Ｒ２／Ｒ１）×Ｃｎ ・・・（１）
とすることにより、Ｖｏが負の電圧になる、すなわち負帰還となる条件（系の安定条件）が得られる。本実施例では、抵抗素子と容量素子とを用いて、安定に動作する負の容量を容易に実現することができる。寄生容量Ｃｐは、データ信号線Ｓｊの浮遊容量と画素回路Ｐｉｘｅｌ…の容量との和である。負の容量の大きさは、前記（１）式により制限されるが、寄生容量への充電時間を短縮するため、（１）式を満たす範囲で、負の容量の値をＣｐに近い値にしておくことが望ましい。データ信号線Ｓｊの浮遊容量は、データ信号線Ｓｊと交差する配線の重なりの面積と、層間膜厚と層間膜の誘電率とから求められる。画素回路Ｐｉｘｅｌの容量は、図２の場合に、
（１）画素容量Ｃ
（２）駆動トランジスタＤＴＦＴおよびスイッチング素子ＳＷ１の容量
（３）スイッチング素子ＳＷ３および有機発光ダイオードＥＬの直列容量
の和である。非選択の画素は、スイッチング素子ＳＷ１のゲート−ソース（ドレイン）間の寄生容量のみが、データ信号線Ｓｊの浮遊容量に寄与する。

パッシブマトリクスの場合、画素回路の容量は、データ信号線Ｓｊに接続された全画素の容量の和となる。

このように、負の容量回路２ａｊを負の容量として用いることにより、寄生容量キャンセル回路となる。

前記Ｒ１、Ｒ２、Ｃｎの値は、前述したように、（１）式を満たす範囲で自由に設計可能である。ここで、Ｒ２＞Ｒ１すなわち│Ｚ２│＞│Ｚ１│としておけば、Ｃｎにより小さい値を用いることが出来る。このため、Ｃｎによるレイアウト面積を削減できるので、省面積のドライバを実現可能である。

また、定電流回路２ｂｊは、抵抗（第１の抵抗）Ｒ、コンパレータＯＰ２、および、スイッチング素子（第１のスイッチ）Ｍ１を備えている。

抵抗Ｒの一端は電源ｇｎｄに接続されている。コンパレータＯＰ２の非反転入力端子（第１の入力端子）にデータ信号線Ｓｊに流す電流の値に応じたデータ電位ＶＤａｔａが入力され、コンパレータＯＰ２の反転入力端子（第２の入力端子）に抵抗Ｒの他端の電位が入力される。スイッチング素子Ｍ１はここではＮチャネルの薄膜トランジスタであり、抵抗Ｒの他端と定電流回路２ｂｊの出力端子ＯＵＴｊとの間に接続されており、スイッチング素子Ｍ１の導通遮断の制御端子であるゲートはコンパレータＯＰ２の出力端子に接続されている。

定電流回路２ｂｊは、上記の構成により、データ電位ＶＤａｔａと、抵抗Ｒの電圧降下による抵抗Ｒの他端の電位とを比較し、それらが一致するようにスイッチング素子Ｍ１のスイッチングを繰り返す。これにより、出力端子ＯＵＴｉからはデータ電位ＶＤａｔａに応じた定電流（Ｒの電圧降下をＲで除した電流）が出力される。

なお、図１の構成においてオペアンプＯＰ１が有する差動増幅器の非反転入力端子と反転入力端子とを入れ替えた回路を、図５に示す。

このときの負帰還となる条件（系の安定条件）は、
│Ｚｎ│＞│Ｚｉｎ│
すなわち、
｜Ｚｎ｜＞｜Ｚ１｜・｜Ｚ３｜／｜Ｚ２｜
であるので、
Ｃｐ＜（Ｒ２／Ｒ１）×Ｃｎ ・・・（２）
となり、Ｃｐよりも絶対値の大きな負の容量を実現することになる。負の容量の大きさは、前記（２）式により制限されるが、寄生容量への充電時間を短縮するため、（２）式を満たす範囲で、負の容量の値をＣｐに近い値にしておくことが望ましい。ここで、Ｒ２＞Ｒ１すなわち│Ｚ２│＞│Ｚ１│としておけば、Ｃｎのレイアウト面積を削減できるので、省面積のドライバを実現可能である。

なお、以上の各例において、一般的な設計事項として、発振防止ために、オペアンプＯＰ１には適切な位相補償容量を挿入するとよい。位相補償容量の大きさは、スルーレートと消費電力とのトレードオフに関係するため、適切に設計されることが好ましい。

図６に、本実施例の効果を示す。

中段のＯＬＥＤ電流は本実施例による画素回路Ｐｉｘｅｌへの書き込み電流の波形を示し、下段のＯＬＥＤ電流は従来の電流源のみによる画素回路Ｐｉｘｅｌへの書き込み電流の波形を示す。また、上段のデータ信号線Ｓｊの電位波形として、本実施例によるものと、従来の電流源のみによるものとを示す。プログラム電流は、１行目を１５０ｎＡ、２行目を２８０μＡ、３行目を１μＡとした。配線の寄生容量、寄生抵抗の値は、それぞれ１０ｐＦ，３ｋΩ、画素の容量は１ｐＦと仮定した。ＨＤ−ＴＶ（高精細ＴＶ）への適用を想定し、１０８０ライン分割のパネルを６０Ｈｚで駆動した場合の１水平期間（１Ｈ）は、１５μｓとしてシミュレーションを行っている。

本実施例を適用しない従来の場合には、数百ｎＡオーダーの電流値は、寄生容量の充電に使われてしまうため、発光電流として書き込み期間内に書き込むことは出来なかった。更に、２８０ｎＡ→１μＡといった電流変化のような、データ信号線Ｓｊの電圧が大きく振れる場合にも、書き込み時間の不足が発生していた。

一方、本実施例を適用した場合には、寄生容量への充電は、負の容量回路２ａｊから行われるため、速やかにプログラム電流を書き込むことができる。このことは、中段のＯＬＥＤ電流の波形の立ち上がりおよび立ち下がりが、下段のＯＬＥＤ電流の波形のものよりも急峻であることから分かる。すなわち、単純な構成の負の容量を挿入することで、プログラム時間が短縮できることを意味する。このことは、表示パネルの高精細化、高画質化（倍速駆動など）、大型化などに有効となる。

また、中段のＯＬＥＤ電流の波形の立ち下がりが急峻なことから分かるように、本実施例では、負の容量回路２ａｊによって、データ信号線Ｓｊの寄生容量への充電（電荷の注入）を行うときのみならず、寄生容量からの放電（電荷の引き抜き）を行うときにも迅速な応答を可能にする。すなわち、データ線の前状態に依存することなく、高速にデータ信号を画素に書き込むことが可能となる。

また、本実施例および他の実施例の表示装置１のように、データ信号線に信号電流を供給する定電流回路を備えていれば、画素の駆動トランジスタのばらつきによらない駆動電流を発光素子に供給することが可能となる電流プログラムを行う表示装置において、データ書込み時間の遅延を大幅に削減し、大型、高精細な表示装置を実現することが可能となる。

図７に、本実施例のソースドライバ回路２の出力部の構成を示す。

当該出力部は、図１の構成において、インピーダンス素子Ｚ１を容量Ｃｎ、インピーダンス素子Ｚ２を抵抗Ｒ２、インピーダンス素子Ｚ３を抵抗Ｒ１としたものである。インピーダンス素子Ｚ２とインピーダンス素子Ｚ３とは抵抗素子という互いに同種の素子である。

このとき、実施例１と同様に計算すれば、入力インピーダンスは、
Ｚｉｎ＝−（（１／ｊωＣｎ）／Ｒ２）×Ｒ１
であるから、負の容量として、
−（Ｒ２／Ｒ１）×Ｃｎ ・・・（３）
が得られる。

ここで、負帰還となる条件（系の安定条件）は、各データ信号線Ｓｊおよび各データ信号線Ｓｊに導通する画素に画像信号を供給するときに、データ信号線Ｓｊに導通する各画素が有する合計のインピーダンス値をＺｎとすると、
│Ｚｎ│＜│Ｚｉｎ│
すなわち、
Ｃｐ＞（Ｒ２／Ｒ１）×Ｃｎ
である。本実施例では、抵抗素子と容量素子とを用いて、安定に動作する負の容量を容易に実現することができる。負の容量の大きさは、前記（３）式により制限されるが、寄生容量への充電時間を短縮するため、（３）式を満たす範囲で、負の容量の値をＣｐに近い値にしておくことが望ましい。ここで、Ｒ２＞Ｒ１すなわち│Ｚ２│＞│Ｚ３│としておけば、Ｃｎのレイアウト面積を削減できるので、省面積のドライバを実現可能である。

本実施例においても実施例１と同様の効果が得られる他、帰還路に抵抗ではなく容量が挿入されていることから、仮にオペアンプＯＰ１の差動増幅器に不具合が生じた場合でも、データ信号線ＳｊにそのままオペアンプＯＰ１の出力が供給されることを回避することができる。

また、前述の図２のように、オペアンプＯＰ１が有する差動増幅器の非反転入力端子と反転入力端子とを入れ替えた場合には、負帰還となる条件（系の安定条件）は、
│Ｚｎ│＞│Ｚｉｎ│
すなわち、
Ｃｐ＜（Ｒ２／Ｒ１）×Ｃｎ ・・・（４）
である。負の容量の大きさは、前記（４）式により制限されるが、寄生容量への充電時間を短縮するため、（４）式を満たす範囲で、負の容量の値をＣｐに近い値にしておくことが望ましい。

図８に、本実施例のソースドライバ回路２の出力部の構成を示す。

当該出力部は、図１の構成において、インピーダンス素子Ｚ１を容量Ｃ１、インピーダンス素子Ｚ２を容量Ｃ２、インピーダンス素子Ｚ３を容量Ｃｎとしたものである。インピーダンス素子Ｚ１とインピーダンス素子Ｚ２とは容量素子という互いに同種の素子である。インピーダンス素子Ｚ２とインピーダンス素子Ｚ３とは容量素子という互いに同種の素子である。

このとき、実施例１と同様にして、負の容量として、
−（Ｃ１／Ｃ２）×Ｃｎ ・・・（５）
が得られる。

ここで、負帰還となる条件（系の安定条件）は、各データ信号線Ｓｊおよび各データ信号線Ｓｊに導通する画素に画像信号を供給するときに、データ信号線Ｓｊに導通する各画素が有する合計のインピーダンス値をＺｎとすると、
│Ｚｎ│＜│Ｚｉｎ│
すなわち、
Ｃｐ＞（Ｃ１／Ｃ２）×Ｃｎ
である。本実施例では、容量素子を用いて、安定に動作する負の容量を容易に実現することができる。負の容量の大きさは、前記（５）式により制限されるが、寄生容量への充電時間を短縮するため、（５）式を満たす範囲で、負の容量の値をＣｐに近い値にしておくことが望ましい。ここで、Ｃ１＞Ｃ２すなわち│Ｚ２│＞│Ｚ１│としておけば、Ｃｎのレイアウト面積を削減できるので、省面積のドライバを実現可能である。また、Ｃｎ＞Ｃ２すなわち│Ｚ２│＞│Ｚ３│としても同様の効果が得られる。

本実施例においても実施例１と同様の効果が得られる他、帰還路に抵抗ではなく容量が挿入されていることから、仮にオペアンプＯＰ１の差動増幅器に不具合が生じた場合でも、データ信号線ＳｊにそのままオペアンプＯＰ１の出力が供給されることを回避することができる。

また、インピーダンス素子Ｚ１・Ｚ２・Ｚ３に抵抗を用いずに、抵抗に比べて素子値の精度が高い容量を用いることにより、負の容量の値のばらつきを小さくすることができる。

また、前述の図２のように、オペアンプＯＰ１が有する差動増幅器の非反転入力端子と反転入力端子とを入れ替えた場合には、負帰還となる条件（系の安定条件）は、
│Ｚｎ│＞│Ｚｉｎ│
すなわち、
Ｃｐ＜（Ｃ１／Ｃ２）×Ｃｎ ・・・（６）
である。負の容量の大きさは、前記（６）式により制限されるが、寄生容量への充電時間を短縮するため、（６）式を満たす範囲で、負の容量の値をＣｐに近い値にしておくことが望ましい。

図９に、本実施例のソースドライバ回路２の出力部の構成を示す。

当該出力部は、図１の出力部にスイッチ（第２のスイッチ）Ｍ２、コンパレータ２１、および、２入力のＯＲ回路２２を追加した構成である。データ信号線Ｓｊと接続される側のオペアンプＯＰ１の入力端子（図１では非反転入力端子）とデータ信号線Ｓｊとは、スイッチＭ２を介して接続されている。

スイッチＭ２の導通遮断の制御端子（例えば薄膜トランジスタのゲート）に、データ電位ＶＤａｔａ、または、外部からの制御信号ｓ１に応じた信号が入力される。ここでは、コンパレータ２１にデータ電位ＶＤａｔａが入力され、コンパレータ２１はデータ電位ＶＤａｔａが所定の値以下の電流をデータ信号線Ｓｊに流す範囲のものであるか否かを基準電位と比較して判定し、結果を出力する。当該出力はＯＲ回路２２の一方の入力となり、前記制御信号ｓ１がＯＲ回路２２の他方の入力となる。ＯＲ回路２２の出力はスイッチＭ２の導通遮断の制御端子に入力される。制御信号ｓ１は、スイッチＭ２の導通および遮断を指示する信号である。

これにより、スイッチＭ２を、負の容量を用いる動作モードのときにのみ導通するようにする。ＯＲ回路２２に、スイッチＭ２の導通を指示する制御信号ｓ１と、データ電位ＶＤａｔａが所定の値以下の電流をデータ信号線Ｓｊに流す範囲のものである場合のコンパレータ２１の出力とのうち、少なくとも一方が入力されれば、負の容量を用いる動作モードとなる。

従って、データ電位ＶＤａｔａがある中間調に対応する電位（ＶＤａｔａ（ｎ）とする）よりも大きいとき、すなわち、定電流回路２ｂｊによってＶＤａｔａ（ｎ）／Ｒよりも大きい電流をデータ信号線Ｓｊに流して画素回路Ｐｉｘｅｌに書き込む場合、乃至は負の容量を用いないモードのときには、スイッチＭ２を遮断する。

データ信号線Ｓｊに流す電流がある程度大きい、乃至は静止画モードなどで低速駆動される場合、負の容量を用いなくとも寄生容量への充電による電流波形の立ち上がりの遅れが問題にならない場合がある。従って、本実施例のように、データ信号線Ｓｊに流す電流の小さいとき、または高速走査が必要な場合にのみスイッチＭ２を導通させて負の容量回路２ａｊを負の容量として用い、データ信号線Ｓｊに流す電流の大きいとき、または、データ書き込み時間が十分長く取れる場合に、スイッチＭ２を遮断して負の容量回路２ａｊを負の容量として用いないようにすれば、負の容量を用いることにより消費される電力を削減することができる。なお、所定の電流をデータ信号線Ｓｊに流すためのデータ信号は電圧であるとして記述したが、これに限らない。抵抗値によるばらつき回避のため、信号源としてそのまま電流を用いる構成でも良い。この場合は、電流値の大小をセンスするコンパレータにより、スイッチＭ２の制御端子を制御すれば良い。

以上、本実施形態について説明した。

なお、本実施形態では、データ電流をプログラムする有機ＥＬ表示装置について説明したが、これに限らず、半導体などの他材料による発光ダイオードを用いた表示装置や駆動回路に適用しても良い。これにより、電流により駆動される発光素子の駆動において、均一な電流値を、高速にプログラムすることが可能となる。

また、液晶表示装置などの、電圧をプログラムするソースドライバにも適用可能である。液晶へのプログラム信号は電圧であるが、電圧ソースの出力インピーダンスはゼロにはならない。出力インピーダンスを小さくするため、出力トランジスタのアスペクト比を大きくするなどの対策が取られているが、面積や消費電力の増加を招いている。この有限の出力インピーダンスによるプログラム時間の遅延を、負の容量回路により補正すれば、出力トランジスタのサイズを小さくすることが可能となる。また、負の容量回路２ａｊはパッシブマトリクス型やセグメント型の表示装置にも適用可能である。

近年、表示装置の大型化、高精細化のみならず、倍速駆動や４倍速駆動による高画質化を目指した製品が実用化されつつあり、本技術を適用することで、書き込み時間が短縮できるので、高機能表示装置が容易に実現可能となる。

本発明の表示装置は、上記課題を解決するために、
画像信号を供給する複数の信号配線と、
複数の画素であって、各上記画素が、組み合わされた上記信号配線から供給される上記画像信号に基づいて画像を表示する、複数の画素と、
１つ以上のオペアンプであって、各上記オペアンプの非反転入力端子側が、組み合わされた上記信号配線に接続された、１つ以上のオペアンプとを備えており、
上記オペアンプの非反転入力端子と出力端子との間は第１のインピーダンス素子を介して接続されており、
上記オペアンプの反転入力端子と出力端子との間は第２のインピーダンス素子を介して接続されており、
上記オペアンプの反転入力端子は、第３のインピーダンス素子を介して基準電圧端子と接続されており、
上記第１のインピーダンス素子のインピーダンスの値をＺ１、上記第２のインピーダンス素子のインピーダンスの値をＺ２、上記第３のインピーダンス素子のインピーダンスの値をＺ３としたとき、
各上記信号配線および各上記信号配線に導通する上記画素に上記画像信号を供給するときに、上記信号配線に導通する各上記画素が有する合計のインピーダンス値Ｚｎが、
｜Ｚｎ｜＜｜Ｚ１｜・｜Ｚ３｜／｜Ｚ２｜
で表されることを特徴としている。

上記の発明によれば、オペアンプと第１〜第３のインピーダンス素子を用いて負の容量を実現することができる。

当該負の容量を用いれば、寄生容量への充電および寄生容量からの放電において迅速な応答が可能となるので、１つの回路で寄生容量に対する電荷の注入および引き抜きの両方が可能となり、従って、動作する回路規模が小さい分だけ低消費電力化を図ることができる。

更に、パネル側での追加端子を必要としない簡単な回路構成となるので、実装面積削減やコストの点で有利となる。

以上により、簡単な構成かつ低消費電力で寄生容量への充電を迅速に補償することができる表示装置を実現することができるという効果を奏する。

またこのとき、上記第１のインピーダンス素子と上記第２のインピーダンス素子とは互いに同種の素子であり、
｜Ｚ２｜＞｜Ｚ１｜
であってもよい。

上記の発明によれば、負の容量回路のレイアウト面積を削減することができるという効果を奏する。

また、あるいはこのとき、上記第２のインピーダンス素子と上記第３のインピーダンス素子とは互いに同種の素子であり、
｜Ｚ２｜＞｜Ｚ３｜
であってもよい。

上記の発明によれば、負の容量回路のレイアウト面積を削減することができるという効果を奏する。

本発明の表示装置は、上記課題を解決するために、
上記第１のインピーダンス素子は抵抗素子であり、
上記第２のインピーダンス素子は抵抗素子であり、
上記第３のインピーダンス素子は容量素子であることを特徴としている。

上記の発明によれば、抵抗素子と容量素子とを用いて、安定に動作する負の容量を容易に実現することができるという効果を奏する。

本発明の表示装置は、上記課題を解決するために、
上記第１のインピーダンス素子は容量素子であり、
上記第２のインピーダンス素子は抵抗素子であり、
上記第３のインピーダンス素子は抵抗素子であることを特徴としている。

上記の発明によれば、抵抗素子と容量素子とを用いて、安定に動作する負の容量を容易に実現することができるという効果を奏する。

また、オペアンプの帰還路に抵抗素子ではなく容量素子が挿入されていることから、仮にオペアンプの差動増幅器に不具合が生じた場合でも、配線にそのままオペアンプの出力が供給されることを回避することができるという効果を奏する。

本発明の表示装置は、上記課題を解決するために、
上記第１のインピーダンス素子は容量素子であり、
上記第２のインピーダンス素子は容量素子であり、
上記第３のインピーダンス素子は容量素子であることを特徴としている。

上記の発明によれば、容量素子を用いて、安定に動作する負の容量を容易に実現することができるという効果を奏する。

また、オペアンプの帰還路に抵抗素子ではなく容量素子が挿入されていることから、仮にオペアンプの差動増幅器に不具合が生じた場合でも、配線にそのままオペアンプの出力が供給されることを回避することができるという効果を奏する。

また、第１〜第３のインピーダンス素子に抵抗素子を用いずに、抵抗素子に比べて素子値の精度が高い容量素子を用いることにより、負の容量の値のばらつきを小さくすることができるという効果を奏する。

本発明の表示装置は、上記課題を解決するために、
画像信号を供給する複数の信号配線と、
複数の画素であって、各上記画素が、組み合わされた上記信号配線から供給される上記画像信号に基づいて画像を表示する、複数の画素と、
１つ以上のオペアンプであって、各上記オペアンプの反転入力端子側が、組み合わされた上記信号配線に接続された、１つ以上のオペアンプとを備えており、
上記オペアンプの反転入力端子と出力端子との間は第１のインピーダンス素子を介して接続されており、
上記オペアンプの非反転入力端子と出力端子との間は第２のインピーダンス素子を介して接続されており、
上記オペアンプの非反転入力端子は、第３のインピーダンス素子を介して基準電圧端子と接続されており、
上記第１のインピーダンス素子のインピーダンスの値をＺ１、上記第２のインピーダンス素子のインピーダンスの値をＺ２、上記第３のインピーダンス素子のインピーダンスの値をＺ３としたとき、
各上記信号配線および各上記信号配線に導通する上記画素に上記画像信号を供給するときに、上記信号配線に導通する各上記画素が有する合計のインピーダンス値Ｚｎが、
｜Ｚｎ｜＞｜Ｚ１｜・｜Ｚ３｜／｜Ｚ２｜
で表されることを特徴としている。

上記の発明によれば、オペアンプと第１〜第３のインピーダンス素子とを用いて負の容量を実現することができるので、簡単な回路構成により、配線に接続されている寄生容量を迅速に充電することができる。

また、当該負の容量を用いれば、寄生容量への充電および寄生容量からの放電において迅速な応答が可能となるので、１つの回路で寄生容量に対する電荷の注入および引き抜きの両方が可能となり、従って、動作する回路規模が小さい分だけ低消費電力化を図ることができる。

以上により、簡単な構成かつ低消費電力で寄生容量への充電を迅速に補償することができる表示装置を実現することができるという効果を奏する。

またこのとき、上記第１のインピーダンス素子と上記第２のインピーダンス素子とは互いに同種の素子であり、
｜Ｚ２｜＞｜Ｚ１｜
であってもよい。

上記の発明によれば、負の容量回路のレイアウト面積を削減することができるという効果を奏する。

また、あるいはこのとき、上記第２のインピーダンス素子と上記第３のインピーダンス素子とは互いに同種の素子であり、
｜Ｚ２｜＞｜Ｚ３｜
であってもよい。

上記の発明によれば、負の容量回路のレイアウト面積を削減することができるという効果を奏する。

本発明の表示装置は、上記課題を解決するために、
上記第１のインピーダンス素子は抵抗素子であり、
上記第２のインピーダンス素子は抵抗素子であり、
上記第３のインピーダンス素子は容量素子であることを特徴としている。

上記の発明によれば、抵抗素子と容量素子とを用いて、安定に動作する負の容量を容易に実現することができるという効果を奏する。

本発明の表示装置は、上記課題を解決するために、
上記第１のインピーダンス素子は容量素子であり、
上記第２のインピーダンス素子は抵抗素子であり、
上記第３のインピーダンス素子は抵抗素子であることを特徴としている。

上記の発明によれば、抵抗素子と容量素子とを用いて、安定に動作する負の容量を容易に実現することができるという効果を奏する。

また、オペアンプの帰還路に抵抗素子ではなく容量素子が挿入されていることから、仮にオペアンプの差動増幅器に不具合が生じた場合でも、配線にそのままオペアンプの出力が供給されることを回避することができるという効果を奏する。

本発明の表示装置は、上記課題を解決するために、
上記第１のインピーダンス素子は容量素子であり、
上記第２のインピーダンス素子は容量素子であり、
上記第３のインピーダンス素子は容量素子であることを特徴としている。

上記の発明によれば、容量素子を用いて、安定に動作する負の容量を容易に実現することができるという効果を奏する。

また、オペアンプの帰還路に抵抗素子ではなく容量素子が挿入されていることから、仮にオペアンプの差動増幅器に不具合が生じた場合でも、配線にそのままオペアンプの出力が供給されることを回避することができるという効果を奏する。

また、第１〜第３のインピーダンス素子に抵抗素子を用いずに、抵抗素子に比べて素子値の精度が高い容量素子を用いることにより、負の容量の値のばらつきを小さくすることができるという効果を奏する。

本発明の表示装置は、上記課題を解決するために、
上記信号配線に信号電流を供給する定電流回路を備えていることを特徴としている。

上記の発明によれば、画素の駆動トランジスタのばらつきによらない駆動電流を発光素子に供給することが可能となる電流プログラムを行う表示装置においても、データ書込み時間の遅延を大幅に削減し、大型、高精細な表示装置を実現することが可能となるという効果を奏する。

本発明の表示装置は、上記課題を解決するために、
上記信号配線と接続される側の上記オペアンプの入力端子と上記信号配線とが第２のスイッチを介して接続されており、
上記第２のスイッチは、上記第２のスイッチが備える導通遮断の制御端子に外部からの制御信号により導通するように指示されたときと、上記制御端子に所定の値以下の電流を上記信号配線に流すデータ電位が入力されるときとのうち、少なくとも一方を満たす場合にのみ導通することを特徴としている。

上記の発明によれば、外部から負の容量を用いることを指示する制御信号が供給されたときと、信号配線に流す電流の小さいときとのうちの両方もしくは一方の場合にのみ、第２のスイッチを導通させて負の容量を用い、信号配線に、寄生容量への充電による電流波形の立ち上がりの遅れが問題にならないような大きな電流を流すとき、または、データ書き込み時間が十分長く取れる場合には、第２のスイッチを遮断して負の容量を用いないようにすることにより、負の容量を用いることによる消費電力を削減することができるという効果を奏する。

本発明の表示装置は、上記課題を解決するために、
有機ＥＬ表示装置またはＬＥＤ表示装置であることを特徴としている。

上記の発明によれば、電流により駆動される発光素子の駆動において、均一な電流値を、高速にプログラムすることが可能となるという効果を奏する。

本発明は上述した各実施形態に限定されるものではなく、各実施形態を組み合わせてもよく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

本発明は、有機ＥＬ表示装置やＬＥＤ表示装置を初めとする各種表示装置に好適に使用することができる。

２ｂｊ 定電流回路
Ｓｊ データ信号線（信号配線）
Ｒ１ 抵抗（第１のインピーダンス素子、抵抗素子）
Ｒ２ 抵抗（第２のインピーダンス素子、抵抗素子）
Ｃｎ 容量（第３のインピーダンス素子、容量素子）
Ｃｎ 容量（第１のインピーダンス素子、容量素子）
Ｒ２ 抵抗（第２のインピーダンス素子、抵抗素子）
Ｒ１ 抵抗（第３のインピーダンス素子、抵抗素子）
Ｃ１ 容量（第１のインピーダンス素子、容量素子）
Ｃ２ 容量（第２のインピーダンス素子、容量素子）
Ｃｎ 容量（第３のインピーダンス素子、容量素子）
ＯＰ１ オペアンプ
ＯＰ２ コンパレータ
Ｒ 抵抗（第１の抵抗）
Ｍ１ スイッチング素子（第１のスイッチ）
Ｍ２ スイッチ（第２のスイッチ）
Ｚ１、Ｚ２、Ｚ３ インピーダンスの値
Ｚｎ インピーダンス値

Claims (14)

1. 画像信号を供給する複数の信号配線と、
   複数の画素であって、各上記画素が、組み合わされた上記信号配線から供給される上記画像信号に基づいて画像を表示する、複数の画素と、
   １つ以上のオペアンプであって、各上記オペアンプの非反転入力端子側が、組み合わされた上記信号配線に接続された、１つ以上のオペアンプとを備えており、
   上記オペアンプの非反転入力端子と出力端子との間は第１のインピーダンス素子を介して接続されており、
   上記オペアンプの反転入力端子と出力端子との間は第２のインピーダンス素子を介して接続されており、
   上記オペアンプの反転入力端子は、第３のインピーダンス素子を介して基準電圧端子と接続されており、
   上記第１のインピーダンス素子のインピーダンスの値をＺ１、上記第２のインピーダンス素子のインピーダンスの値をＺ２、上記第３のインピーダンス素子のインピーダンスの値をＺ３としたとき、
   各上記信号配線および各上記信号配線に導通する上記画素に上記画像信号を供給するときに、上記信号配線に導通する各上記画素が有する合計のインピーダンス値Ｚｎが、
   ｜Ｚｎ｜＜｜Ｚ１｜・｜Ｚ３｜／｜Ｚ２｜
   で表され、
   上記信号配線と接続される側の上記オペアンプの入力端子と上記信号配線とがスイッチを介して接続されており、
   上記スイッチは、上記スイッチが備える導通遮断の制御端子に外部からの制御信号により導通するように指示されたときと、上記制御端子に所定の値以下の電流を上記信号配線に流すデータ電位が入力されるときとのうち、少なくとも一方を満たす場合にのみ導通することを特徴とする表示装置。
2. 上記第１のインピーダンス素子と上記第２のインピーダンス素子とは互いに同種の素子であり、
   ｜Ｚ２｜＞｜Ｚ１｜
   であることを特徴とする請求項１に記載の表示装置。
3. 上記第２のインピーダンス素子と上記第３のインピーダンス素子とは互いに同種の素子であり、
   ｜Ｚ２｜＞｜Ｚ３｜
   であることを特徴とする請求項１に記載の表示装置。
4. 上記第１のインピーダンス素子は抵抗素子であり、
   上記第２のインピーダンス素子は抵抗素子であり、
   上記第３のインピーダンス素子は容量素子であることを特徴とする請求項１または２に記載の表示装置。
5. 上記第１のインピーダンス素子は容量素子であり、
   上記第２のインピーダンス素子は抵抗素子であり、
   上記第３のインピーダンス素子は抵抗素子であることを特徴とする請求項１または３に記載の表示装置。
6. 上記第１のインピーダンス素子は容量素子であり、
   上記第２のインピーダンス素子は容量素子であり、
   上記第３のインピーダンス素子は容量素子であることを特徴とする請求項１から３までのいずれか１項に記載の表示装置。
7. 画像信号を供給する複数の信号配線と、
   複数の画素であって、各上記画素が、組み合わされた上記信号配線から供給される上記画像信号に基づいて画像を表示する、複数の画素と、
   １つ以上のオペアンプであって、各上記オペアンプの反転入力端子側が、組み合わされた上記信号配線に接続された、１つ以上のオペアンプとを備えており、
   上記オペアンプの反転入力端子と出力端子との間は第１のインピーダンス素子を介して接続されており、
   上記オペアンプの非反転入力端子と出力端子との間は第２のインピーダンス素子を介して接続されており、
   上記オペアンプの非反転入力端子は、第３のインピーダンス素子を介して基準電圧端子と接続されており、
   上記第１のインピーダンス素子のインピーダンスの値をＺ１、上記第２のインピーダンス素子のインピーダンスの値をＺ２、上記第３のインピーダンス素子のインピーダンスの値をＺ３としたとき、
   各上記信号配線および各上記信号配線に導通する上記画素に上記画像信号を供給するときに、上記信号配線に導通する各上記画素が有する合計のインピーダンス値Ｚｎが、
   ｜Ｚｎ｜＞｜Ｚ１｜・｜Ｚ３｜／｜Ｚ２｜
   で表され、
   上記信号配線と接続される側の上記オペアンプの入力端子と上記信号配線とがスイッチを介して接続されており、
   上記スイッチは、上記スイッチが備える導通遮断の制御端子に外部からの制御信号により導通するように指示されたときと、上記制御端子に所定の値以下の電流を上記信号配線に流すデータ電位が入力されるときとのうち、少なくとも一方を満たす場合にのみ導通することを特徴とする表示装置。
8. 上記第１のインピーダンス素子と上記第２のインピーダンス素子とは互いに同種の素子であり、
   ｜Ｚ２｜＞｜Ｚ１｜
   であることを特徴とする請求項７に記載の表示装置。
9. 上記第２のインピーダンス素子と上記第３のインピーダンス素子とは互いに同種の素子であり、
   ｜Ｚ２｜＞｜Ｚ３｜
   であることを特徴とする請求項７に記載の表示装置。
10. 上記第１のインピーダンス素子は抵抗素子であり、
    上記第２のインピーダンス素子は抵抗素子であり、
    上記第３のインピーダンス素子は容量素子であることを特徴とする請求項７または８に記載の表示装置。
11. 上記第１のインピーダンス素子は容量素子であり、
    上記第２のインピーダンス素子は抵抗素子であり、
    上記第３のインピーダンス素子は抵抗素子であることを特徴とする請求項７または９に記載の表示装置。
12. 上記第１のインピーダンス素子は容量素子であり、
    上記第２のインピーダンス素子は容量素子であり、
    上記第３のインピーダンス素子は容量素子であることを特徴とする請求項７から９までのいずれか１項に記載の表示装置。
13. 上記信号配線に信号電流を供給する定電流回路を備えていることを特徴とする請求項１から１２までのいずれか１項に記載の表示装置。
14. 有機ＥＬ表示装置またはＬＥＤ表示装置であることを特徴とする請求項１から１３までのいずれか１項に記載の表示装置。